본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 개선된 반사 구조를 갖는 발광 다이오드에 관한 것이다.The present invention relates to a light emitting diode, and more particularly, to a light emitting diode having an improved reflective structure.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 광원용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 다이오드는 대규모 천연색 평판 표시 장치, 신호등, 실내조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.In general, nitrides of Group III elements, such as gallium nitride (GaN) and aluminum nitride (AlN), have excellent thermal stability and a direct transition energy band structure, and thus have recently attracted much attention as light source materials in the visible and ultraviolet ranges. In particular, blue and green light-emitting diodes using indium gallium nitride (InGaN) are being used in various applications, such as large-scale natural-color flat panel displays, traffic lights, indoor lighting, high-density light sources, high-resolution output systems, and optical communications.
한편, 플립칩 타입의 발광 다이오드는 열 방출 성능이 좋아 고 출력 발광 다이오드로 사용되고 있다. 플립칩 타입의 발광 다이오드는 활성층에서 생성된 광이 기판을 통해 외부로 방출되는 구조를 가지며, 기판에 대향하는 범프 패드들을 가진다. 또한, 플립칩 타입의 발광 다이오드는 일반적으로 활성층에서 생성된 광을 기판측으로 반사시키는 반사층을 채택하고 있다.Meanwhile, flip-chip type light-emitting diodes are used as high-output light-emitting diodes because of their excellent heat dissipation performance. Flip-chip type light-emitting diodes have a structure in which light generated in the active layer is emitted to the outside through the substrate, and have bump pads facing the substrate. In addition, flip-chip type light-emitting diodes generally adopt a reflection layer that reflects light generated in the active layer toward the substrate.
본 발명이 해결하고자 하는 과제는 광 추출 효율을 향상시키기 위해 개선된 반사 구조를 갖는 발광 다이오드를 제공하는 것이다.The problem to be solved by the present invention is to provide a light emitting diode having an improved reflective structure to improve light extraction efficiency.
본 발명이 해결하고자 하는 또 다른 과제는 높은 신뢰성을 갖는 발광 다이오드를 제공하는 것이다.Another problem that the present invention seeks to solve is to provide a light-emitting diode having high reliability.
본 발명의 일 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 상기 제2 도전형 반도체층 상에 배치된 도전성 산화물층; 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 개구부들을 갖는 유전층; 상기 유전층과 상기 도전성 산화물층 사이에 배치됨과 아울러, 상기 개구부들 사이에 배치된 표면 조절층; 상기 유전층을 덮으며, 상기 유전층의 개구부들을 통해 도전성 산화물층에 전기적으로 접속하는 금속 반사층; 상기 금속 반사층을 덮되, 상기 금속 반사층을 노출시키는 개구부를 가지며, 아울러, 상기 제1 도전형 반도체층을 노출시키는 하부 절연층; 및 상기 하부 절연층 상부에 배치되며, 상기 제1 및 제2 도전형 반도체층들에 각각 전기적으로 접속된 제1 및 제2 범프 패드들을 포함한다.According to one embodiment of the present invention, a light emitting diode comprises: a substrate; a first conductive semiconductor layer disposed on the substrate; a mesa positioned on the first conductive semiconductor layer and including an active layer and a second conductive semiconductor layer; a conductive oxide layer disposed on the second conductive semiconductor layer; a dielectric layer covering the conductive oxide layer and having openings exposing the conductive oxide layer; a surface control layer disposed between the dielectric layer and the conductive oxide layer and between the openings; a metal reflective layer covering the dielectric layer and electrically connected to the conductive oxide layer through the openings of the dielectric layer; a lower insulating layer covering the metal reflective layer and having openings exposing the metal reflective layer and exposing the first conductive semiconductor layer; and first and second bump pads disposed on the lower insulating layer and electrically connected to the first and second conductive semiconductor layers, respectively.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판의 일부 영역 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 상기 제2 도전형 반도체층 상에 배치된 도전성 산화물층; 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 개구부들을 갖는 유전층; 상기 유전층과 상기 도전성 산화물층 사이에 배치됨과 아울러, 상기 개구부들 사이에 배치된 표면 조절층; 상기 유전층을 덮으며, 상기 유전층의 개구부들을 통해 도전성 산화물층에 전기적으로 접속하는 금속 반사층; 상기 금속 반사층을 덮되, 상기 금속 반사층을 노출시키는 개구부를 가지며, 아울러, 상기 제1 도전형 반도체층을 노출시키는 하부 절연층; 상기 하부 절연층에 의해 노출된 제1 도전형 반도체층 및 금속 반사층에 각각 전기적으로 접속하는 제1 패드 금속층 및 제2 패드 금속층; 및 상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 돌출부들을 포함하되, 상기 돌출부들은 상기 제1 도전형 반도체층의 하부 영역 내에 배치된다.According to another embodiment of the present invention, a light emitting diode comprises: a substrate; a first conductive semiconductor layer disposed on a portion of the substrate; a mesa positioned on the first conductive semiconductor layer and including an active layer and a second conductive semiconductor layer; a conductive oxide layer disposed on the second conductive semiconductor layer; a dielectric layer covering the conductive oxide layer and having openings exposing the conductive oxide layer; a surface control layer disposed between the dielectric layer and the conductive oxide layer and between the openings; a metal reflective layer covering the dielectric layer and electrically connected to the conductive oxide layer through the openings of the dielectric layer; a lower insulating layer covering the metal reflective layer and having openings exposing the metal reflective layer and exposing the first conductive semiconductor layer; a first pad metal layer and a second pad metal layer electrically connected to the first conductive semiconductor layer and the metal reflective layer exposed by the lower insulating layer, respectively; and protrusions disposed between the substrate and the first conductive semiconductor layer, wherein the protrusions are disposed within a lower region of the first conductive semiconductor layer.
본 발명의 실시예들에 따르면, 표면 조절층을 통해 유전층의 표면의 높이를 조절함으로써 다양한 입사각으로 금속 반사층에 입사되는 광을 효율적으로 반사시킬 수 있어 광 추출 효율을 개선할 수 있는 발광 다이오드를 제공할 수 있다.According to embodiments of the present invention, a light-emitting diode can be provided that can improve light extraction efficiency by efficiently reflecting light incident on a metal reflective layer at various incident angles by controlling the height of the surface of a dielectric layer through a surface adjustment layer.
또한, 광 추출 효율을 향상시키는 기능을 갖는 돌출부들을 기판과 제1 도전형 반도체층 사이에 한정시킴으로써 기판에 접하는 다른 층들의 공정 안정성을 향상시킬 수 있어 신뢰성이 높은 발광 다이오드를 제공할 수 있다.In addition, by limiting protrusions having a function of improving light extraction efficiency between the substrate and the first conductive semiconductor layer, the process stability of other layers in contact with the substrate can be improved, thereby providing a highly reliable light-emitting diode.
본 발명의 다른 장점 및 효과에 대해서는 상세한 설명을 통해 더 명확하게 될 것이다.Other advantages and effects of the present invention will become clearer through the detailed description.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반사 구조를 설명하기 위한 개략적인 확대 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 부분 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 6은 도 5의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 7은 도 5의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 8은 도 5의 발광 다이오드를 설명하기 위한 개략적인 회로도이다.
도 9는 본 발명의 일 실시예에 따른 발광 다이오드를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.FIG. 1 is a schematic plan view illustrating a light-emitting diode according to one embodiment of the present invention.
Figure 2 is a cross-sectional view taken along the cutting line AA of Figure 1.
FIG. 3 is a schematic enlarged cross-sectional view illustrating a reflective structure according to one embodiment of the present invention.
FIG. 4 is a schematic partial cross-sectional view illustrating a light emitting diode according to another embodiment of the present invention.
FIG. 5 is a schematic plan view illustrating a light emitting diode according to another embodiment of the present invention.
Figure 6 is a schematic cross-sectional view taken along the cutting line BB of Figure 5.
Figure 7 is a schematic cross-sectional view taken along the cutting line CC of Figure 5.
Fig. 8 is a schematic circuit diagram for explaining the light-emitting diode of Fig. 5.
FIG. 9 is an exploded perspective view illustrating a lighting device using a light-emitting diode according to one embodiment of the present invention.
FIG. 10 is a cross-sectional view illustrating a display device using a light-emitting diode according to another embodiment of the present invention.
FIG. 11 is a cross-sectional view illustrating a display device using a light-emitting diode according to another embodiment of the present invention.
FIG. 12 is a cross-sectional view illustrating an example of applying a light-emitting diode according to another embodiment of the present invention to a headlamp.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings. The embodiments introduced below are provided as examples so that the spirit of the present invention can be sufficiently conveyed to those skilled in the art to which the present invention pertains. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the width, length, thickness, etc. of the components may be exaggerated for convenience. In addition, when one component is described as being "over" or "on" another component, it includes not only the cases where each part is "directly over" or "directly on" the other part, but also the cases where another component is interposed between each component and the other component. Like reference numerals represent like components throughout the specification.
본 발명의 일 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 상기 제2 도전형 반도체층 상에 배치된 도전성 산화물층; 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 개구부들을 갖는 유전층; 상기 유전층과 상기 도전성 산화물층 사이에 배치됨과 아울러, 상기 개구부들 사이에 배치된 표면 조절층; 상기 유전층을 덮으며, 상기 유전층의 개구부들을 통해 도전성 산화물층에 전기적으로 접속하는 금속 반사층; 상기 금속 반사층을 덮되, 상기 금속 반사층을 노출시키는 개구부를 가지며, 아울러, 상기 제1 도전형 반도체층을 노출시키는 하부 절연층; 및 상기 하부 절연층 상부에 배치되며, 상기 제1 및 제2 도전형 반도체층들에 각각 전기적으로 접속된 제1 및 제2 범프 패드들을 포함한다.According to one embodiment of the present invention, a light emitting diode comprises: a substrate; a first conductive semiconductor layer disposed on the substrate; a mesa positioned on the first conductive semiconductor layer and including an active layer and a second conductive semiconductor layer; a conductive oxide layer disposed on the second conductive semiconductor layer; a dielectric layer covering the conductive oxide layer and having openings exposing the conductive oxide layer; a surface control layer disposed between the dielectric layer and the conductive oxide layer and between the openings; a metal reflective layer covering the dielectric layer and electrically connected to the conductive oxide layer through the openings of the dielectric layer; a lower insulating layer covering the metal reflective layer and having openings exposing the metal reflective layer and exposing the first conductive semiconductor layer; and first and second bump pads disposed on the lower insulating layer and electrically connected to the first and second conductive semiconductor layers, respectively.
상기 표면 조절층은 상기 유전층의 표면이 다양한 높이를 갖도록 표면 높이를 조절한다.The above surface control layer controls the surface height so that the surface of the dielectric layer has various heights.
상기 표면 조절층은 복수의 아일랜드들로 형성될 수 있다. 각각의 아일랜드가 유전층의 개구부들 사이에 배치될 수 있다.The above surface control layer can be formed of a plurality of islands. Each island can be positioned between openings in the dielectric layer.
몇몇 실시예들에 있어서, 상기 발광 다이오드는, 상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 복수의 돌출부들을 포함할 수 있으며, 상기 제1 도전형 반도체층은 상기 기판의 가장자리로 둘러싸인 영역 내에 배치되고, 상기 돌출부들은 상기 제1 도전형 반도체층의 하부 영역 내에 배치되며, 상기 제1 도전형 반도체층 주위에 노출된 상기 기판의 상면은 상기 돌출부들 없이 평평한 면을 가질 수 있다.In some embodiments, the light-emitting diode may include a plurality of protrusions disposed between the substrate and the first conductive semiconductor layer, the first conductive semiconductor layer being disposed within a region surrounded by an edge of the substrate, the protrusions being disposed within a lower region of the first conductive semiconductor layer, and an upper surface of the substrate exposed around the first conductive semiconductor layer may have a flat surface without the protrusions.
상기 돌출부들은 상기 기판과 다른 재료로 형성될 수 있으며, 일 실시예에서, 상기 돌출부들은 실리콘으로 형성될 수 있다.The protrusions may be formed of a material different from the substrate, and in one embodiment, the protrusions may be formed of silicon.
또한, 상기 하부 절연층은 분포 브래그 반사기를 포함할 수 있으며, 상기 하부 절연층의 일부는 상기 기판의 평평한 면에 접할 수 있다. 분포 브래그 반사기를 포함하는 하부 절연층이 돌출부들이 없는 평평한 면에 접하므로, 분포 브래그 반사기의 깨짐을 방지할 수 있다.Additionally, the lower insulating layer may include a distributed Bragg reflector, and a portion of the lower insulating layer may be in contact with a flat surface of the substrate. Since the lower insulating layer including the distributed Bragg reflector is in contact with a flat surface without protrusions, breakage of the distributed Bragg reflector can be prevented.
상기 발광 다이오드는, 상기 하부 절연층 상에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 개구부를 통해 상기 금속 반사층에 전기적으로 접속하는 제2 패드 금속층을 더 포함할 수 있다.The light emitting diode may further include a first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer; and a second pad metal layer disposed on the lower insulating layer and electrically connected to the metal reflective layer through an opening in the lower insulating layer.
나아가, 상기 발광 다이오드는, 상기 제1 패드 금속층 및 상기 제2 패드 금속층을 덮되, 상기 제1 패드 금속층을 노출시키는 제1 개구부 및 상기 제2 패드 금속층을 노출시키는 제2 개구부를 포함하는 상부 절연층을 더 포함할 수 있으며, 상기 제1 및 제2 범프 패드들은 각각 상기 제1 및 제2 개구부들을 통해 상기 제1 및 제2 패드 금속층들에 전기적으로 접속할 수 있다.Furthermore, the light-emitting diode may further include an upper insulating layer covering the first pad metal layer and the second pad metal layer, the upper insulating layer including a first opening exposing the first pad metal layer and a second opening exposing the second pad metal layer, wherein the first and second bump pads may be electrically connected to the first and second pad metal layers through the first and second openings, respectively.
일 실시예에서, 상기 상부 절연층은 SiO2-TiO2 혼합층을 포함할 수 있다. SiO2-TiO2 혼합층은 방수 특성이 우수하여 고온 고습 환경에서 발광 다이오드의 신뢰성을 향상시킬 수 있다.In one embodiment, the upper insulating layer may include a SiO2-TiO2 mixed layer. The SiO2-TiO2 mixed layer has excellent waterproof properties, thereby improving the reliability of the light-emitting diode in a high temperature and high humidity environment.
몇몇 실시예들에서, 상기 메사는 돌출부들 및 리세스부들을 갖는 측면을 가질 수 있으며, 상기 하부 절연층의 가장자리는 상기 메사의 돌출부들 및 리세스부들을 따라 형성되어 상기 제1 도전형 반도체층을 노출시킬 수 있고, 상기 제1 패드 금속층은 상기 리세스부들 근처에서 상기 제1 도전형 반도체층에 접촉하는 외부 접촉부들을 가질 수 있다.In some embodiments, the mesa can have a side surface having protrusions and recesses, an edge of the lower insulating layer can be formed along the protrusions and recesses of the mesa to expose the first conductive semiconductor layer, and the first pad metal layer can have external contacts contacting the first conductive semiconductor layer near the recesses.
또한, 상기 메사는 만입부를 가질 수 있으며, 상기 제1 패드 금속층은 상기 만입부 내에서 상기 제1 도전형 반도체층에 접촉하는 내부 접촉부를 가질 수 있다.Additionally, the mesa may have a recess, and the first pad metal layer may have an internal contact portion that contacts the first conductive semiconductor layer within the recess.
한편, 상기 발광 다이오드는 상기 기판 상에 배치된 복수의 발광셀들을 포함할 수 있다. 상기 발광셀들은 각각 상기 제1 도전형 반도체층 및 메사를 포함하고, 상기 도전성 산화물층은 각 발광셀의 제2 도전형 반도체층 상에 배치되고, 상기 유전층은 각 발광셀을 덮으며, 상기 금속 반사층은 각 발광셀의 유전층 상에 배치되고, 상기 표면 조절층은 각 발광셀들 상에서 상기 유전층과 상기 도전성 산화물층 사이에 배치되고, 상기 하부 절연층은 상기 복수의 발광셀들 및 금속 반사층들을 덮되, 각 발광셀의 제1 도전형 반도체층 및 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부들 및 제2 개구부들을 가질 수 있다.Meanwhile, the light emitting diode may include a plurality of light emitting cells arranged on the substrate. The light emitting cells each include the first conductive semiconductor layer and a mesa, the conductive oxide layer is arranged on the second conductive semiconductor layer of each light emitting cell, the dielectric layer covers each light emitting cell, the metal reflective layer is arranged on the dielectric layer of each light emitting cell, the surface control layer is arranged between the dielectric layer and the conductive oxide layer on each light emitting cell, and the lower insulating layer covers the plurality of light emitting cells and the metal reflective layers, and may have first openings and second openings for allowing electrical connection to the first conductive semiconductor layer and the second conductive semiconductor layer of each light emitting cell.
나아가, 상기 발광 다이오드는, 상기 기판과 상기 발광셀들 사이에 배치된 복수의 돌출부들을 포함할 수 있다. 상기 돌출부들은 각 발광셀의 제1 도전형 반도체층의 하부 영역 내에 배치될 수 있으며, 상기 발광셀들 사이의 영역에 노출된 상기 기판의 상면은 상기 돌출부들 없이 평평한 면을 가질 수 있다.Furthermore, the light emitting diode may include a plurality of protrusions arranged between the substrate and the light emitting cells. The protrusions may be arranged within a lower region of the first conductive semiconductor layer of each light emitting cell, and an upper surface of the substrate exposed to the region between the light emitting cells may have a flat surface without the protrusions.
상기 돌출부들은 상기 기판과 다른 재료로 형성될 수 있으며, 예컨대 실리콘으로 형성될 수 있다.The above protrusions may be formed of a material different from the substrate, for example, may be formed of silicon.
또한, 상기 하부 절연층은 상기 발광셀들 사이에 노출된 기판의 상면에 접할 수 있다. 더욱이, 상기 하부 절연층은 분포 브래그 반사기를 포함할 수 있다.Additionally, the lower insulating layer may contact the upper surface of the substrate exposed between the light-emitting cells. Furthermore, the lower insulating layer may include a distributed Bragg reflector.
상기 발광 다이오드는 또한, 상기 발광셀들 중 어느 하나의 발광셀 상에 배치되어 상기 제1 개구부를 통해 제1 도전형 반도체층에 접속하는 제1 패드 금속층; 상기 발광셀들 중 또 다른 하나의 발광셀 상에 배치되어 상기 제2 개구부를 통해 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층; 및 이웃하는 발광셀들을 전기적으로 연결하는 연결 금속층을 더 포함할 수 있다.The light emitting diode may further include a first pad metal layer disposed on one of the light emitting cells and electrically connected to the first conductive semiconductor layer through the first opening; a second pad metal layer disposed on another of the light emitting cells and electrically connected to the second conductive semiconductor layer through the second opening; and a connecting metal layer electrically connecting neighboring light emitting cells.
상기 제1 범프 패드 및 제2 범프 패드는 각각 복수의 발광셀들 상에 걸쳐서 배치될 수 있다.The above first bump pad and second bump pad can each be arranged across a plurality of light-emitting cells.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판의 일부 영역 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 상기 제2 도전형 반도체층 상에 배치된 도전성 산화물층; 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 개구부들을 갖는 유전층; 상기 유전층과 상기 도전성 산화물층 사이에 배치됨과 아울러, 상기 개구부들 사이에 배치된 표면 조절층; 상기 유전층을 덮으며, 상기 유전층의 개구부들을 통해 도전성 산화물층에 전기적으로 접속하는 금속 반사층; 상기 금속 반사층을 덮되, 상기 금속 반사층을 노출시키는 개구부를 가지며, 아울러, 상기 제1 도전형 반도체층을 노출시키는 하부 절연층; 상기 하부 절연층에 의해 노출된 제1 도전형 반도체층 및 금속 반사층에 각각 전기적으로 접속하는 제1 패드 금속층 및 제2 패드 금속층; 및 상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 돌출부들을 포함하되, 상기 돌출부들은 상기 제1 도전형 반도체층의 하부 영역 내에 배치된다.According to another embodiment of the present invention, a light emitting diode comprises: a substrate; a first conductive semiconductor layer disposed on a portion of the substrate; a mesa positioned on the first conductive semiconductor layer and including an active layer and a second conductive semiconductor layer; a conductive oxide layer disposed on the second conductive semiconductor layer; a dielectric layer covering the conductive oxide layer and having openings exposing the conductive oxide layer; a surface control layer disposed between the dielectric layer and the conductive oxide layer and between the openings; a metal reflective layer covering the dielectric layer and electrically connected to the conductive oxide layer through the openings of the dielectric layer; a lower insulating layer covering the metal reflective layer and having openings exposing the metal reflective layer and exposing the first conductive semiconductor layer; a first pad metal layer and a second pad metal layer electrically connected to the first conductive semiconductor layer and the metal reflective layer exposed by the lower insulating layer, respectively; and protrusions disposed between the substrate and the first conductive semiconductor layer, wherein the protrusions are disposed within a lower region of the first conductive semiconductor layer.
상기 하부 절연층은 상기 기판에 부분적으로 접하되, 상기 돌출부들로부터 이격될 수 있다.The lower insulating layer may be partially in contact with the substrate, but may be spaced apart from the protrusions.
또한, 상기 표면 조절층은 상기 유전층과 동일 재료로 형성될 수 있다.Additionally, the surface control layer can be formed of the same material as the dielectric layer.
상기 발광 다이오드는 상기 기판과 상기 제1 도전형 반도체층 사이에서 상기 제1 도전형 반도체층의 가장자리 아래에 위치하는 보이드를 포함할 수 있다.The light emitting diode may include a void positioned below an edge of the first conductive semiconductor layer between the substrate and the first conductive semiconductor layer.
이하 도면을 참조하여 본 발명의 실시예들에 대해 구체적으로 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이며, 도 3은 본 발명의 일 실시예에 따른 반사 구조를 설명하기 위한 개략적인 확대 단면도이다.FIG. 1 is a schematic plan view for explaining a light-emitting diode according to one embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the cutting line A-A of FIG. 1, and FIG. 3 is a schematic enlarged cross-sectional view for explaining a reflective structure according to one embodiment of the present invention.
우선, 도 1 및 도 2를 참조하면, 상기 발광 다이오드는 기판(21), 돌출부들(22), 제1 도전형 반도체층(23), 활성층(25), 제2 도전형 반도체층(27), 도전성 산화물층(28), 표면 조절층(129), 유전층(29), 금속 반사층(31), 하부 절연층(33), 제1 패드 금속층(35a), 제2 패드 금속층(35b)) 및 상부 절연층(37)을 포함한다. 나아가, 상기 발광 다이오드는 제1 범프 패드(39a) 및 제2 범프 패드(39b)를 더 포함할 수 있다.First, referring to FIGS. 1 and 2, the light-emitting diode includes a substrate (21), protrusions (22), a first conductive semiconductor layer (23), an active layer (25), a second conductive semiconductor layer (27), a conductive oxide layer (28), a surface control layer (129), a dielectric layer (29), a metal reflective layer (31), a lower insulating layer (33), a first pad metal layer (35a), a second pad metal layer (35b) and an upper insulating layer (37). In addition, the light-emitting diode may further include a first bump pad (39a) and a second bump pad (39b).
상기 기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 제한되지 않는다. 기판(21)의 예로는 사파이어 기판, 질화갈륨 기판, SiC 기판 등 다양할 수 있다. 기판(21)은 평면도(a)에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(21)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.The above substrate (21) is not particularly limited as long as it is a substrate capable of growing a gallium nitride-based semiconductor layer. Examples of the substrate (21) may include various substrates such as a sapphire substrate, a gallium nitride substrate, and a SiC substrate. The substrate (21) may have a rectangular or square shape as shown in the plan view (a), but is not necessarily limited thereto. The size of the substrate (21) is not particularly limited and may be selected in various ways.
기판(21)의 표면에 돌출부들(22)이 배치된다. 돌출부들(22)은 예컨대 기판(21)을 패터닝하여 형성될 수 있다. 이 경우, 돌출부들(22)은 제1 도전형 반도체층(23)의 하부 영역 뿐만 아니라 제1 도전형 반도체층(23)의 바깥 영역에도 배치될 수 있다.Protrusions (22) are arranged on the surface of the substrate (21). The protrusions (22) may be formed, for example, by patterning the substrate (21). In this case, the protrusions (22) may be arranged not only in the lower region of the first conductive semiconductor layer (23) but also in the outer region of the first conductive semiconductor layer (23).
이와 달리, 돌출부들(22)은 기판(21) 상에 기판(21)과 다른 재료층을 형성한 후, 이를 패터닝하하여 형성될 수도 있다. 돌출부들(22)은 예를 들어 실리콘을 패터닝하여 형성될 수 있으며, 그 형상은 대체로 반원형에 가까울 수 있다. 이때, 돌출부들(22)은 제1 도전형 반도체층(23)의 하부 영역에 한정되어 배치되며, 제1 도전형 반도체층(23)의 바깥 영역에서는 습식 또는 건식 식각을 통해 제거될 수 있다.Alternatively, the protrusions (22) may be formed by forming a material layer different from the substrate (21) on the substrate (21) and then patterning it. The protrusions (22) may be formed, for example, by patterning silicon, and their shape may be approximately semicircular. In this case, the protrusions (22) are arranged so as to be limited to the lower region of the first conductive semiconductor layer (23), and may be removed from the outer region of the first conductive semiconductor layer (23) through wet or dry etching.
한편, 제1 도전형 반도체층(23)은 기판(21) 상에 배치된다. 제1 도전형 반도체층(23)은 기판(21) 상에서 성장된 층으로, 질화갈륨계 반도체층일 수 있다. 제1 도전형 반도체층(23)은 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층일 수 있다.Meanwhile, the first conductive semiconductor layer (23) is placed on the substrate (21). The first conductive semiconductor layer (23) is a layer grown on the substrate (21) and may be a gallium nitride-based semiconductor layer. The first conductive semiconductor layer (23) may be a gallium nitride-based semiconductor layer doped with an impurity, for example, Si.
제1 도전형 반도체층(23)의 가장자리는 기판(21)의 가장자리와 나란할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도시한 바와 같이, 제1 도전형 반도체층(23)이 기판(21)의 가장자리로 둘러싸인 영역 내측에 위치할 수 있다. 이 경우, 기판(21)의 상부면 중 일부 영역이 제1 도전형 반도체층(23)의 둘레를 따라 노출될 수 있으며, 앞서 설명한 바와 같이, 돌출부들(22)은 노출된 기판(21) 상에서 제거될 수 있다.The edge of the first conductive semiconductor layer (23) may be parallel to the edge of the substrate (21). However, the present invention is not limited thereto, and as illustrated, the first conductive semiconductor layer (23) may be positioned inside a region surrounded by the edge of the substrate (21). In this case, a portion of the upper surface of the substrate (21) may be exposed along the perimeter of the first conductive semiconductor layer (23), and as described above, the protrusions (22) may be removed on the exposed substrate (21).
제1 도전형 반도체층(23) 상에 메사(M)가 배치된다. 메사(M)는 제1 도전형 반도체층(23)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(23)의 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출될 수 있다.A mesa (M) is arranged on the first conductive semiconductor layer (23). The mesa (M) may be positioned limited to the inside of the region surrounded by the first conductive semiconductor layer (23), and thus, regions near the edge of the first conductive semiconductor layer (23) may be exposed to the outside without being covered by the mesa (M).
또한, 도 1에 도시한 바와 같이, 메사(M)는 돌출부들과 리세스부들이 교대로 배치된 측면을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 평평한 측면을 가질 수도 잇다.In addition, as illustrated in Fig. 1, the mesa (M) may have a side surface with protrusions and recesses arranged alternately. However, the present invention is not limited thereto, and may have a flat side surface.
메사(M)는 제2 도전형 반도체층(27)과 활성층(25)을 포함한다. 상기 활성층(25)은 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 개재된다. 활성층(25)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(25) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정한다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다. 본 실시예에 있어서, 활성층(25)은 특히 500nm 이하의 자외선 또는 청색광을 생성할 수 있으며, 나아가 400 내지 470nm 범위 내의 가시광을 생성할 수 있다.The mesa (M) includes a second conductive semiconductor layer (27) and an active layer (25). The active layer (25) is interposed between the first conductive semiconductor layer (23) and the second conductive semiconductor layer (27). The active layer (25) may have a single quantum well structure or a multiple quantum well structure. The composition and thickness of the well layer in the active layer (25) determine the wavelength of the light generated. In particular, by controlling the composition of the well layer, an active layer that generates ultraviolet light, blue light, or green light can be provided. In the present embodiment, the active layer (25) can generate ultraviolet light or blue light of particularly 500 nm or less, and further can generate visible light in the range of 400 to 470 nm.
한편, 제2 도전형 반도체층(27)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층일 수 있다. 제2 도전형 반도체층(27)의 p형 불순물의 농도는 예컨대 8x1018~4x1021/cm3 범위를 가질 수 있다. 특히, 제2 도전형 반도체층(27) 내의 p형 불순물 농도는 상기 범위 내에서 두께를 따라 변하는 농도 프로파일을 가질 수 있다.Meanwhile, the second conductive semiconductor layer (27) may be a gallium nitride-based semiconductor layer doped with a p-type impurity, for example, Mg. The concentration of the p-type impurity in the second conductive semiconductor layer (27) may have a range of, for example, 8x1018 to 4x1021 /cm3 . In particular, the p-type impurity concentration in the second conductive semiconductor layer (27) may have a concentration profile that varies along the thickness within the above range.
한편, 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다. 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 금속유기화학 기상 성장법(MOCVD) 또는 분자선 에피택시(MBE)와 같은 공지의 방법을 이용하여 챔버 내에서 기판(21) 상에 성장되어 형성될 수 있다.Meanwhile, the first conductive semiconductor layer (23) and the second conductive semiconductor layer (27) may each be a single layer, but are not limited thereto, and may be a multilayer or may include a superlattice layer. The first conductive semiconductor layer (23), the active layer (25), and the second conductive semiconductor layer (27) may be formed by growing on the substrate (21) in a chamber using a known method such as metal-organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE).
한편, 상기 메사(M)에, 도 1에 도시된 바와 같이, 내부로 침투하는 만입부(30)가 형성될 수 있으며, 만입부(30)에 의해 제1 도전형 반도체층(23)의 상면이 노출될 수 있다. 만입부(30)는 메사(M)의 일측 가장자리로부터 그것에 대향하는 타측 가장자리를 향해 메사(M) 내부로 길게 형성될 수 있다. 만입부(30)의 길이는 특별히 한정되지 않으며, 메사(M) 길이의 1/2 또는 그보다 길 수도 있다. 또한, 도 1에 두 개의 만입부(30)가 도시되어 있으나, 만입부(30)의 개수는 1개일 수도 있고 세 개 이상일 수도 있다. 만입부(30)의 개수가 증가할수록 후술하는 제1 패드 금속층(35a)의 접촉 영역이 분산되어 전류 분산 성능이 개선된다.Meanwhile, as illustrated in FIG. 1, an indentation (30) penetrating into the mesa (M) may be formed, and the upper surface of the first conductive semiconductor layer (23) may be exposed by the indentation (30). The indentation (30) may be formed to extend from one edge of the mesa (M) toward the other edge opposite thereto into the mesa (M). The length of the indentation (30) is not particularly limited, and may be 1/2 of the length of the mesa (M) or longer. In addition, although two indentations (30) are illustrated in FIG. 1, the number of indentations (30) may be 1 or 3 or more. As the number of indentations (30) increases, the contact area of the first pad metal layer (35a) described later is dispersed, thereby improving the current dissipation performance.
한편, 만입부(30)는 끝 단부에서 폭이 넓어지면서 라운드 형상을 가진다. 만입부(30)의 끝 단부 형상을 이와 같이 함으로써 하부 절연층(33)을 유사한 형상으로 패터닝할 수 있다. 특히, 하부 절연층(33)이 분포 브래그 반사기를 포함하는 경우, 도 1과 같이 끝 단부에서 폭이 넓어지지 않으면 분포 브래그 반사기의 측벽에 심한 이중 단차가 형성되고, 측벽의 경사각이 커지기 때문에 제1 패드 금속층(35a)에 깨짐이 발생하기 쉽다. 따라서, 만입부(30)의 끝 단부 형상 및 하부 절연층(33)의 개구부의 끝 단부 형상을 본 실시예와 같이 함으로써 하부 절연층(33)의 가장자리가 완만한 경사각을 갖도록 형성할 수 있어 발광 다이오드의 수율을 개선할 수 있다.Meanwhile, the indentation (30) has a round shape as its width increases at the end. By making the end shape of the indentation (30) like this, the lower insulating layer (33) can be patterned into a similar shape. In particular, when the lower insulating layer (33) includes a distributed Bragg reflector, if the width does not increase at the end as shown in FIG. 1, a severe double step is formed on the side wall of the distributed Bragg reflector, and since the inclination angle of the side wall increases, the first pad metal layer (35a) is likely to be broken. Therefore, by making the end shape of the indentation (30) and the end shape of the opening of the lower insulating layer (33) like this embodiment, the edge of the lower insulating layer (33) can be formed to have a gentle inclination angle, thereby improving the yield of the light-emitting diode.
본 실시예에 있어서, 메사(M)에 만입부(30)가 형성된 것을 도시 및 설명하지만, 메사(M)는 만입부(30) 대신에 제2 도전형 반도체층(27) 및 활성층(25)을 관통하는 적어도 하나의 비아홀을 가질 수도 있다.In this embodiment, the formation of a recess (30) in the mesa (M) is illustrated and described, but instead of the recess (30), the mesa (M) may have at least one via hole penetrating the second conductive semiconductor layer (27) and the active layer (25).
한편, 도전성 산화물층(28)은 메사(M) 상부에 배치되어 제2 도전형 반도체층(27)에 콘택한다. 도전성 산화물층(28)은 메사(M) 상부 영역에서 메사(M)의 거의 전 영역에 걸쳐 배치될 수 있다. 예를 들어, 도전성 산화물층(28)은 메사(M) 상부 영역의 80% 이상, 나아가 90% 이상을 덮을 수 있다.Meanwhile, the conductive oxide layer (28) is arranged on the mesa (M) and contacts the second conductive semiconductor layer (27). The conductive oxide layer (28) can be arranged over almost the entire area of the mesa (M) in the area above the mesa (M). For example, the conductive oxide layer (28) can cover 80% or more, further 90% or more of the area above the mesa (M).
도전성 산화물층(28)은 활성층(25)에 생성된 광을 투과하는 산화물층으로 형성된다. 도전성 산화물층(28)은 예컨대, ITO(인디움주석산화물) 또는 ZnO 등으로 형성될 수 있다. 도전성 산화물층(28)은 제2 도전형 반도체층(27)에 오믹 콘택하기에 충분한 두께로 형성되며, 예를 들어 3nm 내지 50nm 두께 범위 내에서, 구체적으로는, 6nm 내지 30nm의 두께 범위 내에서 형성될 수 있다. 도전성 산화물층(28)의 두께가 너무 얇으면 충분한 오믹 특성을 제공하지 못해 순방향 전압이 증가한다. 또한, 도전성 산화물층(28)의 두께가 너무 두꺼우면 광 흡수에 의한 손실이 발생해 발광 효율을 떨어뜨린다.The conductive oxide layer (28) is formed as an oxide layer that transmits light generated in the active layer (25). The conductive oxide layer (28) can be formed of, for example, ITO (indium tin oxide) or ZnO. The conductive oxide layer (28) is formed to a thickness sufficient to form an ohmic contact with the second conductive semiconductor layer (27), and can be formed, for example, within a thickness range of 3 nm to 50 nm, specifically, within a thickness range of 6 nm to 30 nm. If the thickness of the conductive oxide layer (28) is too thin, sufficient ohmic characteristics are not provided, so that the forward voltage increases. In addition, if the thickness of the conductive oxide layer (28) is too thick, loss due to light absorption occurs, which reduces the light emission efficiency.
한편, 유전층(29)은 도전성 산화물층(28)을 덮는다. 나아가, 유전층(29)은 제2 도전형 반도체층(27) 및 활성층(25)의 측면을 덮을 수 있다. 유전층(29)의 가장자리는 하부 절연층(33)으로 덮일 수 있다. 따라서, 유전층(29)의 가장자리는 하부 절연층(33)의 가장자리에 비해 기판(21)의 가장자리로부터 더 멀리 위치한다. 이에 따라, 후술하듯이, 하부 절연층(33)의 일부는 메사(M) 주위에서 제1 도전형 반도체층(23)에 접할 수 있다. 더욱이, 유전층(29)은 제2 도전형 반도체층(27)의 상부 영역 내에 한정될 수 있으며, 하부 절연층(33)이 제2 도전형 반도체층(27) 및 활성층(25)의 측면에 접할 수도 있다.Meanwhile, the dielectric layer (29) covers the conductive oxide layer (28). Furthermore, the dielectric layer (29) may cover the side surfaces of the second conductive semiconductor layer (27) and the active layer (25). The edge of the dielectric layer (29) may be covered by the lower insulating layer (33). Therefore, the edge of the dielectric layer (29) is located further from the edge of the substrate (21) than the edge of the lower insulating layer (33). Accordingly, as described below, a part of the lower insulating layer (33) may contact the first conductive semiconductor layer (23) around the mesa (M). Furthermore, the dielectric layer (29) may be limited within an upper region of the second conductive semiconductor layer (27), and the lower insulating layer (33) may contact the side surfaces of the second conductive semiconductor layer (27) and the active layer (25).
유전층(29)은 도전성 산화물층(28)을 노출시키는 개구부들(29a)을 가진다. 복수의 개구부들(29a)이 도전성 산화물층(28) 상부에 배치될 수 있다. 개구부들(29a)은 금속 반사층(31)이 도전성 산화물층(28)에 접속할 수 있도록 접속 통로로 사용된다. 유전층(29)은 또한, 메사(M) 주위에서 제1 도전형 반도체층(23)을 노출시키며 만입부(30) 내에서 제1 도전형 반도체층(23)을 노출시킨다.The dielectric layer (29) has openings (29a) exposing the conductive oxide layer (28). A plurality of openings (29a) may be arranged on the conductive oxide layer (28). The openings (29a) are used as connection passages so that the metal reflective layer (31) can be connected to the conductive oxide layer (28). The dielectric layer (29) also exposes the first conductive semiconductor layer (23) around the mesa (M) and exposes the first conductive semiconductor layer (23) within the recess (30).
유전층(29)은 제2 도전형 반도체층(27) 및 도전성 산화물층(28)보다 낮은 굴절률을 가지는 절연 물질로 형성된다. 유전층(29)은 예컨대 SiO2로 형성될 수 있다.The dielectric layer (29) is formed of an insulating material having a lower refractive index than the second conductive semiconductor layer (27) and the conductive oxide layer (28). The dielectric layer (29) can be formed of, for example, SiO2 .
유전층(29)의 두께는 200nm 내지 1000nm 범위 내의 두께를 가질 수 있으며, 구체적으로 300nm 내지 800nm 범위 내의 두께를 가질 수 있다. 유전층(29)의 두께가 200nm 미만일 경우, 순방향 전압이 높고 광 출력이 낮아 좋지 않다.The thickness of the dielectric layer (29) may be within a range of 200 nm to 1000 nm, and specifically, may be within a range of 300 nm to 800 nm. When the thickness of the dielectric layer (29) is less than 200 nm, the forward voltage is high and the optical output is low, which is not good.
한편, 표면 조절층(129)은 도전성 산화물층(28)과 유전층(29) 사이에 배치된다. 특히, 표면 조절층(129)은 복수의 아일랜드들로 형성될 수 있으며, 각각의 아일랜드들은 유전층(29)의 개구부들(29a) 사이에 배치될 수 있다.Meanwhile, the surface control layer (129) is disposed between the conductive oxide layer (28) and the dielectric layer (29). In particular, the surface control layer (129) may be formed of a plurality of islands, and each of the islands may be disposed between openings (29a) of the dielectric layer (29).
도 3에 잘 도시되듯이, 표면 조절층(129)은 유전층(29)의 표면을 조절한다. 특히, 표면 조절층(129)은 개구부들(29a) 사이의 영역에서 유전층(29)의 표면의 높이를 증가시킨다. 이에 따라, 유전층(29)의 표면은 표면 조절층(129)에 의해 높이가 변하는 형상을 갖는다.As well illustrated in Fig. 3, the surface control layer (129) controls the surface of the dielectric layer (29). In particular, the surface control layer (129) increases the height of the surface of the dielectric layer (29) in the area between the openings (29a). Accordingly, the surface of the dielectric layer (29) has a shape in which the height changes due to the surface control layer (129).
표면 조절층(129)은 활성층(25)에서 생성된 광을 투과하는 물질층으로 형성될 수 있으며, 예컨대 유전층(29)과 동일한 재료로 형성될 수도 있다.The surface control layer (129) can be formed of a material layer that transmits light generated in the active layer (25), and can be formed of, for example, the same material as the dielectric layer (29).
한편, 금속 반사층(31)은 유전층(29) 상에 배치되어 개구부들(29a)을 통해 오믹 콘택층(28)에 접속한다. 금속 반사층(31)은 반사성 금속을 포함하며, 예컨대 Ag 또는 Ni/Ag를 포함할 수 있다. 나아가, 금속 반사층(32)은 반사 금속 물질층을 보호하기 위한 장벽층, 예컨대 Ni을 포함할 수 있으며, 또한, 금속층의 산화 방지를 위해 Au층을 포함할 수 있다. 나아가, Au층의 접착력을 향상시키기 위해, Au층 하부에 Ti층을 포함할 수도 있다. 금속 반사층(31)은 유전층(29)의 상면에 접하며, 따라서, 상기 유전층(29)의 두께는 도전성 산화물층(28)과 금속 반사층(31) 사이의 이격거리와 같다.Meanwhile, the metal reflection layer (31) is arranged on the dielectric layer (29) and is connected to the ohmic contact layer (28) through the openings (29a). The metal reflection layer (31) includes a reflective metal and may include, for example, Ag or Ni/Ag. Furthermore, the metal reflection layer (32) may include a barrier layer for protecting the reflective metal material layer, for example, Ni, and may also include an Au layer for preventing oxidation of the metal layer. Furthermore, a Ti layer may be included under the Au layer to improve the adhesion of the Au layer. The metal reflection layer (31) is in contact with the upper surface of the dielectric layer (29), and therefore, the thickness of the dielectric layer (29) is equal to the distance between the conductive oxide layer (28) and the metal reflection layer (31).
도전성 산화물층(28)으로 오믹 콘택을 형성하고, 유전층(29) 상에 금속 반사층(31)을 배치함으로써 솔더 등에 의해 오믹 저항이 높아지는 것을 방지할 수 있다. 나아가, 도전성 산화물층(28), 유전층(29) 및 금속 반사층(31)을 제2 도전형 반도체층(27) 상에 배치함으로써 광의 반사율을 향상시킬 수 있어 발광 효율을 개선할 수 있다.By forming an ohmic contact with a conductive oxide layer (28) and arranging a metal reflective layer (31) on a dielectric layer (29), it is possible to prevent the ohmic resistance from increasing due to solder, etc. Furthermore, by arranging the conductive oxide layer (28), the dielectric layer (29), and the metal reflective layer (31) on a second conductive semiconductor layer (27), the reflectivity of light can be improved, thereby improving the light emission efficiency.
한편, 도 3에 잘 도시된 바와 같이, 금속 반사층(31)은 유전층(29) 표면을 따라 형성된다. 표면 조절층(129)에 의해 유전층(29)의 표면 중 평탄한 면이 감소하므로, 금속 반사층(31)의 반사면 중 평탄한 반사면의 면적도 감소된다. 따라서, 금속 반사층(31)에 입사되는 광의 입사각이 커도 기판(21) 측으로 쉽게 반사시킬 수 있어 발광 다이오드의 광 추출 효율을 개선할 수 있다.Meanwhile, as well illustrated in Fig. 3, the metal reflection layer (31) is formed along the surface of the dielectric layer (29). Since the flat surface of the surface of the dielectric layer (29) is reduced by the surface adjustment layer (129), the area of the flat reflection surface of the reflection surface of the metal reflection layer (31) is also reduced. Accordingly, even if the incident angle of light incident on the metal reflection layer (31) is large, it can be easily reflected toward the substrate (21), thereby improving the light extraction efficiency of the light-emitting diode.
하부 절연층(33)은 메사(M) 및 금속 반사층(31)을 덮는다. 하부 절연층(33)은 또한 메사(M) 둘레를 따라 제1 도전형 반도체층(23)을 부분적으로 덮을 수 있으며, 메사(M) 내부의 만입부(30) 내에서 제1 도전형 반도체층(23)을 부분적으로 덮을 수 있다. 하부 절연층(33)은 특히 메사(M)의 측면을 덮는다. 하부 절연층(33)은 또한 유전층(29)을 덮을 수 있다.The lower insulating layer (33) covers the mesa (M) and the metal reflective layer (31). The lower insulating layer (33) may also partially cover the first conductive semiconductor layer (23) along the periphery of the mesa (M) and may partially cover the first conductive semiconductor layer (23) within the recessed portion (30) inside the mesa (M). The lower insulating layer (33) particularly covers the side surfaces of the mesa (M). The lower insulating layer (33) may also cover the dielectric layer (29).
한편, 하부 절연층(33)은 메사(M)의 측면 근처 및 만입부(30) 내에서 제1 도전형 반도체층을 노출시킨다. 하부 절연층(33)은 제1 도전형 반도체층을 노출시키는 개구부(30a) 및 금속 반사층(31)을 노출시키는 개구부(33b)를 가질 수 있다. 하부 절연층(33)은 메사(M) 둘레에서 메사(M)의 측면 형상을 따라 제1 도전형 반도체층(23)을 부분적으로 노출시킬 수 있으며, 따라서, 메사(M) 측면의 리세스부들에서 제1 도전형 반도체층(23)의 더 많은 영역을 노출시킬 수 있다.Meanwhile, the lower insulating layer (33) exposes the first conductive semiconductor layer near the side surface of the mesa (M) and within the recessed portion (30). The lower insulating layer (33) may have an opening (30a) exposing the first conductive semiconductor layer and an opening (33b) exposing the metal reflective layer (31). The lower insulating layer (33) may partially expose the first conductive semiconductor layer (23) along the side surface shape of the mesa (M) around the mesa (M), and thus, may expose more areas of the first conductive semiconductor layer (23) in the recessed portions of the side surface of the mesa (M).
본 실시예에서, 하부 절연층(33)은 제1 도전형 반도체층(23)의 가장자리를 포함하여 그 주변 영역을 모두 노출하도록 형성된다. 그러나 본 발명이 이에 한정되는 것은 아니며, 메사(M) 측면의 리세스부들 근처에 서로 이격된 하부 절연층(33)의 개구부들이 형성될 수도 있다. 이 경우, 제1 도전형 반도체층(23)의 가장자리는 하부 절연층(33)으로 덮이거나 하부 절연층(33)의 가장자리와 나란할 수도 있다.In this embodiment, the lower insulating layer (33) is formed to expose the entire surrounding area including the edge of the first conductive semiconductor layer (23). However, the present invention is not limited thereto, and openings in the lower insulating layer (33) spaced apart from each other may be formed near the recessed portions on the side of the mesa (M). In this case, the edge of the first conductive semiconductor layer (23) may be covered by the lower insulating layer (33) or may be parallel to the edge of the lower insulating layer (33).
하부 절연층(33)의 개구부(33b)는 금속 반사층(31)을 노출시킨다. 복수의 개구부들(33b)이 형성될 수 있으며, 이들 개구부들(33b)은 만입부(30)에 대향하여 기판(21)의 일측 가장자리 근처에 배치될 수 있다. 개구부들(33b)의 개수 및 위치는 다양하게 변경될 수 있다.The opening (33b) of the lower insulating layer (33) exposes the metal reflective layer (31). A plurality of openings (33b) may be formed, and these openings (33b) may be positioned near one edge of the substrate (21) facing the recessed portion (30). The number and location of the openings (33b) may vary.
한편, 하부 절연층(33)은 분포 브래그 반사기를 포함할 수 있다. 분포 브래그 반사기는 굴절률이 서로 다른 절연층들을 적층하여 형성될 수 있다. 예를 들어, 분포 브래그 반사기는 실리콘질화막과 실리콘산화막을 교대로 반복 적층하여 형성될 수 있다.Meanwhile, the lower insulating layer (33) may include a distributed Bragg reflector. The distributed Bragg reflector may be formed by laminating insulating layers having different refractive indices. For example, the distributed Bragg reflector may be formed by alternately and repeatedly laminating silicon nitride films and silicon oxide films.
한편, 제1 패드 금속층(35a)은 상기 하부 절연층(33) 상에 배치되며, 하부 절연층(33)에 의해 메사(M) 및 금속 반사층(31)으로부터 절연된다. 제1 패드 금속층(35a)은 하부 절연층(33)에 의해 노출된 제1 도전형 반도체층(23)에 접촉한다. 제1 패드 금속층(35a)은 메사(M) 둘레를 따라 제1 도전형 반도체층(23)에 접촉하는 외부 접촉부(35a1) 및 상기 만입부(30) 또는 비아홀 내에서 제1 도전형 반도체층(23)에 접촉하는 내부 접촉부(35a2)를 포함할 수 있다. 외부 접촉부(35a1)는 메사(M) 둘레를 따라 기판(21)의 가장자리 근처에서 제1 도전형 반도체층(23)에 접촉하며, 내부 접촉부(35a2)는 메사(M)의 가장자리로 둘러싸인 영역 내부에서 제1 도전형 반도체층(23)에 접촉한다. 외부 접촉부(35a1)와 내부 접촉부(35a2)는 서로 연결될 수도 있으나, 이에 한정되지 않으며, 서로 이격될 수도 있다. 또한, 외부 접촉부는 메사(M) 둘레를 따라 연속적으로 제1 도전형 반도체층(23)에 접촉할 수 있으나, 이에 한정되는 것은 아니며, 도 1에 도시한 바와 같이, 복수의 외부 접촉부들(35a1)이 서로 이격되어 메사(M)의 리세스부들 근처에 배치될 수 있다.Meanwhile, the first pad metal layer (35a) is disposed on the lower insulating layer (33) and is insulated from the mesa (M) and the metal reflective layer (31) by the lower insulating layer (33). The first pad metal layer (35a) contacts the first conductive semiconductor layer (23) exposed by the lower insulating layer (33). The first pad metal layer (35a) may include an external contact portion (35a1) contacting the first conductive semiconductor layer (23) along the perimeter of the mesa (M) and an internal contact portion (35a2) contacting the first conductive semiconductor layer (23) within the recessed portion (30) or via hole. The external contact portion (35a1) contacts the first conductive semiconductor layer (23) near the edge of the substrate (21) along the perimeter of the mesa (M), and the internal contact portion (35a2) contacts the first conductive semiconductor layer (23) inside the area surrounded by the edge of the mesa (M). The external contact portion (35a1) and the internal contact portion (35a2) may be connected to each other, but are not limited thereto, and may be spaced apart from each other. In addition, the external contact portion may continuously contact the first conductive semiconductor layer (23) along the perimeter of the mesa (M), but are not limited thereto, and as illustrated in FIG. 1, a plurality of external contact portions (35a1) may be spaced apart from each other and arranged near recess portions of the mesa (M).
한편, 제2 패드 금속층(35b)은 하부 절연층(33) 상에서 메사(M) 상부 영역에 배치되며, 하부 절연층(33)의 개구부(33b)를 통해 금속 반사층(31)에 전기적으로 접속된다. 제2 패드 금속층(35b)은 제1 패드 금속층(35a)으로 둘러싸일 수 있으며, 이들 사이에 경계 영역(35ab)이 형성될 수 있다. 경계 영역(35ab)에 하부 절연층(33)이 노출되며, 이 경계 영역(35ab)은 후술하는 상부 절연층(37)으로 덮인다.Meanwhile, the second pad metal layer (35b) is arranged in the upper region of the mesa (M) on the lower insulating layer (33) and is electrically connected to the metal reflective layer (31) through the opening (33b) of the lower insulating layer (33). The second pad metal layer (35b) may be surrounded by the first pad metal layer (35a), and a boundary region (35ab) may be formed between them. The lower insulating layer (33) is exposed in the boundary region (35ab), and this boundary region (35ab) is covered with the upper insulating layer (37) described below.
제1 패드 금속층(35a)과 제2 패드 금속층(35b)은 동일 공정에서 동일 재료로 함께 형성될 수 있다. 제1 및 제2 패드 금속층(35a, 35b)은 Al층과 같은 오믹 반사층을 포함할 수 있으며, 오믹 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 오믹 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1 및 제2 패드 금속층(35a, 35b)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.The first pad metal layer (35a) and the second pad metal layer (35b) can be formed together with the same material in the same process. The first and second pad metal layers (35a, 35b) can include an ohmic reflective layer such as an Al layer, and the ohmic reflective layer can be formed on an adhesive layer such as Ti, Cr, or Ni. In addition, a protective layer having a single-layer or composite-layer structure such as Ni, Cr, or Au can be formed on the ohmic reflective layer. The first and second pad metal layers (35a, 35b) can have a multilayer structure of, for example, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti.
상부 절연층(37)은 제1 및 제2 패드 금속층(35a, 35b)을 덮는다. 또한, 상부 절연층(37)은 메사(M) 둘레를 따라 제1 도전형 반도체층(23)을 덮을 수 있다. 나아가, 상부 절연층(37)은 제1 도전형 반도체층(23)의 주위에 노출된 기판(21)을 덮을 수도 있다.The upper insulating layer (37) covers the first and second pad metal layers (35a, 35b). In addition, the upper insulating layer (37) may cover the first conductive semiconductor layer (23) along the perimeter of the mesa (M). Furthermore, the upper insulating layer (37) may cover the substrate (21) exposed around the first conductive semiconductor layer (23).
특히, 제1 도전형 반도체층(23)의 주위에 노출된 기판(21) 상에는 돌출부들(22)이 없으므로, 상부 절연층(37)은 기판(21)의 평탄한 면을 덮는다. 상부 절연층(37)은 제1 도전형 반도체층(23)을 모두 덮을 수도 있으며, 기판(21)의 가장자리와 나란할 수도 있다.In particular, since there are no protrusions (22) on the substrate (21) exposed around the first conductive semiconductor layer (23), the upper insulating layer (37) covers the flat surface of the substrate (21). The upper insulating layer (37) may cover the entire first conductive semiconductor layer (23) and may be parallel to the edge of the substrate (21).
한편, 상부 절연층(37)은 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)를 가진다. 제1 개구부(37a) 및 제2 개구부(37b)는 메사(M) 상부 영역에 배치될 수 있으며, 서로 대향하도록 배치될 수 있다. 특히, 제1 개구부(37a) 및 제2 개구부(37b)는 메사(M)의 양측 가장자리에 근접하여 배치될 수 있다.Meanwhile, the upper insulating layer (37) has a first opening (37a) exposing the first pad metal layer (35a) and a second opening (37b) exposing the second pad metal layer (35b). The first opening (37a) and the second opening (37b) may be arranged in an upper region of the mesa (M) and may be arranged to face each other. In particular, the first opening (37a) and the second opening (37b) may be arranged close to both edges of the mesa (M).
상부 절연층(37)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니며, SiO2-TiO2 혼합층 또는 MgF2층을 포함할 수도 있다. SiO2-TiO2 혼합층이나 MgF2층은 방수 특성이 우수하여 발광 다이오드의 고온 고습 환경에서의 신뢰성을 향상시킬 수 있다. 또한, 상부 절연층(37)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, 실리콘산화막과 타이타늄산화막을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다.The upper insulating layer (37) may be formed of a single layer of SiO2 or Si3 N4 , but is not limited thereto, and may include a SiO 2 -TiO 2 mixed layer or a MgF 2 layer. The SiO 2 -TiO 2 mixed layer or the MgF 2 layer has excellent waterproof properties, and thus may improve the reliability of the light-emitting diode in a high temperature and high humidity environment. In addition, the upper insulating layer (37) may have a multilayer structure including a silicon nitride film and a silicon oxide film, and may include a distributed Bragg reflector in which silicon oxide films and titanium oxide films are alternately laminated.
한편, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a)를 통해 노출된 제1 패드 금속층(35a)에 전기적으로 접촉하고, 제2 범프 패드(39b)는 제2 개구부(37b)를 통해 노출된 제2 패드 금속층(35b)에 전기적으로 접촉한다. 도 1에 도시한 바와 같이, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a) 내에 배치되고, 제2 범프 패드(39b)는 상부 절연층(37)의 제2 개구부(37b) 내에 배치될 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제1 범프 패드(39a) 및 제2 범프 패드(39b)가 각각 제1 개구부(37a) 및 제2 개구부(37b)를 모두 덮어 밀봉할 수도 있다. 또한, 상기 제2 범프 패드(39b)는 하부 절연층(33)의 제2 개구부(33b)의 상부 영역을 덮을 수 있다. 제2 범프 패드(39b)는 하부 절연층(33)의 제2 개구부(33b)들 모두를 덮을 수 있으나 이에 한정되는 것은 아니며, 개구부들(33b) 중 일부는 제2 범프 패드(39b)의 외부에 위치할 수도 있다.Meanwhile, the first bump pad (39a) electrically contacts the first pad metal layer (35a) exposed through the first opening (37a) of the upper insulating layer (37), and the second bump pad (39b) electrically contacts the second pad metal layer (35b) exposed through the second opening (37b). As shown in Fig. 1, the first bump pad (39a) may be arranged in the first opening (37a) of the upper insulating layer (37), and the second bump pad (39b) may be arranged in the second opening (37b) of the upper insulating layer (37). However, the present invention is not limited thereto, and the first bump pad (39a) and the second bump pad (39b) may cover and seal both the first opening (37a) and the second opening (37b), respectively. In addition, the second bump pad (39b) may cover an upper area of the second opening (33b) of the lower insulating layer (33). The second bump pad (39b) may cover all of the second openings (33b) of the lower insulating layer (33), but is not limited thereto, and some of the openings (33b) may be located outside the second bump pad (39b).
또한, 도 1에 도시한 바와 같이, 제2 범프 패드(39b)는 제2 패드 금속층(35a)의 상부 영역 내에 한정되어 위치할 수도 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제2 범프 패드(39b)의 일부가 제1 패드 금속층(35a)과 중첩할 수도 있다. 다만, 상부 절연층(37)이 제1 패드 금속층(35a)과 제2 범프 패드(39b) 사이에 배치되어 이들을 절연시킬 수 있다.In addition, as shown in Fig. 1, the second bump pad (39b) may be positioned within the upper region of the second pad metal layer (35a). However, the present invention is not limited thereto, and a part of the second bump pad (39b) may overlap the first pad metal layer (35a). However, an upper insulating layer (37) may be positioned between the first pad metal layer (35a) and the second bump pad (39b) to insulate them.
본 발명의 실시예에 따르면, 종래의 오믹 반사층 대신에 도전성 산화물층(28), 유전층(29) 및 금속 반사층(31)의 반사 구조가 사용된다. 이에 따라, 솔더 등의 본딩재가 콘택 영역으로 침투하는 것을 차단할 수 있으며, 안정한 오믹 콘택 저항을 확보하여 발광 다이오드의 신뢰성을 향상시킬 수 있다. 더욱이, 유전층(29)의 표면을 조절하는 표면 조절층(129)을 채택함으로써 발광 다이오드의 광 추출 효율을 개선할 수 있다.According to an embodiment of the present invention, instead of a conventional ohmic reflective layer, a reflective structure of a conductive oxide layer (28), a dielectric layer (29), and a metal reflective layer (31) is used. Accordingly, it is possible to block a bonding material such as solder from penetrating into a contact area, and secure stable ohmic contact resistance, thereby improving the reliability of the light-emitting diode. Furthermore, by adopting a surface-controlling layer (129) that controls the surface of the dielectric layer (29), the light extraction efficiency of the light-emitting diode can be improved.
도 4는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 단면도이다. 도 4는 기판(21)의 가장자리 부분을 확대 도시한 단면도이다.Fig. 4 is a schematic cross-sectional view for explaining a light-emitting diode according to another embodiment of the present invention. Fig. 4 is an enlarged cross-sectional view showing an edge portion of a substrate (21).
도 4를 참조하면, 본 실시예에 따른 발광 다이오드는 도 1, 도 2, 및 도 3을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 하부 절연층(33)이 기판(21)의 상면을 덮는 것에 차이가 있다.Referring to FIG. 4, the light-emitting diode according to the present embodiment is generally similar to the light-emitting diode described with reference to FIGS. 1, 2, and 3, but differs in that the lower insulating layer (33) covers the upper surface of the substrate (21).
도시한 바와 같이, 제1 도전형 반도체층(23)은 기판(21)의 가장자리 부분을 노출시키도록 형성될 수 있다. 또한, 앞서 설명한 바와 같이, 제1 도전형 반도체층(23)과 기판(21) 사이에 돌출부들(22)이 배치되지만, 노출된 기판(21) 상에는 돌출부들(22)이 배치되지 않는다.As described above, the first conductive semiconductor layer (23) can be formed to expose an edge portion of the substrate (21). In addition, as described above, protrusions (22) are arranged between the first conductive semiconductor layer (23) and the substrate (21), but the protrusions (22) are not arranged on the exposed substrate (21).
돌출부들(22)은 예를 들어, 실리콘과 같이 기판(21)과 다른 재료로 형성될 수 있으며, 제1 도전형 반도체층(23)을 식각하여 기판(21) 표면을 노출시킨 후, 건식 또는 습식 식각 기술을 이용하여 노출된 돌출부들(22)을 선택적으로 제거할 수 있다. 이에 따라, 제1 도전형 반도체층(23)으로 덮인 돌출부들(22)은 잔류하며, 노출된 돌출부들(22)만 제거될 수 있다. 나아가, 제1 도전형 반도체층(23)의 가장자리에 노출된 돌출부도 습식 식각 동안 제거될 수 있다. 따라서, 기판(21)과 제1 도전형 반도체층 사이에서 제1 도전형 반도체층(23)의 가장자리 아래에 보이드(22a)가 형성될 수 있다. 이러한 보이드(22a)는 제1 도전형 반도체층(23)을 식각하여 패터닝할 때 제1 도전형 반도체층(23)의 가장 자리 아래에 부분적으로 노출된 돌출부(22)가 습식 식각에 의해 식각됨으로써 형성될 수 있다. 제1 도전형 반도체층(23)의 가장자리를 따라 복수개의 돌출부들이 노출될 수 있으며, 따라서, 복수개의 보이드들(22a)이 형성될 수 있다.The protrusions (22) can be formed of a material different from the substrate (21), such as silicon, for example, and after the first conductive semiconductor layer (23) is etched to expose the surface of the substrate (21), the exposed protrusions (22) can be selectively removed using a dry or wet etching technique. Accordingly, the protrusions (22) covered with the first conductive semiconductor layer (23) remain, and only the exposed protrusions (22) can be removed. Furthermore, the protrusions exposed at the edge of the first conductive semiconductor layer (23) can also be removed during the wet etching. Accordingly, a void (22a) can be formed below the edge of the first conductive semiconductor layer (23) between the substrate (21) and the first conductive semiconductor layer. These voids (22a) can be formed when a protrusion (22) partially exposed below the edge of the first conductive semiconductor layer (23) is etched by wet etching when the first conductive semiconductor layer (23) is etched and patterned. A plurality of protrusions can be exposed along the edge of the first conductive semiconductor layer (23), and thus, a plurality of voids (22a) can be formed.
한편, 하부 절연층(33)은 제1 도전형 반도체층(23)의 측면을 덮을 수 있으며, 제1 도전형 반도체층(23)의 외부에 노출된 기판(21)의 상면을 덮을 수 있다. 돌출부들(22)이 없기 때문에, 하부 절연층(33)은 기판(21)의 평탄한 면을 덮는다.Meanwhile, the lower insulating layer (33) can cover the side surface of the first conductive semiconductor layer (23) and can cover the upper surface of the substrate (21) exposed to the outside of the first conductive semiconductor layer (23). Since there are no protrusions (22), the lower insulating layer (33) covers the flat surface of the substrate (21).
한편, 하부 절연층(33)은 제1 도전형 반도체층(23)을 노출시키는 개구부(33a)를 가질 수 있다. 제1 패드 금속층(35a)은 개구부(33a)를 통해 제1 도전형 반도체층(23)에 전기적으로 접속할 수 있다. 상부 절연층(37)은 하부 절연층(33)을 덮을 수 있다.Meanwhile, the lower insulating layer (33) may have an opening (33a) exposing the first conductive semiconductor layer (23). The first pad metal layer (35a) may be electrically connected to the first conductive semiconductor layer (23) through the opening (33a). The upper insulating layer (37) may cover the lower insulating layer (33).
종래의 패터닝된 사파이어 기판을 사용할 경우, 하부 절연층(33)이 사파이어 기판의 돌출된 패턴들을 덮는다. 하부 절연층(33)이 분포 브래그 반사기로 형성된 경우, 기판(21) 상면의 표면 상태에 기인하여 하부 절연층(33)에 깨짐이 발생될 수 있다. 하부 절연층(33)의 깨짐에 의해 소자 불량이 발생할 수 있으며, 특히, 고습 환경에 취약하게 된다. 그러나 본 실시예에 따르면, 하부 절연층(33)이 기판(21)의 평탄한 표면에 형성되므로, 하부 절연층(33)의 깨짐 발생을 방지할 수 있어 발광 다이오드의 신뢰성이 향상된다.When a conventional patterned sapphire substrate is used, the lower insulating layer (33) covers the protruding patterns of the sapphire substrate. When the lower insulating layer (33) is formed as a distributed Bragg reflector, the lower insulating layer (33) may be broken due to the surface condition of the upper surface of the substrate (21). The breakage of the lower insulating layer (33) may cause device failure, and in particular, the device becomes vulnerable to a high-humidity environment. However, according to the present embodiment, since the lower insulating layer (33) is formed on the flat surface of the substrate (21), the breakage of the lower insulating layer (33) can be prevented, thereby improving the reliability of the light-emitting diode.
도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 6은 도 5의 절취선 B-B를 따라 취해진 개략적인 단면도이고, 도 7은 도 5의 절취선 C-C를 따라 취해진 개략적인 단면도이며, 도 8은 도 5의 발광 다이오드를 설명하기 위한 개략적인 회로도이다.FIG. 5 is a schematic plan view for explaining a light-emitting diode according to another embodiment of the present invention, FIG. 6 is a schematic cross-sectional view taken along the cutting line B-B of FIG. 5, FIG. 7 is a schematic cross-sectional view taken along the cutting line C-C of FIG. 5, and FIG. 8 is a schematic circuit diagram for explaining the light-emitting diode of FIG. 5.
도 5 내지 도 8을 참조하면, 본 실시예에 따른 발광 다이오드는 앞서 설명한 실시예들과 대체로 유사하나, 기판(21) 상에 복수의 발광셀들(C1, C2, C3, C4)이 배열된 것에 차이가 있다. 이들 발광셀들(C1, C2, C3, C4)은 도 8에 도시한 바와 같이 제1 범프 패드(39a)와 제2 범프 패드(39b) 사이에서 직렬 연결될 수 있다.Referring to FIGS. 5 to 8, the light emitting diode according to the present embodiment is generally similar to the previously described embodiments, but differs in that a plurality of light emitting cells (C1, C2, C3, C4) are arranged on the substrate (21). These light emitting cells (C1, C2, C3, C4) can be connected in series between the first bump pad (39a) and the second bump pad (39b), as illustrated in FIG. 8.
제1 내지 제4 발광셀들(C1, C2, C3, C4)은 기판(21) 상에 배치된다. 제1 내지 제4 발광셀들(C1, C2, C3, C4)은 기판(21)을 노출시키는 분리 영역에 의해 서로 이격된다. 발광셀들 사이의 영역에서 기판(21)의 상면이 노출될 수 있다.The first to fourth light-emitting cells (C1, C2, C3, C4) are arranged on a substrate (21). The first to fourth light-emitting cells (C1, C2, C3, C4) are spaced apart from each other by a separation region that exposes the substrate (21). The upper surface of the substrate (21) can be exposed in the region between the light-emitting cells.
한편, 돌출부들(22)은 발광셀들과 기판(21) 사이에 배치되며, 발광셀들(C1, C2, C3, C4)의 주위에 노출된 기판(21) 상면에는 돌출부들(22)이 제거될 수 있다. 따라서, 발광셀들 사이의 영역에 노출된 기판(21)의 상면은 평탄면일 수 있다.Meanwhile, the protrusions (22) are arranged between the light-emitting cells and the substrate (21), and the protrusions (22) can be removed from the upper surface of the substrate (21) exposed around the light-emitting cells (C1, C2, C3, C4). Accordingly, the upper surface of the substrate (21) exposed in the area between the light-emitting cells can be a flat surface.
본 실시예에서, 제1 및 제2 발광셀들(C1, C2)이 아래에 배치되고, 제3 및 제4 발광셀들(C3, C4)이 위쪽에 배치된 것으로 도시하지만, 제1 내지 제4 발광셀들(C1, C2, C3, C4)는 다양한 방식으로 배열될 수 있다. 또한, 본 실시예에서, 4개의 발광셀들이 기판(21) 상에 배열된 것에 대해 도시 및 설명하지만, 발광셀들의 개수는 특별히 한정되지 않는다. 예를 들어, 기판(21) 상에 2개의 발광셀들이 배치될 수도 있고, 7개의 발광셀들이 배치될 수도 있다.In this embodiment, the first and second light-emitting cells (C1, C2) are illustrated as being arranged below, and the third and fourth light-emitting cells (C3, C4) are illustrated as being arranged above, but the first to fourth light-emitting cells (C1, C2, C3, C4) may be arranged in various ways. In addition, in this embodiment, four light-emitting cells are illustrated and described as being arranged on the substrate (21), but the number of light-emitting cells is not particularly limited. For example, two light-emitting cells may be arranged on the substrate (21), or seven light-emitting cells may be arranged.
각 발광셀은 제1 도전형 반도체층(23) 및 메사(M)를 포함한다. 제1 도전형 반도체층(23) 및 메사(M)는 앞서 도 1 및 도 2를 참조하여 설명한 바와 같으므로 중복을 피하기 위해 동일한 사항에 대한 상세한 설명은 생략한다.Each light-emitting cell includes a first conductive semiconductor layer (23) and a mesa (M). Since the first conductive semiconductor layer (23) and the mesa (M) are as described above with reference to FIGS. 1 and 2, detailed descriptions of the same details are omitted to avoid duplication.
메사(M)는 제1 도전형 반도체층(23)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(23)의 외측면들에 인접한 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출된다.The mesa (M) can be located within a region surrounded by the first conductive semiconductor layer (23), and thus, regions near the edges adjacent to the outer surfaces of the first conductive semiconductor layer (23) are not covered by the mesa (M) and are exposed to the outside.
본 실시예에서, 각 메사(M)는 비아들(27a)을 포함할 수 있으며, 비아(27a) 내에서 제1 도전형 반도체층(23)이 노출된다.In this embodiment, each mesa (M) may include vias (27a), and the first conductive semiconductor layer (23) is exposed within the vias (27a).
한편, 각 메사(M) 상에 도전성 산화물층(28)이 배치되고, 유전층들(29)은 각각 발광셀(C1, C2, C3, C4) 상의 도전성 산화물층(28) 및 메사(M)를 덮는다. 도전성 산화물층(28)은 제2 도전형 반도체층(27)에 오믹 콘택한다. 도전성 산화물층(28)은 메사(M) 상부 영역에서 메사(M)의 거의 전 영역에 걸쳐 배치될 수 있다. 다만, 도전성 산화물층(28)은 메사(M)의 가장자리로부터 이격될 수 있다.Meanwhile, a conductive oxide layer (28) is arranged on each mesa (M), and dielectric layers (29) cover the conductive oxide layer (28) on each of the light-emitting cells (C1, C2, C3, C4) and the mesa (M), respectively. The conductive oxide layer (28) makes an ohmic contact with the second conductive semiconductor layer (27). The conductive oxide layer (28) can be arranged over almost the entire area of the mesa (M) in the upper area of the mesa (M). However, the conductive oxide layer (28) can be spaced apart from the edge of the mesa (M).
유전층(29)은 메사(M) 상부 영역 및 측면을 덮으며, 메사(M) 주위에 노출된 제1 도전형 반도체층을 덮을 수 있다. 유전층(29)은 또한 도전성 산화물층(28)을 노출시키는 개구부들(29a)을 가진다. 유전층(29)은 제1 도전형 반도체층(23)의 상부 영역 내에 위치하며, 따라서, 서로 다른 발광셀들 상의 유전층들(29)은 서로 이격될 수 있다. 그러나 본 발명이 반드시 이에 한정되는 것은 아니며, 인접한 발광셀들 상의 유전층들이 서로 연결될 수도 있다.The dielectric layer (29) covers the upper region and side surfaces of the mesa (M) and may cover the first conductive semiconductor layer exposed around the mesa (M). The dielectric layer (29) also has openings (29a) that expose the conductive oxide layer (28). The dielectric layer (29) is located within the upper region of the first conductive semiconductor layer (23), and thus, the dielectric layers (29) on different light-emitting cells may be spaced apart from each other. However, the present invention is not necessarily limited thereto, and the dielectric layers on adjacent light-emitting cells may be connected to each other.
한편, 표면 조절층(129)이 도전성 산화물층(28)과 유전층(29) 사이에 배치되어 유전층(29)의 표면을 조절할 수 있다. 표면 조절층(129)은 앞서 설명한 것과 동일하므로, 중복을 피하기 위해 상세한 설명은 생략한다.Meanwhile, a surface control layer (129) is arranged between the conductive oxide layer (28) and the dielectric layer (29) to control the surface of the dielectric layer (29). Since the surface control layer (129) is the same as described above, a detailed description is omitted to avoid duplication.
금속 반사층(31)은 유전층(29) 상에 배치되며, 유전층(29)의 개구부들(29a)을 통해 도전성 산화물층(28)에 접속한다. 금속 반사층(31)은 각 발광셀(C1, C2, C3, C4)의 메사(M) 상부 영역 내에 배치된다.The metal reflection layer (31) is arranged on the dielectric layer (29) and is connected to the conductive oxide layer (28) through the openings (29a) of the dielectric layer (29). The metal reflection layer (31) is arranged within the upper region of the mesa (M) of each light-emitting cell (C1, C2, C3, C4).
하부 절연층(33)은 메사들(M)을 덮으며 금속 반사층(31) 및 유전층(29)을 덮는다. 하부 절연층(33)은 또한, 유전층(29) 외부에 노출된 제1 도전형 반도체층(23) 및 기판(21)을 덮는다. 기판(21)이 패터닝된 사파이어 기판인 경우, 하부 절연층(33)은 기판(21) 상의 돌출부들의 형상을 따라 형성될 수 있다. 이와 달리, 노출된 기판(21)의 상면에서 돌출부들(22)은 제거될 수 있으며, 따라서, 하부 절연층(33)은 기판(21)의 평탄한 상면을 따라 형성될 수 있다. 이에 따라, 분포 브래그 반사기와 같이 깨지기 쉬운 재료층으로 형성된 경우, 하부 절연층(33)의 안정성을 향상시킬 수 있다.The lower insulating layer (33) covers the mesas (M) and covers the metal reflective layer (31) and the dielectric layer (29). The lower insulating layer (33) also covers the first conductive semiconductor layer (23) and the substrate (21) exposed to the outside of the dielectric layer (29). When the substrate (21) is a patterned sapphire substrate, the lower insulating layer (33) can be formed along the shape of the protrusions on the substrate (21). Alternatively, the protrusions (22) can be removed from the exposed upper surface of the substrate (21), and thus, the lower insulating layer (33) can be formed along the flat upper surface of the substrate (21). Accordingly, when formed of a fragile material layer such as a distributed Bragg reflector, the stability of the lower insulating layer (33) can be improved.
하부 절연층(33)의 가장자리는 도시한 바와 같이, 각 발광셀의 제1 도전형 반도체층(23) 상에 위치할 수 있으나, 이에 한정되는 것은 아이며, 제1 도전형 반도체층(23)의 측면을 덮고 기판(21) 상에 위치할 수도 있다.The edge of the lower insulating layer (33) may be positioned on the first conductive semiconductor layer (23) of each light-emitting cell as illustrated, but is not limited thereto, and may be positioned on the substrate (21) while covering the side surface of the first conductive semiconductor layer (23).
하부 절연층(33)은 각 메사(M)의 비아들(27a) 내에서 제1 도전형 반도체층(23)을 노출시키는 제1 개구부들(33a)을 가지며, 또한, 제1 발광셀(C1) 상에서 금속 반사층(31)을 노출시키는 제2 개구부(33b1) 및 제2 내지 제3 발광셀들(C2, C3, C4) 상에서 금속 반사층(31)을 노출시키는 제2 개구부들(33b2)을 가진다.The lower insulating layer (33) has first openings (33a) exposing the first conductive semiconductor layer (23) within the vias (27a) of each mesa (M), and also has second openings (33b1) exposing the metal reflective layer (31) on the first light-emitting cell (C1) and second openings (33b2) exposing the metal reflective layer (31) on the second to third light-emitting cells (C2, C3, C4).
본 실시예에서, 하부 절연층(33)은 메사(M) 주위의 제1 도전형 반도체층(23)을 노출시키는 개구부를 포함하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며, 하부 절연층(33)이 메사 주위의 제1 도전형 반동체층(23)을 노출시키는 개구부를 포함할 수도 있다.In this embodiment, the lower insulating layer (33) does not include an opening exposing the first conductive semiconductor layer (23) around the mesa (M). However, the present invention is not limited thereto, and the lower insulating layer (33) may include an opening exposing the first conductive semiconductor layer (23) around the mesa.
제2 개구부(33b1)는 제1 발광셀(C1) 상에 배치되며, 제2 개구부들(33b2)은 발광셀들의 분리 영역 근처에서 각 발광셀들의 금속 반사층(31)을 노출시킨다. 제2 개구부들(33b2)은 대체로 분리 영역을 따라 기다란 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 다양한 형상을 가질 수 있다.The second openings (33b1) are arranged on the first light-emitting cells (C1), and the second openings (33b2) expose the metal reflective layer (31) of each light-emitting cell near the separation area of the light-emitting cells. The second openings (33b2) may generally have an elongated shape along the separation area, but are not limited thereto, and may have various shapes.
한편, 제2 개구부(33b1)는 제1 발광셀(C1) 상에 위치하며, 제2 범프 패드(39b) 하부 영역 내에 위치할 수 있다. 그러나 다른 실시예에서, 제2 개구부(33b1)는 제1 발광셀(C1) 상에서 제2 범프 패드(39b)로부터 수평 방향으로 이격되어 배치될 수도 있다.Meanwhile, the second opening (33b1) may be positioned on the first light-emitting cell (C1) and may be positioned within the lower region of the second bump pad (39b). However, in another embodiment, the second opening (33b1) may be positioned horizontally spaced apart from the second bump pad (39b) on the first light-emitting cell (C1).
한편, 제1 패드 금속층(35a), 제2 패드 금속층(35b) 및 연결 금속층(35c)이 하부 절연층(33) 상에 배치된다.Meanwhile, the first pad metal layer (35a), the second pad metal layer (35b), and the connection metal layer (35c) are placed on the lower insulating layer (33).
제1 패드 금속층(35a)은 제4 발광셀(C4) 상에 배치되며, 메사(M)의 비아들(27a) 내에 노출된 제1 도전형 반도체층(23)에 오믹 콘택한다. 본 실시예에서는, 비아들(27a) 내에 내부 접촉부들이 형성되는 것을 도시하지만, 메사(M) 주위에 외부 접촉부들이 형성될 수도 있다. 다만, 제1 패드 금속층(35a)을 메사(M)의 상부 영역 내에 배치함으로써 기판(21)의 가장자리로부터 멀리 이격시킬 수 있으며, 이에 따라, 제1 패드 금속층(35a)이 기판(21)의 측면측으로부터 진입하는 수분에 의해 손상되는 것을 방지할 수 있다.The first pad metal layer (35a) is disposed on the fourth light-emitting cell (C4) and makes an ohmic contact with the first conductive semiconductor layer (23) exposed within the vias (27a) of the mesa (M). In the present embodiment, internal contacts are formed within the vias (27a), but external contacts may be formed around the mesa (M). However, by disposing the first pad metal layer (35a) within the upper region of the mesa (M), it is possible to distance it from the edge of the substrate (21), thereby preventing the first pad metal layer (35a) from being damaged by moisture entering from the side surface of the substrate (21).
제2 패드 금속층(35b)은 제1 발광셀(C1) 상에 배치되며, 제2 개구부(33b1)를 통해 금속 반사층(31)에 전기적으로 접속할 수 있다. 이에 따라, 제2 패드 금속층(35b)은 제1 발광셀(C1)의 제2 도전형 반도체층(27)에 전기적으로 접속한다.The second pad metal layer (35b) is arranged on the first light-emitting cell (C1) and can be electrically connected to the metal reflection layer (31) through the second opening (33b1). Accordingly, the second pad metal layer (35b) is electrically connected to the second conductive semiconductor layer (27) of the first light-emitting cell (C1).
제2 패드 금속층(35b)은 메사(M) 상에 위치하며, 제1 도전형 반도체층(23)으로부터 절연된다. 나아가, 제2 패드 금속층(35b)은 제1 발광셀(C1) 상의 메사(M)의 측면들로부터 이격될 수 있다. 이에 따라, 제2 패드 금속층(35b)이 기판(21)의 측면측으로부터 진입하는 수분에 의해 손상되는 것을 방지할 수 있다.The second pad metal layer (35b) is positioned on the mesa (M) and is insulated from the first conductive semiconductor layer (23). Furthermore, the second pad metal layer (35b) can be spaced apart from the side surfaces of the mesa (M) on the first light-emitting cell (C1). Accordingly, the second pad metal layer (35b) can be prevented from being damaged by moisture entering from the side surface of the substrate (21).
한편, 연결 금속층들(35c)은 이웃하는 발광셀들을 서로 직렬 연결한다. 연결 금속층들(35c)은 하부 절연층(33)의 제1 개구부(33a) 및 제2 개구부(33b2)를 통해 이웃하는 발광셀들의 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)에 전기적으로 접속할 수 있다. 예를 들어, 하나의 연결 금속층(35c)은 제1 발광셀(C1) 내의 제1 도전형 반도체층(23)에 전기적으로 접속함과 아울러, 제2 발광셀(C2) 상의 금속 반사층(31)에 전기적으로 접속할 수 있다. 이에 따라, 제1 발광셀(C1)과 제2 발광셀(C2)이 연결 금속층(33c)을 통해 서로 직렬 연결된다. 이와 같이, 제2 발광셀(C2)과 제3 발광셀(C3)이 연결 금속층(35c)을 통해 직렬 연결될 수 있으며, 제3 발광셀(C3)과 제4 발광셀(C4) 연결 금속층(35c)을 통해 직렬 연결될 수 있다.Meanwhile, the connecting metal layers (35c) connect the neighboring light-emitting cells in series with each other. The connecting metal layers (35c) can be electrically connected to the first conductive semiconductor layer (23) and the second conductive semiconductor layer (27) of the neighboring light-emitting cells through the first opening (33a) and the second opening (33b2) of the lower insulating layer (33). For example, one connecting metal layer (35c) can be electrically connected to the first conductive semiconductor layer (23) in the first light-emitting cell (C1) and electrically connected to the metal reflective layer (31) on the second light-emitting cell (C2). Accordingly, the first light-emitting cell (C1) and the second light-emitting cell (C2) are connected in series with each other through the connecting metal layer (33c). In this way, the second light-emitting cell (C2) and the third light-emitting cell (C3) can be connected in series through the connecting metal layer (35c), and the third light-emitting cell (C3) and the fourth light-emitting cell (C4) can be connected in series through the connecting metal layer (35c).
연결 금속층들(35c)은 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)으로부터 이격된다. 나아가, 연결 금속층들(35c)은 메사(M)보다 좁은 폭을 갖도록 형성될 수 있으며, 따라서, 기판(21)의 가장자리로부터 메사(M)보다 멀리 이격될 수 있다.The connecting metal layers (35c) are spaced apart from the first pad metal layer (35a) and the second pad metal layer (35b). Furthermore, the connecting metal layers (35c) can be formed to have a narrower width than the mesa (M), and thus can be spaced apart from the edge of the substrate (21) further than the mesa (M).
제1, 제2 패드 금속층(35a, 35b) 및 연결 금속층들(35c)은 동일 공정에 의해 동일 재료로 함께 형성될 수 있다. 예를 들어, 제1, 제2 패드 금속층(35a, 35b) 및 연결 금속층들(35c)은 Al층과 같은 오믹 반사층을 포함할 수 있으며, 오믹 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 오믹 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1, 제2 패드 금속층(35a, 35b) 및 연결 금속층들(35c)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.The first and second pad metal layers (35a, 35b) and the connecting metal layers (35c) may be formed together using the same material by the same process. For example, the first and second pad metal layers (35a, 35b) and the connecting metal layers (35c) may include an ohmic reflective layer such as an Al layer, and the ohmic reflective layer may be formed on an adhesive layer such as Ti, Cr, or Ni. In addition, a protective layer having a single-layer or composite-layer structure such as Ni, Cr, or Au may be formed on the ohmic reflective layer. The first and second pad metal layers (35a, 35b) and the connecting metal layers (35c) may have a multilayer structure of, for example, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti.
상부 절연층(37)은 제1 패드 금속층(35a), 제2 패드 금속층(35b) 및 연결 금속층들(35c) 상에 배치되며, 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)를 노출시키는 제2 개구부(37b)를 가진다. 상부 절연층(37)은 발광셀들(21) 주위에 노출된 기판(21) 상면을 덮을 수 있다. 상부 절연층(37)은 도시한 바와 같이 기판(21)의 가장자리를 덮을 수 있으나, 이에 한정되는 것은 아니며, 상부 절연층(37)의 가장자리가 기판(21)의 가장자리 내측에 위치할 수도 있다.The upper insulating layer (37) is disposed on the first pad metal layer (35a), the second pad metal layer (35b), and the connecting metal layers (35c), and has a first opening (37a) that exposes the first pad metal layer (35a) and a second opening (37b) that exposes the second pad metal layer (35b). The upper insulating layer (37) can cover the upper surface of the substrate (21) exposed around the light-emitting cells (21). The upper insulating layer (37) can cover the edge of the substrate (21) as illustrated, but is not limited thereto, and the edge of the upper insulating layer (37) may be located inside the edge of the substrate (21).
한편, 상기 제1 개구부(37a)는 제1 패드 금속층(35a)의 상부 영역 내에 배치되며, 따라서, 연결 금속층(35c) 및 하부 절연층(33)의 제2 개구부(33b2)로부터 이격된다. 또한, 상기 제2 개구부(37b) 또한 제2 패드 금속층(35b) 상에 한정되어 위치하며, 연결 금속층(35c)으로부터 이격된다.Meanwhile, the first opening (37a) is positioned within the upper region of the first pad metal layer (35a), and thus is spaced apart from the second opening (33b2) of the connection metal layer (35c) and the lower insulating layer (33). In addition, the second opening (37b) is also positioned limitedly on the second pad metal layer (35b), and is spaced apart from the connection metal layer (35c).
본 실시예에 있어서, 상부 절연층(37)의 제1 및 제2 개구부(37a, 37b)를 통해 노출된 상기 제1 및 제2 패드 금속층(35a, 35b)은 솔더가 직접 본딩되는 본딩 패드로 사용될 수 있다. 이와 달리, 도 1 및 도 2를 참조하여 설명한 바와 같이 제1 및 제2 범프 패드(39a, 39b)들이 상부 절연층(37)의 제1 및 제2 개구부(37a, 37b)를 통해 노출된 제1 및 제2 패드 금속층들(35a, 35b)을 각각 덮을 수 있다. 상기 제1 및 제2 범프 패드(39a, 39b)는 각각 복수의 발광셀들에 걸쳐 배치될 수 있으며, 제1 및 제2 개구부(37a, 37b)를 덮어 밀봉할 수 있다.In the present embodiment, the first and second pad metal layers (35a, 35b) exposed through the first and second openings (37a, 37b) of the upper insulating layer (37) can be used as bonding pads to which solder is directly bonded. Alternatively, as described with reference to FIGS. 1 and 2, the first and second bump pads (39a, 39b) can cover the first and second pad metal layers (35a, 35b) exposed through the first and second openings (37a, 37b) of the upper insulating layer (37), respectively. The first and second bump pads (39a, 39b) can be arranged across a plurality of light-emitting cells, respectively, and can cover and seal the first and second openings (37a, 37b).
도 9는 본 발명의 일 실시예에 따른 발광 다이오드를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.FIG. 9 is an exploded perspective view illustrating a lighting device using a light-emitting diode according to one embodiment of the present invention.
도 9를 참조하면, 본 실시예에 따른 조명 장치는, 확산 커버(1010), 발광 소자 모듈(1020) 및 바디부(1030)를 포함한다. 바디부(1030)는 발광 소자 모듈(1020)을 수용할 수 있고, 확산 커버(1010)는 발광 소자 모듈(1020)의 상부를 커버할 수 있도록 바디부(1030) 상에 배치될 수 있다.Referring to FIG. 9, a lighting device according to the present embodiment includes a diffusion cover (1010), a light-emitting element module (1020), and a body part (1030). The body part (1030) can accommodate the light-emitting element module (1020), and the diffusion cover (1010) can be placed on the body part (1030) so as to cover an upper portion of the light-emitting element module (1020).
바디부(1030)는 발광 소자 모듈(1020)을 수용 및 지지하여, 발광 소자 모듈(1020)에 전기적 전원을 공급할 수 있는 형태이면 제한되지 않는다. 예를 들어, 도시된 바와 같이, 바디부(1030)는 바디 케이스(1031), 전원 공급 장치(1033), 전원 케이스(1035), 및 전원 접속부(1037)를 포함할 수 있다.The body part (1030) is not limited as long as it can accommodate and support the light emitting element module (1020) and supply electrical power to the light emitting element module (1020). For example, as illustrated, the body part (1030) may include a body case (1031), a power supply device (1033), a power case (1035), and a power connection part (1037).
전원 공급 장치(1033)는 전원 케이스(1035) 내에 수용되어 발광 소자 모듈(1020)과 전기적으로 연결되며, 적어도 하나의 IC칩을 포함할 수 있다. 상기 IC칩은 발광 소자 모듈(1020)로 공급되는 전원의 특성을 조절, 변환 또는 제어할 수 있다. 전원 케이스(1035)는 전원 공급 장치(1033)를 수용하여 지지할 수 있고, 전원 공급 장치(1033)가 그 내부에 고정된 전원 케이스(1035)는 바디 케이스(1031)의 내부에 위치할 수 있다. 전원 접속부(115)는 전원 케이스(1035)의 하단에 배치되어, 전원 케이스(1035)와 결속될 수 있다. 이에 따라, 전원 접속부(1037)는 전원 케이스(1035) 내부의 전원 공급 장치(1033)와 전기적으로 연결되어, 외부 전원이 전원 공급 장치(1033)에 공급될 수 있는 통로 역할을 할 수 있다.The power supply unit (1033) is housed in a power case (1035) and is electrically connected to the light emitting element module (1020), and may include at least one IC chip. The IC chip may adjust, convert, or control the characteristics of power supplied to the light emitting element module (1020). The power case (1035) may house and support the power supply unit (1033), and the power case (1035) with the power supply unit (1033) fixed therein may be located inside the body case (1031). The power connection unit (115) may be arranged at the bottom of the power case (1035) and may be connected to the power case (1035). Accordingly, the power connection unit (1037) may be electrically connected to the power supply unit (1033) inside the power case (1035), and may serve as a passage through which external power may be supplied to the power supply unit (1033).
발광 소자 모듈(1020)은 기판(1023) 및 기판(1023) 상에 배치된 발광 소자(1021)를 포함한다. 발광 소자 모듈(1020)은 바디 케이스(1031) 상부에 마련되어 전원 공급 장치(1033)에 전기적으로 연결될 수 있다.The light emitting element module (1020) includes a substrate (1023) and a light emitting element (1021) arranged on the substrate (1023). The light emitting element module (1020) may be provided on an upper portion of a body case (1031) and electrically connected to a power supply device (1033).
기판(1023)은 발광 소자(1021)를 지지할 수 있는 기판이면 제한되지 않으며, 예를 들어, 배선을 포함하는 인쇄회로기판일 수 있다. 기판(1023)은 바디 케이스(1031)에 안정적으로 고정될 수 있도록, 바디 케이스(1031) 상부의 고정부에 대응하는 형태를 가질 수 있다. 발광 소자(1021)는 상술한 본 발명의 실시예들에 따른 발광 다이오드들 중 적어도 하나를 포함할 수 있다.The substrate (1023) is not limited to any substrate that can support the light-emitting element (1021), and may be, for example, a printed circuit board including wiring. The substrate (1023) may have a shape corresponding to a fixing portion on the upper portion of the body case (1031) so that it can be stably fixed to the body case (1031). The light-emitting element (1021) may include at least one of the light-emitting diodes according to the embodiments of the present invention described above.
확산 커버(1010)는 발광 소자(1021) 상에 배치되되, 바디 케이스(1031)에 고정되어 발광 소자(1021)를 커버할 수 있다. 확산 커버(1010)는 투광성 재질을 가질 수 있으며, 확산 커버(1010)의 형태 및 광 투과성을 조절하여 조명 장치의 지향 특성을 조절할 수 있다. 따라서 확산 커버(1010)는 조명 장치의 이용 목적 및 적용 태양에 따라 다양한 형태로 변형될 수 있다.The diffusion cover (1010) is placed on the light-emitting element (1021), and can be fixed to the body case (1031) to cover the light-emitting element (1021). The diffusion cover (1010) can have a light-transmitting material, and the shape and light transmittance of the diffusion cover (1010) can be adjusted to control the directional characteristics of the lighting device. Therefore, the diffusion cover (1010) can be transformed into various shapes depending on the purpose of use and application of the lighting device.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.FIG. 10 is a cross-sectional view illustrating a display device using a light-emitting diode according to another embodiment of the present invention.
본 실시예의 디스플레이 장치는 표시패널(2110), 표시패널(2110)에 광을 제공하는 백라이트 유닛 및, 상기 표시패널(2110)의 하부 가장자리를 지지하는 패널 가이드를 포함한다.The display device of the present embodiment includes a display panel (2110), a backlight unit that provides light to the display panel (2110), and a panel guide that supports a lower edge of the display panel (2110).
표시패널(2110)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(2110)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다.The display panel (2110) is not particularly limited, and may be, for example, a liquid crystal display panel including a liquid crystal layer. A gate driving PCB that supplies a driving signal to the gate line may be further positioned at an edge of the display panel (2110). Here, the gate driving PCB may not be formed on a separate PCB, but may be formed on a thin film transistor substrate.
백라이트 유닛은 적어도 하나의 기판 및 복수의 발광 소자(2160)를 포함하는 광원 모듈을 포함한다. 나아가, 백라이트 유닛은 바텀커버(2180), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 더 포함할 수 있다.The backlight unit includes a light source module including at least one substrate and a plurality of light-emitting elements (2160). Furthermore, the backlight unit may further include a bottom cover (2180), a reflective sheet (2170), a diffusion plate (2131), and optical sheets (2130).
바텀커버(2180)는 상부로 개구되어, 기판, 발광 소자(2160), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 수납할 수 있다. 또한, 바텀커버(2180)는 패널 가이드와 결합될 수 있다. 기판은 반사 시트(2170)의 하부에 위치하여, 반사 시트(2170)에 둘러싸인 형태로 배치될 수 있다. 다만, 이에 한정되지 않고, 반사 물질이 표면에 코팅된 경우에는 반사 시트(2170) 상에 위치할 수도 있다. 또한, 기판은 복수로 형성되어, 복수의 기판들이 나란히 배치된 형태로 배치될 수 있으나, 이에 한정되지 않고, 단일의 기판으로 형성될 수도 있다.The bottom cover (2180) is opened upward and can accommodate a substrate, a light-emitting element (2160), a reflective sheet (2170), a diffusion plate (2131), and optical sheets (2130). In addition, the bottom cover (2180) can be combined with a panel guide. The substrate can be positioned below the reflective sheet (2170) and arranged in a form surrounded by the reflective sheet (2170). However, the present invention is not limited thereto, and in a case where a reflective material is coated on the surface, the substrate can be positioned on the reflective sheet (2170). In addition, the substrate can be formed in multiple forms and arranged in a form where multiple substrates are arranged side by side, but the present invention is not limited thereto, and the substrate can be formed as a single substrate.
발광 소자(2160)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 포함할 수 있다. 발광 소자(2160)들은 기판 상에 일정한 패턴으로 규칙적으로 배열될 수 있다. 또한, 각각의 발광 소자(2160) 상에는 렌즈(2210)가 배치되어, 복수의 발광 소자(2160)들로부터 방출되는 광을 균일성을 향상시킬 수 있다.The light emitting element (2160) may include a light emitting diode according to the embodiments of the present invention described above. The light emitting elements (2160) may be regularly arranged in a certain pattern on a substrate. In addition, a lens (2210) may be arranged on each light emitting element (2160) to improve the uniformity of light emitted from a plurality of light emitting elements (2160).
확산 플레이트(2131) 및 광학 시트들(2130)은 발광 소자(2160) 상에 위치한다. 발광 소자(2160)로부터 방출된 광은 확산 플레이트(2131) 및 광학 시트들(2130)을 거쳐 면 광원 형태로 표시패널(2110)로 공급될 수 있다.The diffusion plate (2131) and optical sheets (2130) are positioned on the light-emitting element (2160). Light emitted from the light-emitting element (2160) can be supplied to the display panel (2110) in the form of a surface light source through the diffusion plate (2131) and optical sheets (2130).
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 직하형 디스플레이 장치에 적용될 수 있다.In this way, the light-emitting element according to embodiments of the present invention can be applied to a direct-type display device such as the present embodiment.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.FIG. 11 is a cross-sectional view illustrating a display device using a light-emitting diode according to another embodiment of the present invention.
본 실시예에 따른 백라이트 유닛이 구비된 디스플레이 장치는 영상이 디스플레이되는 표시패널(3210), 표시패널(3210)의 배면에 배치되어 광을 조사하는 백라이트 유닛을 포함한다. 나아가, 상기 디스플레이 장치는, 표시패널(3210)을 지지하고 백라이트 유닛이 수납되는 프레임(240) 및 상기 표시패널(3210)을 감싸는 커버(3240, 3280)를 포함한다.A display device equipped with a backlight unit according to the present embodiment includes a display panel (3210) on which an image is displayed, and a backlight unit disposed on a rear surface of the display panel (3210) and irradiating light. Furthermore, the display device includes a frame (240) that supports the display panel (3210) and houses the backlight unit, and a cover (3240, 3280) that surrounds the display panel (3210).
표시패널(3210)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(3210)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다. 표시패널(3210)은 그 상하부에 위치하는 커버(3240, 3280)에 의해 고정되며, 하부에 위치하는 커버(3280)는 백라이트 유닛과 결속될 수 있다.The display panel (3210) is not particularly limited, and may be, for example, a liquid crystal display panel including a liquid crystal layer. A gate driving PCB for supplying a driving signal to the gate line may be further positioned at an edge of the display panel (3210). Here, the gate driving PCB may not be formed on a separate PCB, but may be formed on a thin film transistor substrate. The display panel (3210) is fixed by covers (3240, 3280) positioned at the upper and lower portions thereof, and the cover (3280) positioned at the lower portion may be connected to a backlight unit.
표시패널(3210)에 광을 제공하는 백라이트 유닛은 상면의 일부가 개구된 하부 커버(3270), 하부 커버(3270)의 내부 일 측에 배치된 광원 모듈 및 상기 광원 모듈과 나란하게 위치되어 점광을 면광으로 변환하는 도광판(3250)을 포함한다. 또한, 본 실시예의 백라이트 유닛은 도광판(3250) 상에 위치되어 광을 확산 및 집광시키는 광학 시트들(3230), 도광판(3250)의 하부에 배치되어 도광판(3250)의 하부방향으로 진행하는 광을 표시패널(3210) 방향으로 반사시키는 반사시트(3260)를 더 포함할 수 있다.A backlight unit that provides light to a display panel (3210) includes a lower cover (3270) having a portion of an upper surface opened, a light source module arranged on one inner side of the lower cover (3270), and a light guide plate (3250) positioned parallel to the light source module to convert point light into surface light. In addition, the backlight unit of the present embodiment may further include optical sheets (3230) positioned on the light guide plate (3250) to diffuse and concentrate light, and a reflection sheet (3260) positioned below the light guide plate (3250) to reflect light traveling downward of the light guide plate (3250) toward the display panel (3210).
광원 모듈은 기판(3220) 및 상기 기판(3220)의 일면에 일정 간격으로 이격되어 배치된 복수의 발광 소자(3110)를 포함한다. 기판(3220)은 발광 소자(3110)를 지지하고 발광 소자(3110)에 전기적으로 연결된 것이면 제한되지 않으며, 예컨대, 인쇄회로기판일 수 있다. 발광 소자(3110)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다. 광원 모듈로부터 방출된 광은 도광판(3250)으로 입사되어 광학 시트들(3230)을 통해 표시패널(3210)로 공급된다. 도광판(3250) 및 광학 시트들(3230)을 통해, 발광 소자(3110)들로부터 방출된 점 광원이 면 광원으로 변형될 수 있다.The light source module includes a substrate (3220) and a plurality of light emitting elements (3110) spaced apart at a predetermined interval on one surface of the substrate (3220). The substrate (3220) is not limited to anything that supports the light emitting elements (3110) and is electrically connected to the light emitting elements (3110), and may be, for example, a printed circuit board. The light emitting elements (3110) may include at least one light emitting diode according to the embodiments of the present invention described above. Light emitted from the light source module is incident on the light guide plate (3250) and supplied to the display panel (3210) through the optical sheets (3230). Through the light guide plate (3250) and the optical sheets (3230), a point light source emitted from the light emitting elements (3110) may be transformed into a surface light source.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 에지형 디스플레이 장치에 적용될 수 있다.In this way, the light-emitting element according to embodiments of the present invention can be applied to an edge-type display device such as the present embodiment.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.FIG. 12 is a cross-sectional view illustrating an example of applying a light-emitting diode according to another embodiment of the present invention to a headlamp.
도 12를 참조하면, 상기 헤드 램프는, 램프 바디(4070), 기판(4020), 발광 소자(4010) 및 커버 렌즈(4050)를 포함한다. 나아가, 상기 헤드 램프는, 방열부(4030), 지지랙(4060) 및 연결 부재(4040)를 더 포함할 수 있다.Referring to FIG. 12, the head lamp includes a lamp body (4070), a substrate (4020), a light emitting element (4010), and a cover lens (4050). In addition, the head lamp may further include a heat dissipation member (4030), a support rack (4060), and a connecting member (4040).
기판(4020)은 지지랙(4060)에 의해 고정되어 램프 바디(4070) 상에 이격 배치된다. 기판(4020)은 발광 소자(4010)를 지지할 수 있는 기판이면 제한되지 않으며, 예컨대, 인쇄회로기판과 같은 도전 패턴을 갖는 기판일 수 있다. 발광 소자(4010)는 기판(4020) 상에 위치하며, 기판(4020)에 의해 지지 및 고정될 수 있다. 또한, 기판(4020)의 도전 패턴을 통해 발광 소자(4010)는 외부의 전원과 전기적으로 연결될 수 있다. 또한, 발광 소자(4010)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다.The substrate (4020) is fixed by the support rack (4060) and spaced apart from the lamp body (4070). The substrate (4020) is not limited to any substrate that can support the light-emitting element (4010), and may be, for example, a substrate having a conductive pattern such as a printed circuit board. The light-emitting element (4010) is positioned on the substrate (4020) and may be supported and fixed by the substrate (4020). In addition, the light-emitting element (4010) may be electrically connected to an external power source through the conductive pattern of the substrate (4020). In addition, the light-emitting element (4010) may include at least one light-emitting diode according to the embodiments of the present invention described above.
커버 렌즈(4050)는 발광 소자(4010)로부터 방출되는 광이 이동하는 경로 상에 위치한다. 예컨대, 도시된 바와 같이, 커버 렌즈(4050)는 연결 부재(4040)에 의해 발광 소자(4010)로부터 이격되어 배치될 수 있고, 발광 소자(4010)로부터 방출된 광을 제공하고자하는 방향에 배치될 수 있다. 커버 렌즈(4050)에 의해 헤드 램프로부터 외부로 방출되는 광의 지향각 및/또는 색상이 조절될 수 있다. 한편, 연결 부재(4040)는 커버 렌즈(4050)를 기판(4020)과 고정시킴과 아울러, 발광 소자(4010)를 둘러싸도록 배치되어 발광 경로(4045)를 제공하는 광 가이드 역할을 할 수도 있다. 이때, 연결 부재(4040)는 광 반사성 물질로 형성되거나, 광 반사성 물질로 코팅될 수 있다. 한편, 방열부(4030)는 방열핀(4031) 및/또는 방열팬(4033)을 포함할 수 있고, 발광 소자(4010) 구동 시 발생하는 열을 외부로 방출시킨다.The cover lens (4050) is positioned on the path along which light emitted from the light-emitting element (4010) moves. For example, as illustrated, the cover lens (4050) may be positioned spaced apart from the light-emitting element (4010) by the connecting member (4040), and may be positioned in a direction in which light emitted from the light-emitting element (4010) is desired to be provided. The angle of incidence and/or color of light emitted to the outside from the headlamp may be adjusted by the cover lens (4050). Meanwhile, the connecting member (4040) may be positioned to secure the cover lens (4050) to the substrate (4020) and surround the light-emitting element (4010) to serve as a light guide that provides a light-emitting path (4045). At this time, the connecting member (4040) may be formed of a light-reflective material or coated with a light-reflective material. Meanwhile, the heat dissipation unit (4030) may include a heat dissipation fin (4031) and/or a heat dissipation fan (4033), and releases heat generated when the light-emitting element (4010) is operated to the outside.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 헤드 램프, 특히, 차량용 헤드 램프에 적용될 수 있다.In this way, the light emitting element according to the embodiments of the present invention can be applied to a headlamp, particularly, a vehicle headlamp, as in the present embodiment.
이상에서, 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.Although various embodiments of the present invention have been described above, the present invention is not limited to these embodiments. In addition, matters or components described for one embodiment may be applied to other embodiments as long as they do not depart from the technical spirit of the present invention.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190032823AKR102703107B1 (en) | 2019-03-22 | 2019-03-22 | Light emitting diode |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190032823AKR102703107B1 (en) | 2019-03-22 | 2019-03-22 | Light emitting diode |
| Publication Number | Publication Date |
|---|---|
| KR20200112410A KR20200112410A (en) | 2020-10-05 |
| KR102703107B1true KR102703107B1 (en) | 2024-09-06 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190032823AActiveKR102703107B1 (en) | 2019-03-22 | 2019-03-22 | Light emitting diode |
| Country | Link |
|---|---|
| KR (1) | KR102703107B1 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114141925B (en)* | 2021-12-01 | 2023-06-09 | 厦门三安光电有限公司 | Light emitting diode |
| US20240421261A1 (en)* | 2021-12-23 | 2024-12-19 | Seoul Viosys Co., Ltd. | Light-emitting diode |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101669641B1 (en)* | 2012-06-28 | 2016-10-26 | 서울바이오시스 주식회사 | Light Emitting Diode for Surface Mount Technology, Method of manufacturing the same and Method of manufacturing of Light Emitting Diode Module |
| KR20160000624A (en)* | 2014-06-25 | 2016-01-05 | 한국광기술원 | Method for manufacturing direct bonded chip scale packaged light emitting diode |
| KR20160141063A (en)* | 2015-05-27 | 2016-12-08 | 삼성전자주식회사 | Light emitting device package and manufacturing method of the same |
| KR102519668B1 (en)* | 2016-06-21 | 2023-04-07 | 삼성전자주식회사 | Semiconductor light-emitting device and method for manufacturing the same |
| Publication number | Publication date |
|---|---|
| KR20200112410A (en) | 2020-10-05 |
| Publication | Publication Date | Title |
|---|---|---|
| US12302679B2 (en) | Light emitting diode | |
| US11515451B2 (en) | Light emitting device | |
| CN111048545B (en) | Light-emitting diode with multiple light-emitting units | |
| CN114188471B (en) | Chip-scale packaged light emitting diodes | |
| KR102382037B1 (en) | Highly reliable light emitting diode | |
| US20230079200A1 (en) | Light emitting device | |
| KR102703107B1 (en) | Light emitting diode | |
| KR102841593B1 (en) | Light emitting diode having improved heat dissapation performance | |
| KR102562475B1 (en) | Chip scale packaged light emitting diode | |
| KR20170078562A (en) | Light emitting device | |
| KR20170124898A (en) | Light emitting diode having plurality of light emitting cells and light emitting device having the same | |
| KR102672611B1 (en) | Chip scale packaged light emitting diode | |
| KR102601419B1 (en) | Highly reliable light emitting diode | |
| KR102610626B1 (en) | Light emitting diode having solder bump | |
| KR102601421B1 (en) | Chip scale packaged light emitting diode | |
| KR102571402B1 (en) | Chip scale packaged light emitting diode | |
| US20240421261A1 (en) | Light-emitting diode | |
| KR102632226B1 (en) | Light emitting diode having distributed bragg reflector | |
| KR20230096836A (en) | Light emitting diode | |
| KR20180104479A (en) | Highly reliable light emitting diode |
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application | St.27 status event code:A-0-1-A10-A12-nap-PA0109 | |
| PG1501 | Laying open of application | St.27 status event code:A-1-1-Q10-Q12-nap-PG1501 | |
| A201 | Request for examination | ||
| PA0201 | Request for examination | St.27 status event code:A-1-2-D10-D11-exm-PA0201 | |
| D13-X000 | Search requested | St.27 status event code:A-1-2-D10-D13-srh-X000 | |
| D14-X000 | Search report completed | St.27 status event code:A-1-2-D10-D14-srh-X000 | |
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection | St.27 status event code:A-1-2-D10-D21-exm-PE0902 | |
| AMND | Amendment | ||
| P11-X000 | Amendment of application requested | St.27 status event code:A-2-2-P10-P11-nap-X000 | |
| P13-X000 | Application amended | St.27 status event code:A-2-2-P10-P13-nap-X000 | |
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent | St.27 status event code:N-2-6-B10-B15-exm-PE0601 | |
| AMND | Amendment | ||
| P11-X000 | Amendment of application requested | St.27 status event code:A-2-2-P10-P11-nap-X000 | |
| P13-X000 | Application amended | St.27 status event code:A-2-2-P10-P13-nap-X000 | |
| PX0901 | Re-examination | St.27 status event code:A-2-3-E10-E12-rex-PX0901 | |
| PX0701 | Decision of registration after re-examination | St.27 status event code:A-3-4-F10-F13-rex-PX0701 | |
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment | St.27 status event code:A-2-4-F10-F11-exm-PR0701 | |
| PR1002 | Payment of registration fee | St.27 status event code:A-2-2-U10-U11-oth-PR1002 Fee payment year number:1 | |
| PG1601 | Publication of registration | St.27 status event code:A-4-4-Q10-Q13-nap-PG1601 | |
| P22-X000 | Classification modified | St.27 status event code:A-4-4-P10-P22-nap-X000 |