KR102673451B1

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Publication number: KR102673451B1
Application number: KR1020230015772A
Authority: KR
Inventors: 박민혁; 김세현
Original assignee: 서울대학교산학협력단
Priority date: 2023-02-06
Filing date: 2023-02-06
Publication date: 2024-06-11
Anticipated expiration: 2043-02-06

Abstract

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터 및 그 제조 방법은 실리콘 기판과 하프늄 지르코늄 옥사이드 박막 사이에 티타늄(Ti) 금속을 1nm의 얇은 두께로 증착한다. 이를 통해, 고유전율의 티타늄 옥사이드 계면층을 형성함으로써, 티타늄 옥사이드 계면층은 공정과정 중 원치 않게 재생성되는 실리콘 옥사이드 계면층에 비해 높은 유전율과 낮은 결함 밀도를 가져 동작 전압을 감소시키고 전자가 갇힐 수 있는 결함을 감소시켜, 리드 에프터 라이트 딜레이(read-after-write delay) 현상을 완화시킬 수 있도록 한다.

Description

극박막 산화하프늄(HfO2) 유전층 기반 금속-강유전체-실리콘 커패시터 및 그 제조 방법 {Ultra-Thin Hafnium Oxide(HfO2) Dielectric Layer-Based Metal-Ferroelectric-Silicon Capacitor And Its Manufacturing Method}

본 개시는 이산화티타늄(TiO₂) 계면층을 포함하는 5nm 이하의 극박막 산화하프늄 (HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터 및 이의 제조 방법에 관한 것이다.

본 명세서에서 달리 표시되지 않는 한, 이 섹션에 설명되는 내용들은 이 출원의 청구항들에 대한 종래 기술이 아니며, 이 섹션에 포함된다고 하여 종래 기술이라고 인정되는 것은 아니다.

산화하프늄(HfO₂) 기반 강유전체는 10 nm 이하의 두께에서도 강유전성을 발현하고 기존의 CMOS 공정 호환성이 뛰어나 차세대 반도체 소자로 연구되고 있다. 하지만 산화하프늄(HfO₂) 기반 강유전체는 실리콘(Si)을 기판으로 한 커패시터(capacitor) 구조에서 강유전체 층의 두께가 5 nm 이하로 줄어들었을 때 탈분극장, 실리콘산화물(SiOx) 층에 전하가 갇히는 현상에 의한 낮은 신뢰성을 보이는 문제가 있다. 또한, 계면층에 의한 영향으로 강유전특성 및 신뢰성이 크게 열화 된다.

하프늄 지르코늄 옥사이드 박막 (Hf_1-xZr_xO₂)을 증착하는데 사용되는 원자층 증착법을 활용하여 실리콘 (Si) 기판에 하프늄 지르코늄 옥사이드 박막을 증착 하면 산소 공급원인 오존 (O₃)에 의해 실리콘 기판 표면이 산화되어 실리콘 옥사이드 (SiOx) 계면층이 형성된다. 실리콘 옥사이드 계면층은 낮은 유전율을 가지며 다수의 결함을 포함하고 있어 소자의 동작 전압을 증가시키고 소자의 신뢰성을 저하시키는 주요 원인이 된다. 이 현상은 하프늄 지르코늄 옥사이드 박막의 두께가 감소할수록 커지며 차세대 반도체 소자인 FeFET(Ferroelectric Field-Effect Transistor)에 하프늄 지르코늄 옥사이드 박막을 활용할 때 큰 문제가 된다.

소자의 집적도, 성능을 높이기 위해서 강유전체의 두께를 줄이게 되면 계면층에 의한 영향이 더욱 극대화된다. 실리콘산화물(SiOx) 계면층의 낮은 유전율로 인해 소자에 가한 전압의 대부분이 실리콘산화물(SiOx) 계면층에 인가되어 동작 전압이 증가한다. 또한 실리콘산화물(SiOx) 계면층에 인가되는 높은 전압은 실리콘산화물(SiOx) 계면층을 손상시키며 전하가 갇힐 수 있는 결함을 생성한다. 결함에 갇힌 전자는 빠져나가는 속도가 느린데 이는 소자에 라이트(write) 동작을 한 후 갇힌 전자가 빠져나갈 시간이 충분히 필요하다는 의미이다. 이로 인해, 소자의 리드(read)와 라이트(write)동작 사이 시간을 증가시켜 소자의 동작 속도를 저하시키는 딜레이(read-after-write delay) 가 발생한다.

한편, HfO₂ 박막을 기반으로 하는 차세대 반도체 소자는 10 nm의 강유전 박막의 두께에서도 안정적인 강유전성을 나타내며 차세대 반도체 소자로써 주목을 받고 있다. 정보기술이 발달함에 따라 처리해야하는 데이터(data) 수가 급격히 증가하여, 데이터를 처리하기 위한 고성능, 고집적 반도체 소자의 개발이 필요하다. 따라서, 차세대 반도체 기술이 개발될수록 얇은 산화하프늄(HfO₂) 기반 강유전 박막의 강유전 특성을 향상시키는 기술의 수요는 점점 증가할 것으로 예상된다.

1. 한국 특허공개 제10-2023-0012876호 (2023.01.26)2. 한국 특허공개 제10-2023-0012242호 (2023.01.26)

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터 및 그 제조 방법은 실리콘 기판과 하프늄 지르코늄 옥사이드 박막 사이에 티타늄(Ti) 금속을 1nm의 얇은 두께로 증착한다. 이를 통해, 고유전율의 타이타늄 옥사이드 계면층을 형성함으로써, 타이타늄 옥사이드 계면층은 공정과정 중 원치 않게 재생성되는 실리콘 옥사이드 계면층에 비해 높은 유전율과 낮은 결함 밀도를 가져 동작 전압을 감소시키고 전자가 갇힐 수 있는 결함을 감소시켜, 리드 에프터 라이트 딜레이(read-after-write delay)현상을 완화시킬 수 있도록 한다.

또한, 실시예는 5nm의 Hf_1-xZr_xO₂ 박막에서의 강유전 특성을 크게 향상시킨다.

또한, 1nm 이하의 얇은 티타늄(Ti) 금속층을 실리콘(Si) 기판 위에 직접 증착한다. 증착된 티타늄(Ti) 금속층은 원자층 증착 공정 중 산소 공급원인 오존(O₃)에 의해 고유전율 산화티타늄(TiO₂) 층으로 산화되어 실리콘(Si) 기판과 산화하프늄(HfO₂) 기반 강유전체 층 사이 계면특성을 향상시킨다.

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터의 제조방법은 (A) 두께 1nm 이하의 티타늄(Ti) 금속층을 실리콘(Si) 기판에 증착하는 단계; 및 (B) 상기 티타늄(Ti) 금속층 위에 하프늄 지르코늄 옥사이드 박막 (Hf_1-xZr_xO₂)을 증착하는 단계를 포함한다. 이 때 상기 하프늄 지르코늄 옥사이드 박막 증착시 산소 공급원인 오존 (O₃)에 의해 실리콘 기판 표면이 산화되어 실리콘 옥사이드 (SiO_x) 계면층이 형성되고, 상기 티타늄(Ti) 금속층은 산소 공급원인 오존(O₃)에 의해 고유전율 산화티타늄(TiO₂) 층으로 산화된다.

이상에서와 같은 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터 및 그 제조 방법은 고유전율 산화티타늄(TiO₂) 계면층을 형성하여, 5nm 이하 산화하프늄(HfO₂) 기반 강유전체의 강유전 특성 및 신뢰성 향상을 가능하게 한다.

또한, 실리콘(Si) 기판과 산화 하프늄(HfO₂) 기반 강유전체 층 사이 계면특성을 향상시킨다.

실시예에 따른 티타늄(Ti) 금속층을 증착한 5 nm 산화하프늄(HfO₂) 기반 강유전체 층을 포함하는 커패시터(capacitor)는 티타늄(Ti) 금속층을 증착하지 않은 커패시터(capacitor)에 비해 보자력 장(coercive field)을 4.7 MV/cm에서 2.2 MV/cm로 53 % 감소시킨다.

또한, 실시예는 -와 + 잔류 분극(P_r) 절대값의 합은 35.5μC/cm²에서 59.4 μC/cm²로 67 % 증가시킨다.

또한, 실시예에 따른 티타늄(Ti) 금속층을 증착한 4 nm 산화하프늄(HfO₂) 기반 강유전체 층을 포함하는 커패시터(capacitor)는 최대 38.4 μC/cm² 2 P_r 값을 나타낸다.

실시예에 따른 티타늄(Ti) 금속층을 증착한 3 nm 산화하프늄(HfO₂) 기반 강유전체 층을 포함하는 커패시터(capacitor)는 4 내지 7μC/cm² 2P_r 값을 나타내고, 향상된 신뢰성을 제공한다.

실시예는 5 nm 이하의 산화하프늄(HfO₂) 기반 강유전체에서 세계 최고 수준의 2 P_r 값을 나타내도록 한다.

실시예에서 이용하는 HfO₂, ZrO₂는 원자층 증착법에 활용하기 적합하고 이를 통한 박막 성장법이 이미 확보되어 있어 3차원 나노 구조에 적용할 수 있다. 또한, ZrO₂/Al₂O₃/ZrO₂ (ZAZ)의 구조로 DRAM 소자의 유전층 등에 활용되고 있어 HfO₂, ZrO₂는 기존 CMOS 공정과의 호환성이 뛰어나, 실시예가 적용되는 시장으로의 진입이 용이하다.

또한, 실시예는 5nm의 Hf_1-xZr_xO₂ 박막에서의 강유전 특성을 크게 향상시켜 차세대 반도체 소자 적용에 큰 도움을 준다.

또한, 실리콘(Si)을 기판으로 하는 FeFET(Ferroelectric Field-Effect Transistor)는 뉴로모픽 컴퓨팅 및 인-메모리 컴퓨팅에 활용될 수 있어 기술이 개발될수록 사업성이 뛰어나다. 실시예에서 사용되는 모든 물질은 이미 현 반도체 사업에서 대량 생산 및 산업에 적용이 되는 물질임으로 실시예를 활용한 창업 및 기술이전 가능성은 매우 높다.

본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 도면부호는 동일 구성 요소를 지칭한다.

본 발명의 실시 예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시 예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터 및 그 제조 방법은 실리콘 기판과 하프늄 지르코늄 옥사이드 박막 사이에 티타늄(Ti) 금속을 1 nm의 얇은 두께로 증착한다. 이를 통해, 고유전율의 타이타늄 옥사이드 계면층을 형성함으로써, 타이타늄 옥사이드 계면층은 공정과정 중 원치 않게 재생성되는 실리콘 옥사이드 계면층에 비해 높은 유전율과 낮은 결함 밀도를 가져 동작 전압을 감소시키고 전자가 갇힐 수 있는 결함을 감소시켜, 리드 에프터 라이트 딜레이(read-after-write delay)현상을 완화시킬 수 있도록 한다. 또한, 실시예는 5nm의 Hf_1-xZr_xO₂ 박막에서의 강유전 특성을 크게 향상시킨다. 또한, 1 nm 이하의 얇은 티타늄(Ti) 금속층을 실리콘(Si) 기판 위에 직접 증착한다. 증착된 티타늄(Ti) 금속층은 원자층 증착 공정 중 산소 공급원인 오존(O₃)에 의해 고유전율 산화티타늄(TiO₂) 층으로 산화되어 실리콘(Si) 기판과 산화 하프늄(HfO₂) 기반 강유전체 층 사이 계면특성을 향상시킨다.

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터의 제조방법은 1nm이하의 티타늄(Ti) 금속층을 실리콘(Si) 기판과 하프늄 지르코늄 옥사이드 박막 사이에 증착하는 단계; 및 상기 티타늄(Ti) 금속층 위에 하프늄 지르코늄 옥사이드 박막 (Hf_1-xZr_xO₂)을 증착하는 단계를 포함한다. 이 때 상기 하프늄 지르코늄 옥사이드 박막 증착시 산소 공급원인 오존 (O₃)에 의해 실리콘 기판 표면이 산화되어 실리콘 옥사이드 (SiO_x) 계면층이 형성되고, 상기 티타늄(Ti) 금속층은 산소 공급원인 오존(O₃)에 의해 고유전율 산화티타늄(TiO₂) 층으로 산화된다. 즉, 실리콘 기판 및 하프늄 지르코늄 옥사이드 박막 사이에 실리콘 옥사이드와 산화티타늄의 혼합 계면층이 형성된다.

실시예에서 1nm이하의 티타늄(Ti) 금속층을 실리콘(Si) 기판과 하프늄 지르코늄 옥사이드 박막 사이에 증착하는 단계; 는 증착된 티타늄(Ti) 금속층은 원자층 증착 공정 중 산소 공급원인 오존(O₃)에 의해 고유전율 산화티타늄(TiO₂) 층으로 산화되어 실리콘(Si) 기판과 산화하프늄(HfO₂) 기반 강유전체 층 사이 계면특성을 향상시킨다.

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터의 제조방법은 (A-1) 실리콘 기판은 불산(HF)을 증류수에 희석시킨 5% 불산 수용액을 사용하여 BOE(Buffered Oxide Etch) 처리를 30초 실시하여 표면에 존재하는 SiO₂를 제거하는 단계; (A-2) 티타늄(Ti) 희생층은 스퍼터링 시스템(Sputtering System)의 DC 반응 스퍼터링(Direct current reactive sputtering)을 사용하여, 플라즈마 파워(Plasma power) 100W, 기본 압력 (Base pressure) 3 X 10^-6 Torr, 공정 압력 (working pressure) 5 X 10^-3 Torr의 조건으로 5초 증착하는 단계; (A-3) Hf_0.5Zr_0.5O₂ 박막은 산화하프늄과 산화지르코늄이 고용체 형태로 원자층 증착법(ALD, Atomic Layer Deposition)을 통해 기판온도 280 ℃에서 [(CH3)(C2H5)N]4Hf (TEMAH), [(CH3)(C2H5)N]4Zr (TEMAZ)을 금속 프리쿼서(Metal precursor)로 사용하고 산소 공급원으로 오존 (O₃)을 사용하여 3nm, 4nm 및 5 nm에서 증착하는 단계; (A-4) 상부전극은 몰리브데넘 (Mo)을 스퍼터링 시스템의 DC 반응성 스퍼터링(reactive sputtering)을 사용하고, 플라즈마 파워(Plasma power) 150 W, 기본 압력 (Base pressure) 3 X 10^-6 Torr, 공정 압력 (working pressure) 8 X 10^-3 Torr의 조건으로 5분 동안 50 nm 증착하는 단계; 및 (A-5) 급속 열처리 공정(RTP, Rapid Thermal Process)은 질소(N₂) 대기(atmosphere)에서 500℃600℃ 및 700℃의 온도로 30초의 조건으로 실행하는 단계; 를 포함한다.

실시예에서 산화하프늄과 산화지르코늄은 1:1 비율(Hf_0.5Zr_0.5O₂)로 증착되고 고용체의 형태이고, 상부전극의 모양을 결정하는 마스크(Shadow mask)는 직경 200μm의 구형 패턴을 사용한다.

Ti 금속층을 증착한 5nm HfO₂기반 강유전체 층을 포함하는 커패시터(capacitor)는 Ti 금속층을 증착하지 않은 커패시터(capacitor)에 비해 보자력 장(coercive field)이 53 % 감소하였으며 (4.7 MV/cm에서 2.2 MV/cm) -와 + 잔류분극 (P_r) 절대값의 합은 67 % 증가하였다 (35.5 μC/cm²에서 59.4 μC/cm²). Ti 금속층을 증착한 4 nm HfO2 기반 강유전체 층을 포함하는 capacitor는 최대 38.4 μC/cm² 2P_r 값을 나타냄. Ti 금속층을 증착한 3 nm HfO₂ 기반 강유전체 층을 포함하는 커패시터(capacitor)는 4-7 μC/cm² 2P_r 값을 나타내지만 신뢰성 측정에서 최대 10⁷ 번까지 절연 파괴 (break down)이 일어나지 않았다.

도 1 내지 도 12는 5 nm Hf_0.5Zr_0.5O₂ 박막에서의 Ti 계면층 증착 유무에 따른 특성 비교 분석결과를 설명하기 위한 도면이다. 특성 비교를 위한 급속 열처리 공정은 N2 분위기에서 600도 30초로 고정한다.

도 1은 하프늄 지르코늄 옥사이드(Hf_1-xZr_xO₂) 박막의 두께가 10 nm인 TiN/Hf_1-xZr_xO₂/TiN 커패시터의 Zr 분율에 따른 분극-전기장(Polarization-Field)을 나타낸 그래프이다.

도 1은 하프늄 지르코늄 옥사이드 (Hf_1-xZr_xO₂)의 강유전성 및 반강유전성을 나타낸다. 도 1에 도시된 바와 같이, HfO₂ 및 ZrO₂는 벌크 (Bulk)에서 단사정상(Monoclinic phase) P21/c이 안정상이며 도핑(Doping), 표면 에너지, 스트레스 등을 통해 사방정상(Orthorhombic phase) Pca21가 안정화될 때 강유전성을 나타낸다. 또한 HfO₂ 박막의 두께 혹은 Zr이 포함되는 분율에 따라 강유전성, 반강유전성과 같은 특성을 나타낸다.

도 2는 PUND(Positive-up-negative-down) 펄스(pulse)를 나타낸 도면이다.

도 2를 참조하면, PUND(Positive-up-negative-down) 측정방법을 설명한다. 도2에 도시된 바와 같이, 프리폴링펄스(pre-poling pulse)를 통해 한쪽 방향으로 강유전체를 폴링(poling) 시킨다. 그 후, P, U, N, D 펄스(pulse)를 인가한다. P와 N에서는 강유전체가 스위칭(switching)되면서 나오는 전류와 누설전류, 유전체 특성에 의해 나타나는 전류가 모두 포함되어 측정된다. U, D펄스(pulse)에서는 P와 N 펄스(pulse)에 의해 한쪽 방향으로 스위칭(switching)된 강유전체에 같은 방향의 펄스(pulse)를 한번 더 가함으로써 강유전체가 스위칭(switching)하지 않고 누설전류, 유전체 특성에 의해 나타나는 전류 값만 포함되어서 측정된다. P-U, N-D를 통해서 강유전체가 스위칭(switching)되면서 측정되는 전류 값 만을 획득할 수 있다. PUND 측정법은 소자의 강유전 특성만 확인하기 위해 사용되는 전기적 측정방법이다.

도 3은 600도의 급속 열처리 공정을 거친 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터와 Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터의 GIXRD(Grazing Incidence X-Ray Diffraction) 패턴을 나타낸 도면이다.

도 3은 Ti 계면층의 증착 유무에 따른 5 nm Hf_0.5Zr_0.5O₂ 박막에 대한 GIXRD 분석 결과로서, 도 3을 참조하면, 5 nm의 Hf_0.5Zr_0.5O₂ 박막은 모두 2θ~ 30.5°에서 사방정상 111에 대한 피크(peak)를 관찰할 수 있다. 또한 Ti 계면층의 증착 유무에 따라 사방정상 111과 101 정방정상 피크(peak)가 나타나는 2θ의 위치가 크게 차이가 나지 않는 것을 확인할 수 있다. 이에 따라서 두 커패시터 모두 강유전성을 나타내는 사방정상 Pca21 상이 형성된 것을 확인할 수 있다.

도4는 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터와 Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터의 TEM(Transmission Electron Microscopy) 분석 사진이다.

도 4를 참조하면, TEM 분석을 통하여 증착한 Hf_0.5Zr_0.5O₂ 박막의 두께가 5 nm로 증착된 것과 TiO₂계면층의 두께가 약 0.8 nm임을 확인할 수 있다.

도5는 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터와 Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터의 EDS(Energy Dispersive X-Ray Spectrometer) 매핑(mapping) 분석 사진이다.

도 5를 참조하면, EDS매핑(mapping)분석을 통하여 증착한 Hf_0.5Zr_0.5O₂ 박막과 TiO₂ 계면층이 층으로써 잘 형성되었다는 것을 확인할 수 있다. 특히, TiO₂ 층의 경우 아주 얇은 1 nm 이하의 Ti 금속을 스퍼터링 시스템(sputtering system)으로 증착하였음에도 불구하고 하나의 층으로 균일하게 증착된 것을 확인할 수 있다.

도 6 내지 도 9를 통해, Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터와 Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터의 전기적 특성 분석을 설명한다.

도 6은 Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터의 PUND(positive-up-negative-down) 분석 그래프이다.

도 6을 참조하면, P, U, N, D 사이 대기 시간은 250μs이고, 도 6 (a)의 그래프는 초기상태에서의 전체 시간에 따른 전압과 전류 그래프이며 도 6(b)의 그래프는 초기상태에서의 P와 U 사이 대기 시간 동안의 전압, 전류 그래프이다.

도 6을 통해, Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터의 PUND 분석 결과를 확인할 수 있다. Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터는 초기상태(Pristine)에서 P와 U 사이 대기시간에(500μs부터 750μs까지) 전계가 0임에도 불구하고 전류가 흐르는 것과 U 펄스(pulse)에서 강유전 스위칭(switching)이 한번 더 나타나는 문제를 확인할 수 있다. P와 U 사이 대기시간에 전류가 흐르는 것은 커패시터에서 디스차지(discharge) 되며 흐르는 전류와 계면층에 의해 발생하는 탈분극장에 의해 흐르는 전류, 결함에 갇히는 전자가 전계가 사라지면서 빠져나가며 생기는 전류의 영향이 모두 합쳐 이해할 수 있다. P와 U 사이 대기시간 동안 탈분극장의 영향에 의해 스위칭(switching)된 강유전 성분들은 백 스위칭(back-switching)이 되며 강유전체의 신뢰성을 저하시키는 요인이 된다. P와 U 사이 대기시간 동안 흐르는 전류는 소자의 동작 측면에서 생각하였을 때, 라이트(write) 동작 직후 갇힌 전자가 빠져나가는 현상은 라이트(write) 이후 리딩(read) 할 때 영향을 미쳐 갇힌 전자가 빠져나가는 시간만큼의 대기시간이 필요하다. 이는 소자의 동작 시간을 증가시키는 요인이 된다. U 펄스에서 강유전 스위칭(switching)이 한번 더 일어나는 것은 계면층으로 인한 탈분극장에 의해 백 스위칭(back-switching)이 일어나는 현상이다. 탈분극장은 소자에서 라이트(write)한 데이터가 유지되지 못하고 시간에 따라 지워지는 현상으로 소자의 신뢰성을 저하시킨다.

도 7은 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터의 PUND(positive-up-negative-down) 분석 그래프이다.

도 7을 참조하면, P, U, N, D 사이 대기 시간은 250μs이다. 도 7의 (a)그래프는 초기상태에서의 전체 시간에 따른 전압과 전류 그래프이며 도 7의(b) 그래프는 초기상태에서의 P와 U 사이 대기 시간 동안의 전압, 전류 그래프이다.

도 7을 통해, Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터의 PUND 분석 결과를 확인할 수 있다. 도 7을 참조하면, Mo/Hf_0.5Zr_0.5O₂/SiOx/Si커패시터와는 달리 초기상태에서 P와 U 사이 대기시간에 전류가 흐르는 문제와 U 펄스(pulse)에서 강유전 스위칭이 한번 더 나타나는 문제가 존재하지 않는 것을 확인할 수 있다. 이는 고유전율 TiO₂ 계면층에 전자가 갇히는 현상이 크게 감소함을 의미하며 탈분극장 또한 감소했음을 의미하고, 이에 따라서 소자의 신뢰성이 향상되었다고 판단할 수 있다.

도 8은 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si (5nm HZO/SiO₂ 600 ℃왼쪽) 커패시터와 Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터 (5nm HZO/TiO₂ 600 ℃오른쪽)의 다양한 전계 범위에서의 분극-전계 그래프이다. 전계는 Hf_0.5Zr_0.5O₂ 박막에 인가되는 전계를 기준으로 한다. 도 8은 PUND(positive-up-negative-down) 측정을 통해 누설전류의 영향을 제외하고 추출한 결과이다. 도 8을 참조하면, Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터는 +2.5 ~ -3 MV/cm의 전계를 가해야 강유전 스위칭이 충분히 일어나는 것을 알 수 있다.

도 8의 (a)를 참조하면, Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터의 분극-전계 그래프에서 붉은 동그라미의 굴곡진 그래프는 P보다 U에서 나타나는 전류의 값이 더 크다는 의미이다. 이는 도 7에서 U 펄스를 가하였을 때 강유전 스위칭(switching)이 일어나는 결과와 연관되어 해석이 가능하다. U에서 강유전 스위칭(switching)이 일어났고 이 스위칭(switching)은 P에서 일어나는 강유전 스위칭(switching)과 다른 전계에서 일어나기 때문에 P보다 U에서 전류가 많이 흐르는 전계 범위가 생기게 된다. P-U 계산을 하였을 때 U에서 전류가 더 많이 흐르는 만큼 분극-전계 그래프에서 굴곡이 생기게 된다. 탈분극장에 의한 영향을 분극-전계 그래프에서도 확인할 수 있다.

반면, Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터는 분극-전계 그래프에서 굴곡이 생기는 전계 범위가 없는 것을 확인할 수 있다.

Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터는 -와 +의 잔류 분극 (P_r) 절대값의 합인 2P_r 값은 35.5 μC/cm²이며 -와 + 보자력 장 (Ec, coercive field)의 절대값의 합인 2Ec는 4.7 MV/cm이다.

Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터는 59.4 μC/cm²의 2P_r 값을 나타내며 이는 Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터에 비해 167 % 높은 값이다.

Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터는 2.2 MV/cm의 2Ec 값을 나타내며 이는 Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터에 비해 53 % 감소된 값이다.

따라서 TiO₂계면층을 형성시키는 것은 탈분극장의 영향을 감소시키고 잔류 분극 값을 향상시키며 보자력 장을 감소시키는 것을 확인할 수 있다.

도 9는 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si (5 nm HZO/SiO₂ 600 ℃도 9 (a)) 커패시터와 Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터 (5 nm HZO/TiO₂ 600 ℃도 9(b))의 신뢰성 검사 결과. 분극-전계 그래프이다. 실시예에서는 PUND 측정을 통해 누설전류의 영향을 제외하고 추출한 결과이다. 피로 펄스(pulse)는 50 kHz의 사각형 펄스를 사용하였으며 +2.5 내지 -3 MV/cm의 전계를 가한다. 도 9를 참조하면, Mo/Hf_0.5Zr_0.5O₂/SiOx/Si 커패시터는 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터에 비해 10배 낮은 신뢰성 특성을 나타냄이 확인할 수 있다.

Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터는 하프늄 옥사이드 기반 강유전체에서 나타나는 웨이크업 이펙트(wake-up effect) 즉, 반복되는 전압을 가할수록 잔류분극이 증가하며 분극-전계 그래프가 펴지는 현상이 일어나지 않는 것을 확인할 수 있다.

Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터가 10⁴번의 신뢰성 특성을 나타내는 것은 +2.5 내지 -3 MV/cm라는 큰 전계를 가하는 극한의 시험조건 때문이며 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터에서 나타나는 2P_r 값은 FeFET에 적용시켰을 때 실리콘 채널을 조절하기에 큰 잔류분극 값이므로 전계 범위를 낮추어 신뢰성을 향상시키는 것이 가능하다.

이하 도 10 내지 도 12를 통해 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터에서 Hf_0.5Zr_0.5O₂ 박막의 두께와 급속 열처리 공정의 열처리 온도 제어를 통한 특성 분석을 설명한다.

도 10은 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터에서 500 내지 700 ℃의 급속 열처리 공정의 열처리 온도와 3 내지 5 nm의 Hf_0.5Zr_0.5O₂ 박막에서의 GED(grazing incidence x-ray diffraction) 분석 결과이다.

도 10의 (a)를 참조하면, 3 nm Hf_0.5Zr_0.5O₂ 박막에서는 111 사방정상과 101 정방정상이 나타나는 2θ내지 30.5 °에서 피크(peak)가 관찰되지 않는다. 따라서 700 ℃의 온도도 3 nm Hf_0.5Zr_0.5O₂ 박막을 결정화 시키는데 불충분했다는 것을 알 수 있다.

도 10의 (b)를 참조하면, 4, 5 nm Hf_0.5Zr_0.5O₂박막에서는 500 ℃의 온도에서 111 사방정상과 101 정방정상이 나타나는 2θ 내지 30.5°에서 피크가 관찰되지 않는다. 따라서 500 ℃의 온도는 4, 5 nm Hf_0.5Zr_0.5O₂ 박막을 결정화 시키는데 불충분했음을 알 수 있다.

도 10의 (c)를 참조하면, 4, 5nm Hf_0.5Zr_0.5O₂ 박막에서는 6, 700 ℃의 온도에서 111 사방정상과 101 정방정상이 나타나는 2θ내지 30.5 °에서 peak이 관찰되므로 결정화가 일어났다는 것을 확인할 수 있다. Hf_0.5Zr_0.5O₂ 박막은 두께에 따라서 결정화 온도가 달라지는 것을 알 수 있다.

도 11은 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터에서 500 ~ 700 ℃의 급속 열처리 공정의 열처리 온도와 3 ~ 5 nm의 Hf_0.5Zr_0.5O₂ 박막에서의 PUND(positive-up-negative-down) 측정을 통해 추출한 분극-전계 그래프이다.

도 11의 GIXRD 결과와 동일하게 500 ℃의 열처리 온도는 3 ~5 nm의 Hf_0.5Zr_0.5O₂박막을 결정화 시키는데 충분하지 않음을 알 수 있고 그 결과 4 ~ 8 μC/cm²의 2 P_r 값이 나타난다.

급속 열처리 공정의 6, 700 ℃의 온도는 4, 5nm의 Hf_0.5Zr_0.5O₂ 박막을 결정화 시켰으며 4nm Hf_0.5Zr_0.5O₂ 박막은 700℃의 열처리 온도에서 38.4 μC/cm²의 2 P_r 값이 나타나며 5 nm Hf_0.5Zr_0.5O₂ 박막은 700℃의 열처리 온도에서 60.2 μC/cm²의 2 P_r 값이 나타난다.

3nm의 Hf_0.5Zr_0.5O₂ 박막의 2 P_r 값은 FeFET에 적용되었을 때 실리콘 채널을 제어하는데 충분한 분극 값이며 4, 5 nm의 Hf_0.5Zr_0.5O₂ 박막의 2 P_r 값은 ferroelectric random access memory (FeRAM)에 활용되기 충분한 분극 값이다.

도 12는 +2 내지 - 2.5 MV/cm에서 진행한 Mo/Hf_0.5Zr_0.5O₂/TiO₂/SiOx/Si 커패시터에서 500 ~ 700 ℃의 급속 열처리 공정의 열처리 온도와 3 ~ 5 nm의 Hf_0.5Zr_0.5O₂박막에서의 신뢰성 시험 결과이다.

도 12의 (a)를 참조하면, 5 nm Hf_0.5Zr_0.5O₂ 박막은 700 ℃의 급속 열처리 공정 온도에서 10⁶ 번까지 절연 파괴가 일어나지 않고 동작하는 것을 알 수 있다.

도 12의 (b)를 참조하면, 4 nm Hf_0.5Zr_0.5O₂ 박막은 700 ℃의 급속 열처리 공정 온도에서 10⁷ 번까지 절연 파괴가 일어나지 않고 동작하는 것을 알 수 있다.

도 12의 (c)를 참조하면, 3 nm Hf_0.5Zr_0.5O₂ 박막은 500 ~ 700 ℃의 급속 열처리 공정 온도에서 10⁷ 번까지 절연파괴가 일어나지 않고 거의 일정한 잔류분극 값이 나타남을 확인할 수 있다.

이하에서는 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터에 대해서 차례로 설명한다. 실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터는 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터 제조 방법과 본질적으로 같은 것이므로 도 1 내지 도 12와 중복되는 설명은 생략하도록 한다.

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터는 실리콘 (Si) 기판에 하프늄 지르코늄 옥사이드 박막을 증착하여, 산소 공급원인 오존(O₃)에 의해 실리콘 기판 표면이 산화되어 실리콘 옥사이드 (SiOx) 계면층을 형성한다.

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터는 1 nm이하의 티타늄(Ti) 금속층이 실리콘 기판과 하프늄 지르코늄 옥사이드 박막 사이에 증착 된다. 실시예에서 증착된 티타늄(Ti) 금속층은 원자층 증착 공정 중 산소 공급원인 오존(O₃)에 의해 고유전율 산화티타늄(TiO₂) 층으로 산화되어 실리콘(Si) 기판과 산화하프늄(HfO₂) 기반 강유전체 층 사이 계면특성을 향상시킨다.

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터는 1nm이하의 티타늄(Ti) 금속층이 실리콘(Si) 기판과 하프늄 지르코늄 옥사이드(Hf_0.5Zr_0.5O₂) 박막 사이에 증착하고, 산소 공급원인 오존(O₃)에 의해 실리콘 기판 표면이 산화되어 실리콘 옥사이드(SiOx) 계면층을 형성한다.

실시예에서 증착된 티타늄(Ti) 금속층은 원자층 증착 공정 중 산소 공급원인 오존(O₃)에 의해 고유전율 산화티타늄(TiO₂) 층으로 산화되어 실리콘(Si) 기판과 산화하프늄(HfO₂) 기반 강유전체 층 사이 계면특성을 향상시킨다.

실시예에서 실리콘 기판은 불산(HF)을 증류수에 희석시킨 5% 불산 수용액을 사용하여 BOE(Buffered Oxide Etch) 처리를 30초 실시하여, 표면에 존재하는 SiO₂를 제거하고 티타늄(Ti) 희생층은 스퍼터링 시스템(Sputtering System)의 DC(Direct current) 반응성 스퍼터링(reactive sputtering)을 사용하고, 플라즈마 파워(Plasma power) 100W, 기본 압력(Base pressure) 3 X 10^-6 Torr, 공정 압력 (working pressure) 5 X 10^-3 Torr의 조건으로 5초 증착한다.

실시예에서 하프늄 지르코늄 옥사이드(Hf_0.5Zr_0.5O₂) 박막은 산화하프늄과 산화지르코늄이 고용체 형태로 원자층 증착법(ALD, Atomic Layer Deposition)를 통해 기판온도 280 ℃에서 [(CH₃)(C₂H₅)N]4Hf (TEMAH), [(CH₃)(C₂H₅)N]4Zr (TEMAZ)을 금속 프리쿼서(Metal precursor)로 사용하고 산소 공급원으로 오존(O₃)을 사용하여 3nm, 4nm 및 5 nm에서 증착하고, 산화하프늄과 산화지르코늄은 1:1 비율(Hf_0.5Zr_0.5O₂)로 증착되고, 고용체의 형태이다.

실시예에서 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터의 상부전극은 몰리브데넘(Mo)을 스퍼터링 시스템의 DC 반응성 스퍼터링(reactive sputtering)을 사용하여, 플라즈마 파워(Plasma power) 150 W, 기본 압력 (Base pressure) 3 X 10^-6 Torr, 공정 압력 (working pressure) 8 X 10^-3 Torr의 조건으로 5분 동안 50 nm 증착하고 상부전극의 모양을 결정하는 마스크(Shadow mask)는 직경 200μm의 구형 패턴을 사용한다.

실시예에 따른 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터는 급속 열처리 공정(RTP, Rapid Thermal Process)을 질소(N₂) 대기에서 500℃600℃ 및 700 ℃의 온도로 30초의 조건으로 실행한다.

실시예에 따른 티타늄(Ti) 금속층을 증착한 5 nm 산화하프늄(HfO₂) 기반 강유전체 층을 포함하는 커패시터(capacitor)는 티타늄(Ti) 금속층을 증착하지 않은 커패시터(capacitor)에 비해 보자력 장(coercive field)을 4.7 MV/cm에서 2.2 MV/cm로 53 % 감소시킨다. 또한, 실시예는 -와 + 잔류 분극(Pr) 절대값의 합은 35.5 μC/cm²에서 59.4 μC/cm²로 67 % 증가시킨다. 또한, 실시예에 따른 티타늄(Ti) 금속층을 증착한 4 nm 산화하프늄(HfO₂) 기반 강유전체 층을 포함하는 커패시터(capacitor)는 최대 38.4 μC/cm² 2 P_r 값을 나타낸다. 실시예에 따른 티타늄(Ti) 금속층을 증착한 3 nm 산화하프늄(HfO₂) 기반 강유전체 층을 포함하는 커패시터(capacitor)는 4 내지 7μC/cm² 2 P_r 값을 나타내고, 향상된 신뢰성을 제공한다. 실시예는 5 nm 이하의 산화하프늄(HfO₂) 기반 강유전체에서 세계 최고 수준의 2 P_r 값을 나타내도록 한다. 실시예에서 이용하는 HfO₂, ZrO₂는 원자층 증착법에 활용하기 적합하고 이를 통한 박막 성장법이 이미 확보되어 있어 3차원 나노 구조에 적용할 수 있다. 또한, ZrO₂/Al2O3/ZrO₂ (ZAZ)의 구조로 DRAM 소자의 유전층 등에 활용되고 있어 HfO₂, ZrO₂는 기존 CMOS 공정과의 호환성이 뛰어나, 실시예가 적용되는 시장으로의 진입이 용이하다. 또한, 실시예는 5 nm의 Hf_1-xZr_xO₂박막에서의 강유전 특성을 크게 향상시켜 차세대 반도체 소자 적용에 큰 도움을 준다. 또한, 실리콘(Si)을 기판으로 하는 FeFET(Ferroelectric Field-Effect Transistor)는 뉴로모픽 컴퓨팅 및 인-메모리 컴퓨팅에 활용될 수 있어 기술이 개발될수록 사업성이 뛰어나다. 실시예에서 사용되는 모든 물질은 이미 현 반도체 사업에서 대량 생산 및 산업에 적용이 되는 물질임으로 실시예를 활용한 창업 및 기술이전 가능성이 매우 높다.

개시된 내용은 예시에 불과하며, 특허청구범위에서 청구하는 청구의 요지를 벗어나지 않고 당해 기술분야에서 통상의 지식을 가진 자에 의하여 다양하게 변경 실시될 수 있으므로, 개시된 내용의 보호범위는 상술한 특정의 실시예에 한정되지 않는다.

Claims

극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터의 제조방법은
(A) 두께 1nm 이하의 티타늄(Ti) 금속층을 실리콘(Si) 기판에 증착하는 단계;
(B) 상기 티타늄(Ti) 금속층 위에 하프늄 지르코늄 옥사이드 박막 (Hf_1-xZr_xO₂)을 증착하는 단계 - 상기 하프늄 지르코늄 옥사이드 박막 증착시 산소 공급원인 오존 (O₃)에 의해 실리콘 기판 표면이 산화되어 실리콘 옥사이드 (SiO_x) 계면층이 형성되고, 상기 티타늄(Ti) 금속층은 산소 공급원인 오존(O₃)에 의해 고유전율 산화티타늄(TiO₂) 층으로 산화됨 - ;
(C) 하프늄 지르코늄 옥사이드 박막 위에 상부전극을 증착하는 단계 - 상기 상부전극의 재료는 몰리브데넘(Mo)이며, 증착 방법으로는 스퍼터링 시스템의 DC 반응성 스퍼터링(reactive sputtering)을 사용하고, 증착 조건은 플라즈마 파워(Plasma power) 150 W, 기본 압력 (Base pressure) 3 X 10^-6 Torr, 공정 압력 (working pressure) 8 X 10^-3 Torr의 조건으로 5분 동안 50 nm 증착함 - ; 를 포함하고,
상기 상부전극의 모양을 결정하는 마스크(Shadow mask)는 직경 200μm의 구형 패턴을 사용하고
(D) 급속 열처리 공정(RTP, Rapid Thermal Process)을 실행하는 단계 - 상기 급속 열처리 공정은 질소(N₂) 대기(atmosphere)에서 500℃, 600℃ 또는 700℃의 온도로 30초의 조건으로 실행됨 - ; 를 포함하고
상기 고유전율 산화티타늄(TiO₂) 층은 실리콘(Si) 기판과 산화하프늄(HfO₂) 기반 강유전체 층 사이 계면특성을 향상시키고
상기 (A)의 단계; 는
(A-1) 불산(HF)을 증류수에 희석시킨 5% 불산 수용액을 사용하여 BOE(Buffered Oxide Etch) 처리를 30초 실시하여 실리콘 기판 표면에 존재하는 SiO₂를 제거하는 단계;
(A-2) 티타늄 금속층 증착에 있어서, 티타늄(Ti) 희생층에 스퍼터링 시스템(Sputtering System)의 DC 반응 스퍼터링(Direct current reactive sputtering)을 사용하여, 플라즈마 파워(Plasma power) 100W, 기본 압력 (Base pressure) 3 X 10^-6 Torr, 공정 압력 (working pressure) 5 X 10^-3 Torr의 조건으로 5초 증착하는 단계; 를 포함하고
상기 (B)의 단계; 는
(B-1) Hf_0.5Zr_0.5O₂ 박막을 원자층 증착법(ALD, Atomic Layer Deposition)을 통해 기판온도 280 ℃에서 [(CH₃)(C₂H₅)N]₄Hf (TEMAH), [(CH₃)(C₂H₅)N]₄Zr (TEMAZ)을 금속 프리쿼서(Metal precursor)로 사용하고 산소 공급원으로 오존(O₃)을 사용하여 박막의 두께를 3nm, 4nm 또는 5 nm로 증착하는 단계 - 상기 Hf_0.5Zr_0.5O₂ 박막은 산화하프늄과 산화지르코늄이 고용체 형태를 이룸 -; 를 포함하고,
상기 (B-1) 단계에 의해 상기 산화하프늄과 산화지르코늄은 1:1 비율(Hf_0.5Zr_0.5O₂)로 티타늄 금속층 위에 증착되고 증착된 산화하프늄과 산화지르코늄은 고용체의 형태를 이루고
상부전극의 모양을 결정하는 마스크(Shadow mask)는 직경 200μm의 구형 패턴을 사용하는 것을 특징으로 하는
극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터의 제조방법.
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실리콘 기판 및 하프늄 지르코늄 옥사이드 박막을 포함하는 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터에 있어서,
두께 1nm 이하의 티타늄(Ti) 금속층이 실리콘(Si) 기판과 하프늄 지르코늄 옥사이드 박막 사이에 증착되고
상기 증착된 티타늄(Ti) 금속층은
하프늄 지르코늄 옥사이드 박막의 원자층 증착 공정 중, 산소 공급원인 오존(O₃)에 의해 고유전율 산화티타늄(TiO₂) 층으로 산화되어 실리콘(Si) 기판과 산화하프늄(HfO₂) 기반 강유전체 층 사이 계면특성을 향상시키고
상기 실리콘 기판은 불산(HF)을 증류수에 희석시킨 5% 불산 수용액을 사용하여 BOE(Buffered Oxide Etch) 처리를 30초 실시하여, 표면에 존재하는 SiO₂를 제거하고
티타늄 금속층은 티타늄(Ti) 희생층에 스퍼터링 시스템(Sputtering System)의 DC(Direct current) 반응성 스퍼터링(reactive sputtering)을 사용하여 증착되고, 상기 스퍼터링에 의해 플라즈마 파워(Plasma power) 100W, 기본 압력(Base pressure) 3 X 10^-6 Torr, 공정 압력 (working pressure) 5 X 10^-3 Torr의 조건으로 5초 증착되고
티타늄 금속층 위의 하프늄 지르코늄 옥사이드 박막은,
상기 하프늄 지르코늄 옥사이드(Hf_0.5Zr_0.5O₂) 박막을 원자층 증착법 (ALD, Atomic Layer Deposition)를 통해 기판온도 280 ℃에서 [(CH₃)(C₂H₅)N]₄Hf (TEMAH), [(CH₃)(C₂H₅)N]₄Zr (TEMAZ)을 금속 프리쿼서(Metal precursor)로 사용하고 산소 공급원으로 오존(O₃)을 사용하여 박막 두께 3nm, 4nm 또는 5 nm로 증착되고, 상기 상기 하프늄 지르코늄 옥사이드(Hf_0.5Zr_0.5O₂) 박막은 산화하프늄과 산화지르코늄이 고용체 형태를 이루며,
증착이 끝난 하프늄 지르코늄 옥사이드 박막은 상기 산화하프늄과 산화지르코늄이 1:1 비율(Hf_0.5Zr_0.5O₂)을 이루고 고용체의 형태를 이루고
상기 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터는 하프늄 지르코늄 옥사이드 박막 위에 상부전극을 더 포함하며,
상부전극의 재료는 몰리브데넘(Mo)이며, 상기 상부전극은 스퍼터링 시스템의 DC 반응성 스퍼터링(reactive sputtering)을 사용하여, 플라즈마 파워(Plasma power) 150 W, 기본 압력 (Base pressure) 3 X 10^-6 Torr, 공정 압력 (working pressure) 8 X 10^-3 Torr의 조건으로 5분 동안 50 nm 증착되고,
상기 상부전극의 모양을 결정하는 마스크(Shadow mask)는 직경 200μm의 구형 패턴을 사용하고
상기 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터는
급속 열처리 공정(RTP, Rapid Thermal Process)을 거치며, 상기 급속 열처리 공정은 질소(N₂) 대기에서 500℃, 600℃ 또는 700 ℃의 온도로 30초의 조건으로 실행되고
상부전극의 모양을 결정하는 마스크(Shadow mask)는 직경 200μm의 구형 패턴을 사용하는 것을 특징으로 하는 극박막 산화하프늄(HfO₂) 유전층 기반 금속-강유전체-실리콘 커패시터.
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