KR102548574B1 - Nonvolatile memory module - Google Patents

Abstract

Translated fromKorean

본 발명에 따른 불휘발성 메모리 모듈은 제1 메모리, 상기 제1 메모리와 다른 제2 메모리, 상기 제1 메모리를 제어하도록 구성되는 제어 장치, 및 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 및 어드레스에 응답하여 제1 버스를 통해 제1 커맨드 및 어드레스를 상기 제1 메모리로 제공하고, 제2 버스를 통해 제2 커맨드 및 어드레스를 상기 제어 장치로 제공하는 모듈 컨트롤러를 포함한다.A nonvolatile memory module according to the present invention receives a command and an address from a first memory, a second memory different from the first memory, a control device configured to control the first memory, and an external device, and receives the received command. and a module controller configured to provide a first command and an address to the first memory through a first bus in response to the address and provide a second command and address to the control device through a second bus.

Description

Translated fromKorean

불휘발성 메모리 모듈{NONVOLATILE MEMORY MODULE}Non-volatile memory module {NONVOLATILE MEMORY MODULE}

본 발명은 반도체 메모리에 관한 것으로써 더욱 상세하게는 불휘발성 메모리 모듈에 관한 것이다.The present invention relates to semiconductor memories, and more particularly to nonvolatile memory modules.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.A semiconductor memory device is a memory device implemented using semiconductors such as silicon (Si, silicon), germanium (Ge, Germanium), gallium arsenide (GaAs), and indium phosphide (InP). am. Semiconductor memory devices are largely classified into volatile memory devices and nonvolatile memory devices.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.A volatile memory device is a memory device in which stored data is lost when power supply is cut off. Volatile memory devices include static RAM (SRAM), dynamic RAM (DRAM), and synchronous DRAM (SDRAM). A nonvolatile memory device is a memory device that maintains stored data even when power supply is cut off. Non-volatile memory devices include Read Only Memory (ROM), Programmable ROM (PROM), Electrically Programmable ROM (EPROM), Electrically Erasable and Programmable ROM (EEPROM), Flash memory devices, Phase-change RAM (PRAM), Magnetic RAM (MRAM) ), Resistive RAM (RRAM), and Ferroelectric RAM (FRAM).

특히, DRAM은 빠른 응답 속도 및 빠른 동작 속도를 갖기 때문에, 시스템의 주 메모리(main memory)로써 널리 사용된다. 그러나, DRAM은 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리이기 때문에, DRAM에 저장된 데이터를 보존하기 위해서는 별도의 장치가 요구된다. 또한, DRAM은 캐패시터를 사용하여 데이터를 저장하기 때문에, 단위 셀의 크기가 크고, 이로 인하여, 제한된 영역에 DRAM 용량을 증가시키는데 어려움이 있다.In particular, since DRAM has a fast response speed and a fast operating speed, it is widely used as a main memory of a system. However, since DRAM is a volatile memory in which data is lost when power is cut off, a separate device is required to preserve data stored in the DRAM. In addition, since DRAM uses a capacitor to store data, the size of a unit cell is large, and as a result, it is difficult to increase DRAM capacity in a limited area.

본 발명의 목적은 불휘발성 메모리 및 휘발성 메모리를 사용하여 대용량 및 고성능을 갖는 불휘발성 메모리 모듈을 제공하는데 있다.An object of the present invention is to provide a nonvolatile memory module having a large capacity and high performance by using a nonvolatile memory and a volatile memory.

본 발명의 실시 예에 따른 불휘발성 메모리 모듈은 제1 메모리, 상기 제1 메모리와 다른 제2 메모리, 상기 제1 메모리를 제어하도록 구성되는 제어기, 및 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 및 어드레스에 응답하여 제1 버스를 통해 제1 커맨드 및 어드레스를 상기 제1 메모리로 제공하고, 제2 버스를 통해 제2 커맨드 및 어드레스를 상기 제어기로 제공하는 모듈 컨트롤러를 포함한다.A nonvolatile memory module according to an embodiment of the present invention receives a command and an address from a first memory, a second memory different from the first memory, a controller configured to control the first memory, and an external device, and receives the received command and address. and a module controller providing a first command and an address to the first memory through a first bus in response to the received command and address, and providing a second command and address to the controller through a second bus.

실시 예로서, 상기 제1 메모리 및 상기 제어 장치는 데이터 라인을 공유하고, 상기 데이터 라인을 통해 데이터를 송수신하는 것을 특징으로 한다.As an embodiment, the first memory and the control device may share a data line and transmit/receive data through the data line.

실시 예로서, 상기 제1 메모리 및 상기 제어 장치는 상기 데이터 라인과 다른 데이터 채널을 통해 데이터를 교환하는 것을 특징으로 한다.As an embodiment, the first memory and the control device may exchange data through a data channel different from the data line.

실시 예로서, 상기 제1 메모리는 복수의 휘발성 메모리 칩들을 포함하고, 상기 제어기는 제1 및 제2 제어기들을 포함하고, 상기 복수의 휘발성 메모리 칩들 중 일부는 상기 제1 제어기와 데이터 라인을 공유하고, 상기 복수의 휘발성 메모리 칩들 중 나머지는 상기 제2 제어기와 데이터 라인을 공유하는 것을 특징으로 한다.As an embodiment, the first memory includes a plurality of volatile memory chips, the controller includes first and second controllers, and some of the plurality of volatile memory chips share a data line with the first controller, , The rest of the plurality of volatile memory chips may share a data line with the second controller.

실시 예로서, 상기 제1 메모리는 상기 제2 메모리의 캐시 메모리인 것을 특징으로 한다.As an embodiment, the first memory may be a cache memory of the second memory.

실시 예로서, 상기 제1 메모리에 저장된 데이터에 대한 태그 정보를 저장하는 태그 전용 메모리를 더 포함하는 것을 특징으로 한다.As an embodiment, it may further include a tag-only memory for storing tag information on data stored in the first memory.

본 발명의 실시 예에 따른 불휘발성 메모리 모듈은 이종 메모리 장치, 및 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 및 어드레스에 응답하여 제1 버스를 통해 제1 커맨드 및 어드레스를 상기 이종 메모리 장치로 제공하고, 제2 버스를 통해 제2 커맨드 및 어드레스를 상기 이종 메모리 장치로 제공하는 모듈 컨트롤러를 포함한다.A nonvolatile memory module according to an embodiment of the present invention receives a command and an address from a heterogeneous memory device and an external device, and transmits a first command and address to the heterogeneous memory through a first bus in response to the received command and address. and a module controller providing a second command and address to the heterogeneous memory device through a second bus.

본 발명의 일 실시 예에 따른 불휘발성 메모리 모듈은 복수의 휘발성 메모리들, 복수의 불휘발성 메모리들, 상기 복수의 불휘발성 메모리들을 제어하도록 구성되고, 상기 복수의 휘발성 메모리들과 복수의 메모리 데이터 라인을 공유하도록 구성되는 제어 장치, 및 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 및 어드레스에 응답하여 제1 버스를 통해 제1 커맨드 및 어드레스를 상기 복수의 휘발성 메모리들 각각으로 전송하고, 상기 제1 버스와 다른 제2 버스를 통해 제2 커맨드 및 어드레스를 상기 제어 장치로 전송하는 모듈 컨트롤러를 포함한다.A nonvolatile memory module according to an embodiment of the present invention is configured to control a plurality of volatile memories, a plurality of nonvolatile memories, the plurality of nonvolatile memories, the plurality of volatile memories and a plurality of memory data lines Receives a command and an address from a control device configured to share a and an external device, and transmits a first command and an address to each of the plurality of volatile memories through a first bus in response to the received command and address, and a module controller transmitting a second command and an address to the control device through a second bus different from the first bus.

본 발명의 일 실시 예에 따른 메모리 시스템은 제1 메모리, 상기 제1 메모리의 캐시 메모리인 제2 메모리, 상기 제1 메모리 및 상기 제2 메모리와 데이터 버스를 공유하고, 상기 데이터 버스를 통해 상기 제1 및 제2 메모리들과 데이터를 교환하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 제2 메모리는 상기 메모리 컨트롤러의 제어에 따라 캐시 정보를 출력하도록 구성된다.A memory system according to an embodiment of the present invention shares a data bus with a first memory, a second memory that is a cache memory of the first memory, and the first memory and the second memory, and the first memory and the second memory through the data bus. and a memory controller configured to exchange data with first and second memories, wherein the second memory is configured to output cache information under control of the memory controller.

실시 예로서, 상기 메모리 컨트롤러는 상기 제2 메모리로부터의 상기 캐시 정보를 기반으로 상기 제1 및 제2 메모리들을 각각 제어하도록 구성되는 것을 특징으로 하는 메모리 시스템.As an embodiment, the memory system may be configured to control the first and second memories respectively based on the cache information from the second memory.

본 발명에 따르면, 불휘발성 메모리 및 휘발성 메모리를 사용하여 대용량 및 고성능을 갖는 불휘발성 메모리 모듈이 제공된다. 불휘발성 메모리 모듈은 시스템의 주 메모리로써 사용되며, 이로 인하여 항샹된 성능 및 감소된 비용을 갖는 불휘발성 메모리 모듈이 제공된다.According to the present invention, a nonvolatile memory module having a large capacity and high performance using a nonvolatile memory and a volatile memory is provided. A non-volatile memory module is used as the main memory of the system, thereby providing a non-volatile memory module with improved performance and reduced cost.

도 1은 본 발명의 실시 예에 따른 사용자 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 모듈을 상세하게 보여주는 블록도이다.
도 3은 도 2의 불휘발성 메모리 모듈의 쓰기 동작을 보여주는 순서도이다.
도 4는 도 3의 동작 방법을 상세하게 설명하기 위한 타이밍도이다.
도 5는 도 2의 불휘발성 메모리 모듈의 읽기 동작을 보여주는 순서도이다.
도 6은 도 5의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다.
도 7은 도 2의 불휘발성 메모리 모듈의 다른 읽기 동작을 보여주는 순서도이다.
도 8은 도 7의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다.
도 9는 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 10은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 11은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 12는 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 13은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 14는 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 15는 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 16은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 17은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 18은 본 발명에 따른 불휘발성 메모리 모듈에 포함된 불휘발성 메모리를 예시적으로 보여주는 블록도이다.
도 19는 본 발명에 따른 불휘발성 메모리 모듈의 불휘발성 메모리에 포함된 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 20은 본 발명에 따른 불휘발성 메모리 모듈의 휘발성 메모리를 예시적으로 보여주는 블록도이다.
도 21은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 서버 시스템을 예시적으로 보여주는 도면이다.
도 22는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.1 is a block diagram exemplarily showing a user system according to an embodiment of the present invention.
FIG. 2 is a block diagram showing the nonvolatile memory module of FIG. 1 in detail.
FIG. 3 is a flowchart illustrating a write operation of the nonvolatile memory module of FIG. 2 .
4 is a timing diagram for explaining the operation method of FIG. 3 in detail.
FIG. 5 is a flowchart illustrating a read operation of the nonvolatile memory module of FIG. 2 .
6 is a timing diagram for explaining the read operation of FIG. 5 in detail.
7 is a flowchart illustrating another read operation of the nonvolatile memory module of FIG. 2 .
8 is a timing diagram for explaining the read operation of FIG. 7 in detail.
9 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 .
FIG. 10 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 .
11 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 .
FIG. 12 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 .
FIG. 13 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 .
FIG. 14 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 .
15 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 .
16 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 .
17 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 .
18 is a block diagram exemplarily showing a nonvolatile memory included in a nonvolatile memory module according to the present invention.
19 is a circuit diagram exemplarily showing a first memory block among memory blocks included in a nonvolatile memory of a nonvolatile memory module according to the present invention.
20 is a block diagram exemplarily showing a volatile memory of a nonvolatile memory module according to the present invention.
21 is a diagram exemplarily showing a server system to which a nonvolatile memory module according to the present invention is applied.
22 is a block diagram exemplarily showing a user system to which a nonvolatile memory module according to the present invention is applied.

이하에서, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 이하의 설명에서, 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 발명의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 당업자에 의해 수행될 수 있다. 더욱이, 잘 알려진 기능들 및 구조들에 대한 설명들은 명확성 및 간결성을 위하여 생략된다. 본문에서 사용된 용어들은 본 발명의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, details such as detailed configurations and structures are provided merely to facilitate a general understanding of embodiments of the present invention. Therefore, modifications of the embodiments described herein may be made by those skilled in the art without departing from the spirit and scope of the present invention. Moreover, descriptions of well-known functions and structures are omitted for clarity and conciseness. The terms used in the text are terms defined in consideration of the functions of the present invention, and are not limited to specific functions. Definitions of terms may be determined based on the details described in the detailed description.

이하의 도면들 또는 상세한 설명에서의 모듈들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 직접적 또는 비직접적일 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 통신에 의한 연결이거나 또는 물리적인 접속일 수 있다.Modules in the following drawings or detailed description may be connected with other components other than those shown in the drawings or described in the detailed description. Connections between modules or components may be direct or non-direct, respectively. The connection between the modules or components may be a communication connection or a physical connection, respectively.

상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 계층(layer) 등의 용어를 참조하여 설명되는 구성 요소들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.Components described with reference to terms such as unit, unit, module, layer, etc. used in the detailed description may be implemented in software, hardware, or a combination thereof. Illustratively, the software may be machine code, firmware, embedded code, and application software. For example, the hardware may include an electrical circuit, an electronic circuit, a processor, a computer, an integrated circuit, integrated circuit cores, a pressure sensor, an inertial sensor, a microelectromechanical system (MEMS), a passive component, or a combination thereof. .

다르게 정의되지 않는 한, 본문에서 사용되는 기술적 또는 과학적인 의미를 포함하는 모든 용어들은 본 발명이 속하는 기술 분야에서의 당업자에 의해 이해될 수 있는 의미를 갖는다. 일반적으로 사전에서 정의된 용어들은 관련된 기술 분야에서의 맥락적 의미와 동등한 의미를 갖도록 해석되며, 본문에서 명확하게 정의되지 않는 한, 이상적 또는 과도하게 형식적인 의미를 갖도록 해석되지 않는다.Unless otherwise defined, all terms including technical or scientific meanings used in the text have meanings that can be understood by those skilled in the art to which the present invention belongs. In general, terms defined in dictionaries are interpreted to have meanings equivalent to contextual meanings in related technical fields, and unless clearly defined in the text, terms are not interpreted to have ideal or excessively formal meanings.

또한, 이하에서, 설명의 편의를 위하여 특정 실시 예들을 기반으로 본 발명이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다양한 실시 예들 각각이 구현되거나 또는 다양한 실시 예들의 조합이 구현될 수 있다.In addition, in the following, the present invention is described based on specific embodiments for convenience of explanation, but the scope of the present invention is not limited thereto, and each of various embodiments may be implemented or a combination of various embodiments may be implemented. there is.

도 1은 본 발명의 실시 예에 따른 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 사용자 시스템(10)은 불휘발성 메모리 모듈들(100), 프로세서(101), 칩셋(102), 그래픽 처리 유닛(103), 입출력 장치(104), 스토리지 장치(105)를 포함한다. 예시적으로, 사용자 시스템(10)은 컴퓨터, 노트북, 서버, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치와 같은 컴퓨팅 시스템일 수 있다.1 is a block diagram exemplarily showing a user system according to an embodiment of the present invention. Referring to FIG. 1 , auser system 10 includesnonvolatile memory modules 100, aprocessor 101, achipset 102, agraphics processing unit 103, an input/output device 104, and astorage device 105. include Illustratively, theuser system 10 is a computing system such as a computer, a laptop computer, a server, a workstation, a portable communication terminal, a personal digital assistant (PDA), a portable media player (PMP), a smart phone, or a wearable device. can be

사용자 시스템(10)은 불휘발성 메모리 모듈(100), 프로세서(101), 칩셋(102), 그래픽 처리 유닛(103), 입출력 장치(104), 및 스토리지 장치(105)를 포함한다.Theuser system 10 includes anonvolatile memory module 100 , aprocessor 101 , achipset 102 , agraphics processing unit 103 , an input/output device 104 , and astorage device 105 .

프로세서(101)는 사용자 시스템(100)의 제반 동작을 제어할 수 있다. 프로세서(101)는 사용자 시스템(100)에서 수행되는 다양한 연산을 수행하고, 데이터를 처리할 수 있다.Theprocessor 101 may control overall operations of theuser system 100 . Theprocessor 101 may perform various operations performed in theuser system 100 and process data.

불휘발성 메모리 모듈(100)은 프로세서(101)와 직접적으로 연결될 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module) 형태를 가질 수 있고, 불휘발성 메모리 모듈(100)은 프로세서(101)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(101)와 통신할 수 있다. 예시적으로, 불휘발성 메모리 모듈(100)은 NVDIMM 프로토콜을 기반으로 프로세서(101)와 통신할 수 있다.Thenonvolatile memory module 100 may be directly connected to theprocessor 101 . For example, thenonvolatile memory module 100 may have a dual in-line memory module (DIMM) form, and thenonvolatile memory module 100 is directly connected to theprocessor 101. It is installed in the DIMM socket and can communicate with theprocessor 101 . For example, thenonvolatile memory module 100 may communicate with theprocessor 101 based on the NVDIMM protocol.

불휘발성 메모리 모듈(100)은 프로세서(101)의 주 메모리 또는 동작 메모리로써 사용될 수 있다. 불휘발성 메모리 모듈(100)은 불휘발성 메모리 및 휘발성 메모리를 포함할 수 있다. 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 데이터가 소실되지 않는 메모리를 포함할 수 있다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같이 전원이 차단되면, 데이터가 소실되는 메모리를 포함할 수 있다.Thenonvolatile memory module 100 may be used as a main memory or operating memory of theprocessor 101 . Thenonvolatile memory module 100 may include nonvolatile memory and volatile memory. Non-volatile memory includes ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), flash memory, PRAM (Phase-change RAM), MRAM (Magnetic RAM), A memory such as a resistive RAM (RRAM) or a ferroelectric RAM (FRAM), in which data is not lost even when power supply is cut off, may be included. Volatile memory may include memory in which data is lost when power is cut off, such as static RAM (SRAM), dynamic RAM (DRAM), and synchronous DRAM (SDRAM).

예시적으로, 불휘발성 메모리 모듈(100)의 불휘발성 메모리는 사용자 시스템(10) 또는 프로세서(101)의 주 메모리(main memory)로써 사용되고, 휘발성 메모리는 사용자 시스템(10), 프로세서(101), 또는 불휘발성 메모리 모듈(100)의 캐시 메모리(cache memory)로써 사용될 수 있다.Exemplarily, the nonvolatile memory of thenonvolatile memory module 100 is used as a main memory of theuser system 10 or theprocessor 101, and the volatile memory is used by theuser system 10, theprocessor 101, Alternatively, it may be used as a cache memory of thenonvolatile memory module 100.

칩셋(102)은 프로세서(101)와 전기적으로 연결되고, 프로세서(101)의 제어에 따라 사용자 시스템(10)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(102)은 주요 버스들을 통해 GPU(103), 입출력 장치(104), 및 스토리지 장치(105)와 각각 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.Thechipset 102 is electrically connected to theprocessor 101 and can control hardware of theuser system 10 according to the control of theprocessor 101 . For example, thechipset 102 may be connected to theGPU 103 , the input/output device 104 , and thestorage device 105 through main buses and serve as a bridge for the main buses.

GPU(103)는 사용자 시스템(10)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로, GPU(103)는 시스템-온-칩 형태로 프로세서(101) 내에 실장될 수 있다.TheGPU 103 may perform a series of arithmetic operations to output image data of theuser system 10 . Illustratively, theGPU 103 may be mounted in theprocessor 101 in the form of a system-on-chip.

입출력 장치(104)는 사용자 시스템(10)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 입출력 장치(104)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자, 온도 센서, 생체 인식 센서 등과 같은 사용자 입력 장치들 및 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.The input/output device 104 includes various devices that input data or commands to theuser system 10 or output data to the outside. For example, the input/output device 104 may include a keyboard, keypad, button, touch panel, touch screen, touch pad, touch ball, camera, microphone, gyroscope sensor, vibration sensor, piezoelectric element, temperature sensor, biometric sensor, and the like. It may include user input devices and user output devices such as a liquid crystal display (LCD), an organic light emitting diode (OLED) display device, an active matrix OLED (AMOLED) display device, an LED, a speaker, a motor, and the like.

스토리지 장치(105)는 사용자 시스템(10)의 대용량 저장 매체로서 사용될 수 있다. 스토리지 장치(105)는 하드 디스크 드라이브, SSD, 메모리 카드, 메모리 스틱 등과 같은 대용량 저장 매체들을 포함할 수 있다.Thestorage device 105 can be used as a mass storage medium for theuser system 10 . Thestorage device 105 may include mass storage media such as hard disk drives, SSDs, memory cards, and memory sticks.

도 2는 도 1의 불휘발성 메모리 모듈을 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 불휘발성 메모리 모듈(100)은 모듈 컨트롤러(110), 이종 메모리 장치(120), 데이터 버퍼(130), 및 직렬 프레즌스 검출 칩(140)(SPD chip; Serial Presence Detect chip)을 포함한다.FIG. 2 is a block diagram showing the nonvolatile memory module of FIG. 1 in detail. 1 and 2, thenonvolatile memory module 100 includes amodule controller 110, aheterogeneous memory device 120, adata buffer 130, and a serial presence detection chip 140 (SPD chip; Serial Presence Detect chip).

모듈 컨트롤러(110)는 프로세서(101)로부터 커맨드/어드레스(CA)를 수신하고, 수신된 커맨드/어드레스(CA)에 응답하여 이종 메모리 장치(120)를 제어할 수 있다. 예를 들어, 모듈 컨트롤러(110)는 프로세서(101)로부터의 커맨드/어드레스(CA)에 응답하여 커맨드/어드레스(CA_n) 및 커맨드/어드레스(CA_v)를 이종 메모리 장치(120)로 제공할 수 있다.Themodule controller 110 may receive a command/address CA from theprocessor 101 and control theheterogeneous memory device 120 in response to the received command/address CA. For example, themodule controller 110 may provide the command/address CA_n and the command/address CA_v to theheterogeneous memory device 120 in response to the command/address CA from theprocessor 101. .

예시적으로, 커맨드/어드레스(CA_n)는 이종 메모리 장치(120)에 포함된 불휘발성 메모리(123)를 제어하기 위한 커맨드/어드레스이고, 커맨드/어드레스(CA_v)는 이종 메모리 장치(120)에 포함된 휘발성 메모리(121)를 제어하기 위한 커맨드/어드레스일 수 있다.For example, the command/address CA_n is a command/address for controlling thenonvolatile memory 123 included in theheterogeneous memory device 120, and the command/address CA_v is included in theheterogeneous memory device 120. may be a command/address for controlling thevolatile memory 121.

이하에서, 간결한 설명을 위하여, 프로세서(101)로부터 제공되는 커맨드/어드레스(CA)는 '모듈 커맨드/어드레스'라 칭하고, 모듈 컨트롤러(110)로부터 휘발성 메모리(121)로 제공되는 커맨드/어드레스(CA_v)는 'VM(Volatile Memory) 커맨드/어드레스'라 칭하고, 모듈 컨트롤러(110)로부터 NVM 제어기(122)로 제공되는 커맨드/어드레스(CA_n)는 'NVM(Nonvolatile Memory) 커맨드/어드레스'라 칭한다.Hereinafter, for concise description, the command/address CA provided from theprocessor 101 is referred to as a 'module command/address', and the command/address CA_v provided from themodule controller 110 to the volatile memory 121 ) is referred to as a 'Volatile Memory (VM) command/address', and the command/address (CA_n) provided from themodule controller 110 to theNVM controller 122 is referred to as a 'Nonvolatile Memory (NVM) command/address'.

예시적으로, NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)와 서로 다른 커맨드/어드레스 버스를 통해 제공될 수 있다.Illustratively, the NVM command/address CA_n and the VM command/address CA_v may be provided through a different command/address bus.

예시적으로, 모듈 컨트롤러는 RCD(Register Clock Driver)일 수 있다.Illustratively, the module controller may be a Register Clock Driver (RCD).

이종 메모리 장치(120)는 휘발성 메모리(121), NVM 제어기(122), 및 불휘발성 메모리(123)를 포함한다. 휘발성 메모리(121)는 모듈 컨트롤러(110)로부터의 VM 커맨드/어드레스(CA_v)에 응답하여 동작할 수 있다. 휘발성 메모리(121)는 VM 커맨드/어드레스(CA_v)에 응답하여 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)을 통해 데이터 및 태그(TAG)를 각각 출력할 수 있다. 휘발성 메모리(121)는 VM 커맨드/어드레스(CA_v)에 따라 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)을 통해 각각 수신된 데이터 및 태그를 기입할 수 있다.Theheterogeneous memory device 120 includes avolatile memory 121 , anNVM controller 122 , and anonvolatile memory 123 . Thevolatile memory 121 may operate in response to a VM command/address CA_v from themodule controller 110 . Thevolatile memory 121 may output data and the tag TAG through the memory data line MDQ and the tag data line TDQ in response to the VM command/address CA_v. Thevolatile memory 121 may write data and tags respectively received through the memory data line MDQ and the tag data line TDQ according to the VM command/address CA_v.

NVM 제어기(122)는 모듈 컨트롤러(110)로부터의 NVM 커맨드/어드레스(CA_n)에 응답하여 동작할 수 있다. 예를 들어, NVM 제어기(122)는 모듈 컨트롤러(110)로부터의 NVM 커맨드/어드레스(CA_n)에 따라, 메모리 데이터 라인(MDQ)을 통해 수신된 데이터를 불휘발성 메모리(123)에 프로그램하거나 또는 불휘발성 메모리(123)에 프로그램된 데이터를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다.TheNVM controller 122 may operate in response to the NVM command/address CA_n from themodule controller 110 . For example, theNVM controller 122 programs data received through the memory data line MDQ into thenonvolatile memory 123 ornonvolatile memory 123 according to the NVM command/address CA_n from themodule controller 110. Data programmed in thevolatile memory 123 may be output through the memory data line MDQ.

NVM 제어기(122)는 불휘발성 메모리(123)를 제어하기 위한 다양한 동작을 수행할 수 있다. 예를 들어, NVM 제어기(122)는 불휘발성 메모리(123)를 효율적으로 사용하기 위하여 가비지 콜렉션, 웨어 레벨링, 어드레스 변환 등과 같은 동작을 수행할 수 있다. 예시적으로, NVM 제어기(122)는 에러 정정 회로, 랜더마이져 등과 같은 구성 요소들을 더 포함할 수 있다.TheNVM controller 122 may perform various operations for controlling thenonvolatile memory 123 . For example, theNVM controller 122 may perform operations such as garbage collection, wear leveling, and address conversion in order to efficiently use thenonvolatile memory 123 . Illustratively, theNVM controller 122 may further include elements such as an error correction circuit and a randomizer.

예시적으로, 휘발성 메모리(121) 및 NVM 제어기(122)는 서로 동일한 메모리 데이터 라인(MDQ)을 공유할 수 있다.For example, thevolatile memory 121 and theNVM controller 122 may share the same memory data line MDQ.

예시적으로, 휘발성 메모리(121) 및 모듈 컨트롤러(110)는 태그 데이터 라인(TDQ)을 서로 공유할 수 있다. 또는 휘발성 메모리(121), NVM 제어기(122), 및 모듈 컨트롤러(110)는 태그 데이터 라인(TDQ)을 서로 공유할 수 있다. NVM 제어기(122)는 태그 데이터 라인(TDQ)을 통해 태그(TAG)를 출력할 수 있다.For example, thevolatile memory 121 and themodule controller 110 may share the tag data line TDQ with each other. Alternatively, thevolatile memory 121 , theNVM controller 122 , and themodule controller 110 may share the tag data line TDQ with each other. TheNVM controller 122 may output the tag TAG through the tag data line TDQ.

데이터 버퍼(130)는 메모리 데이터 라인(MDQ)을 통해 데이터를 수신하고, 수신된 데이터를 데이터 라인(DQ)을 통해 프로세서(101)로 제공할 수 있다. 또는 데이터 버퍼(130)는 데이터 라인(DQ)을 통해 데이터를 수신하고, 수신된 데이터를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다. 예시적으로, 데이터 버퍼(130)는 모듈 컨트롤러(110)의 제어(예를 들어, 버퍼 커맨드(미도시))에 응답하여 동작할 수 있다. 예시적으로, 데이터 버퍼(130)는 메모리 데이터 라인(MDQ) 상의 신호 및 데이터 라인(DQ) 상의 신호를 구분하는 역할을 수행할 수 있다. 또는 데이터 버퍼(130)는 메모리 데이터 라인(MDQ) 및 데이터 라인(DQ) 사이의 신호를 차단하는 역할을 수행할 수 있다. 즉, 데이터 버퍼(130)에 의해 메모리 데이터 라인(MDQ)의 신호가 데이터 라인(DQ)에 영향을 미치지 않거나 또는 데이터 버퍼(130)에 의해 데이터 라인(DQ)의 신호가 메모리 데이터 라인(MDQ)의 신호에 영향을 미치지 않을 수 있다.Thedata buffer 130 may receive data through the memory data line MDQ and provide the received data to theprocessor 101 through the data line DQ. Alternatively, thedata buffer 130 may receive data through the data line DQ and output the received data through the memory data line MDQ. Illustratively, thedata buffer 130 may operate in response to control (eg, a buffer command (not shown)) of themodule controller 110 . Illustratively, thedata buffer 130 may serve to distinguish between a signal on the memory data line MDQ and a signal on the data line DQ. Alternatively, thedata buffer 130 may serve to block a signal between the memory data line MDQ and the data line DQ. That is, the signal of the memory data line MDQ does not affect the data line DQ due to thedata buffer 130 or the signal of the data line DQ due to thedata buffer 130 affects the memory data line MDQ. signal may not be affected.

예시적으로, 메모리 데이터 라인(MDQ)은 불휘발성 메모리 모듈(100)에 포함된 구성 요소들(예를 들어, 휘발성 메모리, 불휘발성 메모리, 데이터 버퍼 등) 사이의 데이터 전송 경로일 수 있고, 데이터 라인(DQ)은 불휘발성 메모리 모듈(100) 및 프로세서(101) 사이의 데이터 전송 경로일 수 있다. 태그 데이터 라인(TDQ)은 태그(TAG)를 송수신하기 위한 전송 경로일 수 있다.Illustratively, the memory data line MDQ may be a data transmission path between components included in the nonvolatile memory module 100 (eg, a volatile memory, a nonvolatile memory, a data buffer, etc.), and data The line DQ may be a data transmission path between thenonvolatile memory module 100 and theprocessor 101 . The tag data line TDQ may be a transmission path for transmitting and receiving the tag TAG.

예시적으로, 메모리 데이터 라인(MDQ), 데이터 라인(DQ), 및 태그 데이터 라인(TDQ) 각각은 복수의 배선들을 포함할 수 있다. 또한, 비록 도면에 도시되지는 않았으나, 메모리 데이터 라인(MDQ), 데이터 라인(DQ), 및 태그 데이터 라인(TDQ) 각각은 메모리 데이터 스트로브 라인(MDQS), 데이터 스트로브 라인(DQS), 및 태그 데이터 스트로브 라인(TDQS)을 포함할 수 있다. 이하에서, 도면의 간결성을 위하여, 데이터 스트로브 라인(MDQS), 데이터 스트로브 라인(DQS), 및 태그 데이터 스트로브 라인(TDQS)의 참조 번호 및 구성은 생략된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 데이터 라인(MDQ), 데이터 라인(DQ), 및 태그 데이터 라인(TDQ)과 연결된 구성 요소들은 데이터 스트로브 라인(MDQS), 데이터 스트로브 라인(DQS), 및 태그 데이터 스트로브 라인(TDQS)의 신호에 동기하여 데이터 또는 태그를 송수신할 수 있다.For example, each of the memory data line MDQ, data line DQ, and tag data line TDQ may include a plurality of wires. In addition, although not shown in the drawing, the memory data line MDQ, data line DQ, and tag data line TDQ include a memory data strobe line MDQS, a data strobe line DQS, and a tag data line, respectively. A strobe line (TDQS) may be included. Hereinafter, for brevity of the drawing, reference numbers and configurations of the data strobe line MDQS, the data strobe line DQS, and the tag data strobe line TDQS are omitted. However, the scope of the present invention is not limited thereto, and components connected to the memory data line (MDQ), data line (DQ), and tag data line (TDQ) include a data strobe line (MDQS) and a data strobe line (DQS). ), and data or tags can be transmitted/received in synchronization with signals of the tag data strobe line (TDQS).

SPD(140)는 프로그램 가능 읽기 전용 기억 장치(EEPROM; Electrically Erasable Programmable Read-Only Memory)일 수 있다. SPD(140)는 불휘발성 메모리 모듈(100)의 초기 정보 또는 장치 정보(DI)를 포함할 수 있다. 예시적으로, SPD(140)는 불휘발성 메모리 모듈(100)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 장치 정보(DI)를 포함할 수 있다. 불휘발성 메모리 모듈(100)이 포함된 사용자 시스템(10)이 부팅될 때, 프로세서(101)는 SPD(140)로부터 장치 정보(DI)를 읽고, 이를 기반으로 불휘발성 메모리 모듈(100)을 인식할 수 있다. 프로세서(101)는 SPD(140)로부터 읽은 장치 정보(DI)를 기반으로, 불휘발성 메모리 모듈(100)을 제어할 수 있다.TheSPD 140 may be an Electrically Erasable Programmable Read-Only Memory (EEPROM). TheSPD 140 may include initial information or device information DI of thenonvolatile memory module 100 . For example, theSPD 140 may include device information DI such as the module type, module configuration, storage capacity, module type, and execution environment of thenonvolatile memory module 100 . When theuser system 10 including thenonvolatile memory module 100 is booted, theprocessor 101 reads the device information DI from theSPD 140 and recognizes thenonvolatile memory module 100 based on this. can do. Theprocessor 101 may control thenonvolatile memory module 100 based on device information DI read from theSPD 140 .

이하에서, 간결한 설명을 위하여, 휘발성 메모리(121)는 DRAM인 것으로 가정하고, 불휘발성 메모리(123)는 낸드 플래시 메모리인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 휘발성 메모리(121)는 다른 종류의 랜덤 액세스 메모리를 포함할 수 있고, 불휘발성 메모리(123)는 다른 종류의 불휘발성 메모리 장치들을 포함할 수 있다. 예시적으로, 불휘발성 메모리(123)는 상 변화 메모리를 포함할 수 있다.Hereinafter, for concise description, it is assumed that thevolatile memory 121 is a DRAM and thenonvolatile memory 123 is a NAND flash memory. However, the scope of the present invention is not limited thereto, and thevolatile memory 121 may include other types of random access memories, and thenonvolatile memory 123 may include other types of nonvolatile memory devices. . For example, thenonvolatile memory 123 may include a phase change memory.

예시적으로, 휘발성 메모리(121)는 복수의 휘발성 메모리 칩들을 포함할 수 있고, 각 휘발성 메모리 칩들은 별도의 칩, 별도의 패키지 등으로 구현될 수 있다. 각 휘발성 메모리 칩들은 서로 다른 메모리 데이터 라인들 또는 태그 데이터 라인을 통해 모듈 컨트롤러(110) 또는 NVM 제어기(122)와 연결될 수 있다.For example, thevolatile memory 121 may include a plurality of volatile memory chips, and each volatile memory chip may be implemented as a separate chip or a separate package. Each of the volatile memory chips may be connected to themodule controller 110 or theNVM controller 122 through different memory data lines or tag data lines.

예시적으로, 프로세서(101)는 불휘발성 메모리 모듈(100)의 불휘발성 메모리(123)를 메인 메모리로써 사용할 수 있다. 즉, 프로세서(101)는 불휘발성 메모리(123)의 저장 공간을 메인 메모리 영역으로 인식할 수 있다. 휘발성 메모리(121)는 프로세서(101) 및 불휘발성 메모리(123)의 캐시 메모리로써 동작할 수 있다. 예시적으로, 휘발성 메모리(121)는 후 기입 캐시(write-back cache)로 사용될 수 있다. 즉, 프로세서(101)로부터의 모듈 커맨드/어드레스(CA)에 응답하여 모듈 컨트롤러(110)는 캐시 히트 또는 캐시 미스를 판별하고, 판별 결과에 따라 휘발성 메모리(121) 또는 불휘발성 메모리(123)를 제어할 수 있다.For example, theprocessor 101 may use thenonvolatile memory 123 of thenonvolatile memory module 100 as a main memory. That is, theprocessor 101 may recognize the storage space of thenonvolatile memory 123 as a main memory area. Thevolatile memory 121 may operate as a cache memory of theprocessor 101 and thenonvolatile memory 123 . For example, thevolatile memory 121 may be used as a write-back cache. That is, in response to the module command/address (CA) from theprocessor 101, themodule controller 110 determines a cache hit or a cache miss, and thevolatile memory 121 or thenonvolatile memory 123 is transferred according to the determination result. You can control it.

예시적으로, 캐시 히트는 프로세서(101)로부터 수신된 모듈 커맨드/어드레스(CA)와 대응되는 데이터가 휘발성 메모리(121)에 저장되어 있는 경우를 가리킨다. 캐시 미스는 프로세서(101)로부터 수신된 모듈 커맨드/어드레스(CA)와 대응되는 데이터가 휘발성 메모리(121)에 저장되어 있지 않은 경우를 가리킨다. Exemplarily, a cache hit refers to a case in which data corresponding to a module command/address (CA) received from theprocessor 101 is stored in thevolatile memory 121 . A cache miss refers to a case where data corresponding to the module command/address CA received from theprocessor 101 is not stored in thevolatile memory 121 .

예시적으로, 모듈 컨트롤러(110)는 태그(TAG)를 기반으로 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다. 모듈 컨트롤러(110)는 프로세서(101)로부터 수신된 모듈 커맨드/어드레스(CA) 및 태그(TAG)를 비교함으로써 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다.Illustratively, themodule controller 110 may determine whether a cache hit or a cache miss is based on the tag TAG. Themodule controller 110 may determine whether there is a cache hit or a cache miss by comparing the module command/address (CA) and the tag (TAG) received from theprocessor 101 .

예시적으로, 태그(TAG)는 휘발성 메모리(121)에 저장된 데이터와 대응되는 어드레스(address)의 일부를 포함할 수 있다. 예시적으로, 모듈 컨트롤러(110)는 태그 데이터 라인(TDQ)을 통해 휘발성 메모리(121)와 태그(TAG)를 주고 받을 수 있다. 예시적으로, 휘발성 메모리(121)에 데이터가 기입될 때, 모듈 컨트롤러(110)의 제어에 따라, 데이터와 대응되는 태그(TAG)가 휘발성 메모리(121)에 함께 기입될 수 있다.For example, the tag TAG may include a part of an address corresponding to data stored in thevolatile memory 121 . Illustratively, themodule controller 110 may exchange a tag TAG with thevolatile memory 121 through the tag data line TDQ. For example, when data is written in thevolatile memory 121 , a tag corresponding to the data may be written in thevolatile memory 121 together under the control of themodule controller 110 .

예시적으로, 휘발성 메모리(121) 및 불휘발성 메모리(123)는 n:1(단, n은 자연수)의 직접 사상(direct mapping) 관계를 가질 수 있다. 즉, 휘발성 메모리(121)는 불휘발성 메모리(123)의 직접 사상 캐시(direct mapped cache)일 수 있다. 예를 들어, 휘발성 메모리(121)의 제1 휘발성 저장 영역은 불휘발성 메모리(123)의 제1 내지 제n 불휘발성 저장 영역들과 대응될 수 있다. 이 때, 제1 휘발성 저장 영역 및 제1 내지 제n 불휘발성 저장 영역들 각각은 서로 동일한 크기일 수 있다. 예시적으로, 제1 휘발성 저장 영역은 부가 정보(예를 들어, 태그, ECC, 더티 정보 등)를 저장하기 위한 영역을 더 포함할 수 있다.For example, thevolatile memory 121 and thenonvolatile memory 123 may have a direct mapping relationship of n:1 (where n is a natural number). That is, thevolatile memory 121 may be a direct mapped cache of thenonvolatile memory 123 . For example, the first volatile storage area of thevolatile memory 121 may correspond to the first to nth nonvolatile storage areas of thenonvolatile memory 123 . In this case, each of the first volatile storage area and the first to nth nonvolatile storage areas may have the same size as each other. Exemplarily, the first volatile storage area may further include an area for storing additional information (eg, tag, ECC, dirty information, etc.).

비록 도면에 도시되지는 않았으나, 불휘발성 메모리 모듈(100)은 별도의 메모리(미도시)를 더 포함할 수 있다. 별도의 메모리(미도시)는 NVM 제어기(122)에서 사용되는 데이터, 프로그램, 소프트웨어 등과 같은 정보를 저장할 수 있다. 예를 들어, 별도의 메모리는 NVM 제어기(122)에 의해 관리되는 매핑 테이블, FTL 등과 같은 정보를 저장할 수 있다. 또는 별도의 메모리는 불휘발성 메모리(123)로부터 읽은 데이터 또는 불휘발성 메모리(123)에 저장될 데이터를 임시 저장하기 위한 버퍼 메모리일 수 있다.Although not shown in the drawing, thenonvolatile memory module 100 may further include a separate memory (not shown). A separate memory (not shown) may store information such as data, programs, and software used in theNVM controller 122 . For example, a separate memory may store information such as a mapping table managed by theNVM controller 122 and FTL. Alternatively, the separate memory may be a buffer memory for temporarily storing data read from thenonvolatile memory 123 or data to be stored in thenonvolatile memory 123 .

이하에서, 도 3 내지 도 8을 참조하여, 불휘발성 메모리 모듈(100)의 쓰기 동작 및 읽기 동작이 상세하게 설명된다. 이하에서, 간결한 설명을 위하여, 휘발성 메모리(121)와 연관된 구성 요소들(예를 들어, 데이터, 태그, 커맨드/어드레스 등)은 '_v'의 참조 기호를 사용하여 표현된다. 예를 들어, 휘발성 메모리(121)를 제어하기 위하여 모듈 컨트롤러(110)로부터 출력되는 VM 커맨드/어드레스는 'CA_v'로 표현되고, 모듈 컨트롤러(110)의 제어에 따라 휘발성 메모리(121)로부터 출력되는 데이터는 'DT_v'로 표현된다. 좀 더 상세하게는, 휘발성 메모리(121)에 데이터를 기입하기 위한 VM 쓰기 커맨드는 'WR_v'로 표현되고, 휘발성 메모리(121)로부터 데이터를 읽기 위한 VM 읽기 커맨드는 'RD_v'로 표현된다.Hereinafter, a write operation and a read operation of thenonvolatile memory module 100 will be described in detail with reference to FIGS. 3 to 8 . Hereinafter, for concise description, components related to the volatile memory 121 (eg, data, tags, commands/addresses, etc.) are expressed using a reference symbol of '_v'. For example, a VM command/address output from themodule controller 110 to control thevolatile memory 121 is expressed as 'CA_v', and output from thevolatile memory 121 under the control of themodule controller 110 Data is expressed as 'DT_v'. More specifically, a VM write command for writing data into thevolatile memory 121 is expressed as 'WR_v', and a VM read command for reading data from thevolatile memory 121 is expressed as 'RD_v'.

마찬가지로, 불휘발성 메모리(123)와 연관된 구성 요소들(예를 들어, 데이터, 태그, 커맨드/어드레스 등)은 '_n'의 참조 기호를 사용하여 표현된다. 예를 들어, 불휘발성 메모리(123)를 제어하기 위하여 모듈 컨트롤러(110)로부터 출력되는 NVM 커맨드/어드레스는 'CA_n'로 표현되고, 모듈 컨트롤러(110)의 제어에 따라 불휘발성 메모리(121)로부터 출력되는 데이터는 'DT_n'로 표현된다. 좀 더 상세하게는, 불휘발성 메모리(123)에 데이터를 기입하기 위한 NVM 쓰기 커맨드는 'WR_n'으로 표현되고, 불휘발성 메모리(123)로부터 데이터를 읽기 위한 NVM 읽기 커맨드는 'RD_n'으로 표현된다.Similarly, components related to the nonvolatile memory 123 (eg, data, tags, commands/addresses, etc.) are expressed using a reference symbol of '_n'. For example, an NVM command/address output from themodule controller 110 to control thenonvolatile memory 123 is expressed as 'CA_n', and is transmitted from thenonvolatile memory 121 under the control of themodule controller 110. The output data is expressed as 'DT_n'. More specifically, an NVM write command for writing data into thenonvolatile memory 123 is expressed as 'WR_n', and an NVM read command for reading data from thenonvolatile memory 123 is expressed as 'RD_n'. .

도 3은 도 2의 불휘발성 메모리 모듈의 쓰기 동작을 보여주는 순서도이다. 도 1 내지 도 3을 참조하면, S11 단계에서, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 쓰기 커맨드 및 어드레스(WR, ADD)를 전송한다. 예를 들어, 프로세서(101)는 불휘발성 메모리 모듈(100)에 쓰기 데이터(DT_w)를 기입하기 위하여 모듈 쓰기 커맨드 및 어드레스(WR, ADD)를 불휘발성 메모리 모듈(100)로 전송한다. 예시적으로, 모듈 쓰기 커맨드 및 어드레스(WR, ADD)는 쓰기 데이터(DT_w)에 대응하는 어드레스(ADD)를 포함할 수 있다. 쓰기 데이터에 대응하는 어드레스(ADD)는 불휘발성 메모리 모듈(100)의 저장 공간, 즉, 불휘발성 메모리(123)의 저장 공간 중 일부에 대응하는 논리적 어드레스, 메모리 어드레스일 수 있다.FIG. 3 is a flowchart illustrating a write operation of the nonvolatile memory module of FIG. 2 . Referring to FIGS. 1 to 3 , in step S11 , theprocessor 101 transmits a module write command and addresses WR and ADD to thenonvolatile memory module 100 . For example, theprocessor 101 transmits a module write command and addresses WR and ADD to thenonvolatile memory module 100 to write write data DT_w in thenonvolatile memory module 100 . For example, the module write command and addresses WR and ADD may include an address ADD corresponding to the write data DT_w. The address ADD corresponding to the write data may be a logical address or a memory address corresponding to a part of the storage space of thenonvolatile memory module 100 , that is, the storage space of thenonvolatile memory 123 .

S12 단계에서, 불휘발성 메모리 모듈(100)은 수신된 모듈 쓰기 커맨드 및 어드레스(WR, ADD)에 응답하여 휘발성 메모리(121)에 대한 읽기 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)의 영역 중 수신된 어드레스(ADD) 또는 수신된 어드레스(ADD)의 일부와 대응되는 영역에서 데이터 및 태그(TAG)를 읽을 수 있다. 예시적으로, 불휘발성 메모리 모듈(100)은 읽은 태그(TAG) 및 어드레스(ADD)를 비교함으로써 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다.In step S12 , thenonvolatile memory module 100 may perform a read operation on thevolatile memory 121 in response to the received module write command and addresses WR and ADD. For example, thenonvolatile memory module 100 may read data and a tag TAG from an area corresponding to the received address ADD or a part of the received address ADD among the areas of thevolatile memory 121 . . Exemplarily, thenonvolatile memory module 100 may determine whether a cache hit or a cache miss occurs by comparing the read tag TAG and the address ADD.

S13 단계에서, 불휘발성 메모리 모듈(100)은 S12 단계의 읽기 동작의 결과를 기반으로 플러시 동작을 선택적으로 수행할 수 있다. 예를 들어, S12 단계의 읽기 동작의 결과가 캐시 미스를 가리키는 경우, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 데이터가 불휘발성 메모리(123)에 저장되도록 플러시 동작을 수행할 수 있다. 예시적으로, 도 2를 참조하여 설명된 바와 같이, 불휘발성 메모리(123)를 제어하는 NVM 제어기(122) 및 휘발성 메모리(121)는 메모리 데이터 라인(MDQ)을 공유한다. 즉, 휘발성 메모리(121)로부터 읽은 데이터에 의해 메모리 데이터 라인(MDQ)의 전압이 구동될 경우, 불휘발성 메모리(123)를 제어하는 NVM 제어기(122)는 메모리 데이터 라인(MDQ)을 통해 휘발성 메모리(121)로부터 읽은 데이터를 수신(또는 감지)할 수 있다. NVM 제어기(122)는 수신된 데이터를 불휘발성 메모리(123)에 프로그램할 수 있다.In step S13, thenonvolatile memory module 100 may selectively perform a flush operation based on the result of the read operation in step S12. For example, when the result of the read operation in step S12 indicates a cache miss, thenonvolatile memory module 100 may perform a flush operation so that data read from thevolatile memory 121 is stored in thenonvolatile memory 123. there is. Illustratively, as described with reference to FIG. 2 , theNVM controller 122 that controls thenonvolatile memory 123 and thevolatile memory 121 share a memory data line MDQ. That is, when the voltage of the memory data line MDQ is driven by data read from thevolatile memory 121, theNVM controller 122 that controls thenonvolatile memory 123 outputs the volatile memory through the memory data line MDQ. Data read from (121) can be received (or sensed). TheNVM controller 122 may program the received data into thenonvolatile memory 123 .

예시적으로, S12 단계의 읽기 동작의 결과가 캐시 히트를 가리키는 경우, 불휘발성 메모리 모듈(100)은 플러시 동작을 수행하지 않을 수 있다. 또는 S12 단계의 읽기 동작의 결과가 캐시 히트를 가리키고, 읽은 데이터가 더티 데이터(dirty data)인 경우, 불휘발성 메모리 모듈(100)은 플러시 동작을 수행할 수 있다.For example, when the result of the read operation of step S12 indicates a cache hit, thenonvolatile memory module 100 may not perform a flush operation. Alternatively, when the result of the read operation of step S12 indicates a cache hit and the read data is dirty data, thenonvolatile memory module 100 may perform a flush operation.

예시적으로, 불휘발성 메모리 모듈(100)의 플러시 동작, 캐시 히트 또는 캐시 미스 판별, 더티 데이터 판별과 같은 동작들은 NVM 제어기(122)에 의해 수행될 수 있다.Illustratively, operations such as a flush operation of thenonvolatile memory module 100 , cache hit or cache miss determination, and dirty data determination may be performed by theNVM controller 122 .

S14 단계에서, 프로세서(101)는 불휘발성 메모리 모듈(100)로 쓰기 데이터(DT_w)를 전송할 수 있다. 예시적으로, S11 단계로부터 미리 정해진 시간이 경과한 이후에, S14 단계의 동작이 수행될 수 있다. 즉, 프로세서(101)는 모듈 쓰기 커맨드 및 어드레스(WR, ADD)를 전송하고, 미리 정해진 시간이 경과한 이후에, 불휘발성 메모리 모듈(100)로 쓰기 데이터(DT_w)를 전송할 수 있다. 이 때, 미리 정해진 시간은 쓰기 레이턴시(WL; Write Latency)일 수 있다. 예시적으로, 쓰기 레이턴시(WL)는 불휘발성 메모리 모듈(100)의 동작 특성에 따라 미리 정해진 시간 또는 클럭 주기일 수 있다. 쓰기 레이턴시(WL)에 대한 정보는 SPD(140)에 저장되고, 장치 정보(DI)로써 프로세서(101)로 제공될 수 있다. 프로세서(101)는 장치 정보(DI)를 기반으로 쓰기 데이터(DT_w)를 전송할 수 있다.In step S14 , theprocessor 101 may transmit write data DT_w to thenonvolatile memory module 100 . Illustratively, after a predetermined time has elapsed from step S11, the operation of step S14 may be performed. That is, theprocessor 101 may transmit the module write command and addresses WR and ADD, and may transmit the write data DT_w to thenonvolatile memory module 100 after a predetermined time elapses. In this case, the predetermined time may be write latency (WL). For example, the write latency (WL) may be a predetermined time or clock period according to the operating characteristics of thenonvolatile memory module 100 . Information on the write latency (WL) may be stored in theSPD 140 and provided to theprocessor 101 as device information (DI). Theprocessor 101 may transmit write data DT_w based on the device information DI.

S15 단계에서, 불휘발성 메모리 모듈(100)은 수신된 쓰기 데이터(DT_w)를 휘발성 메모리(121) 또는 불휘발성 메모리(133)에 기입 또는 프로그램할 수 있다.In step S15 , thenonvolatile memory module 100 may write or program the received write data DT_w into thevolatile memory 121 or the nonvolatile memory 133 .

도 4는 도 3의 동작 방법을 상세하게 설명하기 위한 타이밍도이다. 예시적으로, 본 발명의 기술적 사상이 커맨드, 어드레스, 데이터, 태그 등의 크기 및 타이밍은 도 4에 도시된 타이밍도에 국한되는 것은 아니다.4 is a timing diagram for explaining the operation method of FIG. 3 in detail. By way of example, the size and timing of commands, addresses, data, tags, etc. of the technical concept of the present invention are not limited to the timing diagram shown in FIG. 4 .

도 1 내지 도 4를 참조하면, 불휘발성 메모리 모듈(100)은 프로세서(101)로부터 모듈 쓰기 커맨드 및 제1 어드레스(WR, ADD1)를 수신한다. 불휘발성 메모리 모듈(100)의 모듈 컨트롤러(110)는 수신된 모듈 쓰기 커맨드 및 제1 어드레스(WR, ADD1)에 응답하여, NVM 커맨드/어드레스(CA_n) 및 VM 메모리 커맨드/어드레스(CA_n)를 출력할 수 있다. 이 때, NVM 커맨드/어드레스(CA_n)는 NVM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)를 포함하고, VM 커맨드/어드레스(CA_v)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1) 및 VM 쓰기 커맨드, 제1 어드레스(WR_v, ADD1)를 포함할 수 있다.1 to 4 , thenonvolatile memory module 100 receives a module write command and first addresses WR and ADD1 from theprocessor 101 . Themodule controller 110 of thenonvolatile memory module 100 outputs an NVM command/address CA_n and a VM memory command/address CA_n in response to the received module write command and the first addresses WR and ADD1. can do. At this time, the NVM command/address CA_n includes an NVM write command and first addresses WR_v and ADD1, and the VM command/address CA_v includes a VM read command, first addresses RD_v and ADD1, and VM write It may include a command and a first address (WR_v, ADD1).

불휘발성 메모리 모듈(100)의 휘발성 메모리(121)는 VM 읽기 커맨드(RD_v)에 응답하여 휘발성 메모리(121)의 영역 중 제1 어드레스(ADD1)와 대응되는 영역에 저장된 데이터(DT_v) 및 태그(TAG_v)를 출력할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 휘발성 메모리(121)는 데이터(DT_v)를 기반으로 메모리 데이터 라인(MDQ)의 전압을 구동함으로써, 메모리 데이터 라인(MD 통해 데이터(DT_v)를 출력할 수 있다. 휘발성 메모리(121)는 태그(TAG)를 기반으로 태그 데이터 라인(TDQ)의 전압을 구동함으로써, 태그 데이터 라인(TDQ)을 통해 태그(TAG)를 출력할 수 있다.In response to the VM read command RD_v, thevolatile memory 121 of thenonvolatile memory module 100 stores data DT_v and tags stored in an area of thevolatile memory 121 corresponding to the first address ADD1. TAG_v) can be output. For example, as described above, thevolatile memory 121 may output the data DT_v through the memory data line MD by driving the voltage of the memory data line MDQ based on the data DT_v. Thevolatile memory 121 may output the tag TAG through the tag data line TDQ by driving the voltage of the tag data line TDQ based on the tag TAG.

프로세서(101)는 데이터 라인(DQ)을 통해 쓰기 데이터(DT_w)를 출력할 수 있다. 불휘발성 메모리 모듈(100)은 데이터 라인(DQ)을 통해 수신된 쓰기 데이터(DT_w)를 메모리 데이터 라인(MDQ)을 통해 휘발성 메모리(121) 또는 NVM 제어기(122)로 제공하고, 쓰기 데이터(DT_w)(또는 제1 어드레스(ADD1))와 대응되는 태그(TAG_w)를 태그 데이터 라인(TDQ)을 통해 휘발성 메모리(121)로 제공할 수 있다. 휘발성 메모리(121) 또는 NVM 제어기(122)는 수신된 신호들을 기반으로 쓰기 동작 또는 프로그램 동작을 수행할 수 있다.Theprocessor 101 may output write data DT_w through the data line DQ. Thenonvolatile memory module 100 provides the write data DT_w received through the data line DQ to thevolatile memory 121 or theNVM controller 122 through the memory data line MDQ, and write data DT_w ) (or the first address ADD1) and the corresponding tag TAG_w may be provided to thevolatile memory 121 through the tag data line TDQ. Thevolatile memory 121 or theNVM controller 122 may perform a write operation or a program operation based on the received signals.

비록 도면에 도시되지는 않았으나, 휘발성 메모리(121)로부터 읽은 태그(TAG_v)에 따라 플러시 동작이 선택적으로 수행될 수 있다.Although not shown, a flush operation may be selectively performed according to the tag TAG_v read from thevolatile memory 121 .

도 5는 도 2의 불휘발성 메모리 모듈(100)의 읽기 동작을 보여주는 순서도이다. 도 1, 도 2, 및 도 5를 참조하면, S21 단계에서, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 읽기 커맨드 및 어드레스(RD, ADD)를 전송한다.FIG. 5 is a flowchart illustrating a read operation of thenonvolatile memory module 100 of FIG. 2 . Referring to FIGS. 1, 2, and 5 , in step S21, theprocessor 101 transmits a module read command and addresses RD and ADD to thenonvolatile memory module 100.

S21 단계에서, 불휘발성 메모리 모듈(100)은 모듈 읽기 커맨드 및 어드레스(RD, ADD)에 응답하여, 휘발성 메모리(121)에 대한 읽기 동작을 수행한다. 예를 들어, 모듈 읽기 커맨드 및 어드레스(RD, ADD)는 불휘발성 메모리 모듈(100)에 저장된 데이터를 읽기 위한 읽기 커맨드 및 읽기 데이터에 대응하는 읽기 어드레스를 포함할 수 있다. 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)의 영역 중 읽기 어드레스와 대응하는 영역에 저장된 데이터 및 태그를 읽을 수 있다.In step S21 , thenonvolatile memory module 100 performs a read operation on thevolatile memory 121 in response to the module read command and addresses RD and ADD. For example, the module read commands and addresses RD and ADD may include a read command for reading data stored in thenonvolatile memory module 100 and a read address corresponding to the read data. Thenonvolatile memory module 100 may read data and tags stored in an area corresponding to a read address among areas of thevolatile memory 121 .

S22 단계에서, 불휘발성 메모리 모듈(100)은 읽기 결과를 기반으로 캐시 히트 또는 캐시 미스를 판별할 수 있다. 앞서 설명된 바와 같이, 태그(TAG)는 어드레스의 일부 정보를 포함한다. 불휘발성 메모리 모듈(100)은 수신된 읽기 어드레스 및 태그(TAG)를 비교함으로써 캐시 히트 또는 캐시 미스를 판별할 수 있다. 수신된 어드레스의 일부와 태그(TAG)가 일치하는 경우, 불휘발성 메모리 모듈(100)은 캐시 히트로 판별하고, 수신된 어드레스의 일부와 태그(TAG)가 일치하지 않는 경우, 불휘발성 메모리 모듈(100)은 캐시 미스로 판별한다.In step S22, thenonvolatile memory module 100 may determine a cache hit or cache miss based on the read result. As described above, a tag (TAG) contains some information of an address. Thenonvolatile memory module 100 may determine a cache hit or cache miss by comparing the received read address and the tag (TAG). When part of the received address and the tag TAG match, thenonvolatile memory module 100 determines it as a cache hit, and when the part of the received address and the tag TAG do not match, the nonvolatile memory module 100 ( 100) is determined as a cache miss.

예시적으로, 캐시 미스로 판별된 경우의 읽기 동작은 도 7 및 도 8을 참조하여 설명된다.By way of example, a read operation when it is determined as a cache miss will be described with reference to FIGS. 7 and 8 .

캐시 히트로 판별된 경우, S24 단계에서, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 데이터 및 캐시 정보(INFO)를 프로세서(101)로 전송한다. 캐시 정보(INFO)는 출력되는 데이터가 캐시 히트인지 또는 캐시 미스인지에 대한 정보를 포함한다. 프로세서(101)는 캐시 정보(INFO)를 통해 수신된 데이터(DT_v)가 유효한 데이터인지 판별할 수 있다. 즉, 불휘발성 메모리 모듈(100)이 캐시 히트(H)에 대한 정보를 캐시 정보(INFO)로써 제공함으로써 프로세서(101)는 수신된 데이터가 유효한 데이터인 것을 인지할 수 있다.When it is determined as a cache hit, thenonvolatile memory module 100 transmits data read from thevolatile memory 121 and cache information (INFO) to theprocessor 101 in step S24. The cache information INFO includes information on whether output data is a cache hit or a cache miss. Theprocessor 101 may determine whether the data DT_v received through the cache information INFO is valid data. That is, since thenonvolatile memory module 100 provides information on the cache hit H as the cache information INFO, theprocessor 101 can recognize that the received data is valid data.

예시적으로, S21 단계로부터 미리 정해진 시간이 경과한 이후에 S24 단계의 동작이 수행될 수 있다. 즉, 프로세서(101)가 모듈 읽기 커맨드 및 어드레스(RD, ADD)를 전송하고, 미리 정해진 시간이 경과한 이후에, 불휘발성 메모리 모듈(100)로부터 읽기 데이터가 수신될 것이다. 이 때, 미리 정해진 시간은 읽기 레이턴시(RL; Read Latency)일 수 있다. 읽기 레이턴시(RL)는 불휘발성 메모리 모듈(100)의 동작 특성에 따라 미리 정해진 시간 또는 클럭 주기일 수 있다. 읽기 레이턴시(RL)에 대한 정보는 SPD(140)에 저장되고, 장치 정보(DI)로써 프로세서(101)로 제공될 수 있다. 프로세서(101)는 읽기 레이턴시(RL)를 기반으로 불휘발성 메모리 모듈을 제어할 수 잇다.Illustratively, the operation of step S24 may be performed after a predetermined time has elapsed from step S21. That is, read data may be received from thenonvolatile memory module 100 after theprocessor 101 transmits the module read command and the addresses RD and ADD and a predetermined time elapses. At this time, the predetermined time may be read latency (RL). The read latency RL may be a predetermined time or a clock cycle according to operating characteristics of thenonvolatile memory module 100 . Information on the read latency (RL) may be stored in theSPD 140 and provided to theprocessor 101 as device information (DI). Theprocessor 101 may control the nonvolatile memory module based on read latency (RL).

도 6은 도 5의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다. 도 1, 도 2, 도 5, 및 도 6을 참조하면, 불휘발성 메모리 모듈(100)은 프로세서(101)로부터 모듈 읽기 커맨드 및 제1 어드레스(RD, ADD1)를 수신하고, 수신된 신호에 응답하여 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 출력한다. 이 때, NVM 커맨드/어드레스(CA_n)는 불휘발성 메모리(123)에 저장된 데이터를 읽기 위한 NVM 읽기 커맨드 및 제1 어드레스(RD_n, ADD1)를 포함할 수 있다. VM 커맨드/어드레스(CA_v)는 휘발성 메모리(121)에 저장된 데이터를 읽기 위한 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 포함할 수 있다.6 is a timing diagram for explaining the read operation of FIG. 5 in detail. Referring to FIGS. 1, 2, 5, and 6 , thenonvolatile memory module 100 receives a module read command and first addresses RD and ADD1 from theprocessor 101, and responds to the received signals. to output the NVM command/address (CA_n) and the VM command/address (CA_v). At this time, the NVM command/address CA_n may include an NVM read command for reading data stored in thenonvolatile memory 123 and first addresses RD_n and ADD1. The VM command/address CA_v may include a VM read command for reading data stored in thevolatile memory 121 and first addresses RD_v and ADD1.

휘발성 메모리(121)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)에 응답하여, 휘발성 메모리(121)의 영역 중 제1 어드레스(ADD1)와 대응되는 영역에 저장된 데이터(DT_v) 및 태그(TAG_v)를 출력할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 휘발성 메모리(121)는 데이터(DT_v)를 기반으로 메모리 데이터 라인(MDQ)의 전압을 구동함으로써, 메모리 데이터 라인(MDQ)을 통해 데이터(DT_v)를 출력할 수 있다. 휘발성 메모리(121)는 태그(TAG_v)를 기반으로 태그 데이터 라인(TDQ)의 전압을 구동함으로써, 태그 데이터 라인(TDQ)을 통해 태그(TAG_v)를 출력할 수 있다.In response to the VM read command and the first addresses RD_v and ADD1, thevolatile memory 121 stores data DT_v and tags TAG_v stored in an area corresponding to the first address ADD1 among areas of the volatile memory 121. ) can be output. For example, as described above, thevolatile memory 121 outputs the data DT_v through the memory data line MDQ by driving the voltage of the memory data line MDQ based on the data DT_v. can Thevolatile memory 121 may output the tag TAG_v through the tag data line TDQ by driving the voltage of the tag data line TDQ based on the tag TAG_v.

모듈 컨트롤러(110)는 태그 데이터 라인(TDQ)을 통해 태그(TAG_v)를 수신하고, 수신된 태그(TAG_v) 및 제1 어드레스(ADD1)를 비교함으로써 캐시 히트인지 또는 캐시 미스인지 판별할 수 있다.Themodule controller 110 may receive the tag TAG_v through the tag data line TDQ and compare the received tag TAG_v with the first address ADD1 to determine whether it is a cache hit or a cache miss.

캐시 히트인 경우, 불휘발성 메모리 모듈(100)은 휘발성 메모리(131)로부터 읽은 데이터(DT_v)를 데이터 라인(DQ)을 통해 출력하고, 캐시 히트(H) 정보를 포함하는 캐시 정보(INFO)를 출력할 수 있다. 프로세서(101)는 캐시 히트(H) 정보를 포함하는 캐시 정보(INFO)를 수신함으로써, 데이터 라인(DQ)을 통해 수신된 데이터(DT_v)가 유효한 데이터임을 인지할 수 있다.In case of a cache hit, thenonvolatile memory module 100 outputs the data DT_v read from the volatile memory 131 through the data line DQ, and outputs the cache information INFO including the cache hit H information. can be printed out. Theprocessor 101 may recognize that the data DT_v received through the data line DQ is valid data by receiving the cache information INFO including the cache hit H information.

도 7은 도 2의 불휘발성 메모리 모듈(100)의 다른 읽기 동작을 보여주는 순서도이다. 예시적으로, 도 7을 참조하여, 캐시 미스인 경우의 읽기 동작이 설명된다.FIG. 7 is a flowchart illustrating another read operation of thenonvolatile memory module 100 of FIG. 2 . By way of example, referring to FIG. 7 , a read operation in the case of a cache miss will be described.

도 1, 도 2, 도 5, 및 도 7을 참조하면, S23 단계의 판별 결과가 캐시 미스인 것을 가리키는 경우, S25 단계의 동작이 수행된다. S25 단계에서, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 데이터(DT_v) 및 캐시 정보(INFO)를 프로세서(101)로 전송한다. 이 때, 캐시 정보(INFO)는 캐시 미스(M)에 대한 정보를 포함할 것이다.Referring to FIGS. 1, 2, 5, and 7 , when the determination result of step S23 indicates that there is a cache miss, the operation of step S25 is performed. In step S25 , thenonvolatile memory module 100 transmits data DT_v read from thevolatile memory 121 and cache information INFO to theprocessor 101 . At this time, the cache information (INFO) will include information about the cache miss (M).

예시적으로, 앞서 설명된 바와 같이, S25 단계의 동작 또한 모듈 읽기 커맨드 및 어드레스(RD, ADD)가 수신된 시점으로부터 읽기 레이턴시(RL) 이후에 수행될 수 있다.Illustratively, as described above, the operation of step S25 may also be performed after the read latency RL from the time when the module read command and the addresses RD and ADD are received.

S26 단계에서, 불휘발성 메모리 모듈(100)은 불휘발성 메모리(123)에 대한 선-읽기 동작을 수행할 수 있다. 예시적으로, 선-읽기 동작은 NVM 제어기(122)가 불휘발성 메모리(123)로부터 데이터를 읽고, 읽은 데이터를 NVM 제어기(122)에 포함된 데이터 버퍼(미도시)에 저장하는 동작을 가리킨다. 또는 선-읽기 동작은 프로세서(101)의 명령에 따라 NVM 제어기(122)가 읽기 레이턴시(RL) 이내에 불휘발성 메모리(123)로부터의 데이터를 출력할 수 있도록 읽기 데이터를 준비하는 동작을 가리킨다. 즉, 불휘발성 메모리(123)에 대한 선-읽기 동작이 완료된 경우, 프로세서(101)로부터의 명령에 응답하여 읽기 레이턴시(RL) 이내에 불휘발성 메모리(123)로부터의 데이터가 출력될 것이다.In step S26 , thenonvolatile memory module 100 may perform a pre-read operation on thenonvolatile memory 123 . Illustratively, the pre-read operation refers to an operation in which theNVM controller 122 reads data from thenonvolatile memory 123 and stores the read data in a data buffer (not shown) included in theNVM controller 122. Alternatively, the pre-read operation refers to an operation of preparing read data so that theNVM controller 122 can output data from thenonvolatile memory 123 within a read latency (RL) according to a command of theprocessor 101 . That is, when the pre-read operation of thenonvolatile memory 123 is completed, data from thenonvolatile memory 123 is output within the read latency RL in response to a command from theprocessor 101 .

예시적으로, 선-읽기 동작은 S22 단계 내지 S25 단계의 동작들이 수행되는 동안 수행될 수 있다. 또는 선-읽기 동작은 캐시 미스로 판별된 경우, NVM 제어기(122)에 의해 수행될 수 있다. 예를 들어, NVM 제어기(122)는 모듈 컨트롤러(110)로부터 제1 어드레스(ADD1)를 수신하고, 태그 데이터 라인(TDQ)을 통해 태그(TAG)를 수신할 수 있다. NVM 제어기(122)는 수신된 제1 어드레스(ADD1) 및 태그(TAG)를 비교함으로써 캐시 히트인지 또는 캐시 미스인지 판별할 수 있다. 판별 결과에 따라, NVM 제어기(122)는 선-읽기 동작을 수행할 수 있다. 예시적으로, NVM 제어기(122)에 의한 캐시 히트 또는 캐시 미스에 대한 판별 동작은 휘발성 메모리(121)로부터 태그(TAG_v)가 출력된 이후에 수행될 수 있다.Illustratively, the pre-read operation may be performed while the operations of steps S22 to S25 are performed. Alternatively, the pre-read operation may be performed by theNVM controller 122 when it is determined as a cache miss. For example, theNVM controller 122 may receive the first address ADD1 from themodule controller 110 and receive the tag TAG through the tag data line TDQ. TheNVM controller 122 may determine whether it is a cache hit or a cache miss by comparing the received first address ADD1 and the tag TAG. According to the determination result, theNVM controller 122 may perform a pre-read operation. For example, an operation of determining a cache hit or a cache miss by theNVM controller 122 may be performed after the tag TAG_v is output from thevolatile memory 121 .

선-읽기 동작이 완료된 이후에, S27 단계에서, 불휘발성 메모리 모듈(100)은 레디 신호(R)를 프로세서(101)로 제공한다. 예시적으로, 레디 신호(R)는 불휘발성 메모리 모듈(100)이 선-읽기 동작을 완료했음을 알리는 신호일 수 있다. 레디 신호(R)는 캐시 정보(INFO)가 전송되는 신호 라인을 통해 제공되거나 또는 별도의 신호 라인을 통해 제공될 수 있다.After the pre-read operation is completed, in step S27, thenonvolatile memory module 100 provides a ready signal R to theprocessor 101. Illustratively, the ready signal R may be a signal indicating that thenonvolatile memory module 100 has completed a pre-read operation. The ready signal R may be provided through a signal line through which the cache information INFO is transmitted or may be provided through a separate signal line.

S28 단계에서, 프로세서(101)는 레디 신호(R)에 응답하여 모듈 읽기 커맨드 및 어드레스(NRD, ADD)를 불휘발성 메모리 모듈(100)로 제공할 수 있다. 예시적으로, 모듈 읽기 커맨드는(NRD)는 S21 단계의 모듈 읽기 커맨드(RD)와 다를 수 있다. 모듈 읽기 커맨드(NRD)는 불휘발성 메모리(123)로부터의 데이터를 읽기 위한 커맨드/어드레스일 수 있다.In step S28 , theprocessor 101 may provide a module read command and addresses NRD and ADD to thenonvolatile memory module 100 in response to the ready signal R. For example, the module read command NRD may be different from the module read command RD of step S21. The module read command NRD may be a command/address for reading data from thenonvolatile memory 123 .

S29 단계에서, 모듈 읽기 커맨드 및 어드레스(NRD, ADD)에 응답하여 불휘발성 메모리 모듈(100)은 불휘발성 메모리(123)에 대한 읽기 동작 및 휘발성 메모리(121)에 대한 쓰기 동작을 수행한다. 예를 들어, 불휘발성 메모리 모듈(100)의 NVM 제어기(122)는 선-읽기 동작에서 준비된 데이터를 기반으로 메모리 데이터 라인(MDQ)을 구동할 수 있다. 휘발성 메모리(121)는 메모리 데이터 라인(MDQ)을 통해 NVM 제어기(122)로부터 출력된 데이터(즉, 불휘발성 메모리(123)로부터 출력된 데이터)를 수신하고, 수신된 데이터를 기입할 수 있다. 이 때, 휘발성 메모리(121)의 쓰기 동작은 읽기 캐싱 동작일 수 있다.In step S29 , thenonvolatile memory module 100 performs a read operation on thenonvolatile memory 123 and a write operation on thevolatile memory 121 in response to the module read command and the addresses NRD and ADD. For example, theNVM controller 122 of thenonvolatile memory module 100 may drive the memory data line MDQ based on data prepared in a pre-read operation. Thevolatile memory 121 may receive data output from the NVM controller 122 (ie, data output from the nonvolatile memory 123) through the memory data line MDQ and write the received data. At this time, the write operation of thevolatile memory 121 may be a read caching operation.

S2a 단계에서, 불휘발성 메모리 모듈(100)은 불휘발성 메모리(123)로부터의 데이터(DT_n)를 프로세서(101)로 전송할 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)은 데이터 라인(DQ)을 통해 불휘발성 메모리(123)로부터의 데이터(DT_n)를 출력할 수 있다. 예시적으로, S2a 단계의 동작은 S28 단계의 동작으로부터 미리 정해진 시간 이후에 수행될 수 있다. 미리 정해진 시간은 읽기 레이턴시(RL')일 수 있다. 예시적으로, 도 7의 읽기 레이턴시(RL')는 도 5의 읽기 레이턴시(RL)와 다를 수 있으며, 이들에 대한 정보는 SPD(140)에 저장되고, 장치 정보(DI)로써 프로세서(101)로 제공될 수 있다.In step S2a, thenonvolatile memory module 100 may transmit data DT_n from thenonvolatile memory 123 to theprocessor 101. For example, thenonvolatile memory module 100 may output data DT_n from thenonvolatile memory 123 through the data line DQ. Illustratively, the operation of step S2a may be performed after a predetermined time from the operation of step S28. The predetermined time may be a read latency (RL'). Illustratively, the read latency (RL') of FIG. 7 may be different from the read latency (RL) of FIG. can be provided as

도 8은 도 7의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다. 간결한 설명을 위하여, 앞서 설명된 구성과 중복되는 구성들에 대한 상세한 설명은 생략된다.8 is a timing diagram for explaining the read operation of FIG. 7 in detail. For concise description, detailed descriptions of components overlapping with those described above are omitted.

도 1, 도 2, 도 5, 도 7, 및 도 8을 참조하면, 불휘발성 메모리 모듈(100)은 프로세서(101)로부터 모듈 읽기 커맨드 및 제1 어드레스(RD, ADD1)를 수신한다. 불휘발성 메모리 모듈(100)의 모듈 컨트롤러(110)는 모듈 읽기 커맨드 및 제1 어드레스(RD, ADD1)에 응답하여 NVM 읽기 커맨드 및 제1 어드레스(RD_n, ADD1)를 NVM 제어기(122)로 제공하고, VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 휘발성 메모리(121)로 제공한다.Referring to FIGS. 1 , 2 , 5 , 7 , and 8 , thenonvolatile memory module 100 receives a module read command and first addresses RD and ADD1 from theprocessor 101 . Themodule controller 110 of thenonvolatile memory module 100 provides an NVM read command and first addresses RD_n and ADD1 to theNVM controller 122 in response to the module read command and the first addresses RD and ADD1, , the VM read command and the first addresses RD_v and ADD1 are provided to thevolatile memory 121 .

휘발성 메모리(121)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)에 응답하여, 휘발성 메모리(121)의 영역 중 제1 어드레스(ADD1)에 대응하는 영역의 데이터(DT_v) 및 태그(TAG_v)를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다. 즉, 휘발성 메모리(121)는 데이터(DT_v) 및 태그(TAG_v)를 기반으로 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)의 전압들을 각각 구동할 수 있다. 메모리 데이터 라인(MDQ) 상의 데이터(DT_v)는 모듈 컨트롤러(110) 및 데이터 버퍼(130)의 제어에 따라 데이터 라인(DQ)을 통해 출력된다.In response to the VM read command and the first addresses RD_v and ADD1, thevolatile memory 121 stores data DT_v and tags TAG_v of an area corresponding to the first address ADD1 among areas of thevolatile memory 121. can be output through the memory data line MDQ. That is, thevolatile memory 121 may drive voltages of the memory data line MDQ and the tag data line TDQ, respectively, based on the data DT_v and the tag TAG_v. Data DT_v on the memory data line MDQ is output through the data line DQ under the control of themodule controller 110 and thedata buffer 130 .

모듈 컨트롤러(110)는 휘발성 메모리(121)로부터 출력된 태그(TAG_v) 및 제1 어드레스(ADD1)를 비교함으로써, 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다. 캐시 미스인 경우, 모듈 컨트롤러(110)는 캐시 미스(M)에 대한 캐시 정보(INFO)를 프로세서(101)로 전송할 수 있다. 이 때, 프로세서(101)는 데이터 라인(DQ)을 통해 수신된 데이터(DT_v)가 캐시 미스(M)임을 인지할 수 있다.Themodule controller 110 may determine whether there is a cache hit or a cache miss by comparing the tag TAG_v output from thevolatile memory 121 with the first address ADD1. In case of a cache miss, themodule controller 110 may transmit cache information INFO about the cache miss M to theprocessor 101 . At this time, theprocessor 101 may recognize that the data DT_v received through the data line DQ is a cache miss M.

불휘발성 메모리 모듈(100)은 선-읽기 동작을 수행할 수 있다. 예시적으로, NVM 제어기(122)는 모듈 컨트롤러(110)로부터의 불휘발성 메모리 읽기 커맨드 및 제1 어드레스(ADD1)에 응답하여 불휘발성 메모리(123)의 영역 중 제1 어드레스(ADD1)와 대응되는 영역의 데이터를 준비(또는 별도의 데이터 버퍼에 저장)할 수 있다. 선-읽기 동작이 완료된 경우, 모듈 컨트롤러(110)는 준비 신호(R)를 프로세서(101)로 전송할 수 있다. 예시적으로, 준비 신호(R)는 캐시 정보(INFO)와 동일한 라인, 또는 별도의 신호 라인, 또는 데이터 라인(DQ)을 통해 프로세서(101)로 제공될 수 있다.Thenonvolatile memory module 100 may perform a pre-read operation. Illustratively, theNVM controller 122 responds to the nonvolatile memory read command from themodule controller 110 and the first address ADD1 to correspond to the first address ADD1 in the area of thenonvolatile memory 123. You can prepare the data of the area (or store it in a separate data buffer). When the pre-read operation is completed, themodule controller 110 may transmit a preparation signal R to theprocessor 101 . For example, the preparation signal R may be provided to theprocessor 101 through the same line as the cache information INFO, a separate signal line, or a data line DQ.

준비 신호(R)에 응답하여, 프로세서(101)는 모듈 읽기 커맨드 및 제1 어드레스(NRD, ADD1)를 불휘발성 메모리 모듈(100)로 전송한다. 모듈 읽기 커맨드 및 제1 어드레스(NRD, ADD1)에 응답하여, 불휘발성 메모리 모듈(100)은 NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)를 NVM 제어기(122)로 제공한다. 예시적으로, 모듈 읽기 커맨드(NRD)에 따른 NVM 읽기 커맨드 (RD_n)는 모듈 읽기 커맨드(RD)에 따른 NVM 읽기 커맨드(RD_n)와 다를 수 있다.In response to the preparation signal R, theprocessor 101 transmits a module read command and first addresses NRD and ADD1 to thenonvolatile memory module 100. In response to the module read command and the first addresses NRD and ADD1 , thenonvolatile memory module 100 provides the NVM read command and the first addresses RD_n′ and ADD1 to theNVM controller 122 . For example, the NVM read command RD_n according to the module read command NRD may be different from the NVM read command RD_n according to the module read command RD.

예시적으로, 모듈 읽기 커맨드들(NRD, RD) 각각은 프로세서(101) 및 불휘발성 메모리 모듈(100) 사이의 통신 규약에 의해 미리 정의된 커맨드일 수 있다.For example, each of the module read commands NRD and RD may be a command predefined by a communication protocol between theprocessor 101 and thenonvolatile memory module 100 .

NVM 제어기(122)는 NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)에 응답하여, 선-읽기 동작에서 준비된 데이터(DT_n)를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다. 예시적으로, NVM 제어기(122)는 데이터(DT_n)와 대응되는 태그(TAG_n)를 태그 데이터 라인(TDQ)을 통해 출력할 수 있다. 예시적으로, 데이터(DT_n)와 대응되는 태그(TAG_n)는 데이터(DT_n)와 대응되는 제1 어드레스(ADD1)의 일부를 포함할 수 있다. 메모리 데이터 라인(MDQ) 상의 데이터(DT_n)는 모듈 컨트롤러(110) 및 데이터 버퍼(130)의 제어에 따라 데이터 라인(DQ)으로 출력될 수 있다.TheNVM controller 122 may output the data DT_n prepared in the pre-read operation through the memory data line MDQ in response to the NVM read command and the first addresses RD_n' and ADD1. For example, theNVM controller 122 may output the tag TAG_n corresponding to the data DT_n through the tag data line TDQ. For example, the tag TAG_n corresponding to the data DT_n may include a part of the first address ADD1 corresponding to the data DT_n. Data DT_n on the memory data line MDQ may be output to the data line DQ under the control of themodule controller 110 and thedata buffer 130 .

예시적으로, 데이터(DT_n)가 출력되는 동안 불휘발성 메모리 모듈(100)은 읽기 캐싱(read caching)을 수행할 수 있다. 예를 들어, 모듈 컨트롤러(110)는 불휘발성 메모리 읽기 커맨드/어드레스(CA_NRD)에 응답하여 VM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)를 휘발성 메모리(121)로 제공할 수 있다.For example, while the data DT_n is being output, thenonvolatile memory module 100 may perform read caching. For example, themodule controller 110 may provide a VM write command and first addresses WR_v and ADD1 to thevolatile memory 121 in response to the nonvolatile memory read command/address CA_NRD.

예시적으로, VM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)는 NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)와 소정의 시간을 가질 수 있다. 즉, NVM 제어기(122)가 NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)에 응답하여 메모리 데이터 라인(MDQ)을 통해 데이터(DT_n)를 출력하는 시점에 동기되어 VM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)가 휘발성 메모리(121)로 제공될 수 있다.For example, the VM write command and the first addresses WR_v and ADD1 may have a predetermined time with the NVM read command and the first addresses RD_n' and ADD1. That is, the VM write command and the first address are synchronized when theNVM controller 122 outputs the data DT_n through the memory data line MDQ in response to the NVM read command and the first addresses RD_n' and ADD1. (WR_v, ADD1) may be provided to thevolatile memory 121.

휘발성 메모리(121)는 휘발성 메모리 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)에 응답하여, 휘발성 메모리(121)의 영역 중 제1 어드레스(ADD1)와 대응되는 영역에 메모리 데이터 라인(MDQ) 상의 데이터(DT_n) 및 태그 데이터 라인(TDQ) 상의 태그(TAG_n)를 기입할 수 있다. 상술된 읽기 캐싱을 통해, 불휘발성 메모리 모듈(100)의 캐시 히트율이 증가할 수 있다.Thevolatile memory 121 stores data on the memory data line MDQ in an area corresponding to the first address ADD1 among areas of thevolatile memory 121 in response to a volatile memory write command and the first addresses WR_v and ADD1. (DT_n) and a tag (TAG_n) on the tag data line (TDQ) can be written. Through the above-described read caching, the cache hit ratio of thenonvolatile memory module 100 may increase.

상술된 바와 같은 불휘발성 메모리 모듈(100)의 구조, 쓰기 동작, 또는 읽기 동작은 예시적인 것이며, 본 발명의 기술적 사상으로부터의 벗어남 없이 다양하게 변형될 수 있다.The structure, write operation, or read operation of thenonvolatile memory module 100 as described above is exemplary and may be modified in various ways without departing from the technical spirit of the present invention.

도 9는 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 도면의 간결성을 위하여, 이종 메모리 장치(220) 및 데이터 버퍼(230) 이외의 구성 요소들(모듈 컨트롤러 및 SPD)의 구성은 생략된다. 또한, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 9를 참조하면, 불휘발성 메모리 모듈(200)은 이종 메모리 장치(220) 및 데이터 버퍼(230)를 포함한다.9 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 . For brevity of the drawing, configurations of components (module controller and SPD) other than theheterogeneous memory device 220 and thedata buffer 230 are omitted. In addition, detailed descriptions of the components described above are omitted. Referring to FIG. 9 , thenonvolatile memory module 200 includes aheterogeneous memory device 220 and adata buffer 230 .

도 2의 이종 메모리 장치(120)와 달리 도 9의 이종 메모리 장치(220)는 복수의 휘발성 메모리들(221), NVM 제어기(222), 및 복수의 불휘발성 메모리들(223)을 포함한다. 복수의 휘발성 메모리들(221), NVM 제어기(222), 및 복수의 불휘발성 메모리들(223) 각각은 별도의 다이, 별도의 칩, 또는 별도의 패키지로 구현될 수 있다. 이종 메모리 장치(220)의 복수의 휘발성 메모리들(221), NVM 제어기(222), 및 복수의 불휘발성 메모리들(223) 각각은 별도의 칩으로 구현되고, 멀티 칩 패키지(MCP)를 통해 하나의 패키지로 구현될 수 있다.Unlike theheterogeneous memory device 120 of FIG. 2 , theheterogeneous memory device 220 of FIG. 9 includes a plurality ofvolatile memories 221 , anNVM controller 222 , and a plurality ofnonvolatile memories 223 . Each of the plurality ofvolatile memories 221 , theNVM controller 222 , and the plurality ofnonvolatile memories 223 may be implemented as a separate die, a separate chip, or a separate package. Each of the plurality ofvolatile memories 221, theNVM controller 222, and the plurality ofnonvolatile memories 223 of theheterogeneous memory device 220 is implemented as a separate chip, and one through a multi-chip package (MCP). It can be implemented as a package of

복수의 휘발성 메모리들(221) 각각은 NVM 제어기(222)와 서로 다른 메모리 데이터 라인(MDQ)을 공유하도록 구성된다. 예를 들어, 제1 휘발성 메모리(VM1)는 제1 메모리 데이터 라인(MDQ1)을 NVM 제어기(222)와 공유할 수 있다. 제1 메모리 데이터 라인(MDQ1)은 데이터 버퍼(230)와 연결된다. 예시적으로, 제1 메모리 데이터 라인(MDQ1)은 x8 라인일 수 있다. 제n 휘발성 메모리(VMn)는 제n 메모리 데이터 라인(MDQn)을 NVM 제어기(222)와 공유할 수 있다. 제n 데이터 라인(MDQn)은 데이터 버퍼(230)와 연결된다. 예시적으로, 제n 메모리 데이터 라인(MDQn)은 x8 라인일 수 있다. 즉, 복수의 휘발성 메모리들(221) 각각은 하나의 NVM 제어기(222)와 복수의 메모리 데이터 라인들(MDQ1~MDQn)을 각각 공유하고, 복수의 메모리 데이터 라인들(MDQ1~MDQn)은 하나의 데이터 버퍼(230)와 연결될 수 있다.Each of the plurality ofvolatile memories 221 is configured to share a different memory data line MDQ with theNVM controller 222 . For example, the first volatile memory VM1 may share the first memory data line MDQ1 with theNVM controller 222 . The first memory data line MDQ1 is connected to thedata buffer 230 . For example, the first memory data line MDQ1 may be a x8 line. The nth volatile memory VMn may share the nth memory data line MDQn with theNVM controller 222 . The nth data line MDQn is connected to thedata buffer 230 . For example, the nth memory data line MDQn may be an x8 line. That is, each of the plurality ofvolatile memories 221 shares oneNVM controller 222 and a plurality of memory data lines MDQ1 to MDQn, and the plurality of memory data lines MDQ1 to MDQn share one It may be connected to thedata buffer 230.

데이터 버퍼(230)는 데이터 라인(DQ)을 통해 프로세서(101, 도 1 참조)와 연결된다. 이 때, 데이터 라인(DQ)의 개수는 복수의 메모리 데이터 라인들(MDQ1~MDQn)의 개수에 따라 결정될 수 있다.Thedata buffer 230 is connected to the processor 101 (see FIG. 1) through the data line DQ. In this case, the number of data lines DQ may be determined according to the number of the plurality of memory data lines MDQ1 to MDQn.

예시적으로, 도 9의 불휘발성 메모리 모듈(200)은 도 1 내지 도 8을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.Illustratively, thenonvolatile memory module 200 of FIG. 9 may operate based on the operating method described with reference to FIGS. 1 to 8 .

도 10은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 간결한 설명을 위하여, 도 2 및 도 9를 참조하여 설명된 구성 요소들에 대한 설명은 생략된다. 도 10을 참조하면, 불휘발성 메모리 모듈(300)은 이종 메모리 장치(320) 및 데이터 버퍼(330)를 포함한다. 이종 메모리 장치(320)는 복수의 휘발성 메모리들(321), NVM 제어기(322), 및 복수의 불휘발성 메모리들(323)을 포함한다.FIG. 10 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 . For concise description, descriptions of components described with reference to FIGS. 2 and 9 are omitted. Referring to FIG. 10 , anonvolatile memory module 300 includes aheterogeneous memory device 320 and adata buffer 330 . Theheterogeneous memory device 320 includes a plurality ofvolatile memories 321 , anNVM controller 322 , and a plurality ofnonvolatile memories 323 .

도 9의 이종 메모리 장치(220)와 달리 도 10의 이종 메모리 장치(320)는 전용 플러시 채널(FC)을 포함한다. 전용 플러시 채널(FC)은 복수의 휘발성 메모리들(321) 각각 및 NVM 제어기(322) 사이의 데이터 전송 경로를 제공한다. 앞서 설명된 바와 같이, 불휘발성 메모리 모듈(300)은 플러시 동작을 수행할 수 있다. 불휘발성 메모리 모듈(300)은 전용 플러시 채널(FC)을 통해 복수의 휘발성 메모리들(321)로부터의 데이터가 NVM 제어기(322)로 전송되도록 이종 메모리 장치(320)를 제어할 수 있다.Unlike theheterogeneous memory device 220 of FIG. 9 , theheterogeneous memory device 320 of FIG. 10 includes a dedicated flush channel FC. The dedicated flush channel (FC) provides a data transmission path between each of the plurality ofvolatile memories 321 and theNVM controller 322 . As described above, thenonvolatile memory module 300 may perform a flush operation. Thenonvolatile memory module 300 may control theheterogeneous memory device 320 to transmit data from the plurality ofvolatile memories 321 to theNVM controller 322 through a dedicated flush channel FC.

예시적으로, 도 10의 불휘발성 메모리 모듈(300)은 도 1 내지 도 8을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.Illustratively, thenonvolatile memory module 300 of FIG. 10 may operate based on the operating method described with reference to FIGS. 1 to 8 .

도 11은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 도 11을 참조하면, 불휘발성 메모리 모듈(400)은 모듈 컨트롤러(MC; Module Controller), 복수의 이종 메모리 장치들(HM), 복수의 데이터 버퍼들(DB), SPD, 및 태그 전용 휘발성 메모리(TVM)를 포함한다. 예시적으로, 불휘발성 메모리 모듈(400)은 LRDIMM(Load Reduced Dual In-line Memory Module)의 형태를 가질 수 있다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들과 중복되는 설명은 생략된다.11 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 . Referring to FIG. 11 , thenonvolatile memory module 400 includes a module controller (MC), a plurality of heterogeneous memory devices (HM), a plurality of data buffers (DB), an SPD, and a tag-only volatile memory ( TVM) included. For example, thenonvolatile memory module 400 may have a form of a load reduced dual in-line memory module (LRDIMM). For concise description, descriptions overlapping with the components described above are omitted.

앞서 설명된 바와 같이, 모듈 컨트롤러(MC)는 프로세서(101)(도 1 참조)로부터 모듈 커맨드/어드레스(CA)를 수신하고, 수신된 모듈 커맨드/어드레스(CA)에 응답하여 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 출력한다. NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)는 서로 다른 버스를 통해 이종 메모리 장치(HMD)로 제공될 수 있다.As described above, the module controller MC receives the module command/address CA from the processor 101 (see FIG. 1), and in response to the received module command/address CA, the module controller MC receives the NVM command/address ( CA_n) and VM command/address (CA_v) are output. The NVM command/address CA_n and the VM command/address CA_v may be provided to the heterogeneous memory device HMD through different buses.

복수의 이종 메모리 장치들(HMD; Heterogeneous Memory Device) 각각은 별도의 패키지로 구현될 수 있으며, 복수의 이종 메모리 장치들(HMD) 각각은 도 1 내지 도 10을 참조하여 설명된 이종 메모리 장치들(120, 220, 320) 중 어느 하나일 수 있다. 앞서 설명된 바와 같이, 복수의 이종 메모리 장치들(HM) 각각은 모듈 컨트롤러(MC)로부터의 NVM 커맨드/어드레스(CA_v) 및 VM 커맨드/어드레스(CA_v)에 응답하여 동작할 수 있다. 예시적으로, NVM 커맨드/어드레스(CA_n)는 이종 메모리 장치(HMD)에 포함된 NVM 제어기로 제공되고, VM 커맨드/어드레스(CA_v)는 이종 메모리 장치(HMD)에 포함된 휘발성 메모리 및 NVM 제어기로 제공될 수 있다.Each of the plurality of heterogeneous memory devices (HMD) may be implemented as a separate package, and each of the plurality of heterogeneous memory devices (HMD) may be the same as the heterogeneous memory devices described with reference to FIGS. 1 to 10 ( 120, 220, 320) may be any one. As described above, each of the plurality of heterogeneous memory devices HM may operate in response to the NVM command/address CA_v and the VM command/address CA_v from the module controller MC. For example, the NVM command/address CA_n is provided to the NVM controller included in the heterogeneous memory device HMD, and the VM command/address CA_v is provided to the volatile memory and NVM controller included in the heterogeneous memory device HMD. can be provided.

SPD는 불휘발성 메모리 모듈(400)에 대한 장치 정보(DI)를 포함하고, 프로세서(101)(도 1 참조)로 장치 정보(DI)를 제공할 수 있다.The SPD may include device information DI about thenonvolatile memory module 400 and provide the device information DI to the processor 101 (see FIG. 1 ).

태그 전용 휘발성 메모리(TVM)는 모듈 컨트롤러(MC)로부터의 VM 커맨드/어드레스(CA_v)에 응답하여 동작할 수 있다. 태그 전용 휘발성 메모리(TVM)는 복수의 이종 메모리 장치들(HMD)의 휘발성 메모리에 저장된 데이터에 대한 태그(TAG)를 저장할 수 있다. 태그 전용 휘발성 메모리(TVM)는 태그 데이터 라인(TDQ)을 통해 태그(TAG)를 송수신할 수 있다. 예시적으로, 모듈 컨트롤러(MC), 복수의 이종 메모리 장치들(HM), 및 태그 전용 휘발성 메모리(TVM)는 태그 데이터 라인(TDQ)을 서로 공유할 수 있다.The tag-only volatile memory (TVM) may operate in response to a VM command/address (CA_v) from the module controller (MC). The tag-only volatile memory (TVM) may store a tag (TAG) for data stored in the volatile memories of the plurality of heterogeneous memory devices (HMD). The tag-only volatile memory (TVM) may transmit/receive a tag (TAG) through a tag data line (TDQ). For example, the module controller MC, the plurality of heterogeneous memory devices HM, and the tag-only volatile memory TVM may share the tag data line TDQ with each other.

비록 도면에 도시되지는 않았으나, 태그 전용 휘발성 메모리(TVM)는 이종 메모리 장치(HMD)와 유사하게 구성될 수 있다. 예를 들어, 복수의 이종 메모리 장치들(HMD) 중 적어도 하나에 포함된 휘발성 메모리는 태그 전용 휘발성 메모리(TVM)로써 사용될 수 있다.Although not shown in the drawings, the tag-only volatile memory (TVM) may be configured similarly to the heterogeneous memory device (HMD). For example, a volatile memory included in at least one of the plurality of heterogeneous memory devices (HMD) may be used as a tag-only volatile memory (TVM).

예시적으로, 도 11의 불휘발성 메모리 모듈(400)은 도 1 내지 도 8을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.Illustratively, thenonvolatile memory module 400 of FIG. 11 may operate based on the operating method described with reference to FIGS. 1 to 8 .

도 12는 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 설명은 생략된다. 도 12를 참조하면, 불휘발성 메모리 모듈(500)은 모듈 컨트롤러(MC), 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 제1 및 제2 NVM 제어기들(522a, 522b), 복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i), 태그 전용 휘발성 메모리(TVM), SPD, 및 복수의 데이터 버퍼들(DB)을 포함한다. 예시적으로, 도 12의 불휘발성 메모리 모듈(500)은 LRDIMM의 구조를 가질 수 있다.FIG. 12 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 . For concise description, descriptions of the components described above are omitted. Referring to FIG. 12 , thenonvolatile memory module 500 includes a module controller MC, a plurality of volatile memories VM11 to VM1n and VM21 to VM2m, first andsecond NVM controllers 522a and 522b, and a plurality of volatile memories. of non-volatile memories (NVM11 to NVM1k, NVM21 to NVM2i), a tag-only volatile memory (TVM), an SPD, and a plurality of data buffers (DB). Illustratively, thenonvolatile memory module 500 of FIG. 12 may have a LRDIMM structure.

복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m) 중 일부 휘발성 메모리들(예를 들어, VM11~VM1n)은 제1 NVM 제어기(522a)와 메모리 데이터 라인(MDQ)을 각각 공유하도록 구성된다. 나머지 휘발성 메모리들(예를 들어, VM21~VM2m)은 제2 NVM 제어기(522b)와 메모리 데이터 라인(MDQ)을 각각 공유하도록 구성된다. 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m) 각각은 복수의 데이터 버퍼들(DB) 각각과 메모리 데이터 라인(MDQ)을 공유하도록 구성된다.Some of the volatile memories (eg, VM11 to VM1n) among the plurality of volatile memories VM11 to VM1n and VM21 to VM2m are configured to share thefirst NVM controller 522a and the memory data line MDQ, respectively. The remaining volatile memories (eg, VM21 to VM2m) are configured to share thesecond NVM controller 522b and the memory data line MDQ, respectively. Each of the plurality of volatile memories VM11 to VM1n and VM21 to VM2m is configured to share a plurality of data buffers DB and a memory data line MDQ.

복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i) 중 일부 불휘발성 메모리들(예를 들어, NVM11~NVM1k)은 제1 NVM 제어기(522a)의 제어에 따라 동작하도록 구성된다. 나머지 불휘발성 메모리들(예를 들어, NVM21~NVM2i)은 제2 NVM 제어기(522b)의 제어에 따라 동작하도록 구성된다.Some of the nonvolatile memories (eg, NVM11 to NVM1k) among the plurality of nonvolatile memories (NVM11 to NVM1k and NVM21 to NVM2i) are configured to operate under the control of thefirst NVM controller 522a. The remaining nonvolatile memories (eg, NVM21 to NVM2i) are configured to operate under the control of thesecond NVM controller 522b.

태그 전용 휘발성 메모리(TVM; tag dedicated volatile memory)는 모듈 컨트롤러(MC), 제1 NVM 제어기(522a), 및 제2 NVM 제어기(522b)와 태그 데이터 라인(TDQ)을 공유하도록 구성된다.A tag dedicated volatile memory (TVM) is configured to share a tag data line (TDQ) with a module controller (MC), afirst NVM controller 522a, and asecond NVM controller 522b.

예시적으로, 도 12에 도시된 구성 요소들 각각은 복수의 반도체 칩들로 구현될 수 있고, 복수의 반도체 칩들 중 적어도 일부는 하나의 패키지로 구현될 수 있다. 예를 들어, 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i), 제1 NVM 제어기(522a), 및 제2 NVM 제어기(522b) 각각은 별도의 반도체 칩들로 구현될 수 있다. 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i), 제1 NVM 제어기(522a), 및 제2 NVM 제어기(522b) 중 일부 구성 요소들은 하나의 패키지로 구현될 수 있다.For example, each of the components shown in FIG. 12 may be implemented as a plurality of semiconductor chips, and at least some of the plurality of semiconductor chips may be implemented as one package. For example, a plurality of volatile memories (VM11 to VM1n, VM21 to VM2m), a plurality of nonvolatile memories (NVM11 to NVM1k, NVM21 to NVM2i), afirst NVM controller 522a, and asecond NVM controller 522b ) may be implemented as separate semiconductor chips. Some components of a plurality of volatile memories (VM11 to VM1n, VM21 to VM2m), a plurality of nonvolatile memories (NVM11 to NVM1k, NVM21 to NVM2i), afirst NVM controller 522a, and asecond NVM controller 522b Elements can be implemented as a single package.

예를 들어, 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m) 중 일부(예를 들어, VM11~VM1n)가 하나의 패키지로 구성되고, NVM 제어기(522a) 및 불휘발성 메모리 모듈들(NVM11~NVM1k, NVM21~NVM2i) 중 일부(NVM11~NVM1k)가 다른 하나의 패키지로 구현될 수 있다.For example, some of the plurality of volatile memories (VM11 to VM1n, VM21 to VM2m) (eg, VM11 to VM1n) are configured as one package, and theNVM controller 522a and the nonvolatile memory modules (NVM11 ~NVM1k, NVM21~NVM2i), some (NVM11~NVM1k) can be implemented as another package.

예시적으로, 태그 전용 휘발성 메모리(TVM)는 복수의 반도체 칩들을 포함할 수 있다. 예를 들어, 태그 전용 휘발성 메모리(TVM)는 복수의 태그 전용 휘발성 메모리 칩들을 포함하고, 복수의 휘발성 메모리 칩들 각각은 서로 동일한 태그 정보, ECC 정보, 더티 정보 등을 저장할 수 있다. 이 경우, 어느 하나의 태그 전용 휘발성 메모리 칩의 정상 동작하지 않더라도, 다른 태그 전용 휘발성 메모리 칩을 통해 정상적으로 태그 정보, ECC 정보, 더티 정보 등을 기입 또는 출력할 수 있다. 예시적으로, 태그 전용 휘발성 메모리(TVM)는 다른 구성 요소들과 별도의 패키지로 구현될 수 있다. 또는 태그 전용 휘발성 메모리(TVM)는 다른 구성 요소들 중 적어도 일부와 함께 패키지로 구현될 수 있다.For example, a tag-only volatile memory (TVM) may include a plurality of semiconductor chips. For example, a tag-only volatile memory (TVM) includes a plurality of tag-only volatile memory chips, and each of the plurality of volatile memory chips may store the same tag information, ECC information, dirty information, and the like. In this case, even if one of the tag-only volatile memory chips does not normally operate, tag information, ECC information, dirty information, etc. may be normally written or output through the other tag-only volatile memory chips. For example, the tag-only volatile memory (TVM) may be implemented as a separate package from other components. Alternatively, the tag-only volatile memory (TVM) may be implemented as a package along with at least some of other components.

예시적으로, 도 12의 불휘발성 메모리 모듈(500)은 도 1 내지 도 8을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.Illustratively, thenonvolatile memory module 500 of FIG. 12 may operate based on the operating method described with reference to FIGS. 1 to 8 .

도 13은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 모듈(600)은 모듈 컨트롤러(MC), 복수의 휘발성 메모리들(VM), NVM 제어기(622), 불휘발성 메모리들(NVM), 태그 전용 휘발성 메모리(TVM), SPD, 및 복수의 데이터 버퍼들(DB)을 포함할 수 있다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 예시적으로, 도 13의 불휘발성 메모리 모듈(600)은 LRDIMM의 구조를 가질 수 있다.FIG. 13 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 . Referring to FIG. 13, thenonvolatile memory module 600 includes a module controller (MC), a plurality of volatile memories (VM), anNVM controller 622, nonvolatile memories (NVM), and tag-only volatile memory (TVM). , SPD, and a plurality of data buffers (DB). For concise description, detailed descriptions of the components described above are omitted. Illustratively, thenonvolatile memory module 600 of FIG. 13 may have a LRDIMM structure.

도 12의 불휘발성 메모리 모듈(500)과 달리 도 13의 불휘발성 메모리 모듈(600)은 하나의 NVM 제어기(622)의 통해 불휘발성 메모리들(NVM)을 제어할 수 있다. 즉, 복수의 휘발성 메모리들(VM) 각각은 NVM 제어기(622)와 메모리 데이터 라인(MDQ)을 공유하도록 구성된다.Unlike thenonvolatile memory module 500 of FIG. 12 , thenonvolatile memory module 600 of FIG. 13 may control nonvolatile memories NVM through oneNVM controller 622 . That is, each of the plurality of volatile memories VM is configured to share the memory data line MDQ with theNVM controller 622 .

태그 휘발성 메모리(TVM)는 모듈 컨트롤러(MC) 및 NVM 제어기(622)와 태그 데이터 라인(TDQ)을 공유하도록 구성된다. 앞서 설명된 바와 같이 태그 휘발성 메모리(TVM)는 VM 커맨드/어드레스(CA_v)에 응답하여 태그(TAG)를 기입하거나 또는 저장된 태그(TAG)를 출력할 수 있다.The tag volatile memory (TVM) is configured to share the tag data line (TDQ) with the module controller (MC) and theNVM controller 622. As described above, the tag volatile memory TVM may write the tag TAG or output the stored tag TAG in response to the VM command/address CA_v.

예시적으로, 도 13의 불휘발성 메모리 모듈(600)은 도 1 내지 도 8을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.Illustratively, thenonvolatile memory module 600 of FIG. 13 may operate based on the operating method described with reference to FIGS. 1 to 8 .

도 14는 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 도 14를 참조하면, 불휘발성 메모리 모듈(700)은 모듈 컨트롤러, 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 제1 및 제2 NVM 제어기들(722a, 722b), 복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i), 태그 전용 휘발성 메모리(TVM), SPD, 복수의 데이터 버퍼들(DB), 및 태그 제어 회로(TC; Tag Control circuit)를 포함한다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 설명은 생략된다. 예시적으로, 도 14의 불휘발성 메모리 모듈(700)은 LRDIMM의 구조를 가질 수 있다.FIG. 14 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 . Referring to FIG. 14 , thenonvolatile memory module 700 includes a module controller, a plurality of volatile memories VM11 to VM1n and VM21 to VM2m, first andsecond NVM controllers 722a and 722b, and a plurality of nonvolatile memories. It includes memories (NVM11 to NVM1k, NVM21 to NVM2i), a tag-only volatile memory (TVM), an SPD, a plurality of data buffers (DB), and a tag control circuit (TC). For concise description, descriptions of the components described above are omitted. Illustratively, thenonvolatile memory module 700 of FIG. 14 may have a LRDIMM structure.

도 11 내지 도 13의 불휘발성 메모리 모듈들(400, 500, 600)과 달리, 도 14의 불휘발성 메모리 모듈(700)은 태그 제어 회로(TC)를 더 포함한다. 태그 제어 회로(TC)는 태그 전용 휘발성 메모리(TVM)와 태그 데이터 라인(TDQ)을 공유하도록 구성된다. 즉, 태그 제어 회로(TC)는 태그 데이터 라인(TDQ)을 통해 태그 전용 휘발성 메모리(TVM)로부터 태그(TAG)를 수신하거나 또는 태그 데이터 라인(TDQ)을 통해 태그(TAG)를 태그 전용 휘발성 메모리(TVM)로 전송할 수 있다.Unlike thenonvolatile memory modules 400, 500, and 600 of FIGS. 11 to 13, thenonvolatile memory module 700 of FIG. 14 further includes a tag control circuit (TC). The tag control circuit (TC) is configured to share a tag data line (TDQ) with a tag dedicated volatile memory (TVM). That is, the tag control circuit (TC) receives the tag (TAG) from the tag-only volatile memory (TVM) through the tag data line (TDQ) or transfers the tag (TAG) to the tag-only volatile memory (TVM) through the tag data line (TDQ). (TVM).

태그 제어 회로(TC)는 모듈 컨트롤러(MC)의 제어에 따라 캐시 히트 또는 캐시 미스 여부를 판별하고, 판별 결과를 캐시 정보(INFO)로써 출력할 수 있다. 예를 들어, 태그 제어 회로(TC)는 모듈 컨트롤러(MC)의 제어에 따라 태그 전용 휘발성 메모리(TVM)로부터 태그(TAG)를 수신할 수 있다. 태그 제어 회로(TC)는 모듈 컨트롤러(MC)로부터의 태그(TAG)(또는 어드레스(ADD)) 및 태그 전용 휘발성 메모리(TVM)로부터의 태그(TAG)를 비교함으로써 캐시 히트 또는 캐시 미스를 판별할 수 있다.The tag control circuit (TC) may determine whether a cache hit or a cache miss is determined under the control of the module controller (MC), and output the determination result as cache information (INFO). For example, the tag control circuit TC may receive the tag TAG from the tag-only volatile memory TVM under the control of the module controller MC. The tag control circuit (TC) determines a cache hit or cache miss by comparing the tag (TAG) (or address (ADD)) from the module controller (MC) and the tag (TAG) from the tag-only volatile memory (TVM). can

예시적으로, 태그 제어 회로(TC)는 소프트웨어 또는 하드웨어로 구현될 수 있으며, 태그 제어 회로(TC)는 모듈 컨트롤러(MC)에 포함되거나 또는 제1 및 제2 NVM 제어기들(722a, 722b)에 각각 포함될 수 있다.Illustratively, the tag control circuit (TC) may be implemented in software or hardware, and the tag control circuit (TC) is included in the module controller (MC) or in the first and second NVM controllers (722a, 722b). each can be included.

예시적으로, 도 14의 불휘발성 메모리 모듈(700)은 도 1 내지 도 8을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.Illustratively, thenonvolatile memory module 700 of FIG. 14 may operate based on the operating method described with reference to FIGS. 1 to 8 .

도 15는 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 도 15를 참조하면, 불휘발성 메모리 모듈(800)은 모듈 컨트롤러(MC), 복수의 이종 메모리들(HMD), 태그 전용 휘발성 메모리(TVM), 및 SPD를 포함한다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.15 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 . Referring to FIG. 15 , thenonvolatile memory module 800 includes a module controller (MC), a plurality of heterogeneous memories (HMD), a tag-only volatile memory (TVM), and an SPD. For concise description, detailed descriptions of the components described above are omitted.

도 15의 불휘발성 메모리 모듈(800)은 도 11의 불휘발성 메모리 모듈(400)과 달리, 복수의 데이터 버퍼들(DB)을 포함하지 않는다. 즉, 불휘발성 메모리 모듈(800)은 RDIMM(Registered DIMM)의 구조를 가질 수 있다.Unlike thenonvolatile memory module 400 of FIG. 11 , thenonvolatile memory module 800 of FIG. 15 does not include a plurality of data buffers DB. That is, thenonvolatile memory module 800 may have a Registered DIMM (RDIMM) structure.

복수의 이종 메모리들(HMD) 각각은 데이터 라인(DQ)과 직접 연결된다. 예시적으로, 복수의 이종 메모리들(HMD) 각각에 포함된 불휘발성 메모리를 제어하는 NVM 제어기 및 휘발성 메모리는 데이터 라인(DQ)을 공유하도록 구성될 수 있다.Each of the plurality of heterogeneous memories HMD is directly connected to the data line DQ. Exemplarily, the NVM controller controlling the nonvolatile memory included in each of the plurality of heterogeneous memories HMD and the volatile memory may be configured to share the data line DQ.

예시적으로, 프로세서(101)(도 1 참조)는 불휘발성 메모리 모듈(800)의 SPD로부터 장치 정보(DI)를 수신하고, 수신된 장치 정보(DI)를 기반으로 불휘발성 메모리 모듈(800)을 제어할 수 있다. 이 때, 장치 정보(DI)는 앞서 설명된 읽기 레이턴시(RL), 쓰기 레이턴시(WL) 등과 같은 불휘발성 메모리 모듈(800)의 동작 정보를 포함할 것이다. 즉, 복수의 이종 메모리 장치들(HMD) 각각에 포함된 휘발성 메모리 및 NVM 제어기가 서로 데이터 라인(DQ)을 공유하고, 데이터 라인(DQ)을 통해 프로세서(101)의 요청과 별개로 데이터를 서로 교환하더라도, 프로세서(101)는 장치 정보(DI)를 기반으로 불휘발성 메모리 모듈(800)을 제어하기 때문에, 불휘발성 메모리 모듈(800)에 대한 읽기 또는 쓰기 동작을 정상적으로 수행할 수 있다.Illustratively, the processor 101 (see FIG. 1 ) receives device information (DI) from the SPD of thenonvolatile memory module 800, and thenonvolatile memory module 800 based on the received device information (DI). can control. At this time, the device information DI may include operation information of thenonvolatile memory module 800, such as the read latency (RL) and write latency (WL) described above. That is, the volatile memory and the NVM controller included in each of the plurality of heterogeneous memory devices (HMD) share the data line (DQ) with each other, and through the data line (DQ), data is transmitted to each other separately from the request of theprocessor 101. Even if they are exchanged, since theprocessor 101 controls thenonvolatile memory module 800 based on the device information DI, a read or write operation for thenonvolatile memory module 800 can be normally performed.

예시적으로, 도 15의 불휘발성 메모리 모듈(800)은 도 1 내지 도 8을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.Illustratively, thenonvolatile memory module 800 of FIG. 15 may operate based on the operating method described with reference to FIGS. 1 to 8 .

도 16은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 도 16을 참조하면, 불휘발성 메모리 모듈(900)은 모듈 컨트롤러(MC), 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 제1 및 제2 NVM 제어기들(922a, 922b), 복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i), 태그 전용 휘발성 메모리(TVM), 및 SPD를 포함한다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.16 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 . Referring to FIG. 16 , thenonvolatile memory module 900 includes a module controller MC, a plurality of volatile memories VM11 to VM1n and VM21 to VM2m, first andsecond NVM controllers 922a and 922b, and a plurality of volatile memories. of non-volatile memories (NVM11 to NVM1k, NVM21 to NVM2i), tag-only volatile memory (TVM), and SPD. For concise description, detailed descriptions of the components described above are omitted.

도 16의 불휘발성 메모리 모듈(900)은 도 12의 불휘발성 메모리 모듈(500)과 달리, 복수의 데이터 버퍼(DB)를 포함하지 않는다. 즉, 불휘발성 메모리 모듈(900)은 RDIMM의 구조를 가질 수 있다. 이 때, 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m) 중 일부(예를 들어, VM11~VM1n)는 제1 NVM 제어기(922a)와 데이터 라인(DQ)을 공유하고, 나머지 일부(예를 들어, VM21~VM2m)는 제2 NVM 제어기(922b)와 데이터 라인(DQ)을 공유하도록 구성된다.Unlike thenonvolatile memory module 500 of FIG. 12 , thenonvolatile memory module 900 of FIG. 16 does not include a plurality of data buffers DB. That is, thenonvolatile memory module 900 may have an RDIMM structure. At this time, some (eg, VM11 to VM1n) of the plurality of volatile memories (VM11 to VM1n, VM21 to VM2m) share thefirst NVM controller 922a and the data line (DQ), and the remaining part (eg, For example, VM21 to VM2m) are configured to share the data line DQ with thesecond NVM controller 922b.

도 15를 참조하여 설명된 바와 유사하게, 도 16의 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 제1 및 제2 NVM 제어기들(922a, 922b)이 서로 데이터 라인(DQ)을 공유하더라도, 프로세서(101)(도 1 참조)는 SPD로부터의 장치 정보(DI)를 기반으로 동작하기 때문에, 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 제1 및 제2 NVM 제어기들(922a, 922b) 사이의 데이터 교환과 무관하게 정상적으로 불휘발성 메모리 모듈을 제어할 수 있다.Similar to the description with reference to FIG. 15 , the plurality of volatile memories VM11 to VM1n and VM21 to VM2m and the first andsecond NVM controllers 922a and 922b of FIG. 16 connect the data line DQ to each other. Even if shared, since the processor 101 (see FIG. 1) operates based on device information (DI) from the SPD, a plurality of volatile memories (VM11 to VM1n, VM21 to VM2m), first and second NVM controllers The nonvolatile memory module can be normally controlled regardless of data exchange between thefields 922a and 922b.

예시적으로, 도 16의 불휘발성 메모리 모듈(900)은 도 1 내지 도 9를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.Illustratively, thenonvolatile memory module 900 of FIG. 16 may operate based on the operating method described with reference to FIGS. 1 to 9 .

도 17은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 도 17을 참조하면, 불휘발성 메모리 모듈(A00)은 모듈 컨트롤러(MC), 복수의 휘발성 메모리들(VM), NVM 제어기(A22), 불휘발성 메모리들(NVM), 태그 전용 휘발성 메모리(TVM), 및 SPD를 포함한다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.17 is a block diagram showing another example of the nonvolatile memory module of FIG. 2 . Referring to FIG. 17, the nonvolatile memory module A00 includes a module controller MC, a plurality of volatile memories VM, an NVM controller A22, nonvolatile memories NVM, and a tag-only volatile memory TVM. , and SPD. For concise description, detailed descriptions of the components described above are omitted.

도 17의 불휘발성 메모리 모듈(A00)은 도 13의 불휘발성 메모리 모듈(600)과 달리 복수의 데이터 버퍼(DB)를 포함하지 않는다. 즉, 불휘발성 메모리 모듈(A00)은 RDIMM의 구조를 가질 수 있다. 복수의 휘발성 메모리들(VM)은 하나의 NVM 제어기(A22)와 데이터 라인(DQ)을 서로 공유하도록 구성된다.Unlike thenonvolatile memory module 600 of FIG. 13 , the nonvolatile memory module A00 of FIG. 17 does not include a plurality of data buffers DB. That is, the nonvolatile memory module A00 may have an RDIMM structure. The plurality of volatile memories (VM) are configured to share one NVM controller (A22) and data line (DQ) with each other.

앞서 설명된 바와 같이, 프로세서(101)(도 1 참조)는 SPD로부터의 장치 정보(DI)를 기반으로 동작하기 때문에, 복수의 휘발성 메모리들(VM) 및 NVM 제어기(A22) 사이의 데이터 교환과 무관하게 정상적으로 불휘발성 메모리 모듈을 제어할 수 있다.As described above, since the processor 101 (see FIG. 1) operates based on the device information (DI) from the SPD, data exchange between a plurality of volatile memories (VM) and the NVM controller (A22) and Regardless, the nonvolatile memory module can be normally controlled.

상술된 불휘발성 메모리 모듈들은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에 따른 불휘발성 메모리 모듈 상술된 실시 예들에서 서로 조합되거나 또는 변형될 수 있다.The aforementioned nonvolatile memory modules are exemplary, and the scope of the present invention is not limited thereto. The nonvolatile memory module according to the present invention may be combined with or modified from the above-described embodiments.

도 18은 본 발명에 따른 불휘발성 메모리 모듈에 포함된 불휘발성 메모리를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 불휘발성 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 제어 로직 회로(1130), 페이지 버퍼(1140), 및 입출력 회로(1150)를 포함한다.18 is a block diagram exemplarily showing a nonvolatile memory included in a nonvolatile memory module according to the present invention. Referring to FIG. 18 , anonvolatile memory 1100 includes amemory cell array 1110, anaddress decoder 1120, acontrol logic circuit 1130, apage buffer 1140, and an input/output circuit 1150.

메모리 셀 어레이(1110)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL)과 각각 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 싱글 레벨 셀(SLC)이거나 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC)일 수 있다.Thememory cell array 1110 includes a plurality of memory blocks, and each of the plurality of memory blocks includes a plurality of memory cells. Each of the plurality of memory cells may be respectively connected to a plurality of word lines WL. Each of the plurality of memory cells may be a single-level cell (SLC) that stores 1-bit or a multi-level cell (MLC) that stores at least 2-bits.

어드레스 디코더(1120)는 NVM 제어기(112)(도 2 참조)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 예시적으로, NVM 제어기(112)로부터 수신된 어드레스(ADDR)는 불휘발성 메모리(1100)의 저장 영역의 물리적 위치를 가리키는 물리적 어드레스(physical address)일 수 있다. 어드레스 디코더(1120)는 디코딩된 어드레스를 기반으로 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택하고, 선택된 워드라인의 전압을 구동할 수 있다.Theaddress decoder 1120 may receive the address ADDR from the NVM controller 112 (see FIG. 2 ) and decode the received address ADDR. For example, the address ADDR received from the NVM controller 112 may be a physical address indicating a physical location of a storage area of thenonvolatile memory 1100 . Theaddress decoder 1120 may select at least one word line among a plurality of word lines WL based on the decoded address and drive a voltage of the selected word line.

제어 로직 회로(1130)는 NVM 제어기(112)(도 2 참조)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(1120), 페이지 버퍼(1140), 및 입출력 회로(1150)를 제어할 수 있다.Thecontrol logic circuit 1130 receives a command CMD and a control signal CTRL from the NVM controller 112 (see FIG. 2), and in response to the received signals, theaddress decoder 1120 and thepage buffer 1140 , and the input/output circuit 1150 can be controlled.

페이지 버퍼(1140)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(1110)와 연결되고, 복수의 데이터 라인들(DL)을 통해 입출력 회로(1150)와 연결된다. 페이지 버퍼(1140)는 복수의 비트 라인들(BL)의 전압을 감지하여 메모리 셀 어레이(1110)에 저장된 데이터를 읽을 수 있다. 또는 페이지 버퍼(1140)는 복수의 데이터 라인들(DL)을 통해 수신되는 데이터를 기반으로 복수의 비트 라인들(BL)의 전압을 제어할 수 있다.Thepage buffer 1140 is connected to thememory cell array 1110 through a plurality of bit lines BL and connected to the input/output circuit 1150 through a plurality of data lines DL. Thepage buffer 1140 may read data stored in thememory cell array 1110 by sensing voltages of the plurality of bit lines BL. Alternatively, thepage buffer 1140 may control voltages of the plurality of bit lines BL based on data received through the plurality of data lines DL.

입출력 회로(1150)는 제어 로직 회로(1130)의 제어에 따라 NVM 제어기(112)(도 2 참조)로부터 데이터를 수신하고, 수신된 데이터를 페이지 버퍼(1140)로 전달할 수 있다. 또는 입출력 회로(1150)는 페이지 버퍼(1140)로부터 데이터를 수신하고, 수신된 데이터를 NVM 제어기(112)로 전달할 수 있다.The input/output circuit 1150 may receive data from the NVM controller 112 (see FIG. 2 ) under the control of thecontrol logic circuit 1130 and transfer the received data to thepage buffer 1140 . Alternatively, the input/output circuit 1150 may receive data from thepage buffer 1140 and transfer the received data to the NVM controller 112 .

예시적으로, NVM 제어기(122)는 모듈 컨트롤러(110)(도 2 참조)로부터의 NVM 커맨드/어드레스(CA_v)를 기반으로 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 생성할 수 있다.Illustratively, theNVM controller 122 generates an address ADDR, a command CMD, and a control signal CTRL based on the NVM command/address CA_v from the module controller 110 (see FIG. 2). can do.

도 19는 본 발명에 따른 불휘발성 메모리 모듈의 불휘발성 메모리에 포함된 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다. 예시적으로, 도 19를 참조하여 3차원 구조의 제1 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 또한 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.19 is a circuit diagram exemplarily showing a first memory block among memory blocks included in a nonvolatile memory of a nonvolatile memory module according to the present invention. As an example, a first memory block BLK1 having a 3D structure will be described with reference to FIG. 19 . However, the scope of the present invention is not limited thereto, and other memory blocks may also have a structure similar to that of the first memory block BLK1.

도 19를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.Referring to FIG. 19 , the first memory block BLK1 includes a plurality of cell strings CS11, CS12, CS21, and CS22. The plurality of cell strings CS11 , CS12 , CS21 , and CS22 may be disposed along a row direction and a column direction to form rows and columns.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.Each of the plurality of cell strings CS11 , CS12 , CS21 , and CS22 includes a plurality of cell transistors. For example, each of the plurality of cell strings CS11, CS12, CS21, and CS22 includes string select transistors SSTa and SSTb, a plurality of memory cells MC1 to MC8, ground select transistors GSTa and GSTb, and dummy memory cells DMC1 and DMC2. For example, each of the plurality of cell transistors included in the plurality of cell strings CS11 , CS12 , CS21 , and CS22 may be a charge trap flash (CTF) memory cell.

복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.The plurality of memory cells MC1 to MC8 are connected in series and stacked in a height direction that is perpendicular to a plane formed by row and column directions. The string select transistors SSTa and SSTb are connected in series, and the string select transistors SSTa and SSTb connected in series are provided between the plurality of memory cells MC1 to MC8 and the bit line BL. The ground select transistors GSTa and GSTb are serially connected, and the serially connected ground select transistors GSTa and GSTb are provided between the plurality of memory cells MC1 to MC8 and the common source line CSL.

예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.For example, a first dummy memory cell DMC1 may be provided between the plurality of memory cells MC1 to MC8 and the ground select transistors GSTa and GSTb. For example, a second dummy memory cell DMC2 may be provided between the plurality of memory cells MC1 to MC8 and the string select transistors SSTa and SSTb.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.The ground select transistors GSTa and GSTb of the cell strings CS11 , CS12 , CS21 , and CS22 may be connected to the ground select line GSL in common. For example, ground select transistors in the same row may be connected to the same ground select line, and ground select transistors in different rows may be connected to different ground select lines. For example, the first ground select transistors GSTa of the cell strings CS11 and CS12 in the first row may be connected to the first ground select line, and the cell strings CS21 and CS22 in the second row may be connected to each other. The first ground select transistors GSTa may be connected to the second ground select line.

예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결되고, 제2 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 연결될 수 있다.For example, although not shown in the drawings, ground select transistors provided at the same height from a substrate (not shown) may be connected to the same ground select line, and ground select transistors provided at different heights may be connected to different ground select lines. can For example, the first ground select transistors GSTa of the cell strings CS11, CS12, CS21, and CS22 are connected to the first ground select line, and the second ground select transistors GSTb are connected to the second ground select line. can be connected to the line.

기판 또는 접지 선택 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 내지 제8 메모리 셀들(MC8)은 제1 내지 제8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.Memory cells of the same height from the substrate or ground selection transistors GSTa and GSTb are commonly connected to the same word line, and memory cells of different heights are connected to different word lines. For example, the first to eighth memory cells MC8 of the cell strings CS11, CS12, CS21, and CS22 are commonly connected to the first to eighth word lines WL1 to WL8, respectively.

동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.Among the first string select transistors SSTa having the same height, string select transistors in the same row are connected to the same string select line, and string select transistors in different rows are connected to different string select lines. For example, the first string select transistors SSTa of the cell strings CS11 and CS12 in the first row are connected in common with the string select line SSL1a, and the cell strings CS21 and CS22 in the second row are connected in common. The first string select transistors SSTa of ) are connected in common with the string select line SSL1a.

마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.Similarly, among the second string select transistors SSTb having the same height, string select transistors of the same row are connected to the same string select line, and string select transistors of different rows are connected to other string select lines. For example, the second string select transistors SSTb of the cell strings CS11 and CS12 in the first row are connected in common with the string select line SSL1b, and the cell strings CS21 and CS22 in the second row are connected in common. The second string select transistors SSTb of ) are connected in common with the string select line SSL2b.

예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)과 연결된다.For example, dummy memory cells of the same height are connected to the same dummy word line, and dummy memory cells of different heights are connected to different dummy word lines. For example, the first dummy memory cells DMC1 are connected to the first dummy word line DWL1, and the second dummy memory cells DMC2 are connected to the second dummy word line DWL2.

예시적으로, 도 19에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.As an example, the first memory block BLK1 illustrated in FIG. 19 is exemplary, and the number of cell strings may increase or decrease, and the number of rows and columns of the cell strings may increase or decrease according to the number of cell strings. may increase or decrease. Also, the number of cell transistors (GST, MC, DMC, SST, etc.) of the first memory block BLK1 may be increased or decreased, respectively, and the height of the first memory block BLK1 depends on the number of cell transistors. may increase or decrease. Also, the number of lines (GSL, WL, DWL, SSL, etc.) connected to the cell transistors may increase or decrease according to the number of cell transistors.

예시적으로, 본 발명에 따른 불휘발성 메모리는 상술된 구성에 한정되지 않는다. 본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 불휘발성 메모리는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithically)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.By way of example, the nonvolatile memory according to the present invention is not limited to the above-described configuration. As an exemplary embodiment according to the technical spirit of the inventive concept, the nonvolatile memory may include a 3D memory array. A three-dimensional memory array may be monolithically formed on one or more physical levels of arrays of memory cells having an active region disposed over a silicon substrate and circuitry associated with operation of the memory cells. Circuitry involved in the operation of the memory cells may be located in or on the substrate. The term monolithically means that the layers of each level of the three-dimensional array are deposited directly over the layers of lower levels of the three-dimensional array.

본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.As an exemplary embodiment according to the technical concept of the inventive concept, a 3D memory array includes vertical NAND strings having a vertical direction and at least one memory cell positioned above another memory cell. At least one memory cell includes a charge trap layer. Each vertical NAND string may include at least one select transistor located over the memory cells. At least one select transistor has the same structure as the memory cells and may be monolithically formed with the memory cells.

3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.Configurations in which the three-dimensional memory array is composed of a plurality of levels, with word lines or bit lines shared between the levels, suitable for the three-dimensional memory array are disclosed in U.S. Patent No. 7,679,133 and U.S. Patent No. 8,553,466. , US Patent Publication No. 8,654,587, US Patent Publication No. 8,559,235, and US Patent Publication No. 2011/0233648, which are incorporated herein by reference.

도 20은 본 발명에 따른 불휘발성 메모리 모듈의 휘발성 메모리를 예시적으로 보여주는 블록도이다. 도 20을 참조하면, 휘발성 메모리(1200)는 메모리 셀 어레이(1210), 어드레스 버퍼(1220), X-디코더(1230), Y-디코더(1240), 감지 증폭기 및 쓰기 드라이버(1250), 및 입출력 회로(1260)를 포함할 수 있다.20 is a block diagram exemplarily showing a volatile memory of a nonvolatile memory module according to the present invention. Referring to FIG. 20 , avolatile memory 1200 includes amemory cell array 1210, anaddress buffer 1220, an X-decoder 1230, a Y-decoder 1240, a sense amplifier and writedriver 1250, and input/output circuit 1260.

메모리 셀 어레이(1210)는 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들 각각은 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)과 연결된다. 복수의 메모리 셀들 각각은 워드라인 및 비트라인이 교차하는 지점에 위치할 수 있다. 예시적으로, 복수의 메모리 셀들 각각은 스토리지 캐패시터 및 엑세스 트랜지스터를 포함할 수 있다.Thememory cell array 1210 includes a plurality of memory cells, and each of the plurality of memory cells is connected to a plurality of word lines WL and a plurality of bit lines BL. Each of the plurality of memory cells may be located at a point where a word line and a bit line cross each other. For example, each of the plurality of memory cells may include a storage capacitor and an access transistor.

어드레스 버퍼(1220)는 모듈 컨트롤러(110)(도 2 참조)로부터 어드레스(ADD)를 수신하고, 수신된 어드레스를 임시 저장할 수 있다. 예시적으로, 어드레스 버퍼(1220)는 수신된 어드레스(ADD) 중 행 어드레스(ADD_row)를 X-디코더(1230)로 제공하고, 열 어드레스(ADD_col)를 Y-디코더(1240)로 제공할 수 있다.Theaddress buffer 1220 may receive an address ADD from the module controller 110 (see FIG. 2 ) and temporarily store the received address. For example, theaddress buffer 1220 may provide a row address ADD_row among the received addresses ADD to the X-decoder 1230 and a column address ADD_col to the Y-decoder 1240. .

X-디코더(1230)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(1210)와 연결된다. X-디코더(1230)는 모듈 컨트롤러(110)(도 2 참조)로부터의 행 어드레스 스트로브(RAS) 신호에 응답하여 행 어드레스(ADD_row)를 기반으로 복수의 워드 라인들(WL) 중 적어도 하나의 워드 라인을 활성화시킬 수 있다.TheX-decoder 1230 is connected to thememory cell array 1210 through a plurality of word lines WL. TheX-decoder 1230 generates at least one word among a plurality of word lines WL based on the row address ADD_row in response to a row address strobe (RAS) signal from the module controller 110 (see FIG. 2). line can be activated.

Y-디코더(1240)는 어드레스 버퍼(1220)로부터 열 어드레스(ADD_col)를 수신할 수 있다. Y-디코더(1240)는 열 어드레스 스트로브(CAS) 신호에 응답하여 열 어드레스(ADD_col)를 기반으로 감지 증폭기 및 쓰기 드라이버(1250)를 제어할 수 있다.The Y-decoder 1240 may receive the column address ADD_col from theaddress buffer 1220 . The Y-decoder 1240 may control the sense amplifier and writedriver 1250 based on the column address ADD_col in response to a column address strobe (CAS) signal.

감지 증폭기 및 쓰기 드라이버(1250)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(1210)와 연결된다. 감지 증폭기 및 쓰기 드라이버(1250)는 복수의 비트 라인들(BL)의 전압 변화를 감지할 수 있다. 또는 감지 증폭기 및 쓰기 드라이버(1250)는 입출력 회로(1260)로부터 수신된 데이터를 기반으로 복수의 비트 라인들(BL)의 전압을 제어할 수 있다.The sense amplifier and writedriver 1250 are connected to thememory cell array 1210 through a plurality of bit lines BL. The sense amplifier and writedriver 1250 may sense voltage changes of the plurality of bit lines BL. Alternatively, the sense amplifier and writedriver 1250 may control voltages of the plurality of bit lines BL based on data received from the input/output circuit 1260 .

입출력 회로(1260)는 감지 증폭기 및 쓰기 드라이버(1250)로부터 데이터를 수신하고, 수신된 데이터를 메모리 데이터 라인(MDQ)(또는 데이터 라인(DQ))을 통해 출력할 수 있다. 또는 입출력 회로(1260)는 메모리 데이터 라인(MDQ)(또는 데이터 라인(DQ))을 통해 데이터를 수신하고, 수신된 데이터를 감지 증폭기 및 쓰기 드라이버(1250)에 전달할 수 있다.The input/output circuit 1260 may receive data from the sense amplifier and writedriver 1250 and output the received data through the memory data line MDQ (or data line DQ). Alternatively, the input/output circuit 1260 may receive data through the memory data line MDQ (or data line DQ) and transfer the received data to the sense amplifier and writedriver 1250 .

예시적으로, 어드레스(ADD)는 모듈 컨트롤러(110)(도 2 참조)로부터 제공되는 VM 커맨드/어드레스(CA_v)에 포함된 어드레스일 수 있다. 행 어드레스 스트로브(RAS) 및 열 어드레스 스트로브(CAS)는 모듈 컨트롤러(110)(도 2 참조)로부터 제공되는 VM 커맨드/어드레스(CA_v)에 포함된 신호들일 수 있다.For example, the address ADD may be an address included in the VM command/address CA_v provided from the module controller 110 (see FIG. 2 ). The row address strobe (RAS) and the column address strobe (CAS) may be signals included in the VM command/address CA_v provided from the module controller 110 (see FIG. 2 ).

도 21은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 서버 시스템을 예시적으로 보여주는 도면이다. 도 21을 참조하면, 서버 시스템(2000)은 복수의 서버 랙들(2100)을 포함할 수 있다. 복수의 서버 랙들(2100) 각각은 복수의 불휘발성 메모리 모듈들(2200)을 포함할 수 있다. 복수의 불휘발성 메모리 모듈들(2200)은 복수의 서버 랙들(2100) 각각에 포함된 프로세서들과 직접적으로 연결될 수 있다. 예를 들어, 복수의 불휘발성 메모리 모듈들(2200) 듀얼 인-라인 메모리 모듈의 형태를 갖고, 프로세서와 전기적으로 연결된 DIMM 소켓에 장착되어 프로세서와 서로 통신할 수 있다. 예시적으로, 복수의 불휘발성 메모리 모듈들(2200)은 서버 시스템(2000)의 스토리지로서 사용될 수 있다. 예시적으로, 복수의 불휘발성 메모리 모듈들(2200)은 도 1 내지 도 20을 참조하여 설명된 불휘발성 메모리 모듈이거나 또는 동작 방법을 기반으로 동작할 수 있다.21 is a diagram exemplarily showing a server system to which a nonvolatile memory module according to the present invention is applied. Referring to FIG. 21 , aserver system 2000 may include a plurality of server racks 2100 . Each of the plurality ofserver racks 2100 may include a plurality ofnonvolatile memory modules 2200 . The plurality ofnonvolatile memory modules 2200 may be directly connected to processors included in each of the plurality of server racks 2100 . For example, the plurality ofnonvolatile memory modules 2200 may have the form of a dual in-line memory module and may be mounted in a DIMM socket electrically connected to a processor to communicate with the processor. Illustratively, the plurality ofnonvolatile memory modules 2200 may be used as storage of theserver system 2000 . For example, the plurality ofnonvolatile memory modules 2200 may be nonvolatile memory modules described with reference to FIGS. 1 to 20 or may operate based on the operation method.

도 22는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 22를 참조하면, 사용자 시스템(3000)은 프로세서(3001) 및 복수의 메모리들(3110~3140)을 포함할 수 있다.22 is a block diagram exemplarily showing a user system to which a nonvolatile memory module according to the present invention is applied. Referring to FIG. 22 , auser system 3000 may include aprocessor 3001 and a plurality ofmemories 3110 to 3140 .

프로세서(3001)는 메모리 컨트롤러(3002)를 포함할 수 있다. 메모리 컨트롤러(3002)는 버스(3003)를 통해 복수의 메모리들(3110~3140)과 통신할 수 있다. 예시적으로, 버스(3003)는 복수의 메모리들(3110~3140) 각각과 연결된 전용 버스들 또는 복수의 메모리들(3110~3140)과 공유되는 공용 버스를 포함할 수 있다. 예시적으로, 버스(3003)는 도 1 내지 도 21을 참조하여 설명된, 데이터 라인(DQ), 메모리 데이터 라인(MDQ), 태그 데이터 라인(TDQ) 중 적어도 하나를 포함할 수 있다.Theprocessor 3001 may include a memory controller 3002 . The memory controller 3002 may communicate with the plurality ofmemories 3110 to 3140 through thebus 3003 . For example, thebus 3003 may include dedicated buses connected to each of the plurality ofmemories 3110 to 3140 or a common bus shared with the plurality ofmemories 3110 to 3140 . For example, thebus 3003 may include at least one of the data line DQ, the memory data line MDQ, and the tag data line TDQ described with reference to FIGS. 1 to 21 .

예시적으로, 복수의 메모리들(3110~3140) 중 적어도 일부는 도 1 내지 도 21을 참조하여 설명된 불휘발성 메모리 모듈이거나 또는 도 1 내지 도 21을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.Illustratively, at least some of the plurality ofmemories 3110 to 3140 may be nonvolatile memory modules described with reference to FIGS. 1 to 21 or operate based on the operating method described with reference to FIGS. 1 to 21 . can

또는, 복수의 메모리 모듈들(3110~3140) 중 적어도 일부는 불휘발성 메모리를 포함하고, 나머지 일부는 휘발성 메모리를 포함할 수 있다. 휘발성 메모리를 포함하는 메모리 모듈은 불휘발성 메모리를 포함하는 메모리 모듈의 캐시 메모리로서 사용될 수 있다. 즉, 도 1 내지 도 21을 참조하여 설명된 바와 같이, 복수의 메모리 모듈들(3110~3140) 중 일부는 사용자 시스템(3000)의 메인 메모리로써 사용되고, 나머지는 캐시 메모리로써 사용될 수 있다. 캐시 메모리로써 사용되는 메모리들은 도 1 내지 도 21을 참조하여 설명된 휘발성 메모리이거나 또는 도 1 내지 도 21을 참조하여 설명된 휘발성 메모리와 같이 동작할 수 있다.Alternatively, at least some of the plurality ofmemory modules 3110 to 3140 may include non-volatile memories, and the remaining portions may include volatile memories. A memory module including volatile memory may be used as a cache memory of a memory module including nonvolatile memory. That is, as described with reference to FIGS. 1 to 21 , some of the plurality ofmemory modules 3110 to 3140 may be used as a main memory of theuser system 3000 and the rest may be used as a cache memory. Memories used as cache memories may be volatile memories described with reference to FIGS. 1 to 21 or may operate like the volatile memories described with reference to FIGS. 1 to 21 .

예시적으로, 메모리 컨트롤러(3002)는 도 1 내지 도 21을 참조하여 설명된 모듈 컨트롤러 또는 제어기이거나 또는, 도 1 내지 도 21을 참조하여 설명된 모듈 컨트롤러 또는 제어기와 같이 동작할 수 있다.For example, the memory controller 3002 may be the module controller or controller described with reference to FIGS. 1 to 21 , or may operate like the module controller or controller described with reference to FIGS. 1 to 21 .

본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.In the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments and should be defined by the claims of the present invention and equivalents as well as the claims to be described later.

10 : 사용자 시스템
100 : 불휘발성 메모리 모듈
101 : 프로세서
110 : 모듈 컨트롤러
120 : 이종 메모리 장치
121 : 휘발성 메모리
122 : 제어기
123 : 불휘발성 메모리
130 : DB
140 : 직렬 프레즌스 검출 칩(SPD)
CA : 모듈 커맨드/어드레스
CA_v : VM 커맨드/어드레스
CA_n : NVM 커맨드/어드레스
TAG : 태그
DQ : 데이터 라인
TDQ : 태그 데이터 라인
MDQ : 메모리 데이터 라인10: User system
100: non-volatile memory module
101: processor
110: module controller
120: heterogeneous memory device
121: volatile memory
122: controller
123: non-volatile memory
130 DB
140: serial presence detection chip (SPD)
CA: module command/address
CA_v: VM command/address
CA_n: NVM command/address
TAG : tag
DQ: data line
TDQ: tag data line
MDQ: memory data line

Claims (20)

Translated fromKorean

제1 메모리;
상기 제1 메모리와 다른 제2 메모리;
상기 제1 메모리를 제어하도록 구성되는 제어기; 및
외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 및 어드레스에 응답하여 제1 버스를 통해 제1 커맨드 및 어드레스를 상기 제1 메모리로 제공하고, 제2 버스를 통해 제2 커맨드 및 어드레스를 상기 제어기로 제공하는 모듈 컨트롤러를 포함하고,
상기 제1 메모리 및 상기 제어기는 데이터 라인들을 공유하고, 상기 데이터 라인들을 통해 상기 외부 장치와 데이터를 송수신하는 것을 특징으로 하는 불휘발성 메모리 모듈.a first memory;
a second memory different from the first memory;
a controller configured to control the first memory; and
Receives a command and address from an external device, provides a first command and address to the first memory through a first bus in response to the received command and address, and provides a second command and address to the first memory through a second bus Including a module controller provided as a controller,
The first memory and the controller share data lines and transmit/receive data to/from the external device through the data lines.제 1 항에 있어서,
상기 제1 메모리는 휘발성 메모리이고, 상기 제2 메모리는 불휘발성 메모리인 것으로 특징으로 하는 불휘발성 메모리 모듈.According to claim 1,
The nonvolatile memory module of claim 1, wherein the first memory is a volatile memory and the second memory is a nonvolatile memory.삭제delete제 1 항에 있어서,
상기 제1 메모리 및 상기 제어기는 상기 데이터 라인들과 다른 데이터 채널을 통해 데이터를 교환하는 것을 특징으로 하는 불휘발성 메모리 모듈.According to claim 1,
The first memory and the controller exchange data through a data channel different from the data lines.제 1 항에 있어서,
상기 제1 메모리는 복수의 휘발성 메모리 칩들을 포함하고,
상기 제어기는 제1 및 제2 제어기들을 포함하고,
상기 복수의 휘발성 메모리 칩들 중 일부는 상기 제1 제어기와 상기 데이터 라인들 중 제1 데이터 라인들을 공유하고, 상기 복수의 휘발성 메모리 칩들 중 나머지는 상기 제2 제어기와 상기 데이터 라인들 중 제2 데이터 라인들을 공유하는 것을 특징으로 하는 불휘발성 메모리 모듈.According to claim 1,
The first memory includes a plurality of volatile memory chips;
The controller includes first and second controllers,
Some of the plurality of volatile memory chips share first data lines among the data lines with the first controller, and second data lines among the data lines with the rest of the plurality of volatile memory chips. Non-volatile memory module, characterized in that for sharing.제 1 항에 있어서,
상기 제1 메모리는 상기 제2 메모리의 캐시 메모리인 것을 특징으로 하는 불휘발성 메모리 모듈.According to claim 1,
The nonvolatile memory module according to claim 1 , wherein the first memory is a cache memory of the second memory.제 1 항에 있어서,
상기 제1 메모리에 저장된 데이터에 대한 태그 정보를 저장하는 태그 전용 메모리를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 모듈.According to claim 1,
The nonvolatile memory module of claim 1, further comprising a tag-only memory for storing tag information on data stored in the first memory.제 7 항에 있어서,
상기 태그 전용 메모리는 상기 제1 버스를 통해 상기 제1 커맨드 및 어드레스를 수신하고, 상기 수신된 제1 커맨드 및 어드레스에 응답하여 동작하는 것을 특징으로 하는 불휘발성 메모리 모듈.According to claim 7,
The nonvolatile memory module of claim 1 , wherein the tag-only memory receives the first command and address through the first bus and operates in response to the received first command and address.제 7 항에 있어서,
상기 태그 전용 메모리, 상기 제어기, 및 상기 모듈 컨트롤러는 태그 데이터 라인을 서로 공유하고,
상기 태그 전용 메모리, 상기 제어기, 및 상기 모듈 컨트롤러 각각은 상기 태그 데이터 라인을 통해 상기 태그 정보를 송수신하고,
상기 모듈 컨트롤러는 상기 태그 정보를 기반으로 캐시 정보를 상기 외부 장치로 전송하는 것을 특징으로 하는 불휘발성 메모리 모듈.According to claim 7,
The tag dedicated memory, the controller, and the module controller share a tag data line with each other;
Each of the tag memory, the controller, and the module controller transmits and receives the tag information through the tag data line;
The module controller transmits cache information to the external device based on the tag information.제 1 항에 있어서,
상기 제어기는 상기 제1 버스를 통해 상기 제1 커맨드 및 어드레스를 수신하는 것을 특징으로 하는 불휘발성 메모리 모듈.According to claim 1,
The nonvolatile memory module of claim 1 , wherein the controller receives the first command and address through the first bus.제 1 항에 있어서,
상기 외부 장치와 데이터 라인을 통해 연결되고, 상기 제1 메모리 및 상기 제어기와 메모리 데이터 라인을 공유하도록 구성된 데이터 버퍼를 더 포함하는 불휘발성 메모리 모듈.According to claim 1,
and a data buffer connected to the external device through a data line and configured to share a memory data line with the first memory and the controller.제 1 항에 있어서,
장치 정보를 포함하고, 상기 장치 정보를 상기 외부 장치로 제공하는 직렬 프레즌스 검출 칩을 더 포함하는 불휘발성 메모리 모듈.According to claim 1,
The nonvolatile memory module further comprising a serial presence detection chip including device information and providing the device information to the external device.제 1 항에 있어서,
상기 제1 메모리는 동적 랜덤 액세스 메모리(DRAM; Dynamic Random Access Memory)이고, 상기 제2 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 불휘발성 메모리 모듈.According to claim 1,
The nonvolatile memory module of claim 1 , wherein the first memory is a dynamic random access memory (DRAM), and the second memory is a NAND flash memory.제 13 항에 있어서,
상기 제2 메모리는 3차원 메모리 어레이를 포함하는 불휘발성 메모리 모듈.According to claim 13,
The second memory includes a three-dimensional memory array.이종 메모리 장치; 및
외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 및 어드레스에 응답하여 제1 버스를 통해 제1 커맨드 및 어드레스를 상기 이종 메모리 장치로 제공하고, 제2 버스를 통해 제2 커맨드 및 어드레스를 상기 이종 메모리 장치로 제공하는 모듈 컨트롤러를 포함하고,
상기 이종 메모리 장치는
상기 제1 버스를 통해 상기 제1 커맨드 및 어드레스를 수신하고, 상기 수신된 제1 커맨드 및 어드레스에 응답하여 동작하는 휘발성 메모리;
불휘발성 메모리; 및
상기 제2 버스를 통해 상기 제2 커맨드 및 어드레스를 수신하고, 상기 수신된 제2 커맨드 및 어드레스에 응답하여 상기 불휘발성 메모리를 제어하는 제어기를 포함하고,
상기 휘발성 메모리 및 상기 제어기는 데이터 라인들을 공유하고, 상기 공유된 데이터 라인들을 통해 상기 외부 장치와 데이터를 송수신하는 것을 특징으로 하는 불휘발성 메모리 모듈.heterogeneous memory device; and
Receives a command and address from an external device, provides a first command and address to the heterogeneous memory device through a first bus in response to the received command and address, and transmits a second command and address through a second bus to the heterogeneous memory device. It includes a module controller provided as a heterogeneous memory device,
The heterogeneous memory device
a volatile memory that receives the first command and address through the first bus and operates in response to the received first command and address;
non-volatile memory; and
a controller receiving the second command and address through the second bus and controlling the nonvolatile memory in response to the received second command and address;
The nonvolatile memory module of claim 1, wherein the volatile memory and the controller share data lines and transmit/receive data to/from the external device through the shared data lines.삭제delete삭제delete제 15 항에 있어서,
상기 휘발성 메모리 및 상기 제어기는 상기 데이터 라인들과 다른 데이터 채널을 통해 데이터를 교환하는 것을 특징으로 하는 불휘발성 메모리 모듈.According to claim 15,
The volatile memory and the controller exchange data through a data channel different from the data lines.제1 메모리;
상기 제1 메모리의 캐시 메모리인 제2 메모리; 및
상기 제1 메모리 및 상기 제2 메모리와 데이터 라인들을 포함하는 데이터 버스를 공유하고, 상기 데이터 버스를 통해 상기 제1 및 제2 메모리들과 데이터를 교환하도록 구성되는 메모리 컨트롤러를 포함하고,
상기 제2 메모리는 상기 메모리 컨트롤러의 제어에 따라 캐시 정보를 출력하도록 구성되는 메모리 시스템.a first memory;
a second memory that is a cache memory of the first memory; and
a memory controller configured to share a data bus including data lines with the first memory and the second memory and exchange data with the first and second memories through the data bus;
The second memory is configured to output cache information under control of the memory controller.제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 제2 메모리로부터의 상기 캐시 정보를 기반으로 상기 제1 및 제2 메모리들을 각각 제어하도록 구성되는 것을 특징으로 하는 메모리 시스템.


According to claim 19,
wherein the memory controller is configured to control the first and second memories respectively based on the cache information from the second memory.

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