KR102458309B1 - SiOCN 물질막의 형성 방법 및 반도체 소자의 제조 방법 - Google Patents
SiOCN 물질막의 형성 방법 및 반도체 소자의 제조 방법Download PDFInfo
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Abstract
Description
본 발명은 SiOCN 물질막의 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로서, 더욱 구체적으로는 결함이 적고 신뢰도가 높은 SiOCN 물질막의 형성 방법 및 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 스페이서로서 사용되는 SiOCN 물질막은 습식 식각에 대한 내성이 매우 중요하다. 또한 SiOCN 물질막을 형성하기 위하여 사용된 소스 물질이 반도체 소자의 다른 부분, 예를 들면, 에피택셜 성장되는 소스/드레인 영역의 성장에 악영향을 끼칠 수 있다. 또한 식각제에 대한 SiOCN 물질막의 내식각성이 미흡하게 되면 게이트 전극이 과도하게 노출됨으로 인해 결함의 원인이 될 수 있다. 이러한 여러 문제점들을 해결할 수 있는 방안에 대한 요구가 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 결함이 적고 신뢰도가 높은 SiOCN 물질막의 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 결함이 적고 신뢰도가 높은 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 기판 상에 실리콘 소스를 공급하는 단계; 상기 기판 상에 탄소 소스를 공급하는 단계; 상기 기판 상에 산소 소스를 공급하는 단계; 및 상기 기판 상에 질소 소스를 공급하는 단계를 포함하고, 상기 실리콘 소스는 비할로겐계의 실릴아민, 실란계 화합물, 또는 이들의 혼합물인 SiOCN 물질막의 형성 방법을 제공한다.
상기 실릴아민은 모노실릴아민((SiH3)NH2), 디실릴아민((SiH3)2NH), 트리실릴아민((SiH3)3N), 디실릴메틸아민((SiH3)2NMe), 디실릴에틸아민((SiH3)2NEt), 디실릴이소프로필아민((SiH3)2N(iPr)), 디실릴-tert-부틸아민((SiH3)2N(tBu)), 테트라실릴디아민((SiH3)4N2), 디에틸실릴아민((SiH3)NEt2), 디이소프로필실릴아민((SiH3)N(iPr)2), 디-tert-부틸실릴아민((SiH3)N(tBu)2), 비스(트리메틸실릴)아민(bis(trimethylsilyl)amine)((Me3Si)2NH), 비스(트리에틸실릴)아민(bis(triethylsilyl)amine)((Et3Si)2NH) 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상일 수 있다.
상기 실란계 화합물은 SiR1R2R3R4의 구조를 갖는 물질일 수 있다.(여기서, R1, R2, R3, 및 R4는 각각 독립적으로 수소, 히드록시기, C1 내지 C10의 알킬기, C1 내지 C10의 알콕시기, C2 내지 C10의 알케닐기, C2 내지 C10의 알키닐기, C6 내지 C10의 아릴기, C1 내지 C10의 모노알킬아미노기, C1 내지 C10의 디알킬아미노기, 및 C1 내지 C10의 트리알킬아미노기 중에서 선택되고, R1, R2, R3, 및 R4가 동시에 수소인 것은 아님)
상기 실란계 화합물은 R5R6R7Si-SiR8R9R10의 구조를 갖는 물질일 수 있다.(여기서, R5, R6, R7, R8, R9, 및 R10은 각각 독립적으로 수소, 히드록시기, C1 내지 C10의 알킬기, C1 내지 C10의 알콕시기, C2 내지 C10의 알케닐기, C2 내지 C10의 알키닐기, C6 내지 C10의 아릴기, C1 내지 C10의 모노알킬아미노기, C1 내지 C10의 디알킬아미노기, 및 C1 내지 C10의 트리알킬아미노기 중에서 선택되고, R5, R6, R7, R8, R9, 및 R10이 동시에 수소인 것은 아님)
상기 실리콘 소스의 분자량은 약 45 내지 약 500일 수 있다.
나아가, 상기 SiOCN 물질막의 형성 방법은 상기 기판 상에 수소를 공급하는 단계를 더 포함할 수 있다. 이 때, 상기 기판 상에 수소를 공급하는 단계는 상승된 온도에서 수행되고, 상기 상승된 온도는 약 400℃ 내지 약 700℃일 수 있다.
또, 상기 SiOCN 물질막의 형성 방법에 의하여 형성된 상기 SiOCN 물질막 내의 할로겐 이온의 농도는 0 원자% 내지 0.2 원자%일 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 반도체 기판 상에 돌출되어 제 1 방향으로 연장되는 핀형 활성 영역을 정의하는 단계; 상기 핀형 활성 영역의 두 측벽 및 상부면을 둘러싸고, 상기 제 1 방향과 교차하는 방향으로 연장되는 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽 상에 제공되는 게이트 스페이서를 형성하는 단계; 및 상기 게이트 전극의 양쪽에 각각 제공되는 불순물 영역들을 형성하는 단계를 포함하고, 상기 게이트 스페이서를 형성하는 단계는 비할로겐계의 실릴아민, 실란계 화합물, 또는 이들의 혼합물을 실리콘 소스로서 이용하여 SiOCN 물질막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다..
상기 SiOCN 물질막을 형성하는 단계는, 상기 반도체 기판 상에 실리콘 소스를 공급하는 단계; 상기 반도체 기판 상에 탄소 소스를 공급하는 단계; 상기 반도체 기판 상에 산소 소스를 공급하는 단계; 및 상기 반도체 기판 상에 질소 소스를 공급하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 실리콘 소스가 실릴 아민인 경우, 상기 실리콘 소스와 상기 질소 소스가 동일하고, 상기 반도체 기판 상에 실리콘 소스를 공급하는 단계와 상기 반도체 기판 상에 질소 소스를 공급하는 단계가 동시에 수행될 수 있다.
다른 일부 실시예들에 있어서, 상기 실리콘 소스가 SiR1R2R3R4또는 R5R6R7Si-SiR8R9R10의 구조를 갖는 실란계 화합물이고, 상기 실리콘 소스와 상기 탄소 소스가 동일하고, 상기 반도체 기판 상에 실리콘 소스를 공급하는 단계와 상기 반도체 기판 상에 탄소 소스를 공급하는 단계가 동시에 수행될 수 있다.(여기서, R1, R2, R3, R4, R5, R6, R7, R8, R9, 및 R10은 각각 독립적으로 수소, 히드록시기, C1 내지 C10의 알킬기, C1 내지 C10의 알콕시기, C2 내지 C10의 알케닐기, C2 내지 C10의 알키닐기, C6 내지 C10의 아릴기, C1 내지 C10의 모노알킬아미노기, C1 내지 C10의 디알킬아미노기, 및 C1 내지 C10의 트리알킬아미노기 중에서 선택되고, R1, R2, R3, 및 R4가 동시에 수소인 것은 아니고, R5, R6, R7, R8, R9, 및 R10이 동시에 수소인 것은 아님)
또, 상기 게이트 스페이서를 형성하는 단계는, 상기 SiOCN 물질막을 형성하는 단계 이후에 상기 SiOCN 물질막 위에 SiN 물질막을 형성하는 단계를 더 포함할 수 있다. 상기 SiOCN 물질막의 유전 상수는 1 내지 5.5일 수 있다.
일부 실시예들에 있어서, 상기 SiOCN 물질막을 형성하는 단계가 상기 반도체 기판 상에 수소를 공급하는 단계를 더 포함하고, 상기 반도체 기판 상에 실리콘 소스를 공급하는 단계, 상기 반도체 기판 상에 탄소 소스를 공급하는 단계, 상기 반도체 기판 상에 산소 소스를 공급하는 단계; 및 상기 반도체 기판 상에 질소 소스를 공급하는 단계가 하나의 퇴적 사이클을 이루고, 상기 수소를 공급하는 단계는 상기 퇴적 사이클이 2회 이상 수행된 후에 수행될 수 있다.
본 발명의 SiOCN 물질막의 제조 방법 및 반도체 소자의 제조 방법을 이용하면, 결함이 적고 신뢰도가 높은 SiOCN 물질막 및 반도체 소자를 제조할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 기판과 그 위에 형성된 SiOCN 물질막를 포함하는 물질막 적층체를 나타낸 측단면도이다.
도 2는 본 발명의 일 실시예에 따라 상기 SiOCN 물질막의 제조 방법을 순서에 따라 나타낸 흐름도이다.
도 3은 본 발명의 일 실시예에 따라 상기 SiOCN 물질막을 형성하기 위한 PEALD 장비를 나타낸 개념도이다.
도 4a는 본 발명의 일 실시예에 따른 프로세스 가스들의 공급 사이클을 나타낸 타이밍 다이어그램이다. 도 4b는 본 발명의 일 실시예에 따른 프로세스 가스들의 공급 시퀀스를 나타낸 블록도이다.
도 5는 본 발명의 다른 실시예들에 따른 프로세스 가스들의 공급 시퀀스를 나타낸 블록도들이다.
도 6 및 도 7은 본 발명의 또 다른 실시예에 따른 프로세스 가스들의 공급 사이클을 나타낸 타이밍 다이어그램이다.
도 8a 내지 도 8c는 반도체 기판 상에 SiOCN 물질막을 갖는 반도체 소자를 나타내며, 도 8a는 상기 반도체 소자의 평면도, 도 8b는 상기 반도체 소자의 사시도, 도 8c는 상기 반도체 소자의 측단면도를 각각 나타낸다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 10은 SiN 물질막이 결여된 반도체 소자에서 할로겐 원소에 의하여 발생한 SiGe 물질막의 결함을 나타낸 이미지이다.
도 11a 내지 도 11d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 요부 구성을 도시한 도면들이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 및 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터의 회로도이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따라 상기 SiOCN 물질막의 제조 방법을 순서에 따라 나타낸 흐름도이다.
도 3은 본 발명의 일 실시예에 따라 상기 SiOCN 물질막을 형성하기 위한 PEALD 장비를 나타낸 개념도이다.
도 4a는 본 발명의 일 실시예에 따른 프로세스 가스들의 공급 사이클을 나타낸 타이밍 다이어그램이다. 도 4b는 본 발명의 일 실시예에 따른 프로세스 가스들의 공급 시퀀스를 나타낸 블록도이다.
도 5는 본 발명의 다른 실시예들에 따른 프로세스 가스들의 공급 시퀀스를 나타낸 블록도들이다.
도 6 및 도 7은 본 발명의 또 다른 실시예에 따른 프로세스 가스들의 공급 사이클을 나타낸 타이밍 다이어그램이다.
도 8a 내지 도 8c는 반도체 기판 상에 SiOCN 물질막을 갖는 반도체 소자를 나타내며, 도 8a는 상기 반도체 소자의 평면도, 도 8b는 상기 반도체 소자의 사시도, 도 8c는 상기 반도체 소자의 측단면도를 각각 나타낸다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 10은 SiN 물질막이 결여된 반도체 소자에서 할로겐 원소에 의하여 발생한 SiGe 물질막의 결함을 나타낸 이미지이다.
도 11a 내지 도 11d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 요부 구성을 도시한 도면들이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 및 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터의 회로도이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
본 발명의 일 실시예는 반도체 기판과 같은 기판 상에 할로겐족 원소를 함유하지 않는 실리콘 전구체를 이용하여 SiOCN 물질막을 형성하는 방법을 제공한다. SiOCN 물질막은 대략 8 미만의 낮은 유전 상수를 갖기 때문에 반도체 소자의 스페이서 물질막으로서 이용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 기판(11)과 그 위에 형성된 SiOCN 물질막(12)를 포함하는 물질막 적층체(10)를 나타낸 측단면도이다.
도 1을 참조하면, 반도체 기판(11)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 및/또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 박막을 형성하기 위해 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다.
상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로서 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge을 포함하는 SiGe 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에 있어서, 상기 반도체 기판(11)에 N 형 채널이 형성되도록 의도되는 경우, 상기 반도체 기판(11)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어지거나 SiC로 이루어질 수 있다. 다른 일부 실시예들에 있어서, 상기 반도체 기판(11)에 P 형 채널이 형성되도록 의도되는 경우, 상기 반도체 기판(11)은 SiGe으로 이루어질 수 있다.
상기 SiOCN 물질막(12)은 탄소를 약 8 원자% 내지 약 30 원자% 포함할 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 XPS(X-ray photoelectron spectroscopy)로 분석하였을 때 탄소를 약 8 원자% 내지 약 30 원자% 포함할 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 탄소를 약 11 원자% 내지 약 20 원자% 포함할 수 있다. 만일 상기 SiOCN 물질막(12) 내의 탄소 함량이 너무 낮으면 상기 SiOCN 물질막(12)의 습식 식각제에 대한 내식각성이 미흡할 수 있다.
일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 산소를 약 32 원자% 내지 약 50 원자% 포함할 수 있다. 만일 상기 SiOCN 물질막(12)의 산소 함량이 32 원자%에 미달하면 상기 저유전율 물질막(12)의 유전 상수 값이 충분히 작지 않을 수 있다.
상기 SiOCN 물질막(12)은 할로겐 원소의 함량이 0 원자% 내지 약 0.2 원자%일 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 XPS로 분석하였을 때 할로겐 원소의 함량이 0 원자% 내지 약 0.2 원자%일 수 있다. 상기 SiOCN 물질막(12)은 상기 SiOCN 물질막(12)의 전체 두께를 통하여 할로겐 원소가 검출되지 않을 수도 있고, 할로겐 원소의 농도가 0 원자%보다 크고 약 0.18 원자% 이하일 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 XPS로 분석하였을 때 상기 SiOCN 물질막(12)의 전체 두께를 통하여 할로겐 원소가 검출되지 않을 수도 있고, 할로겐 원소의 농도가 0 원자%보다 크고 약 0.18 원자% 이하일 수 있다. 만일 상기 SiOCN 물질막(12)이 0.35 원자%를 초과하는 할로겐 원소의 함량을 갖는 경우 상기 SiOCN 물질막(12)은 불산(HF)에 대한 내식각성이 미흡할 수 있고, 0.35 원자% 이하이지만 0.2 원자%를 초과하는 경우에는 소스/드레인 영역의 eSiGe 물질막 내에 결함(defect)이 다수 발생할 수 있다. 상기 할로겐 원소는 불소(F), 염소(Cl), 브롬(Br), 및 요오드(I)로 구성되는 군으로부터 선택되는 1종 이상일 수 있다.
상기 SiOCN 물질막(12)은 약 1 내지 약 8의 유전율을 가질 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 약 3.5 내지 약 5.5의 유전율을 가질 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 약 3.5 내지 약 4.8의 유전율을 가질 수 있다. 만일 상기 SiOCN 물질막(12)의 유전율이 8보다 크면 원하는 전기적 특성을 제공하지 못할 수 있다. 상기 SiOCN 물질막(12)은 3.5보다 작은 유전율을 가져도 무방하지만 제조하기가 용이하지 않을 수 있다.
상기 SiOCN 물질막(12)은 상기 반도체 기판(11)의 직접 위에 제공될 수도 있고, 다른 물질층을 개재하여 상기 반도체 기판(11)의 상부에 제공될 수도 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 절연막을 개재하여 상기 반도체 기판(11) 상에 적층될 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 HfO2, ZrO2, HfSiOx, TaSiOx, 또는 LaOx의 막을 개재하여 상기 반도체 기판(11) 상에 적층될 수 있다.
도 1에서는 상기 SiOCN 물질막(12)의 두께가 일정하지 않은 것으로 도시되었으나, 경우에 따라 상기 SiOCN 물질막(12)은 실질적으로 일정한 두께를 가질 수 있다.
일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 금속 물질막(14) 위에, 이격되거나 접촉하여 형성될 수도 있다. 상기 금속 물질막(14)은 티타늄(Ti), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 니오븀(Nb), 몰리브덴(Mo), 하프늄(Hf), 니켈(Ni), 코발트(Co), 백금(Pt), 이터븀(Yb), 테르븀(Tb), 디스프로슘(Dy), 에르븀(Er), 및 팔라듐(Pd) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 상기 금속 물질막(14)을 이루는 금속들의 카바이드, 나이트라이드, 실리사이드, 알루미늄 카바이드, 또는 이들의 조합 위에 형성될 수도 있다.
상기 SiOCN 물질막(12)은 금속 물질막(14)의 직접 위에 형성될 수도 있고, 이종의 물질막을 개재하여 금속 물질막(14)의 상부에 제공될 수도 있다.
일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 고유전율 물질막(13)을 개재하여 상기 금속 물질막(14)의 표면 위에 제공될 수 있다. 상기 고유전율 물질막(13)은, 예를 들면, 약 10 내지 25의 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 고유전율 물질막(13)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 란타늄 실리콘 산화물(lanthanum silicon oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 탄탈륨 하프늄 산화물(tantalum hafnium oxide), 탄탈륨 알루미늄 산화물(tantalum aluminum oxide), 탄탈륨 실리콘 산화물(tantalum silicon oxide), 탄탈륨 지르코늄 산화물(tantalum zirconium oxide), 티타늄 산화물(titanium oxide), 티타늄 알루미늄 산화물(titanium aluminum oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 갈륨 산화물(gallium oxide), 알루미늄 산화물(aluminum oxide), 알루미늄 실리콘 산화물(aluminum silicon oxide), 실리콘 저머늄 산화물(silicon germanium oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합으로 구성되는 군으로부터 선택되는 물질로 이루어질 수 있다.
일부 실시예들에 있어서, 상기 SiOCN 물질막(12)은 물성 조정용 기능막(15)을 개재하여 상기 금속 물질막(14) 위에 제공될 수 있다. 상기 물성 조정용 기능막(15)은 장벽 금속층(15a)과 일함수 조절막(15b)을 포함할 수 있다.
상기 일함수 조절막(15b)은 N형 또는 P형 일함수 조절막일 수 있다. 상기 일함수 조절막(15b)이 N형 일함수 조절막인 경우, 예를 들면, TiAl, TiAlN, TaC, TiC, 및 HfSi을 포함하는 군으로부터 선택된 물질을 포함할 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다. 상기 일함수 조절막(15b)이 P형 일함수 조절막인 경우, 예를 들면, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN 및 MoN을 포함하는 군으로부터 선택된 물질을 포함할 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 장벽 금속층(15a)은, 예를 들면, TiN일 수 있다.
이하에서는 SiOCN 물질막의 형성 방법을 설명한다.
도 2는 본 발명의 일 실시예에 따라 상기 SiOCN 물질막의 제조 방법을 순서에 따라 나타낸 흐름도이다.
도 2를 참조하면, 우선 챔버와 같은 반응 공간 내에 기판을 반입하고(S100), 상기 기판 상에 SiOCN 물질막을 형성하기 위하여 소스 물질들 또는 전구체들을 상기 반응 공간 내부로 공급할 수 있다(S200). 그러다가 상기 SiOCN 물질막이 원하는 두께로 형성되면 상기 기판을 상기 반응 공간으로부터 반출할 수 있다(S300).
상기 단계 S200에서의 기판 상에 SiOCN 물질막을 형성하는 방법은 통상의 기술자에게 알려진 임의의 방법에 의할 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막을 형성하는 방법은 화학 기상 증착(chemical vapor deposition, CVD)에 의하여 이루어질 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막을 형성하는 방법은 원자층 증착(atomic layer deposition, ALD)에 의하여 이루어질 수 있다. 특히, 상기 SiOCN 물질막을 형성하는 방법은 플라스마 강화 원자층 증착(Plasma Enhanced ALD, PEALD)에 의하여 수행될 수 있다. 그러나, 본 발명이 이들 방법에 제한되는 것은 아니다.
이하에서는 상기 기판 상에 SiOCN 물질막이 PEALD에 의하여 형성되는 것으로 하여 설명한다. 그러나, 통상의 기술자는 하기의 설명을 참조하면 SiOCN 물질막을 다른 방법을 이용하여 형성할 수 있을 것이다.
도 3은 본 발명의 일 실시예에 따라 상기 SiOCN 물질막을 형성하기 위한 PEALD 장비(900)를 나타낸 개념도이다.
도 3을 참조하면, 반응 챔버(940)의 내부인 반응 공간(950) 내에 서로 대향하고 평행하게 연장되는 한 쌍의 도전성 평판 전극들(932, 934)이 제공된다. 상기 한 쌍의 도전성 평판 전극들(932, 934) 중의 어느 하나에 13.56MHz 또는 27MHz의 HRF 파워(962) (및 필요에 따라 5 MHz 이하(400kHz 내지 500kHz)의 LRF 파워(964))를 인가하고 나머지 하나의 전극을 전기 접지(936)함으로써 상기 한 쌍의 도전성 평판 전극들(932, 934) 사이에 플라스마가 여기된다.
하부 전극(932)은 기판(W)을 지지하는 서포트로서의 역할도 수행할 수 있으며, 상기 하부 전극(932) 내에는 온도 조절 장치(938)가 내장되어 상기 기판(W)의 온도를 원하는 온도로 일정하게 유지할 수 있다. 특히, 뒤에서 상세하게 설명하는 바와 같이 본원 발명의 실시예들에 있어서, SiOCN 물질막이 약 400℃ 내지 약 700℃의 온도에서, 나아가 비교적 저온인 약 450℃ 내지 약 630℃의 온도에서도 높은 산소 및 탄소 함량으로 증착시키는 것이 가능하다. 나아가, 사용하는 탄소 소스의 종류에 따라서는 더욱 낮은 온도인 500℃ 이하의 온도에서도 높은 산소 및 탄소 함량으로 증착시키는 것이 가능할 수 있다. 그렇기 때문에 상기 온도 조절 장치(938)는 기판(W)의 온도를 700℃ 이하, 또는 630℃ 이하, 나아가 500℃ 이하의 온도로 조정하도록 구성될 수 있다.
상부 전극(934)은 전극으로서의 역할 외에 샤워헤드로서의 역할도 수행할 수 있다. 일부 실시예들에 있어서, 상기 상부 전극(934)을 통하여 프로세스 가스를 비롯한 여러 가스들이 상기 반응 공간(950)으로 도입될 수 있다. 일부 실시예들에 있어서, 일부 가스들은 자신의 고유한 도관을 통하여 상기 반응 공간(950)으로 도입될 수 있다.
캐리어 가스(916)는 다른 소스 및/또는 전구체를 상기 반응 공간(950)으로 운반하는 역할을 수행할 수 있다. 일부 실시예들에 있어서, 캐리어 가스(916)는 상기 반응 공간(950) 내부의 미반응 물질 또는 반응 부산물들을 퍼지(purge)하는 역할을 수행할 수 있다.
상기 캐리어 가스(916)는, 예를 들면, 헬륨(He), 네온(Ne)과 같은 불활성 기체, 질소(N2) 또는 이산화탄소(CO2)와 같이 활성이 극히 낮은 기체일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
실리콘 소스(911)는 실리콘 소스 공급 라인(911s)을 통하여 상기 반응 공간(950)으로 도입될 수 있다. 이 때, 상기 실리콘 소스 공급 라인(911s)은 캐리어 가스 공급 라인(916s)과 합류될 수 있다.
도 3에서는 캐리어 가스(916)의 공급 라인이 실리콘 소스(911), 수소(912), 탄소 소스(913), 산소 소스(914), 및 질소 소스(915)의 공급 라인들과 연결되어 있는 것으로 도시되었지만, 이들 공급 라인들은 각각 독립적으로 상기 캐리어 가스(916)의 공급 라인과 연결되지 않고 직접 반응 챔버(940)로 연결될 수 있다. 특히, 각 공급 주기의 사이에 도관 내에 잔존하다가 다음에 공급되는 물질과 반응하는 것이 우려되는 경우는 합류시키지 않을 수 있다.
실리콘 소스
상기 실리콘 소스는 비할로겐계의 실릴아민류, 실란계 화합물, 또는 이들의 혼합물일 수 있다. 여기서 '비할로겐계'라 함은 할로겐 원소를 포함하지 않음을 의미한다. 상기 실리콘 소스는 약 45 내지 약 500의 분자량을 가질 수 있다. 일부 실시예들에 있어서, 상기 실리콘 소스는 약 80 내지 약 300의 분자량을 가질 수 있다.
상기 비할로겐계의 실릴아민류는 예를 들면, 모노실릴아민((SiH3)NH2), 디실릴아민((SiH3)2NH), 트리실릴아민((SiH3)3N), 디실릴메틸아민((SiH3)2NMe), 디실릴에틸아민((SiH3)2NEt), 디실릴이소프로필아민((SiH3)2N(iPr)), 디실릴-tert-부틸아민((SiH3)2N(tBu)), 테트라실릴디아민((SiH3)4N2), 디에틸실릴아민((SiH3)NEt2), 디이소프로필실릴아민((SiH3)N(iPr)2), 디-tert-부틸실릴아민((SiH3)N(tBu)2), 비스(트리메틸실릴)아민(bis(trimethylsilyl)amine)((Me3Si)2NH), 비스(트리에틸실릴)아민(bis(triethylsilyl)amine)((Et3Si)2NH), 헥사메틸디실라잔, 헥사메틸시클로트리실라잔, 헵타메틸디실라잔, 노나메틸트리실라잔, 옥타메틸시클로테트라실라잔, 테트라메틸디실라잔, 1,1,1,3,3,3-헥사메틸디실라잔, 1,1,1,3,3,3-헥사에틸디실라잔, 1,1,3,3-테트라메틸디실라잔, 1,1,3,3-테트라에틸디실라잔, 1,1,1,2,3,3,3-헵타메틸디실라잔, 1,1,1,3,3,3-헥사에틸-2-메틸디실라잔, 1,1,2,3,3-펜타메틸디실라잔, 1,1,3,3-테트라에틸-2-메틸디실라잔, 1,1,1,3,3,3-헥사메틸-2-에틸디실라잔, 1,1,1,2,3,3,3-헵타에틸디실라잔, 1,1,3,3-테트라메틸-2-에틸디실라잔, 1,1,2,3,3-펜타에틸디실라잔, 1,1,1,3,3,3-헥사메틸-2-이소프로필디실라잔, 1,1,1,3,3,3-헥사에틸-2-이소프로필디실라잔, 1,1,3,3-테트라메틸-2-이소프로필디실라잔, 및 1,1,3,3-테트라에틸-2-이소프로필디실라잔, 디이소프로필아미노실란(H3Si(N(i-Prop)2)), 비스(터셔리-부틸아미노)실란((C4H9(H)N)2SiH2), 테트라키스(디메틸아미노)실란(Si(NMe2)4), 테트라키스(에틸메틸아미노)실란(Si(NEtMe)4), 테트라키스(디에틸아미노)실란(Si(NEt2)4), 트리스(디메틸아미노)실란(HSi(NMe2)3), 트리스(에틸메틸아미노)실란(HSi(NEtMe)3), 트리스(디에틸아미노)실란(HSi(NEt2)3), 트리스(디메틸하이드라지노)실란(HSi(N(H)NMe2)3), 비스(디에틸아미노)실란(H2Si(NEt2)2), 비스(디이소프로필아미노)실란(H2Si(N(i-Prop)2)2), 트리스(이소프로필아미노)실란(HSi(N(i-Prop)2)3), 또는 (디이소프로필아미노)실란(H3Si(N(i-Prop)2) 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다. 여기서, Me는 메틸기, Et는 에틸기, i-Prop은 이소프로필기를 나타낸다.
상기 실란계 화합물은 모노실란 화합물일 수도 있고, 디실란 화합물일 수도 있다.
상기 모노실란 화합물은 SiR1R2R3R4의 구조를 가질 수 있다. 여기서, R1, R2, R3, 및 R4는 각각 독립적으로 수소, 히드록시기, C1 내지 C10의 알킬기, C1 내지 C10의 알콕시기, C2 내지 C10의 알케닐기, C2 내지 C10의 알키닐기, C6 내지 C10의 아릴기, C1 내지 C10의 모노알킬아미노기, C1 내지 C10의 디알킬아미노기, 및 C1 내지 C10의 트리알킬아미노기 중에서 선택될 수 있다. 다만, R1, R2, R3, 및 R4가 동시에 수소인 것은 아니다.
상기 실란계 화합물은 모노메틸실란, 모노에틸실란, 디메틸실란, 디에틸실란, 트리메틸실란, 트리에틸실란, 테트라메틸실란, 테트라에틸실란, 테트라메톡시실란, 테트라에톡시실란, 테트라-n-프로폭시실란, 테트라이소프로폭시실란, 테트라-n-부톡시실란, 테트라-t-부톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 디에틸디메톡시실란, 디페닐디메톡시실란, 메틸트리에톡시실란, 에틸트리메톡시실란, 페닐트리에톡시실란, 비스(디메틸아미노)디메틸실란, 비스(디메틸아미노)메틸비닐실란, 비스(에틸아미노)디메틸실란, 디에틸아미노트리메틸실란, 디메틸아미노디메틸실란, 테트라키스디메틸아미노실란, 테트라이소시아나토실란, 트리스(디메틸아미노)실란, 알릴디메틸실란, 알릴트리메틸실란, 벤질트리메틸실란, 시클로펜타디에닐트리메틸실란, 페닐디메틸실란, 페닐트리메틸실란, 프로파르길트리메틸실란(propargyl trimethylsilane), 테트라메틸실란, 비닐트리메틸실란, 비스(디메틸아미노)실란(bis(dimethylamino)silane, BDMAS)(SiH2(NMe2)2), 비스(디에틸아미노)실란(bis(diethylamino)silane, BDEAS)(SiH2(NEt2)2), 비스(tert-부틸아미노)실란(bis(tert-butylamino)silane, BTBAS)(SiH2(NH(tBu))2), 디에틸아미노트리에틸실란, 디메틸아미노트리에틸실란, 에틸메틸아미노트리에틸실란, t-부틸아미노트리에틸실란, 이소-프로필아미노트리에틸실란, 디-이소프로필아미노트리에틸실란, 디에틸아미노트리메틸실란, 디메틸아미노트리메틸실란, 에틸메틸아미노트리메틸실란, t-부틸아미노트리메틸실란, 이소-프로필아미노트리메틸실란, 디-이소프로필아미노트리메틸실란, 디에틸아미노디메틸실란, 디메틸아미노디메틸실란, 에틸메틸아미노디메틸실란, t-부틸아미노디메틸실란, 이소-프로필아미노디메틸실란, 디-이소프로필아미노디메틸실란, 디에틸아미노디에틸실란, 디메틸아미노디에틸실란, 에틸메틸아미노디에틸실란, t-부틸아미노디에틸실란, 이소-프로필아미노디에틸실란, 디-이소프로필아미노디에틸실란, 비스(디에틸아미노)디메틸실란, 비스(디메틸아미노)디메틸실란, 비스(에틸메틸아미노)디메틸실란, 비스(디-이소프로필아미노)디메틸실란, 비스(이소-프로필아미노)디메틸실란, 비스(3차-부틸아미노)디메틸실란, 비스(디에틸아미노)디에틸실란, 비스(디메틸아미노)디에틸실란, 비스(에틸메틸아미노)디에틸실란, 비스(디-이소프로필아미노)디에틸실란, 비스(이소-프로필아미노)디에틸실란, 비스(3차-부틸아미노)디에틸실란, 비스(디에틸아미노)메틸비닐실란, 비스(디메틸아미노)메틸비닐실란, 비스(에틸메틸아미노)메틸비닐실란, 비스(디-이소프로필아미노) 메틸비닐실란, 비스(이소-프로필아미노)메틸비닐실란, 비스(3차-부틸아미노)메틸비닐실란, 트리스(디메틸아미노)페닐실란, 트리스(디메틸아미노)메틸실란, 트리스(디메틸아미노)에틸실란, 메톡시트리메틸실란, 에톡시트리메틸실란, 이소-프로폭시트리메틸실란, t-부톡시트리메틸실란, t-펜톡시트리메틸실란, 페녹시트리메틸실란, 아세톡시트리메틸실란, 메톡시트리에틸실란, 에톡시트리에틸실란, 이소-프로폭시트리에틸실란, t-부톡시트리에틸실란, t-펜톡시트리에틸실란, 페녹시트리에틸실란, 아세톡시트리에틸실란, 메톡시디메틸실란, 에톡시디메틸실란, 이소-프로폭시디메틸실란, t-부톡시디메틸실란, t-펜톡시디메틸실란, 페녹시디메틸실란, 아세톡시디메틸실란, 메톡시디메틸페닐실란, 에톡시디메틸페닐실란, 이소-프로폭시디메틸페닐실란, t-부톡시디메틸페닐실란, t-펜톡시디메틸페닐실란, 페녹시디메틸페닐실란, 아세톡시디메틸페닐실란, 디메톡시디메틸실란, 디에톡시디메틸실란, 디-이소프로폭시디메틸실란, 디-t-부톡시디메틸실란, 디아세톡시디메틸실란, 디메톡시디에틸실란, 디에톡시디에틸실란, 디-이소프로폭시디에틸실란, 디-t-부톡시디에틸실란, 디아세톡시디에틸실란, 디메톡시디-이소프로필실란, 디에톡시디-이소프로필실란, 디-이소프로폭시디-이소프로필실란, 디-t-부톡시디-이소프로필실란, 디아세톡시디-이소프로필실란, 디메톡시메틸비닐실란, 디에톡시메틸비닐실란, 디-이소프로폭시메틸비닐실란, 디-t-부톡시메틸비닐실란, 디아세톡시메틸비닐실란, 테트라에틸 오쏘실리케이트(Si(OCH2CH3)4, TEOS), 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 디실란계 화합물은 R5R6R7Si-SiR8R9R10의 구조를 가질 수 있다. 여기서 R5, R6, R7, R8, R9, 및 R10은 각각 독립적으로 수소, 히드록시기, C1 내지 C10의 알킬기, C1 내지 C10의 알콕시기, C2 내지 C10의 알케닐기, C2 내지 C10의 알키닐기, C6 내지 C10의 아릴기, C1 내지 C10의 모노알킬아미노기, C1 내지 C10의 디알킬아미노기, 및 C1 내지 C10의 트리알킬아미노기 중에서 선택될 수 있다. 다만, R5, R6, R7, R8, R9, 및 R10이 동시에 수소인 것은 아니다.
상기 디실란계 화합물은 모노메틸디실란, 디메틸디실란, 1,1,2,2-테트라메틸디실란, 펜타메틸디실란, 헥사메틸디실란, 헥사메틸디실록산, 헥사에틸디실란, 헥사프로필디실란, 헥사페틸디실란, 1,2-디페닐테트라메틸디실란, 1,1,2,2-테트라페닐디실란, 1,2-디에틸-테트라키스(디에틸아미노)디실란 ((CH2CH3((CH3CH2)2N)2Si)2), 헥사키스(N-피롤리디노) 디실란 (((C4H9N)3)Si)2), 1,2-디메틸테트라키스(디에틸아미노)디실란 ((CH3(CH3CH2N)2Si)2), 헥사키스(에틸아미노)디실란 (((EtHN)3Si)2), 1,2-디메톡시-1,1,2,2-테트라메틸디실란, 1,2-디에톡시-1,1,2,2-테트라메틸디실란, 1,2-디메틸-1,1,2,2-테트라페닐디실란, 트리스(트리메틸실릴)실란, 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
탄소 소스
상기 탄소 소스는 탄소수 1 내지 10의 알칸(alkane), 탄소수 2 내지 10의 알켄(alkene), 탄소수 1 내지 15의 알킬아민, 탄소수 4 내지 15의 함질소(nitrogen-containing) 헤테로고리 화합물, 탄소수 1 내지 20의 알킬실란, 탄소수 1 내지 20의 알콕시실란, 및 탄소수 1 내지 20의 알킬실록산으로 구성되는 군으로부터 선택되는 1종 이상일 수 있다.
탄소수 1 내지 10의 알칸은 메탄, 에탄, 프로판, 부탄(모든 이성질체), 펜탄(모든 이성질체), 헥산(모든 이성질체), 헵탄(모든 이성질체), 옥탄(모든 이성질체), 노난(모든 이성질체), 데칸(모든 이성질체), 또는 이들의 혼합물일 수 있다.
탄소수 2 내지 10의 알켄은 에틸렌, 프로필렌, 부텐(모든 이성질체), 펜텐(모든 이성질체), 헥센(모든 이성질체), 헵텐(모든 이성질체), 옥텐(모든 이성질체), 노넨(모든 이성질체), 데켄(모든 이성질체), 또는 이들의 혼합물일 수 있다.
탄소수 1 내지 15의 알킬아민은, 예를 들면, NR1R2R3의 화학식을 가질 수 있다. 여기서, R1, R2, 및 R3는 각각 독립적으로 수소, 할로겐 원소, 탄소수 1 내지 10의 알킬, 탄소수 1 내지 10의 알케닐, 탄소수 1 내지 10의 알킬아미노, 탄소수 6 내지 12의 아릴, 탄소수 7 내지 12의 아릴알킬, 탄소수 7 내지 12의 알킬아릴, 및 탄소수 5 내지 12의 시클로알킬로 구성되는 군으로부터 선택될 수 있다. 이 때, R1, R2, 및 R3 중의 적어도 하나는 탄소수 1 내지 10의 알킬이다. 일부 실시예들에 있어서, R1, R2, 및 R3 중의 어느 둘은 서로 연결되어 고리 모양을 형성할 수도 있다. 일부 실시예들에 있어서, 둘 이상의 알킬아민이 서로 연결되어 알킬디아민, 알킬트리아민 등을 형성할 수 있으며 이들도 여기에 포함될 수 있다.
탄소수 4 내지 15의 함질소(nitrogen-containing) 헤테로고리 화합물은 하기 화학식 1 내지 화학식 8의 화합물들 중 어느 하나 이상일 수 있다.
여기서, n은 1 내지 4의 정수이고, R은 수소, 탄소수 1 내지 10의 알킬, 탄소수 2 내지 10의 알케닐, 탄소수 6 내지 12의 아릴, 탄소수 7 내지 12의 아릴알킬, 탄소수 7 내지 12의 알킬아릴, 탄소수 5 내지 12의 시클로알킬로 구성되는 군으로부터 선택될 수 있다.
탄소수 1 내지 20의 알킬실란은, 예를 들면, R1-(SiR2R3)n-R4의 화학식을 가질 수 있다. 여기서, n은 1 내지 12의 정수이고, R1, R2, R3 및 R4는 각각 독립적으로 수소, 할로겐 원소, 탄소수 1 내지 10의 알킬, 탄소수 1 내지 10의 알케닐, 탄소수 1 내지 10의 알킬아미노, 탄소수 6 내지 12의 아릴, 탄소수 7 내지 12의 아릴알킬, 탄소수 7 내지 12의 알킬아릴, 및 탄소수 5 내지 12의 시클로알킬로 구성되는 군으로부터 선택될 수 있다. 이 때, R1, R2, R3 및 R4 중의 적어도 하나는 Si와 직접 결합하는 탄소 원자를 포함한다. 일부 실시예들에 있어서, R1과 R4는 서로 연결되어 고리 모양을 형성할 수도 있다.
탄소수 1 내지 20의 알콕시실란은 중심의 실리콘 원자에 치환되거나 치환되지 않은 알콕시기들이 결합된 화합물로서, 예를 들면, R1-[SiR2R3]n-R4의 화학식을 가질 수 있다. 여기서, n은 1 내지 12의 정수이고, R1, R2, R3 및 R4는 각각 독립적으로 수소, 할로겐 원소, 탄소수 1 내지 10의 알킬, 탄소수 1 내지 10의 알콕시, 탄소수 1 내지 10의 알케닐, 탄소수 1 내지 10의 알킬아미노, 탄소수 6 내지 12의 아릴, 탄소수 7 내지 12의 아릴알킬, 탄소수 7 내지 12의 알킬아릴, 및 탄소수 5 내지 12의 시클로알킬로 구성되는 군으로부터 선택될 수 있다. 이 때, R1, R2, R3 및 R4 중의 적어도 하나는 탄소수 1 내지 10의 알콕시이고, R1, R2, R3 및 R4 중의 적어도 하나는 Si와 직접 결합하는 탄소 원자를 포함한다. 일부 실시예들에 있어서, R1과 R4는 서로 연결되어 고리 모양을 형성할 수도 있다.
탄소수 1 내지 20의 알킬실록산은 산소 원자를 개재하여 서로 연결된 둘 이상의 실리콘 원자들을 포함할 수 있으며, 예를 들면, R1-([SiR2R3]-O)n-R4의 화학식을 가질 수 있다. 여기서, n은 2 내지 12의 정수이고, R1, R2, R3, 및 R4는 각각 독립적으로 수소, 할로겐 원소, 탄소수 1 내지 10의 알킬, 탄소수 1 내지 10의 알콕시, 탄소수 1 내지 10의 알케닐, 탄소수 1 내지 10의 알킬아미노, 탄소수 6 내지 12의 아릴, 탄소수 7 내지 12의 아릴알킬, 탄소수 7 내지 12의 알킬아릴, 및 탄소수 5 내지 12의 시클로알킬로 구성되는 군으로부터 선택될 수 있다. 이 때, R1, R2, R3, 및 R4 중의 적어도 하나는 Si와 직접 결합하는 탄소 원자를 포함한다. 일부 실시예들에 있어서, R1과 R4는 서로 연결되어 고리 모양을 형성할 수도 있다.
이상에서 설명한 탄소수 1 내지 20의 알킬실란, 탄소수 1 내지 20의 알콕시실란, 및 탄소수 1 내지 20의 알킬실록산으로 구성되는 군으로부터 선택되는 1종 이상은 약 50 내지 약 1000의 분자량을 가질 수 있다. 일부 실시예들에 있어서, 탄소수 1 내지 20의 알킬실란, 탄소수 1 내지 20의 알콕시실란, 및 탄소수 1 내지 20의 알킬실록산으로 구성되는 군으로부터 선택되는 1종 이상은 약 100 내지 약 400의 분자량을 가질 수 있다.
산소 소스
상기 산소 소스는, 예를 들면, O3, H2O(예를 들면, 탈이온수, 정제수, 및/또는 증류수), O2, NO2, NO, N2O, H2O, 일산화탄소(CO), 이산화탄소(CO2), 알콜(alcohol), 금속 알콕사이드(alkoxide), 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O, 플라즈마 H2O, 또는 이들의 조합일 수 있다. 상기 산소 소스는 약 1 sccm 내지 약 2000 sccm, 또는 약 5 sccm 내지 약 1000 sccm의 유량으로 상기 반응 공간(950) 내로 도입될 수 있다. 상기 산소 소스가 도입되는 펄스의 지속 시간은 약 0.01초 내지 약 100초 범위일 수 있다. 상기 산소 소스는 상기 산소 소스 물질의 형태로 상기 반응 공간(950) 내부로 도입될 수도 있고, 또는 퇴적 공정에 사용된 다른 물질 중에 부수적으로 존재할 수도 있다.
질소 소스
상기 질소 소스는, 예를 들면, N2, NH3, 히드라진(N2H4), 모노알킬히드라진, 디알킬히드라진, 플라스마 N2, 리모트 플라즈마 N2, 또는 이들의 조합일 수 있다. 상기 질소 소스는 약 1 sccm 내지 약 2000 sccm, 또는 약 5 sccm 내지 약 1000 sccm의 유량으로 상기 반응 공간(950) 내로 도입될 수 있다. 상기 질소 소스가 도입되는 펄스의 지속 시간은 약 0.01초 내지 약 100초 범위일 수 있다. 상기 질소 소스는 상기 질소 소스 물질의 형태로 상기 반응 공간(950) 내부로 도입될 수도 있고, 또는 퇴적 공정에 사용된 다른 물질 중에 부수적으로 존재할 수도 있다.
이하에서는 위에서 설명한 상기 프로세스 가스들을 상기 반응 공간(950) 내에 공급하는 시퀀스에 대하여 설명하고자 한다.
도 4a는 본 발명의 일 실시예에 따른 프로세스 가스들의 공급 사이클을 나타낸 타이밍 다이어그램이다. 도 4b는 본 발명의 일 실시예에 따른 프로세스 가스들의 공급 시퀀스를 나타낸 블록도이다.
도 4a 및 도 4b를 참조하면, 먼저 반응 공간(950)에 실리콘 소스를 공급할 수 있다(S210). 상기 실리콘 소스는 할로겐 원소를 함유하지 않는 실리콘 소스 물질일 수 있으며, 위에서 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
이어서, 탄소 소스, 산소 소스, 질소 소스를 순차 공급할 수 있다(S220, S230, S240). 도 4a 및 도 4b에서는 각 소스 물질의 공급 사이에 퍼지(purge) 과정이 명시되어 있지 않지만, 통상의 기술자는 각 소스 물질의 공급 사이에 퍼지 가스가 공급될 수 있음을 이해할 것이다. 상기 퍼지 가스는, 예를 들면, 헬륨(He), 네온(Ne), 아르곤(Ar)과 같은 불활성 기체, 질소(N2) 또는 이산화탄소(CO2)와 같이 활성이 극히 낮은 기체일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다. 일부 실시예들에 있어서, 상기 퍼지 가스는 약 0.1초 내지 약 1000초 동안 약 10 sccm 내지 약 2000 sccm 범위의 유량으로 상기 반응 공간(950)으로 공급될 수 있다. 상기 퍼지 가스의 공급에 의하여 상기 반응 공간(950) 내에 잔존할 수도 있는 미반응 물질 및 임의의 부산물들이 제거될 수 있다.
상기 실리콘 소스, 탄소 소스, 산소 소스, 질소 소스를 공급하는 단계는 하나의 사이클을 형성할 수 있다. 상기 사이클은 원하는 두께의 SiOCN 물질막이 형성될 때까지 N회 반복될 수 있다.
상기 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하는 단계는 각각 독립적으로 플라스마에 의하여 활성화되는 단계를 포함할 수 있다. 즉, 챔버 온도가 비교적 낮은 경우에는 플라스마 형성을 위한 RF 파워를 공급함으로써 물질막 형성에 필요한 에너지를 공급할 수 있다. 일부 실시예들에 있어서, 상기 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하는 단계 중 어느 하나의 단계 또는 어느 두 단계에만 플라스마 형성을 위한 RF 파워가 공급될 수 있다. 일부 실시예들에 있어서, 상기 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하는 단계의 전체에 걸쳐 각각 플라스마 형성을 위한 RF 파워가 공급될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 프로세스 가스들의 공급 시퀀스를 나타낸 블록도이다.
도 5를 참조하면, 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스의 공급 사이클은 소정 횟수 M회 반복될 수 있다. 상기 M은 1일 수도 있고, 2 이상의 임의의 정수일 수 있다. 상기 M이 1인 경우는 상기 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스의 공급 사이클이 수행될 때마다 수소 가스를 공급하는 단계가 수행됨을 의미할 수 있다. M이 2 이상의 정수인 경우는 상기 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스의 공급 사이클이 2회 이상 수행될 때마다 수소 가스를 공급하는 단계가 수행됨을 의미할 수 있다. 도 5에 도시된 공급 시퀀스는 원하는 두께의 SiOCN 물질막이 형성될 때까지 반복될 수 있다.
상기 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 순차 공급하여 기판 위에 SiOCN 물질막을 형성하는 반응은 원자층 증착(atomic layer deposition, ALD) 방법에 의하여 수행될 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막은 플라스마 강화 ALD(plasma enhanced ALD, PEALD) 방법에 의하여 형성될 수 있다.
앞서 도 3을 참조하여 설명한 바와 같이, 상기 SiOCN 물질막은 약 400℃ 내지 약 700℃, 나아가 사용하는 탄소 소스의 종류에 따라 500℃ 이하의 온도에서 증착될 수 있다. 한편, 도 5의 수소 처리를 하는 공정은 이보다 상승된 온도에서 수행될 수 있으며, 예를 들면, 약 400℃ 내지 약 700℃에서 수행될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 프로세스 가스들의 공급 사이클을 나타낸 타이밍 다이어그램이다.
실리콘 소스가 실릴 아민류인 경우, 실리콘 소스 내에 실리콘 원자와 질소 원자가 모두 존재하기 때문에 상기 실리콘 소스는 실리콘 소스인 동시에 질소 소스로서 작용할 수 있다. 다시 말해, 이 경우 실리콘 소스와 질소 소스는 동일할 수 있다.
도 6을 참조하면, 반응 공간(950)에 실리콘 소스를 공급하는 단계와 질소 소스를 공급하는 단계가 동시에 수행되며(S310), 실리콘 소스와 질소 소스도 동일하다.
이어서 탄소 소스를 공급하는 단계(S320) 및 산소 소스를 공급하는 단계(S330)가 순차적으로 수행될 수 있다.
도 4a 및 도 4b를 참조하여 설명한 실시예에서와 마찬가지로, 도 6에서 각 소스 물질의 공급 사이에 퍼지(purge) 과정이 명시되어 있지 않지만, 통상의 기술자는 각 소스 물질의 공급 사이에 퍼지 가스가 공급될 수 있음을 이해할 것이다.
도 7은 본 발명의 또 다른 실시예에 따른 프로세스 가스들의 공급 사이클을 나타낸 타이밍 다이어그램이다.
실리콘 소스가 SiR1R2R3R4의 구조를 갖는 실란계 화합물 또는 R5R6R7Si-SiR8R9R10의 구조를 갖는 디실란계 화합물인 경우, 실리콘 소스 내에 실리콘 원자와 탄소 원자가 모두 존재하기 때문에 상기 실리콘 소스는 실리콘 소스인 동시에 탄소 소스로서 작용할 수 있다. 다시 말해, 이 경우 실리콘 소스와 탄소 소스는 동일할 수 있다.
도 7을 참조하면, 반응 공간(950)에 실리콘 소스를 공급하는 단계와 탄소 소스를 공급하는 단계가 동시에 수행되며(S410), 실리콘 소스와 탄소 소스도 동일하다.
이어서 산소 소스를 공급하는 단계(S420) 및 질소 소스를 공급하는 단계(S430)가 순차적으로 수행될 수 있다.
도 4a 및 도 4b를 참조하여 설명한 실시예에서와 마찬가지로, 도 7에서 각 소스 물질의 공급 사이에 퍼지(purge) 과정이 명시되어 있지 않지만, 통상의 기술자는 각 소스 물질의 공급 사이에 퍼지 가스가 공급될 수 있음을 이해할 것이다.
이와 같이 실리콘 소스가 질소 소스 또는 탄소 소스로서의 역할을 수행함으로써 프로세스 가스들의 공급 사이클이 보다 단순화되어 신속하게 SiOCN 물질막을 형성하는 것이 가능하다.
이하에서는 상기 SiOCN 물질막을 포함하는 반도체 소자에 관하여 설명한다.
도 8a 내지 도 8c는 반도체 기판 상에 SiOCN 물질막을 갖는 반도체 소자(100)를 나타내며, 도 8a는 상기 반도체 소자(100)의 평면도, 도 8b는 상기 반도체 소자(100)의 사시도, 도 8c는 상기 반도체 소자(100)의 측단면도를 각각 나타낸다.
도 8a 내지 도 8c를 참조하면, 반도체 소자(100)는 기판(102)으로부터 돌출된 핀형 (fin-type) 활성 영역(FA)을 포함한다.
상기 기판(102)은 도 1을 참조하여 기판(11)을 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 핀형 활성 영역(FA)은 일 방향 (도 8a 및 도 8b에서 Y 방향)을 따라 연장될 수 있다. 상기 기판(102)상에는 상기 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(110)이 형성되어 있다. 상기 핀형 활성 영역(FA)은 상기 소자분리막(110) 위로 핀 형상으로 돌출되어 있다. 일부 실시예들에서, 상기 소자분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(102)상에서 상기 핀형 활성 영역(FA) 위에는 게이트 구조체(120)가 상기 핀형 활성 영역(FA)의 연장 방향에 교차하는 방향 (X 방향)으로 연장될 수 있다. 상기 핀형 활성 영역(FA) 중 게이트 구조체(120)의 양 측에는 한 쌍의 소스/드레인 영역(130)이 형성될 수 있다.
상기 한 쌍의 소스/드레인 영역(130)은 상기 핀형 활성 영역(FA)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 한 쌍의 소스/드레인 영역(130)은 각각 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다. 도 8b에서, 상기 한 쌍의 소스/드레인 영역(130)이 특정한 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상에 따르면 상기 한 쌍의 소스/드레인 영역(130)의 단면 형상이 도 8b에 예시된 바에 한정되지 않으며, 다양한 형상을 가질 수 있다. 예를 들면, 상기 한 쌍의 소스/드레인 영역(130)은 원, 타원, 다각형 등 다양한 단면 형상을 가질 수 있다.
상기 핀형 활성 영역(FA)과 상기 게이트 구조체(120)가 교차하는 부분에서 MOS 트랜지스터(TR)가 형성될 수 있다. 상기 MOS 트랜지스터(TR)는 핀형 활성 영역(FA)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다. 상기 MOS 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다.
도 8c에 도시한 바와 같이, 게이트 구조체(120)는 핀형 활성 영역(FA)의 표면으로부터 차례로 형성된 인터페이스층(112), 고유전막(114), 제1 금속함유층(126A), 제2 금속함유층(126B), 및 갭필 금속층(128)을 포함할 수 있다. 상기 게이트 구조체(120) 중 제1 금속함유층(126A), 제2 금속함유층(126B), 및 갭필 금속층(128)은 게이트 전극(120G)을 구성할 수 있다.
상기 게이트 구조체(120)의 양 측면에는 절연 스페이서(142)가 제공될 수 있다. 또한, 게이트 구조체(120)의 양 쪽의 활성 영역의 측벽에도 소스/드레인 스페이서로서 절연 스페이서(142)가 제공될 수 있다.
상기 절연 스페이서(142)는 위에서 설명한 바와 같은 SiOCN 물질막을 포함할 수 있다. 일부 실시예들에 있어서, 상기 절연 스페이서(142)는 그 전체가 SiOCN 물질막일 수 있다. 일부 실시예들에 있어서, 상기 절연 스페이서(142)는 단일층으로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 절연 스페이서(142)는 둘 이상의 물질막이 적층된 다중층으로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 절연 스페이서(142)는 SiOCN 물질막(142a) 및 SiN 물질막(142b)의 이중층 구조를 가질 수 있다. 특히 상기 SiN 물질막(142b)은 열적으로 증착된 SiN 물질막일 수 있다. 일부 실시예들에 있어서, 상기 SiN 물질막(142b)은 플라스마 공정이 아닌 열적 공정에 의하여 증착된 SiN 물질막일 수 있다.
상기 절연 스페이서(142)를 SiOCN 물질막(142a)과 열적으로 증착된 SiN 물질막(142b)의 이중층으로 구성하면 그에 인접하여 형성되는 소스/드레인 영역(130)의 결함이 감소할 수 있다. 특히, 상기 소스/드레인 영역(130)에 소스/드레인 영역(130)을 이루는 SiGe 층을 에피택셜 성장시킬 수 있는데, 상기 절연 스페이서(142)를 이중층으로 구성하면 여기에 발생하는 결함이 크게 개선될 수 있다. 이에 대해서는 뒤에서 제조 방법을 설명할 때 더욱 상세하게 설명한다.
또한, 상기 SiOCN 물질막(142a) 내의 할로겐 원소의 함량이 크게 감소함에 따라 식각제에 대한 내식각성이 크게 개선될 수 있다. 게이트 스페이서 또는 그의 일부를 이루는 SiOCN 물질막의 식각제에 대한 내식각성이 미흡하면 게이트 전극(120G)의 어깨 부분이 과도하게 노출될 수 있고, 그에 따라 노듈(nodule)과 같은 결함이 발생할 여지가 있다. 하지만, 위에서 살펴본 바와 같이 상기 SiOCN 물질막(142a)의 내식각성이 개선됨에 따라 게이트 전극(120G)의 어깨 부분이 과도하게 노출되는 것이 방지될 수 있고, 그에 따라 노듈(nodule)과 같은 결함이 발생할 여지를 줄일 수 있다.
상기 절연 스페이서(142)의 SiOCN 물질막(142a)은 유전율이 약 1 내지 약 8의 유전율을 가질 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(142a)은 약 3.5 내지 약 5.5의 유전율을 가질 수 있다. 일부 실시예들에 있어서, 상기 SiOCN 물질막(142a)은 약 3.5 내지 약 4.8의 유전율을 가질 수 있다. 만일 상기 SiOCN 물질막(142a)의 유전율이 8보다 크면 원하는 전기적 특성을 제공하지 못할 수 있다. 상기 SiOCN 물질막(142a)은 3.5보다 작은 유전율을 가져도 무방하지만 제조하기가 용이하지 않을 수 있다.
이와 같이 낮은 유전율을 갖기 위하여 상기 SiOCN 물질막(142a)은 탄소 약 8 원자% 내지 약 30 원자% 및 산소 약 32 원자% 내지 약 50 원자% 포함할 수 있다. 일부 실시예들에 있어서, 상기 탄소의 함량은 약 11 원자% 내지 약 20 원자%일 수 있다. 일부 실시예들에 있어서, 상기 산소의 함량이 약 30 원자% 내지 약 48 원자%일 수 있다. 일부 실시예들에 있어서, 상기 탄소의 함량은 약 15 원자% 내지 약 20 원자%일 수 있다. 일부 실시예들에 있어서, 상기 산소의 함량이 약 38 원자% 내지 약 48 원자%일 수 있다.
상기 절연 스페이서(142)를 중심으로 게이트 구조체(120)의 반대측에서 상기 절연 스페이서(142)를 덮는 층간 절연막(144)이 형성될 수 있다.
상기 인터페이스층(112)은 핀형 활성 영역(FA)의 표면 위에 형성될 수 있다. 상기 인터페이스층(112)은 산화막, 질화막, 또는 산화질화막과 같은 절연 물질로 형성될 수 있다. 상기 인터페이스층(112)은 고유전막(114)과 함께 게이트 절연막을 구성할 수 있다.
상기 고유전막(114)은 실리콘 산화막보다 유전율이 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막(114)은 약 10 내지 25의 유전율을 가질 수 있다. 상기 고유전막(114)은 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막(114)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 금속함유층(126A)은 Ti의 질화물, Ta의 질화물, Ti의 산화질화물, 또는 Ta의 산화질화물을 포함할 수 있다. 예를 들면, 상기 제1 금속함유층(126A)은 TiN, TaN, TiAlN, TaAlN, TiSiN, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 금속함유층(126A)은 ALD, CVD, PVD 등 다양한 증착 방법을 통해 형성될 수 있다.
일부 실시예들에서, 상기 제2 금속함유층(126B)은 Ti 또는 Ta을 함유한 Al 화합물을 포함하는 NMOS 트랜지스터에 필요한 N 형 금속 함유층으로 이루어질 수 있다. 예를 들면, 상기 제2 금속함유층(126B)은 TiAlC, TiAlN, TiAlCN, TiAl, TaAlC, TaAlN, TaAlCN, TaAl, 또는 이들의 조합으로 이루어질 수 있다.
다른 일부 실시예들에서, 상기 제2 금속함유층(126B)은 PMOS 트랜지스터에 필요한 P 형 금속 함유층으로 이루어질 수 있다. 예를 들면, 상기 제2 금속함유층(126B)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN 및 MoN 중 적어도 하나를 포함할 수 있다.
상기 제2 금속함유층(126B)은 단일층 또는 다중층으로 이루어질 수 있다.
상기 제2 금속함유층(126B)은 상기 제1 금속함유층(126A)과 함께 게이트 구조체(120)의 일함수를 조절하는 역할을 할 수 있다. 상기 제1 금속함유층(126A) 및 제2 금속함유층(126B)의 일함수 조절에 의해 게이트 구조체(120)의 문턱 전압이 조절될 수 있다. 일부 실시예들에서, 상기 제1 금속함유층(126A) 및 제2 금속함유층(126B) 중 어느 하나는 생략 가능하다.
상기 갭필 금속층(128)은 RMG (Replacement Metal Gate) 공정에 의해 게이트 구조체(120)를 형성할 때 상기 제2 금속함유층(126B) 상의 남는 게이트 공간을 채우도록 형성될 수 있다. 상기 제2 금속함유층(126B)을 형성한 후 상기 제2 금속함유층(126B) 상부에 남아 있는 게이트 공간이 없는 경우, 상기 제2 금속함유층(126B) 위에 상기 갭필 금속층(128)이 형성되지 않고 생략될 수도 있다.
상기 갭필 금속층(128)은 W, TiN, TaN 등의 금속 질화물, Al, 금속 탄화물, 금속 실리사이드, 금속 알루미늄 탄화물, 금속 알루미늄 질화물, 금속 실리콘 질화물 등을 포함하는 그룹 중에서 선택된 물질을 포함할 수 있다.
도 8a 내지 도 8c를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들의 제조 방법들을 제공할 수 있음은 당업자들이면 잘 알 수 있을 것이다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 단면도들이다. 도 9a 내지 도 9f에서 YY' 단면과 WW' 단면은 각각 도 8a의 YY' 단면과 WW' 단면을 나타낸다.
도 9a를 참조하면, 소자 분리막(110)에 의하여 핀형 활성 영역(FA)이 정의된 기판(102) 위에 더미 게이트 전극(120d)을 형성한 후, 기판(102)과 더미 게이트 전극(120d)의 전면에 콘포말하게 게이트 스페이서 물질막(142m)을 퇴적시킬 수 있다.
기판(102)은 도 1을 참조하여 기판(11)을 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 더미 게이트 전극(120d)은 예를 들면, 폴리실리콘으로 이루어질 수 있지만 여기에 한정되는 것은 아니다. 상기 더미 게이트 전극(120d)은 추후 게이트 전극을 형성하고자 하는 위치와 공간을 확보하기 위하여 제공될 수 있다.
상기 게이트 스페이서 물질막(142m)은 위에서 설명한 저유전율 물질막을 포함할 수 있다. 일부 실시예들에 있어서, 상기 게이트 스페이서 물질막(142m)은 SiOCN 물질막(142am)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 게이트 스페이서 물질막(142m)은 SiOCN의 단일 물질막으로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 게이트 스페이서 물질막(142m)은 SiOCN 물질막(142am)을 포함하는 둘 이상의 물질막이 적층된 다중 물질막으로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 게이트 스페이서 물질막(142m)은 SiOCN 물질막(142am)과 SiN 물질막(142bm)이 순차 적층된 물질막을 포함할 수 있다.
상기 SiOCN 물질막(142am)의 형성 방법은 도 2 내지 도 5를 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 SiN 물질막(142bm)은 플라스마를 이용하지 않으면서 전구체들을 열적으로 분해 또는 여기시켜 반응시킴으로써 물질막을 형성할 수 있다. 상기 SiN 물질막(142bm)은, 예를 들면, 화학 기상 증착, 원자층 증착 등의 방법에 의하여 형성될 수 있으며 특별히 한정되지 않는다.
도 9b를 참조하면, 상기 게이트 스페이서 물질막(142m)을 이방성 식각하여 게이트 스페이서(142)를 형성한다. 상기 게이트 스페이서(142)는 상기 더미 게이트 전극(120d)의 측벽 위에 형성될 수 있다. 또한 상기 게이트 스페이서(142)는 더미 게이트 전극(120d)의 양쪽의 핀형 활성 영역(FA)의 측벽 위에 형성될 수 있다.
상기 이방성 식각에 의하여 상기 게이트 스페이서(142)의 하단에서는 부분적으로 상기 SiOCN 물질막(142a)이 노출될 수 있다. 또한 상기 게이트 스페이서(142)의 상단에서도 상기 SiOCN 물질막(142a)이 부분적으로 노출될 수 있다.
다른 실시예들에 있어서, 상기 SiOCN 물질막(142am)만을 콘포말하게 형성한 후 이를 이방성 식각하여 SiOCN 물질막(142a)을 형성할 수 있다. 이후 그 위에 SiN 물질막(142bm)을 콘포할하게 형성한 후 이를 이방성 식각하여 게이트 스페이서(142)를 형성할 수 있다. 이와 같이 형성하는 경우에는 상기 게이트 스페이서(142)의 하단에서 상기 SiOCN 물질막(142a)이 노출되지 않을 수 있다. 또한, 상기 게이트 스페이서(142)의 상단에서도 상기 SiOCN 물질막(142a)이 노출되지 않을 수 있다.
도 9c를 참조하면, 상기 더미 게이트 전극(120d)과 상기 게이트 스페이서(142)를 식각 마스크로 하여 핀형 활성 영역(FA)을 부분적으로 제거할 수 있다.
상기 핀형 활성 영역(FA)을 부분적으로 제거하기 위하여 이방성 식각 및/또는 등방성 식각을 수행할 수 있다. 특히, 상기 더미 게이트 전극(120d)의 측벽에 형성된 게이트 스페이서(142)의 하부면의 적어도 일부분을 노출시키기 위하여 이방성 식각과 등방성 식각을 조합하여 부분적 식각을 수행할 수 있다.
보다 구체적으로, 노출된 상기 핀형 활성 영역(FA)을 소정 깊이로 이방성 식각을 수행한 후, 습식 식각에 의하여 등방성 식각을 수행할 수 있다. 상기 습식 식각을 위한 식각제로는, 예를 들면, NH4OH 용액, 트리메틸암모늄 하이드록사이드(trimethyl ammonium hydroxide, TMAH), HF 용액, NH4F 용액 또는 이들의 혼합물이 이용될 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 게이트 스페이서(142)를 식각 마스크로 이용한 이방성 식각에 의하여 리세스가 형성되고, 상기 리세스에 대하여 상기 습식 식각을 수행함으로써 도 9c에 도시된 바와 같이 상기 게이트 스페이서(142)의 하부면의 일부를 노출시키는 리세스(R)가 얻어질 수 있다. 특히 상기 리세스(R)는 상기 게이트 스페이서(142)의 불순물 영역 쪽의 하부 표면의 적어도 일부를 노출시킬 수 있다.
일부 실시예들에 있어서, 상기 게이트 스페이서(142)의 하부면의 일부를 노출시키기 위하여 수행되는 습식 식각은 생략될 수 있다.
이어서, 불순물 영역(130)을 형성하기 위하여 상기 리세스(R) 내에 소스/드레인 물질막을 형성할 수 있다. 상기 소스/드레인 물질막은 Si, SiC, 또는 SiGe로 이루어질 수 있으나, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다. 상기 소스/드레인 물질막은, 예를 들면, 에피택셜 성장에 의하여 형성될 수 있다. 불순물은 소스/드레인 물질막의 에피택셜 성장 시에 인 시투(in situ)로 주입될 수도 있고, 소스/드레인 물질막이 형성된 후에 이온 주입(ion implantation)을 통하여 주입될 수도 있다. 또한 상기 불순물 영역(130)은 상기 핀형 활성 영역(FA)의 상부면보다 더 높은 레벨의 상면을 가질 수 있다.
상기 SiOCN 물질막(142a) 내에 할로겐 원소의 함량이 높은 경우, 이러한 할로겐 원소가 표면으로 이동한 후 리세스(R)의 표면까지 이동할 수 있다. 리세스(R)의 표면에 위치하는 할로겐 원소들, 특히 염소는 SiGe 물질막의 에피택셜 성장을 방해하여 결함을 유발할 수 있다.
도 10은 SiN 물질막이 결여된 반도체 소자에서 할로겐 원소에 의하여 발생한 SiGe 물질막의 결함을 나타낸 이미지이다. 도 10을 참조하면, 원으로 표시한 부분에서 부분적으로 SiGe가 정상적으로 성장하지 못한 것이 관찰된다. 우측의 확대 이미지를 참조하면, 리세스(R) 내부의 좌측 상부에 SiGe가 성장되지 않은 것을 알 수 있다.
반면, 상기 SiOCN 물질막(142a) 위에 SiN 물질막(142b)을 더 형성하면 할로겐 원소가 리세스(R) 내부로 이동하는 것이 억제되므로 도 10에서와 같은 SiGe 물질막의 불량한 성장이 예방될 수 있다.
다시 도 9c를 참조하면, 상기 불순물 영역(130)의 상부에 층간 절연막(144)을 형성할 수 있다. 상기 층간 절연막(144)은 예를 들면 실리콘 산화물일 수 있으나 여기에 한정되는 것은 아니다.
도 9d를 참조하면, 더미 게이트 전극(120d)을 제거하여 게이트 트렌치(GT)를 형성할 수 있다. 상기 게이트 트렌치(GT)에 의하여 상기 기판(102)의 상부 표면의 일부가 노출될 수 있다. 상기 게이트 트렌치(GT)에 의하여 노출된 반도체 기판(102)의 부분이 추후 제조되는 반도체 소자의 채널 영역에 대응될 수 있다.
상기 더미 게이트 전극(120d)은, 예를 들면, 건식 식각 또는 습식 식각에 의하여 제거될 수 있다.
도 9e를 참조하면, 인터페이스층(112)을 형성할 수 있다. 이어서, 상기 인터페이스층(112) 위, 상기 게이트 트렌치(GT)의 측벽, 그리고 층간 절연막(144)의 상부 표면에 대하여 각각 고유전 물질막(114f), 제 1 금속함유 물질막(126Af), 제 2 금속함유 물질막(126Bf), 및 갭필 금속 물질막(128f)을 순차 형성한다. 특히, 상기 고유전 물질막(114f), 제 1 금속함유 물질막(126Af), 및 제 2 금속함유 물질막(126Bf)은 각 표면을 따라 콘포말하게 형성되도록 할 수 있다. 또한, 상기 갭필 금속 물질막(128f)은 상기 제 2 금속함유 물질막(126Bf)에 의하여 생성된 트렌치를 매립하도록 형성될 수 있다.
상기 고유전 물질막(114f), 제 1 금속함유 물질막(126Af), 제 2 금속함유 물질막(126Bf), 및 갭필 금속 물질막(128f)은 각각 독립적으로 ALD, CVD, 또는 PVD 공정에 의하여 형성될 수 있다. 그러나 여기에 한정되는 것은 아니다.
도 9f를 참조하면, 상기 층간 절연막(144)의 상부 표면이 노출될 때까지 평탄화함으로써 최종적인 반도체 소자(100)를 얻을 수 있다. 상기 평탄화는 예를 들면 화학적 기계적 연마(chemical mechanical polishing, CMP)에 의하여 수행될 수 있다. 그러나 여기에 한정되는 것은 아니다.
소스/드레인 영역을 이루는 상기 불순물 영역(130) 상에는 콘택(160)이 연결될 수 있다. 상기 콘택(160)은 도전성 배리어막(164) 및 배선층(162)을 포함할 수 있다. 일부 실시예들에서, 상기 도전성 배리어막(164)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 카본 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 배선층(162)은 도핑된 반도체, Cu, Ti, W, Al 등과 같은 금속, 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 상기 게이트 전극(120G)과 상기 콘택(160)은 상기 층간 절연막(144)에 의하여 서로 전기적으로 절연될 수 있다.
도 8a 내지 도 8c, 그리고 도 9a 내지 도 9f에서는 불순물 영역인 소스/드레인 영역이 상승된 소스/드레인(raised source/drain, RSD) 구조를 갖는 것으로 예시되었으나, 본 발명의 기술적 사상이 여기에 한정되는 것은 아니다. 예를 들면, 상기 불순물 영역(130)은 상기 핀형 활성 영역(FA)의 대응하는 영역에 형성된 불순물 도핑 영역으로 이루어질 수도 있다.
도 11a 내지 도 11d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(200A)의 요부 (essential parts) 구성을 도시한 도면들이다. 보다 구체적으로, 도 11a는 반도체 소자(200A)의 평면도이다. 도 11b는 도 11a의 XB - XB' 선 단면도이다. 도 11c는 도 11a의 YC - YC' 선 단면도이다. 그리고, 도 11d는 도 11a의 YD - YD' 선 단면도이다.
도 11a 내지 도 11d를 참조하면, 반도체 소자(200A)는 기판(210)과, 상기 기판(210)으로부터 이격된 위치에서 기판(210)의 주면 연장 방향과 평행한 방향 (X 방향)을 따라 연장되는 나노와이어(220)와, 상기 나노와이어(220)의 적어도 일부를 포위하는 게이트(230)를 포함한다.
일부 실시예들에서, 상기 기판(210)은 실리콘 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 기판(210)은 시스템 LSI (large scale integration), 로직 회로, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS (micro-electro-mechanical system) 중에서 선택되는 어느 하나의 소자를 구성할 수 있다.
상기 기판(210)에는 소자분리막(212)에 의해 활성 영역(214)이 정의되어 있다. 상기 기판(210)의 활성 영역(214)에는 복수의 웰이 형성되어 있을 수 있다.
상기 나노와이어(220)는 채널 영역(222)을 포함한다. 상기 게이트(230)는 상기 채널 영역(222)의 적어도 일부를 포위한다.
상기 나노와이어(220)는 Ⅳ 족 반도체, Ⅳ-Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있다. 일부 실시예들에서, 상기 나노와이어(220)는 Si, Ge, 또는 SiGe로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 나노와이어(220)는 InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
상기 채널 영역(222)과 상기 게이트(230)와의 사이에는 게이트 유전막(232)이 개재되어 있다.
일부 실시예들에서, 상기 게이트 유전막(232)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전율을 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(232)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 게이트(230)는 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 게이트(230)는 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(210) 상에는 기판(210)의 주면에 수직인 방향 (Z 방향)을 따라 상기 나노와이어(220)의 양 단부까지 연장되어 있는 한 쌍의 반도체층(240)이 형성되어 있다. 일부 실시예들에서, 상기 반도체층(240)은 SiGe 막, Ge 막, SiC 막, 또는 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 반도체층(240)은 기판(210) 및 나노와이어(220)로부터 에피택시 공정 (epitaxy process)에 의해 재성장한 반도체층으로 이루어진다. 일부 실시예들에서, 상기 반도체층(240)은 기판(210) 및 나노와이어(220)와는 다른 물질로 이루어질 수 있다.
상기 한 쌍의 반도체층(240)에는 각각 소스/드레인 영역(242)이 포함되어 있다. 상기 소스/드레인 영역(242)은 N 타입의 불순물 이온 또는 P 타입의 불순물 이온을 상기 반도체층(240) 내에 주입함으로써 형성될 수 있다. 상기 소스/드레인 영역(242)은 점선으로 표시한 깊이(D)까지 형성될 수 있다. 예를 들면, 상기 소스/드레인 영역(242)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 깊이(D)는 도 11b에서 볼 수 있는 바와 같이 상기 게이트(230) 중 기판(210)에 가장 인접한 저면(230B)보다 더 높은 레벨이 될 수 있다. 그러나, 본 발명의 기술적 사상은 예시된 바에 한정되는 것은 아니다.
상기 한 쌍의 반도체층(240) 내에 형성된 한 쌍의 소스/드레인 영역(242)은 나노와이어(220)의 양 단부에 접해 있으며, 기판(210)의 주면에 수직인 방향 (Z 방향)을 따라 상기 나노와이어(220)보다 높은 레벨까지 연장될 수 있다.
상기 나노와이어(220) 중 소스/드레인 영역(242)에 인접한 양 단부는 상기 게이트(230)의 측벽을 덮는 외측 절연 스페이서(250)로 덮여 있다.
상기 외측 절연 스페이서(250)는 위에서 설명한 저유전율 물질막을 포함할 수 있다. 일부 실시예들에 있어서, 상기 외측 절연 스페이서(250)는 SiOCN 물질막을 포함할 수 있다. 일부 실시예들에 있어서, 상기 외측 절연 스페이서(250)는 SiOCN의 단일 물질막으로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 외측 절연 스페이서(250)는 SiOCN을 포함하는 둘 이상의 물질막이 적층된 다중 물질막으로 이루어질 수 있다.
상기 외측 절연 스페이서(250)의 SiOCN 물질막은 유전율이 1보다 크거나 같고 5.5보다 작을 수 있다. 일부 실시예들에 있어서, 상기 외측 절연 스페이서(250)의 SiOCN 물질막은 약 3.5 내지 약 5.5의 유전율을 가질 수 있다. 일부 실시예들에 있어서, 상기 외측 절연 스페이서(250)의 SiOCN 물질막은 유전율이 1보다 크거나 같고 4.4보다 작을 수 있다.
이와 같이 낮은 유전율을 갖기 위하여 상기 SiOCN 물질막은 탄소 약 8 원자% 내지 약 30 원자% 및 산소 약 32 원자% 내지 약 50 원자% 포함할 수 있다. 일부 실시예들에 있어서, 상기 탄소의 함량은 약 11 원자% 내지 약 20 원자%일 수 있다. 일부 실시예들에 있어서, 상기 산소의 함량이 약 30 원자% 내지 약 48 원자%일 수 있다. 일부 실시예들에 있어서, 상기 탄소의 함량은 약 15 원자% 내지 약 20 원자%일 수 있다. 일부 실시예들에 있어서, 상기 산소의 함량이 약 38 원자% 내지 약 48 원자%일 수 있다.
상기 소스/드레인 영역(242) 및 상기 외측 절연 스페이서(250)의 일부가 절연막(260)에 의해 덮여 있다. 상기 소스/드레인 영역(242)은 절연막(260)을 관통하는 콘택(262)에 연결되어 있다. 상기 소스/드레인 영역(242)과 상기 콘택(262)과의 사이에는 금속 실리사이드막(264)이 형성될 수 있다. 상기 소스/드레인 영역(242)의 표면에 금속 실리사이드막(264)이 형성됨으로써 소스/드레인 영역(242)의 저항 및 콘택(262)의 저항을 감소시킬 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막(264)은 코발트 실리사이드막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 금속 실리사이드막(264)은 생략 가능하다.
상기 기판(210)과 나노와이어(220)와의 사이에는 한 쌍의 내측 절연 스페이서(270)가 형성되어 있다. 상기 한 쌍의 내측 절연 스페이서(270)는 상기 게이트(230)와 상기 소스/드레인 영역(242)과의 사이에 개재되어 있다. 상기 내측 절연 스페이서(270)는 상기 게이트 유전막(232)과는 다른 물질로 이루어질 수 있다.
상기 게이트 유전막(232)은 기판(210)과 나노와이어(220)와의 사이에서 상기 게이트(230)와 상기 내측 절연 스페이서(270)와의 사이에 개재되도록 상기 나노와이어(220)의 채널 영역(222) 표면으로부터 상기 내측 절연 스페이서(270)의 측벽 표면까지 연장된다.
일부 실시예들에서, 상기 내측 절연 스페이서(270)는 상기 게이트 유전막(232)을 구성하는 물질과는 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 내측 절연 스페이서(270)는 상기 게이트 유전막(232)을 구성하는 물질의 유전율보다 더 작은 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 내측 절연 스페이서(270)는 Ⅳ 족 반도체의 산화물, Ⅳ-Ⅳ 족 화합물 반도체의 산화물, III-V 족 화합물 반도체의 산화물, 또는 실리콘 산화물로 이루어질 수 있다. 예를 들면, 상기 내측 절연 스페이서(270)는 SiGe의 산화물, InP의 산화물, 또는 실리콘 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 외측 절연 스페이서(250) 및 내측 절연 스페이서(270)는 기판(210)의 주면 연장 방향에 수직인 방향 (Z 방향)을 따라 기판(210)상의 서로 다른 레벨에서 수직으로 오버랩되는 위치에 형성되어 있다. 일부 실시예들에서, 상기 내측 절연 스페이서(270)는 상기 외측 절연 스페이서(250)를 구성하는 물질과는 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 내측 절연 스페이서(270)는 상기 외측 절연 스페이서(250)를 구성하는 물질의 유전율보다 더 작은 유전율을 가지는 물질로 이루어질 수 있다.
상기 반도체 소자(200A)는 트랜지스터를 구성할 수 있다. 일부 실시예들에서, 상기 기판(210)의 활성 영역(214)에 N 타입 웰이 형성되고 상기 소스/드레인 영역(240)에 P 타입 불순물이 도핑되는 경우, 상기 반도체 소자(210A)는 PMOS 트랜지스터를 구성할 수 있다. 다른 일부 실시예들에서, 상기 기판(210)의 활성 영역(214)에 P 타입 웰이 형성되고 상기 소스/드레인 영역(240)에 N 타입 불순물이 도핑되는 경우, 상기 반도체 소자(210A)는 NMOS 트랜지스터를 구성할 수 있다.
MOS 트랜지스터의 캐리어 이동도는 소자의 전력 소모 및 스위칭 퍼포먼스에 큰 영향력을 가진다. 캐리어 이동도를 향상시킴으로써 스위칭 속도를 빠르게 할 수 있고 저전압에서의 동작이 가능하게 되어, 전력 소모를 감소시킬 수 있게 된다. 일부 실시예들에서, MOS 트랜지스터를 구성하는 반도체 소자(200A)에서 캐리어 이동도를 향상시키기 위하여, 상기 나노와이어(220)의 채널 영역(222)이 스트레인드 채널 (strained channel)을 가지도록 할 수 있다.
일 예에서, 상기 반도체 소자(200A)가 PMOS 트랜지스터를 구성하는 경우, 스트레인드 채널을 가지는 나노와이어(220)를 제공하기 위하여, 상기 나노와이어(220)는 Si로 형성하고, 상기 나노와이어(220)의 양 단에 연결되는 한 쌍의 소스/드레인 영역(242)은 도핑된 SiGe 또는 도핑된 Ge로 형성할 수 있다. 다른 예에서, 상기 반도체 소자(200A)가 PMOS 트랜지스터를 구성하는 경우, 스트레인드 채널을 가지는 나노와이어(220)를 제공하기 위하여, 상기 나노와이어(220)는 Ge로 형성하고, 상기 한 쌍의 소스/드레인 영역(242)은 SiGe로 형성할 수 있다. 또 다른 예에서, 상기 반도체 소자(200A)가 NMOS 트랜지스터를 구성하는 경우, 스트레인드 채널을 가지는 나노와이어(220)를 제공하기 위하여, 상기 나노와이어(220)는 Si로 형성하고, 상기 한 쌍의 소스/드레인 영역(242)은 도핑된 SiC로 형성할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자(1000)의 블록 다이어그램이다.
도 12를 참조하면, 전자 소자(1000)는 로직 영역(1010) 및 메모리 영역(1020)을 포함한다.
상기 로직 영역(1010)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역(1020)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
상기 로직 영역(1010) 및 상기 메모리 영역(1020) 중 적어도 하나의 영역은 도 2 내지 도 7을 참조하여 설명한 SiOCN 물질막을 스페이서로서 포함하는 반도체 소자(100, 200A) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 13을 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel) 또는 플라즈마 디스플레이 패널 (plasma display pannel)일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 2 내지 도 7을 참조하여 설명한 SiOCN 물질막을 스페이서로서 포함하는 반도체 소자(100, 200A) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
상기 CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. 상기 CMOS 트랜지스터(1610)는 도 2 내지 도 7을 참조하여 설명한 SiOCN 물질막을 스페이서로서 포함하는 반도체 소자(100, 200A) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
상기 CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. 상기 CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 상기 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 상기 전송 트랜지스터(1740)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 2 내지 도 7을 참조하여 설명한 SiOCN 물질막을 스페이서로서 포함하는 반도체 소자(100, 200A) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
상기 CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 회로(1800)는 도 2 내지 도 7을 참조하여 설명한 SiOCN 물질막을 스페이서로서 포함하는 반도체 소자(100, 200A) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 2 내지 도 7을 참조하여 설명한 SiOCN 물질막을 스페이서로서 포함하는 반도체 소자(100, 200A) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 2 내지 도 7을 참조하여 설명한 SiOCN 물질막을 스페이서로서 포함하는 반도체 소자(100, 200A) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
Claims (10)
- SiOCN 물질막의 형성 방법으로서,
기판 상에 실리콘 소스를 공급하는 단계;
상기 SiOCN 물질막 내의 탄소 함량이 8 원자% 내지 30 원자%가 되도록 상기 기판 상에 탄소 소스를 공급하는 단계;
상기 SiOCN 물질막 내의 산소 함량이 32 원자% 내지 50 원자%가 되도록 상기 기판 상에 산소 소스를 공급하는 단계; 및
상기 기판 상에 질소 소스를 공급하는 단계;
를 포함하고,
상기 실리콘 소스는 비할로겐계의 실릴아민, 실란계 화합물, 또는 이들의 혼합물이고,
상기 실릴아민은 모노실릴아민((SiH3)NH2), 디실릴아민((SiH3)2NH), 트리실릴아민((SiH3)3N), 디실릴메틸아민((SiH3)2NMe), 디실릴에틸아민((SiH3)2NEt), 디실릴이소프로필아민((SiH3)2N(iPr)), 디실릴-tert-부틸아민((SiH3)2N(tBu)), 테트라실릴디아민((SiH3)4N2), 디에틸실릴아민((SiH3)NEt2), 디이소프로필실릴아민((SiH3)N(iPr)2), 디-tert-부틸실릴아민((SiH3)N(tBu)2), 비스(트리메틸실릴)아민(bis(trimethylsilyl)amine)((Me3Si)2NH), 비스(트리에틸실릴)아민(bis(triethylsilyl)amine)((Et3Si)2NH) 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상이고,
상기 실란계 화합물은 SiR1R2R3R4의 구조 또는 R5R6R7Si-SiR8R9R10의 구조를 갖는 물질이고,
상기 탄소 소스는 하기 화학식 1 내지 화학식 8의 화합물들 중 어느 하나인 것을 특징으로 하는 SiOCN 물질막의 형성 방법.
(여기서, R1, R2, R3, 및 R4는 각각 독립적으로 수소, 히드록시기, C1 내지 C10의 알킬기, C1 내지 C10의 알콕시기, C2 내지 C10의 알케닐기, C2 내지 C10의 알키닐기, C6 내지 C10의 아릴기, C1 내지 C10의 모노알킬아미노기, C1 내지 C10의 디알킬아미노기, 및 C1 내지 C10의 트리알킬아미노기 중에서 선택되고, R1, R2, R3, 및 R4가 동시에 수소인 것은 아니고,
R5, R6, R7, R8, R9, 및 R10은 각각 독립적으로 수소, 히드록시기, C1 내지 C10의 알킬기, C1 내지 C10의 알콕시기, C2 내지 C10의 알케닐기, C2 내지 C10의 알키닐기, C6 내지 C10의 아릴기, C1 내지 C10의 모노알킬아미노기, C1 내지 C10의 디알킬아미노기, 및 C1 내지 C10의 트리알킬아미노기 중에서 선택되고, R5, R6, R7, R8, R9, 및 R10이 동시에 수소인 것은 아님)
<화학식 1>
<화학식 2>
<화학식 3>
<화학식 4>
<화학식 5>
<화학식 6>
<화학식 7>
<화학식 8>
(여기서, n은 1 내지 4의 정수이고, R은 수소, 탄소수 1 내지 10의 알킬, 탄소수 2 내지 10의 알케닐, 탄소수 6 내지 12의 아릴, 탄소수 7 내지 12의 아릴알킬, 탄소수 7 내지 12의 알킬아릴, 및 탄소수 5 내지 12의 시클로알킬로 구성되는 군으로부터 선택됨) - 제 1 항에 있어서,
상기 실리콘 소스의 분자량은 45 내지 500인 것을 특징으로 하는 SiOCN 물질막의 형성 방법. - 제 1 항에 있어서,
상기 기판 상에 수소를 공급하는 단계를 더 포함하는 것을 특징으로 하는 SiOCN 물질막의 형성 방법. - 제 3 항에 있어서,
상기 기판 상에 수소를 공급하는 단계가 상승된 온도에서 수행되고,
상기 상승된 온도는 약 400℃ 내지 약 700℃의 온도에서 수행되는 것을 특징으로 하는 SiOCN 물질막의 형성 방법. - 제 1 항에 있어서,
할로겐 이온의 농도가 0 원자% 내지 0.2 원자% 이하인 것을 특징으로 하는 SiOCN 물질막의 형성 방법. - 반도체 기판 상에 돌출되어 제 1 방향으로 연장되는 핀형 활성 영역을 정의하는 단계;
상기 핀형 활성 영역의 두 측벽 및 상부면을 둘러싸고, 상기 제 1 방향과 교차하는 방향으로 연장되는 게이트 전극을 형성하는 단계;
상기 게이트 전극의 측벽 상에 제공되는 게이트 스페이서를 형성하는 단계; 및
상기 게이트 전극의 양쪽에 각각 제공되는 불순물 영역들을 형성하는 단계;
를 포함하고,
상기 게이트 스페이서를 형성하는 단계는 비할로겐계의 실릴아민, 실란계 화합물, 또는 이들의 혼합물을 실리콘 소스로서 이용하여 SiOCN 물질막을 형성하는 단계를 포함하고,
상기 SiOCN 물질막을 형성하는 단계는,
상기 반도체 기판 상에 실리콘 소스를 공급하는 단계;
상기 SiOCN 물질막 내의 탄소 함량이 8 원자% 내지 30 원자%가 되도록 상기 반도체 기판 상에 탄소 소스를 공급하는 단계;
상기 SiOCN 물질막 내의 산소 함량이 32 원자% 내지 50 원자%가 되도록 상기 반도체 기판 상에 산소 소스를 공급하는 단계; 및
상기 반도체 기판 상에 질소 소스를 공급하는 단계;
를 포함하고,
상기 실리콘 소스는 비할로겐계의 실릴아민, 실란계 화합물, 또는 이들의 혼합물이고,
상기 실릴아민은 모노실릴아민((SiH3)NH2), 디실릴아민((SiH3)2NH), 트리실릴아민((SiH3)3N), 디실릴메틸아민((SiH3)2NMe), 디실릴에틸아민((SiH3)2NEt), 디실릴이소프로필아민((SiH3)2N(iPr)), 디실릴-tert-부틸아민((SiH3)2N(tBu)), 테트라실릴디아민((SiH3)4N2), 디에틸실릴아민((SiH3)NEt2), 디이소프로필실릴아민((SiH3)N(iPr)2), 디-tert-부틸실릴아민((SiH3)N(tBu)2), 비스(트리메틸실릴)아민(bis(trimethylsilyl)amine)((Me3Si)2NH), 비스(트리에틸실릴)아민(bis(triethylsilyl)amine)((Et3Si)2NH) 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상이고,
상기 실란계 화합물은 SiR1R2R3R4의 구조 또는 R5R6R7Si-SiR8R9R10의 구조를 갖는 물질이고,
상기 탄소 소스는 하기 화학식 1 내지 화학식 8의 화합물들 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
<화학식 1>
<화학식 2>
<화학식 3>
<화학식 4>
<화학식 5>
<화학식 6>
<화학식 7>
<화학식 8>
(여기서, R1, R2, R3, 및 R4는 각각 독립적으로 수소, 히드록시기, C1 내지 C10의 알킬기, C1 내지 C10의 알콕시기, C2 내지 C10의 알케닐기, C2 내지 C10의 알키닐기, C6 내지 C10의 아릴기, C1 내지 C10의 모노알킬아미노기, C1 내지 C10의 디알킬아미노기, 및 C1 내지 C10의 트리알킬아미노기 중에서 선택되고, R1, R2, R3, 및 R4가 동시에 수소인 것은 아니고,
R5, R6, R7, R8, R9, 및 R10은 각각 독립적으로 수소, 히드록시기, C1 내지 C10의 알킬기, C1 내지 C10의 알콕시기, C2 내지 C10의 알케닐기, C2 내지 C10의 알키닐기, C6 내지 C10의 아릴기, C1 내지 C10의 모노알킬아미노기, C1 내지 C10의 디알킬아미노기, 및 C1 내지 C10의 트리알킬아미노기 중에서 선택되고, R5, R6, R7, R8, R9, 및 R10이 동시에 수소인 것은 아니고,
n은 1 내지 4의 정수이고, R은 수소, 탄소수 1 내지 10의 알킬, 탄소수 2 내지 10의 알케닐, 탄소수 6 내지 12의 아릴, 탄소수 7 내지 12의 아릴알킬, 탄소수 7 내지 12의 알킬아릴, 및 탄소수 5 내지 12의 시클로알킬로 구성되는 군으로부터 선택됨) - 삭제
- 제 6 항에 있어서,
상기 실리콘 소스가 실릴 아민이고,
상기 실리콘 소스와 상기 질소 소스가 동일하고,
상기 반도체 기판 상에 실리콘 소스를 공급하는 단계와 상기 반도체 기판 상에 질소 소스를 공급하는 단계가 동시에 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 삭제
- 제 6 항에 있어서,
상기 게이트 스페이서를 형성하는 단계는, 상기 SiOCN 물질막을 형성하는 단계 이후에 상기 SiOCN 물질막 위에 SiN 물질막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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