KR102395997B1 - 자기 저항 메모리 소자 및 그 제조 방법 - Google Patents

Abstract

자기 저항 메모리 소자의 제조에서, 기판 상에 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성한다. 플라즈마를 이용하는 증착 공정을 수행하여 상기 메모리 구조물의 표면을 덮는 제1 보호막을 형성한다. 상기 제1 보호막 형성하는 것과 다른 방식의 플라즈마를 이용하는 증착 공정을 통해 상기 제1 보호막 상에 제2 보호막을 형성한다. 상기 제1 및 제2 보호막이 구비됨으로써, 상기 메모리 구조물이 보호되어 자기 저항 메모리 소자의 특성이 향상될 수 있다.

Description

자기 저항 메모리 소자 및 그 제조 방법{MAGNETORESISTIVE RANDOM ACCESS DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 소자 및 그 제조 방법에 관한 것이다.

자기 저항 메모리 소자의 각 셀 내에는 하부 전극, MTJ 구조물 및 상부 전극이 순차적으로 적층된 셀 구조물을 포함한다. 또한, 상기 셀 구조물 표면에는 상기 셀 구조물을 보호하기 위한 보호막이 구비될 수 있다.

본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 소자의 제조 방법을 제공하는 것이다.

본 발명의 다른 과제는 우수한 특성을 갖는 자기 저항 메모리 소자를 제공하는 것이다.

상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법으로, 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성한다. 플라즈마를 이용하는 증착 공정을 수행하여 상기 메모리 구조물의 표면을 덮는 제1 보호막을 형성한다. 그리고, 상기 제1 보호막 형성하는 것과 다른 방식의 플라즈마를 이용하는 증착 공정을 통해 상기 제1 보호막 상에 제2 보호막을 형성한다.

예시적인 실시예들에 있어서, 상기 제1 보호막은 제1 주파수 파워를 사용한 제1 플라즈마 방식의 화학 기상 증착법으로 형성하고, 상기 제2 보호막은 상기 제1 주파수 파워 및 상기 제1 주파수 파워보다 낮은 제2 주파수 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식을 사용하여 형성되고, 상기 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식을 사용하여 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식을 사용하여 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막은 제1 주파수 파워를 사용한 제1 플라즈마 방식의 화학 기상 증착법으로 형성하고, 상기 제1 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식을 사용하여 형성하고, 상기 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식을 사용하여 형성할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막은 제1 주파수 파워 및 상기 제1 주파수 파워보다 낮은 제2 주파수 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 형성하고, 상기 제1 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식을 사용하여 형성하고, 상기 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식을 사용하여 형성할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 보호막 및 제2 보호막은 동일 챔버 내에서 인시튜로 형성할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 보호막은 제1 농도의 질소를 포함하고, 상기 제2 보호막은 상기 제1 농도보다 높은 제2 농도의 질소를 포함하도록 형성할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 보호막을 형성할 때 사용되는 소오스 가스 및 상기 제2 보호막을 형성할 때 사용되는 소오스 가스는 동일하고, 서로 동일한 조건으로 유입될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 보호막을 형성할 때 사용되는 소오스 가스 및 상기 제2 보호막을 형성할 때 사용되는 소오스 가스는 동일하고, 서로 다른 조건으로 유입될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막을 형성할 때 사용되는 소오스 가스는 적어도 질소 소오스 가스를 포함하고, 상기 제1 보호막을 형성할 때 사용되는 질소 소오스 가스는 상기 제2 보호막을 형성할 때 사용되는 질소 소오스 가스보다 낮은 유량이 사용될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막은 각각 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화 질화물, 실리콘 탄산질화물 또는 알루미늄 질화물을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제2 보호막을 형성한 다음, 상기 제2 보호막 상에 층간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 상부 전극과 전기적으로 연결되는 배선을 형성하는 것을 더 포함할 수 있다.

상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법으로, 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성한다. 제1 주파수 파워를 사용한 제1 플라즈마 방식의 화학 기상 증착법으로 상기 메모리 구조물의 표면을 덮는 제1 보호막을 형성한다. 그리고, 상기 제1 보호막 상에, 상기 제1 주파수 파워 및 상기 제1 주파수 파워보다 낮은 제2 주파수 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 제2 보호막을 형성한다.

예시적인 실시예들에 있어서, 상기 제1 보호막 및 제2 보호막은 동일 챔버 내에서 인시튜로 형성할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식으로 형성되고, 상기 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식으로 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식으로 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 보호막은 제1 농도의 질소를 포함하고, 상기 제2 보호막은 상기 제1 보호막보다 높은 제2 농도의 질소를 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막은 각각 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화 질화물, 실리콘 탄산질화물 또는 알루미늄 질화물을 포함할 수 있다.

상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는, 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물과, 상기 메모리 구조물의 표면을 덮고, 제1 농도의 질소를 포함하는 제1 보호막 및 상기 제1 보호막 상에 구비되고, 제1 농도보다 높은 제2 농도의 질소를 함유하는 제2 보호막을 포함한다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막은 동일한 원소들을 포함하고, 상기 제1 및 제2 보호막의 내부에 포함되는 원소들의 함량은 서로 다를 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막은 실리콘 및 질소를 포함하고, 상기 제1 보호막은 상기 제2 보호막보다 높은 실리콘 농도를 가질 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막은 각각 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화 질화물, 실리콘 탄산질화물 또는 알루미늄 질화물을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제2 보호막은 상기 제1 보호막보다 막의 치밀도가 높을 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막을 식각하는 습식 식각액을 사용할 때 상기 제2 보호막의 식각율은 상기 제1 보호막의 식각율보다 낮을 수 있다.

예시적인 실시예들에 있어서, 상기 제1 및 제2 보호막을 관통하여 상기 상부 전극과 전기적으로 연결되는 배선을 더 포함할 수 있다.

예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조에서, 하부 전극, MTJ 구조물 및 상부 전극이 순차적으로 적층된 메모리 구조물의 표면에는 플라즈마 데미지 발생이 감소되도록 제1 보호막이 형성되고, 상기 제1 보호막 상에는 상기 제1 보호막보다 치밀도가 높은 제2 보호막이 형성된다. 따라서, 상기 메모리 구조물의 표면에 데미지의 발생이 감소되면서 상기 메모리 구조물을 효과적으로 보호할 수 있다.

도 1은 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 2 내지 도 6은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 제1 및 제2 보호막을 형성하기 위한 증착 장치의 일 예를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 9 내지 도 14는 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1은 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.

도 1을 참조하면, 상기 자기 저항 메모리 소자는 기판(100) 상에 형성된 제1 층간 절연막(102) 및 상기 제1 층간 절연막(102)을 관통하여 기판과 접촉하는 콘택 플러그(104)를 포함할 수 있다. 상기 제1 층간 절연막(102) 상에 상기 콘택 플러그(104)의 상부면과 접촉하는 메모리 구조물(118)이 구비될 수 있다. 상기 메모리 구조물(118)은 하부 전극(106a), MTJ 구조물(114a) 및 상부 전극(116a)이 순차적으로 적층된 구조를 가질 수 있다. 상기 메모리 구조물(118)은 필러 형상을 가질 수 있다. 상기 메모리 구조물(118)의 표면 및 상기 제1 층간 절연막(102)의 상부면을 덮는 제1 보호막(120)이 구비될 수 있다. 상기 제1 보호막(120) 상에는 제2 보호막(122)이 구비될 수 있다.

상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 예시적인 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.

도시되지는 않았으나, 기판(100) 상에는 각종 소자, 예를 들어, 트랜지스터, 다이오드, 소스/드레인 층, 소스 라인(source line), 워드 라인, (word line), 배선 등이 형성될 수 있다.

상기 제1 층간 절연막(102)은 실리콘 산화물을 포함할 수 있다.

상기 콘택 플러그(104)는 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물, 혹은 도핑된 폴리실리콘을 포함할 수 있다.

상기 하부 전극(106a)은 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 상기 하부 전극(106a)은 예를들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다. 상기 하부 전극(106a) 상에 베리어 금속막(도시안됨)을 더 포함할 수도 있다.

상기 MTJ 구조물(114a)은 제1 자성 패턴(108a), 터널 베리어 패턴(110a), 제2 자성 패턴(112a)이 적층된 구조를 가질 수 있다.

예시적인 실시예들에 있어서, 제1 자성 패턴(108a)은 예를 들면, 자화 방향이 고정된 고정막 구조물로 제공될 수 있다.

예시적인 실시예에서, 상기 제1 자성 패턴(108a)은 고정 패턴, 하부 강자성패턴, 반강자성 커플링 스페이서 패턴, 상부 강자성패턴을 포함할 수 있다. 이 때, 상기 고정패턴은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성패턴들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서 패턴은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.

예시적인 실시예들에 있어서, 제2 자성 패턴(112a)은 자화방향이 가변적인 자유층으로 제공될 수 있다. 이 경우, 제2 자성 패턴(112a)은 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 포함할 수 있다. 제2 자성 패턴(112a)은 붕소(B) 또는 실리콘(Si)을 더 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 제2 자성 패턴(112a)은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 포함할 수 있다.

상기 터널 베리어 패턴(110a)은 제1 및 제2 자성 패턴들(108a, 112a) 사이에 배치될 수 있다. 이에 따라, 제1 및 제2 자성 패턴들(108a, 112a)은 서로 직접적으로 접촉하지 않을 수 있다.

예시적인 실시예들에 있어서, 상기 터널 베리어 패턴(110a)은 절연성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 터널 베리어 패턴(110a)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함할 수 있다.

상기 MTJ 구조물(114a)은 예시적으로 설명한 것으로 이에 한정되지 않으며, 다양하게 변형될 수 있다.

상기 상부 전극(116a)은 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 상기 상부 전극(116a)은 예를들어, 텅스텐, 티타늄, 탄탈륨, 철 등과 같은 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극(116a)은 텅스텐을 포함할 수 있다.

상기 제1 및 제2 보호막(120, 122)은 질소를 포함할 수 있다. 상기 제1 보호막(120)은 제1 농도의 질소를 포함하고, 상기 제2 보호막(122)은 제1 농도보다 높은 제2 농도의 질소를 포함할 수 있다.

상기 제1 보호막(120)은 상기 메모리 구조물(118)의 표면과 직접 접촉할 수 있다. 상기 제1 보호막(120)은 상기 메모리 구조물(118)의 표면에 데미지 발생이 감소되도록 형성될 수 있다.

상기 제2 보호막(122)은 상기 제1 보호막(120)보다 막의 치밀도가 높을 수 있다. 따라서, 상기 제2 보호막(122)은 후속 공정들을 수행할 때 상기 메모리 구조물(118)을 보호할 수 있다. 즉, 상기 제2 보호막(122)이 구비됨으로써, 후속의 열공정 또는 캐미컬의 침투 등에 의해 상기 메모리 구조물(118)에 포함된 자성 물질들이 열화되는 것 등을 방지할 수 있다. 또한, 상기 제2 보호막(122)은 상기 제1 보호막(120) 상에 구비되고 상기 메모리 구조물(118)과 직접 접촉하지 않기 때문에, 상기 제2 보호막(122)을 형성하는 증착 공정을 수행할 때 상기 메모리 구조물(118)에 데미지가 거의 발생되지 않을 수 있다.

상기 제2 보호막(122)이 상기 제1 보호막(120)보다 막의 치밀도가 높으므로, 상기 제2 보호막(122)은 상기 제1 보호막(120)보다 높은 습식 식각 내성을 가질 수 있다. 구체적으로, 상기 제1 및 제2 보호막(120, 122)을 식각하는 습식 식각액을 사용할 때 상기 제2 보호막(122)의 식각율은 상기 제1 보호막(120)의 식각율보다 낮을 수 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122) 각각은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화 질화물, 실리콘 탄산질화물, 또는 알루미늄 질화물을 포함할 수 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 포함되는 각 원소들이 서로 동일할 수 있다. 이 경우, 상기 제1 및 제2 보호막(120, 122)의 내부에 포함되는 원소들의 함량은 서로 다를 수 있다.

다른 예로, 상기 제1 및 제2 보호막(120, 122)에 포함되는 원소들 중 적어도 일부는 서로 다를 수 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 실리콘 및 질소를 포함할 수 있고, 상기 제1 보호막(120)은 상기 제2 보호막(122)보다 높은 실리콘 농도를 가질 수 있다. 예를들어, 상기 제1 보호막(120)은 실리콘 리치 실리콘 질화물을 포함하고, 상기 제2 보호막(122)은 질소 리치 실리콘 질화물을 포함할 수 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 서로 다른 방식의 플라즈마를 사용하는 증착 공정을 통해 형성된 것일 수 있다. 따라서, 도 1에 도시된 자기 저항 메모리 소자가 제공될 수 있다.

예시적인 실시예에서, 도 6에 도시된 것과 같이, 상기 제2 보호막(122) 상에 상기 메모리 구조물(118)을 덮는 제2 층간 절연막(124)이 구비될 수 있다. 또한, 상기 제2 층간 절연막(124), 제1 및 제2 보호막(120, 122)을 관통하여 상기 상부 전극(116a)과 연결되는 배선(128)이 더 구비될 수 있다. 이 경우, 도 6에 도시된 자기 저항 메모리 소자가 제공될 수 있다.

도 2 내지 도 6은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 7은 제1 및 제2 보호막을 형성하기 위한 증착 장치의 일 예를 나타내는 단면도이다.

도 2를 참조하면, 기판(100) 상에 제1 층간 절연막(102)을 형성하고, 상기 제1 층간 절연막(102)을 관통하여 기판(100) 상면과 접촉하는 콘택 플러그(104)를 형성한다.

도시하지는 않았으나, 상기 기판(100) 상에는 각종 소자, 예를 들어, 워드 라인(word line), 트랜지스터, 다이오드, 소스/드레인 층, 소스 라인(source line), 배선 등이 형성될 수 있다.

상기 제1 층간 절연막(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 제1 층간 절연막(102)은 화학 기상 증착 공정, 원자층 적층 공정 또는 스핀 코팅 공정 등을 통해 형성할 수 있다.

상기 콘택 플러그(104)는 상기 제1 층간 절연막(102)을 관통하여 기판(100) 상면을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 채우도록 도전막을 기판(100) 및 제1 층간 절연막(102) 상에 형성한 후, 상기 제1 층간 절연막(102) 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써 형성할 수 있다.

상기 제1 층간 절연막(102) 및 콘택 플러그(104) 상에 순차적으로 하부 전극막(106), MTJ막(114) 및 상부 전극막(116)을 형성할 수 있다.

상기 하부 전극막(106)은 금속 또는 금속 질화물을 사용하여 형성할 수 있다.

상기 MTJ막(114)은 제1 자성막(108), 터널 베리어막(110), 제2 자성막(112)을 포함할 수 있다.

상기 제1 자성막(108)은 예를들어, 고정막(pinning layer), 하부 강자성막, 반강자성 커플링 스페이서 막, 상부 강자성막을 포함할 수 있다. 이때, 상기 고정막은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서 막은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다.

상기 터널 베리어막(110)은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함할 수 있다.

상기 제2 자성막(112)은 자유막으로 제공될 수 있으며, 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함할 수 있다.

상기 상부 전극막(116)을 형성한다. 상기 상부 전극막(116)은 하부의 MTJ막(114) 및 하부 전극막(106)을 식각하기 위한 하드 마스크로 제공될 수 있다.

상기 상부 전극막(116)은 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 상기 상부 전극막(116)은 예를들어, 텅스텐, 티타늄, 탄탈륨, 철 등과 같은 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극막(116)은 적어도 텅스텐을 포함할 수 있다.

도 3을 참조하면, 상기 상부 전극막(116) 상에 식각 마스크 패턴(도시안됨)을 형성하고, 상기 식각 마스크 패턴을 이용하여 상기 상부 전극막(116)을 식각하여 상부 전극(116a)을 형성한다. 상기 식각 마스크 패턴은 포토레지스트 패턴 또는 절연막 패턴을 포함할 수 있다.

상기 상부 전극(116a)을 식각 마스크로 이용하는 식각 공정을 통해 상기 MTJ막(114) 및 하부 전극막(106)을 순차적으로 패터닝함으로써, 콘택 플러그(104) 상에 순차적으로 적층된 하부 전극(106a), MTJ 구조물(114a) 및 상부 전극(116a)을 포함하는 메모리 구조물(118)을 형성할 수 있다.

상기 MTJ 구조물(114a)은 제1 자성 패턴(108a), 터널 베리어 패턴(110a), 제2 자성 패턴(112a)이 적층된 구조를 가질 수 있다.

상기 식각 공정은 이온빔 식각(ion beam etching), 스퍼터(sputter) 식각 및 RF(radio-frequency) 식각과 같은 건식 식각 공정을 포함할 수 있다. 예시적인 일 실시예에 있어서, 상기 이온빔 식각 공정을 수행하면, 상기 상부 전극막(116), MTJ막(114) 및 하부 전극막(106)을 효과적으로 식각할 수 있다.

상기 메모리 구조물(118)의 적층 구조는 예시적으로 설명한 상기 구조에 한정되지 않으며, 다양한 변형 실시예들이 가능하다. 또한, 도 2에서는 상기 메모리 구조물(118)이 수직 경사를 갖고 있다. 그러나, 예시적인 실시예들에 있어서, 상기 메모리 구조물(118)은 경사진 측벽을 갖고 있어서 단면이 사다리꼴의 형상을 가질 수도 있다.

도 4 및 5를 참조하면, 상기 제1 층간 절연막(102) 상에 상기 메모리 구조물(118)의 표면을 덮는 제1 보호막(120)을 형성한다. 상기 제1 보호막(120) 상에 제2 보호막(122)을 형성한다. 따라서, 상기 제1 및 제2 보호막(120, 122)은 상기 메모리 구조물(118)을 보호하는 보호막 구조물이 될 수 있다.

상기 제1 및 제2 보호막(120, 122)은 플라즈마를 사용하는 화학 기상 증착(Chemical vapor deposition)방법을 통해 형성할 수 있다. 예를들어, 상기 제1 및 제2 보호막(120, 122)은 플라즈마 강화-화학 기상 증착 방법(Plasma enhanced-CVD)으로 형성할 수 있다. 상기 제1 및 제2 보호막(120, 122)은 서로 다른 플라즈마 방식을 사용하여 형성할 수 있다.

상기 제1 보호막(120)은 상기 메모리 구조물(118)의 표면과 직접 접촉하므로, 상기 제1 보호막(120)을 형성하는 공정에서 상기 메모리 구조물(118)에 플라즈마 데미지가 가해질 수 있다. 그러므로, 상기 제1 보호막(120)은 상기 메모리 구조물(118)의 표면에 플라즈마 데미지의 발생이 감소되도록 형성할 수 있다.

상기 제2 보호막(122)은 후속 공정에서 상기 메모리 구조물(118)을 보호하기 위하여, 상기 제1 보호막(120)보다 높은 치밀도를 갖도록 형성할 수 있다. 즉, 상기 제2 보호막(122)은 후속 공정의 열 또는 흡습 등에 따른 상기 메모리 구조물(118)의 열화를 방지할 수 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 각각 질소를 포함할 수 있다. 상기 제1 보호막(120)은 제1 농도의 질소를 포함하고, 상기 제2 보호막(122)은 상기 제1 농도보다 높은 제2 농도의 질소를 포함할 수 있다. 즉, 상기 제1 및 제2 보호막(120, 122) 내에 포함되는 질소의 함량이 증가될수록 막은 더 치밀해질 수 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 동일한 챔버 내에서 인시튜로 형성할 수 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 각각 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화 질화물, 실리콘 탄산질화물, 또는 알루미늄 질화물로 형성될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 서로 동일한 원소들이 포함될 수 있으며, 상기 각 원소들은 함량이 서로 다를 수 있다. 일부 예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 서로 다른 원소들이 포함될 수 있다.

예시적인 실시예에서, 상기 제1 보호막(120)은 고주파 RF 파워만을 사용하는 제1 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다. 상기 제2 보호막(122)은 상기 고주파 RF 파워 및 저주파 RF 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다. 예를들어, 상기 고주파 RF 파워의 주파수는 13.56Hz일 수 있고, 상기 저주파 RF 파워의 주파수는 200 내지 400kHz의 주파수일 수 있다.

상기 제1 플라즈마 방식의 화학 기상 증착법은 상기 제2 플라즈마 방식의 화학 기상 증착법보다 플라즈마에 의한 하지막의 손상을 감소하면서 막을 증착할 수 있다.

한편, 상기 저주파 RF 파워를 더 사용하는 경우, 이온의 에너지가 커지게 되어 이온의 충돌 효과가 커지게 된다. 따라서, 상기 제2 플라즈마 방식의 화학 기상 증착법으로 형성되는 제2 보호막(122)은 상기 제1 보호막(129)보다 높은 치밀도를 가질 수 있다.

예시적인 실시예에서, 상기 제1 보호막(120)을 형성할 때 상기 RF 파워는 주기적으로 반복 인가되는 펄스드 방식으로 인가되고, 상기 제2 보호막(122)을 형성할 때 상기 RF 파워는 연속적으로 인가될 수 있다. 일부 예시적인 실시예에서, 상기 제1 및 제2 보호막들(120, 122)을 형성할 때 상기 RF 파워는 연속적으로 인가될 수 있다.

상기 RF 파워가 펄스드 방식으로 인가되는 경우, 증착되는 막의 치밀도가 낮아지고 하지막의 플라즈마 데미지는 감소될 수 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 동일한 소오스 가스를 동일한 조건으로 유입하고, 다만 플라즈마의 타입만을 상기 설명한 것과 같이 변경하여 형성할 수 있다.

일부 예시적인 실시예에서, 상기 제1 보호막(120)을 형성할 때 사용되는 소오스 가스 및 상기 제2 보호막(122)을 형성할 때 사용되는 소오스 가스는 동일하고, 서로 다른 조건으로 유입하여 형성할 수 있다. 예를들어, 상기 제1 보호막(120)을 형성할 때 사용되는 질소 소오스 가스는 상기 제2 보호막(122)을 형성할 때 사용되는 질소 소오스 가스보다 낮은 유량이 사용될 수 있다. 따라서, 상기 제1 및 제2 보호막(120, 122)은 포함되는 각 원소들이 서로 동일하고, 각 원소들의 함량은 서로 다를 수 있다.

일부 예시적인 실시예에서, 상기 제1 보호막(120)을 형성할 때 사용되는 소오스 가스 및 상기 제2 보호막(122)을 형성할 때 사용되는 소오스 가스 중 적어도 일부는 다를 수 있다. 따라서, 상기 제1 및 제2 보호막(120, 122)에 포함되는 원소들 중 적어도 일부는 서로 다를 수 있다.

이하에서는, 도 7을 참조하여 실리콘 질화물을 포함하는 상기 제1 및 제2 보호막(120, 122)의 형성 방법을 구체적으로 설명한다.

먼저, 증착 챔버(10)의 척(30) 상에 기판을 로딩한다.

반응 가스 공급부(50)를 통해 상기 증착 챔버(10) 내에 증착 소오스 가스 및 해리 가스를 유입하고 고주파 RF 파워(HF)를 사용하는 제1 플라즈마 방식의 화학 기상 증착법으로 상기 제1 보호막(120)을 형성한다. 일 예로, 상기 고주파 RF 파워(HF)는 펄스드 방식으로 인가될 수 있다. 다른 예로, 상기 고주파 RF 파워(HF)는 연속적으로 인가될 수 있다.

상기 증착 소오스 가스는 예를들어, NH₃ 및 SiH₄를 포함할 수 있고, 상기 해리 가스는 N₂를 포함할 수 있다. 따라서, 실리콘 질화물을 포함하는 상기 제1 보호막(120)이 형성될 수 있다.

상기 제1 보호막(120)을 형성한 다음에 인시튜로 제2 보호막(122)을 형성한다.

상기 반응 가스 공급부(50)를 통해 상기 증착 챔버(10) 내에 증착 소오스 가스 및 해리 가스를 계속 유입하고 고주파 RF 파워(HF) 및 저주파 RF 파워(LF)를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 상기 제2 보호막(122)을 형성한다. 일 예로, 상기 고주파 RF 파워(HF) 및 저주파 RF 파워(LF)는 연속적으로 인가될 수 있다.

상기 증착 소오스 가스는 예를들어, NH₃ 및 SiH₄를 포함할 수 있고, 상기 해리 가스는 N₂를 포함할 수 있다. 따라서, 실리콘 질화물을 포함하는 상기 제2 보호막(122)이 형성될 수 있다.

예시적인 실시예에서, 상기 증착 소오스 가스 및 해리 가스는 상기 제1 보호막(120)을 형성하는 공정과 동일한 조건으로 유입할 수 있다. 이와같이, 상기 증착 소오스 가스 및 해리 가스가 상기 제1 보호막(120)을 형성하는 공정과 동일한 조건으로 유입되더라도 상기 저주파 RF 파워(LF)의 인가에 따른 이온 충돌 효과에 의해 상기 제2 보호막(122) 내의 Si-N 결합이 더욱 치밀해질 수 있다. 따라서, 상기 제2 보호막(122) 내의 질소 농도는 상기 제1 보호막(120) 내의 질소 농도보다 더 높을 수 있다. 즉, 상기 제1 보호막(120)은 실리콘 리치 실리콘 질화물로 형성될 수 있고, 상기 제2 보호막(122)은 질소 리치 실리콘 질화물로 형성될 수 있다.

일부 예시적인 실시예에서, 상기 증착 소오스 가스 및 해리 가스 중 적어도 하나는 상기 제1 보호막(120)을 형성하는 공정과 다른 조건으로 유입할 수도 있다. 상기 증착 공정에서, 질소 소오스 가스인 상기 NH₃ 가스의 유량의 증가될수록 플라즈마에 의한 손상은 증가되지만, 더욱 치밀한 막이 형성될 수 있다. 그러므로, 일부 예시적인 실시예에서, 상기 제2 보호막(122)을 형성하는 공정에서의 NH₃ 가스의 유량은 상기 제1 보호막(120)을 형성하는 공정에서의 NH₃ 가스의 유량보다 더 많아지도록 할 수 있다.

따라서, 상기 제2 보호막(122)은 상기 제1 보호막(120)보다 높은 치밀도를 가질 수 있으며, 이로인해 상기 제2 보호막(122)은 상기 제1 보호막(120)보다 식각 내성이 더 높을 수 있다.

예를들어, 다른 조건이 모두 동일하게 하고 플라즈마 방식만을 변경하여 실리콘 질화물을 포함하는 제1 및 제2 보호막(120, 122)을 각각 형성하고, 약 200:1로 희석된 불산(HF)을 사용하여 상기 제1 및 제2 보호막(120, 122)의 식각율들을 비교하면, 상기 제2 보호막(122)의 식각율은 상기 제1 보호막(120)의 식각율보다 약 20 내지 50% 더 낮을 수 있다.

도 6을 참조하면, 상기 제2 보호막(122) 상에 상기 메모리 구조물(118)을 덮는 제2 층간 절연막(124)을 형성할 수 있다.

상기 제2 층간 절연막(124)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 층간 절연막(124)이 평탄한 상부면을 가질 수 있도록 표면을 평탄화하는 공정이 더 포함될 수 있다.

또한, 상기 제2 층간 절연막(124), 제1 및 제2 보호막(120, 122)을 관통하여 상기 상부 전극(116a)과 전기적으로 연결되는 배선(128)을 형성할 수 있다.

구체적으로, 상기 제2 층간 절연막(124), 제1 및 제2 보호막(120, 122)의 일부를 식각하여 상기 상부 전극(116a)의 상부면이 노출되는 트렌치(126)를 형성한다. 상기 트렌치(126)의 측벽 및 저면에 베리어 금속막(도시안됨)을 형성하고, 상기 베리어 금속막 상에 상기 트렌치(126)를 채우는 금속막을 형성하고, 이들을 평탄화하여 상기 배선(128)을 형성할 수 있다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 금속막은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다.

상기 자기 저항 메모리 소자의 제조에서, 상기 제1 및 제2 보호막(120, 122)은 서로 다른 플라즈마 방식을 사용하여 다양한 다른 방법으로 형성할 수도 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 고주파 RF 파워만을 사용하는 제1 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다. 이 경우, 상기 제1 보호막(120)을 형성할 때 상기 RF 파워는 펄스로 인가되고, 상기 제2 보호막(122)을 형성할 때 상기 RF 파워는 연속적으로 인가될 수 있다. 따라서, 상기 제1 보호막(120)을 형성할 때 플라즈마 데미지가 감소될 수 있다. 또한, 상기 제2 보호막(122)은 높은 치밀도를 가질 수 있다.

다른 예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 고주파 RF 파워 및 저주파 RF 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다. 이 경우, 상기 제1 보호막(120)을 형성할 때 상기 RF 파워는 펄스로 인가되고, 상기 제2 보호막(122)을 형성할 때 상기 RF 파워는 연속적으로 인가될 수 있다. 따라서, 상기 제1 보호막(120)을 형성할 때 플라즈마 데미지가 감소될 수 있다. 또한, 상기 제2 보호막(122)은 높은 치밀도를 가질 수 있다.

상기에서는 자기 저항 메모리 소자에 상기 제1 및 제2 보호막(120, 122)을 형성하는 방법들에 대해 설명하였다. 그러나, 상기 제1 및 제2 보호막은 다양한 반도체 소자의 패턴들의 표면을 캡핑 또는 봉지(encapsulation)하는 막에도 동일한 방법으로 형성될 수 있다. 예를들어, 상변화 메모리 소자(PRAM)에서 상변화 박막 패턴인 GST( Ge2Sb2Te5) 패턴의 표면 상에도 상기 설명한 방법으로 제1 및 제2 보호막(120, 122)을 형성할 수 있다.

도 8은 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.

도 8을 참조하면, 제1 영역 및 제2 영역이 구분되는 기판(200)이 마련된다. 상기 제1 영역은 자기 저항 메모리 셀들이 형성되기 위한 셀 영역일 수 있다. 상기 제2 영역은 상기 제1 영역의 주변에 위치하며, 페리 회로들이 형성되기 위한 페리 영역일 수 있다.

상기 제1 및 제2 영역의 기판(200)은 액티브 영역 및 필드 영역으로 구분될 수 있다.

상기 제1 영역에서 상기 액티브 영역들은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다. 상기 각각의 액티브 영역에는 제1 트랜지스터들(216)이 구비될 수 있다. 예를들어, 상기 각각의 액티브 영역에는 2개의 제1 게이트를 포함하여 2개의 제1 트랜지스터들(216)이 형성될 수 있으며, 상기 액티브 영역의 중심 부위는 공통의 제1 소스 영역(212)으로 제공될 수 있고, 상기 액티브 영역의 양 가장자리 부위는 제1 드레인 영역들(214)로 제공될 수 있다. 상기 제1 트랜지스터(216)는 기판에 형성된 트렌치 내부에 형성되는 매립 게이트형 트랜지스터일 수 있다. 상기 제1 게이트는 기판(200)에 형성된 트렌치 내부에 위치하는 제1 게이트 절연막 패턴(206), 제1 게이트 전극(208) 및 제1 하드 마스크 패턴(210)을 포함할 수 있다. 상기 제1 게이트는 제1 방향을 따라 연장되는 라인 형상을 가질 수 있다.

일부 예시적인 실시예에서, 상기 제1 트랜지스터는 상기 제1 게이트가 상기 기판(100) 표면 상에 형성된 플레너형 트랜지스터일 수도 있다.

상기 제1 소스 영역들(212)과 접촉하면서 연장되는 소스 라인(232)이 구비될 수 있다. 상기 소스 라인(232)은 상기 제1 방향을 따라 연장될 수 있다. 상기 소스 라인(232)은 예를들어 텅스텐, 티타늄, 탄탈륨 등과 같은 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.

상기 제2 영역의 기판(200) 상에도 페리 회로들을 구성하는 제2 트랜지스터(218)가 구비될 수 있다. 상기 제2 트랜지스터(218)는 플레너형 트랜지스터일 수 있다. 예를들어, 상기 제2 트랜지스터(218)는 제2 영역의 기판(200) 상에 형성되는 제2 게이트 절연막 패턴(220), 제2 게이트 전극(222), 제2 하드 마스크 패턴(224) 및 제2 소스/드레인 영역(226)을 포함할 수 있다.

상기 제1 및 제2 영역의 기판(200) 상에 제1 층간 절연막(230)이 구비된다. 상기 제1 층간 절연막(230)은 상기 소스 라인(232) 및 상기 제1 및 제2 트랜지스터들(216, 218)을 충분하게 덮을 수 있다. 상기 제1 층간 절연막(230)은 평탄한 제1 상부면을 가질 수 있다. 그러므로, 상기 제1 층간 절연막(230)의 제1 상부면은 상기 소스 라인(232)의 상부면보다 높게 위치할 수 있다. 일 예로, 상기 제1 층간 절연막(230)은 제1 하부 층간 절연막(230a) 및 제2 하부 층간 절연막(230b)을 포함할 수 있다. 상기 제1 하부 층간 절연막(230a)을 관통하여 상기 소스 라인(232)이 구비될 수 있다.

상기 제1 영역의 상기 제1 층간 절연막(230)을 관통하여 상기 제1 드레인 영역들(214)과 각각 접촉하는 콘택 플러그(234)가 구비된다. 즉, 상기 콘택 플러그들(234)은 상기 제1 층간 절연막(230)을 관통하여 형성될 수 있다. 상기 콘택 플러그들(234)의 상부면은 상기 소스 라인(232)의 상부면보다 높을 수 있다.

상기 각각의 콘택 플러그들(234) 상에는 패드 패턴(236)이 구비될 수 있다. 또한, 상기 패드 패턴들(236) 사이에는 절연막 패턴(238)이 구비될 수 있다. 상기 패드 패턴들(236)은 상기 콘택 플러그(234)와 메모리 구조물(118) 간의 직접적인 접촉이 어려울 때 배치될 수 있다. 그러므로, 상기 콘택 플러그(234)와 메모리 구조물(118)이 직접 접촉될 수 있는 경우에는 상기 패드 패턴(236)이 구비되지 않을 수 있다.

상기 각각의 패드 패턴들(236) 상에는 메모리 구조물(118)이 구비될 수 있다. 상기 메모리 구조물(118)은 하부 전극(106a), MTJ 구조물(114a) 및 상부 전극(116a)이 순차적으로 적층될 수 있다. 예시적인 실시예에서, 상기 메모리 구조물(118)은 도 1을 참조로 설명한 것과 동일한 구조를 가질 수 있다.

상기 절연막 패턴(238), 패드 패턴들(236) 및 메모리 구조물들(118)의 표면 상에 컨포멀하게 제1 보호막(120)이 구비된다. 상기 제1 보호막(120)은 상기 메모리 구조물들(118)을 덮을 수 있다. 상기 제1 보호막(120) 상에는 제2 보호막(122)이 구비된다.

상기 제1 보호막(120)은 상기 메모리 구조물(118)의 표면과 직접 접촉할 수 있다. 상기 제1 보호막(120)은 상기 메모리 구조물(118)의 표면의 데미지 발생이 감소되도록 형성될 수 있다.

상기 제2 보호막(122)은 상기 제1 보호막(120)보다 막의 치밀도가 높을 수 있다. 따라서, 상기 제2 보호막(122)은 후속 공정들을 수행할 때 상기 메모리 구조물을 보호할 수 있다.

상기 제1 및 제2 보호막(120, 122)은 질소를 포함할 수 있다. 상기 제1 보호막(120)은 제1 농도의 질소를 포함하고, 상기 제2 보호막(122)은 제1 농도보다 높은 제2 농도의 질소를 포함할 수 있다.

예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 도 1을 참조로 설명한 것과 동일할 수 있다.

상기 제1 및 제2 보호막(120, 122) 상에는 상기 메모리 구조물(118)을 덮는 제2 층간 절연막(130)이 구비될 수 있다.

상기 제2 층간 절연막(130)은 실리콘 산화물을 포함할 수 있다.

상기 제2 층간 절연막(130)을 관통하여 상기 상부 전극(116a)의 상부면과 접촉하는 비트 라인(134)이 구비된다. 상기 비트 라인(134)은 복수의 상부 전극들(116a)과 접촉하면서 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 비트 라인(134)은 서로 평행하게 복수개가 구비될 수 있다.

상기 비트 라인(134)은 베리어 금속 패턴(도시안됨) 및 금속 패턴이 적층되는 구조를 가질 수 있다. 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 금속 패턴은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다.

상기 비트 라인(134)의 상부면 및 상기 제2 층간 절연막(130)의 상부면은 실질적으로 평탄할 수 있다.

도시하지는 않았지만, 상기 제2 층간 절연막(130) 및 비트 라인(134)을 덮는 제3 층간 절연막이 더 구비될 수 있다.

도 9 내지 도 14는 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.

도 9를 참조하면, 기판(200)에 소자 분리막(202)을 형성하여 상기 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 상기 기판(200)은 메모리 셀들이 형성되는 제1 영역과 주변 회로들이 형성되는 제2 영역으로 구분될 수 있다. 상기 소자 분리막(202)은 셸로우 트렌치 분리 (Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 상기 액티브 영역은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다.

상기 제1 영역의 기판(200)에 제1 트랜지스터들(216)을 형성한다. 상기 고립된 액티브 영역에는 2개의 제1 트랜지스터들(216)이 형성될 수 있다. 예를들어, 상기 제1 트랜지스터들(216)은 매립 게이트형 트랜지스터들일 수 있다. 상기 제1 트랜지스터들(216)을 형성하기 위하여, 상기 기판(200) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 기판을 식각함으로써 제1 방향으로 연장되는 라인 형상의 트렌치(204)를 형성한다. 상기 각 액티브 영역 내에 2개의 트렌치들(204)이 형성될 수 있다. 상기 트렌치들(204) 내부에 제1 게이트 절연막 패턴(206), 제1 게이트 전극(208) 및 제1 하드 마스크 패턴(210)을 포함하는 제1 게이트를 형성한다. 또한, 상기 제1 게이트 양 측의 액티브 영역 내에 불순물을 주입하여 제1 소스 영역(212) 및 제1 드레인 영역(214)을 각각 형성한다. 상기 제1 소스 영역은 2개의 제1 트랜지스터(216)에 공통의 소스 영역으로 제공될 수 있다.

본 실시예에서, 상기 제1 트랜지스터들(216)은 매립 게이트용 트랜지스터로 설명하지만 이에 한정되지는 않는다. 예를들어, 상기 제1 트랜지스터들은 플레너 게이트형 트랜지스터일 수도 있다.

또한, 상기 제2 영역의 기판에 주변 회로에 포함되는 제2 트랜지스터(218)를 형성한다. 예를들어, 상기 제2 트랜지스터(218)는 플레너 게이트형의 트랜지스터들 일 수 있다. 상기 제2 트랜지스터(218)를 형성하기 위하여, 상기 기판(200) 상에 제2 게이트 절연막 및 제2 게이트 전극막을 형성한다. 제2 하드 마스크 패턴(224)을 이용하여 상기 제2 게이트 절연막 및 제2 게이트 전극막을 식각함으로써 제2 게이트 절연막 패턴(220) 및 제2 게이트 전극(222)을 형성한다. 또한, 상기 제2 게이트 전극(222) 양 측의 액티브 영역에 불순물을 주입하여 제2 소스/드레인 영역(226)을 각각 형성한다.

상기 제1 및 제2 영역의 기판(200) 상에 상기 제1 및 제2 트랜지스터들(216, 218)을 덮는 제1 하부 층간 절연막(230a)을 형성한다. 이 후, 상기 제1 하부 층간 절연막(230a)의 상부면이 평탄하게 되도록 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.

상기 제1 영역의 제1 하부 층간 절연막(230a)의 일부를 식각하여, 상기 제1 소스 영역들(212) 표면을 노출하는 제1 개구부들을 형성한다. 상기 제1 개구부들은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 개구부들 내부에 제1 도전막을 형성하고 평탄화하여, 상기 제1 소스 영역들(212)과 접촉하는 소스 라인들(232)을 형성한다. 상기 소스 라인들(232)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.

상기 제1 하부 층간 절연막(230a) 및 소스 라인들(232) 상에 제2 하부 층간 절연막(230b)을 형성한다. 상기 제1 하부 층간 절연막(230a)의 상부면이 평탄하므로, 상기 제2 하부 층간 절연막(230b)은 평탄한 상부면을 가질 수 있다. 상기 제1 및 제2 하부 층간 절연막(230a, 230b)은 실리콘 산화물로 형성될 수 있다.

상기 제1 영역의 제1 및 제2 하부 층간 절연막(230a, 230b)을 관통하여 상기 제1 드레인 영역들(214)을 각각 노출하는 제2 개구부들을 형성한다. 상기 제2 개구부들 내부에 제2 도전막을 형성하고 평탄화하여, 상기 제1 드레인 영역들(214)과 각각 접촉하는 콘택 플러그(234)를 형성한다. 상기 콘택 플러그들(234)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.

따라서, 상기 제1 및 제2 영역의 기판(200)에는 제1 및 제2 하부 층간 절연막(230a, 230b)을 포함하는 제1 층간 절연막(230)이 형성된다. 상기 제1 영역의 제1 층간 절연막(230)에는 상기 콘택 플러그들(234) 및 소스 라인들(232)이 각각 형성된다. 상기 콘택 플러그들(234)의 상부면은 상기 소스 라인들(232)의 상부면보다 높게 위치할 수 있다.

도 10을 참조하면, 상기 제1 층간 절연막(230) 상에 패드막을 형성한다. 상기 패드막은 텅스텐, 티타늄, 탄탈륨 등의 금속 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다. 상기 패드막을 식각하여 상기 콘택 플러그들(234)과 각각 접촉하는 패드 패턴(236)을 형성한다.

상기 패드 패턴들(236) 사이를 채우는 절연막 패턴(238)을 형성한다. 상기 절연막 패턴(238)은 실리콘 질화물 또는 실리콘 산화물을 사용하여 형성할 수 있다.

이와는 다르게, 상기 패드 패턴(236)은 다마신 공정을 통해 형성할 수도 있다. 즉, 상기 패드 패턴(236)이 형성될 부위에 개구부를 포함하는 절연막 패턴(238)을 먼저 형성하고, 상기 개구부 내부에 패드막을 형성하고 평탄화함으로써 상기 패드 패턴(236)을 형성할 수도 있다.

도 11을 참조하면, 상기 패드 패턴들(236)과 각각 접촉하는 필러 형상의 메모리 구조물(118)을 형성한다. 상기 메모리 구조물(118)은 하부 전극(106a), MTJ 구조물(114a) 및 상부 전극(116a)을 포함할 수 있다.

예시적인 실시예에서, 상기 메모리 구조물(118)은 도 2 및 도 3을 참조로 설명한 것과 동일한 공정을 통해 형성될 수 있다.

도 12 및 도 13을 참조하면, 상기 절연막 패턴(238), 패드 패턴들(236) 및 메모리 구조물(118)의 표면 상에 컨포멀하게 제1 보호막(120)을 형성한다. 상기 제1 보호막(120)은 상기 메모리 구조물(118)의 표면을 덮을 수 있다. 상기 제1 보호막(120)의 표면 상에 컨포멀하게 제2 보호막(122)을 형성한다. 상기 제1 및 제2 보호막(120, 122)은 상기 메모리 구조물들(118)의 사이를 매립하지 않도록 형성할 수 있다.

상기 제1 및 제2 보호막(120, 122)은 플라즈마를 사용하는 화학 기상 증착(Chemical vapor deposition)방법을 통해 형성할 수 있다. 예를들어, 상기 제1 및 제2 보호막(120, 122)은 플라즈마 강화 화학 기상 증착 방법으로 형성할 수 있다. 상기 제1 및 제2 보호막(120, 122)은 서로 다른 플라즈마 방식을 사용하여 형성할 수 있다.

상기 제1 보호막(120)은 상기 메모리 구조물의 표면에 플라즈마 데미지의 발생이 감소되도록 형성할 수 있다. 상기 제2 보호막(122)은 후속 공정을 수행할 때 상기 메모리 구조물(118)을 보호하기 위하여, 상기 제1 보호막(120)보다 더 높은 치밀도를 갖도록 형성할 수 있다.

예시적인 실시예에서, 상기 제1 보호막(120)은 고주파 RF 파워만을 사용하는 제1 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다. 상기 제2 보호막(122)은 상기 고주파 RF 파워 및 저주파 RF 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다.

상기 제1 및 제2 보호막(120, 122)은 도 4 및 도 5를 참조로 설명한 것과 동일한 공정을 통해 형성될 수 있다.

일부 예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 고주파 RF 파워만을 사용하는 제1 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다. 이 경우, 상기 제1 보호막(120)을 형성할 때 상기 RF 파워는 펄스로 인가되고, 상기 제2 보호막(122)을 형성할 때 상기 RF 파워는 연속적으로 인가될 수 있다.

일부 예시적인 실시예에서, 상기 제1 및 제2 보호막(120, 122)은 고주파 RF 파워 및 저주파 RF 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 형성할 수 있다. 이 경우, 상기 제1 보호막(120)을 형성할 때 상기 RF 파워는 펄스로 인가되고, 상기 제2 보호막(122)을 형성할 때 상기 RF 파워는 연속적으로 인가될 수 있다.

상기 제1 및 제2 보호막(120, 122)이 구비됨으로써, 상기 메모리 구조물이 플라즈마에 의한 손상을 최소화하면서도 후속 공정에서 열 또는 흡습 등에 의해 상기 메모리 구조물(118)이 열화되는 것을 감소할 수 있다.

도 14를 참조하면, 상기 제2 보호막(122) 상에 상기 메모리 구조물(118)을 덮는 제2 층간 절연막(130)을 형성한다. 상기 제2 층간 절연막(130), 제1 및 제2 보호막(120, 122)의 일부를 식각하여 상기 상부 전극(116a)의 상부면을 노출하는 트렌치(132)를 형성한다. 상기 트렌치(132) 내부에 비트 라인(134)을 형성한다.

상기 제2 층간 절연막(130)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 층간 절연막(130)이 평탄한 상부면을 가질 수 있도록 표면을 평탄화하는 공정이 더 포함될 수 있다.

상기 트렌치(132)는 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다.

상기 비트 라인(134)은 상기 트렌치(132)의 측벽 및 저면에 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 상기 트렌치를 채우는 금속막을 형성하고, 이들을 평탄화하여 형성할 수 있다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 금속막은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다. 따라서, 상기 비트 라인(134)은 베리어 금속 패턴(도시안됨) 및 금속 패턴을 포함할 수 있다. 상기 비트 라인(134)은 상기 상부 전극(116a)과 접촉할 수 있다.

이 후, 도시하지는 않았지만, 상기 제2 층간 절연막(130) 및 상기 비트 라인(134)을 덮는 제3 층간 절연막을 더 형성할 수 있다.

본 발명의 각 실시예들의 자기 저항 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.

100, 200 : 기판102 : 제1 층간 절연막
104, 234 : 콘택 플러그106a : 하부 전극
108a : 제1 자성 패턴110a : 터널 베리어 패턴
112a : 제2 자성 패턴114a : MTJ 구조물
116a : 상부 전극118 : 메모리 구조물
120 : 제1 보호막122 : 제2 보호막
124, 130 : 제2 층간 절연막128 : 배선
134 : 비트 라인212 : 제1 소스 영역
214 : 제1 드레인 영역216 :　제1 트랜지스터
218：제2 트랜지스터230 : 제1 층간 절연막
232 : 소스 라인236 : 패드 패턴

Claims (20)

1. 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성하고;
   플라즈마를 이용하는 증착 공정을 수행하여 상기 메모리 구조물의 적어도 일 측벽의 표면을 컨포멀하게 덮는 제1 보호막을 형성하고; 그리고,
   상기 제1 보호막 형성하는 것과 다른 방식의 플라즈마를 이용하는 증착 공정을 통해 상기 제1 보호막 상에 상기 제1 보호막과 직접 접하고 상기 제1 보호막보다 높은 치밀도를 가지는 제2 보호막을 형성하는 자기 저항 메모리 소자의 제조 방법.
2. 제1항에 있어서, 상기 제1 보호막은 제1 주파수 파워를 사용한 제1 플라즈마 방식의 화학 기상 증착법으로 형성하고, 상기 제2 보호막은 상기 제1 주파수 파워 및 상기 제1 주파수 파워보다 낮은 제2 주파수 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 형성하는 자기 저항 메모리 소자의 제조 방법.
3. 제2항에 있어서, 상기 제1 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식을 사용하여 형성되고, 상기 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식을 사용하여 형성되는 자기 저항 메모리 소자 제조 방법.
4. 제2항에 있어서, 상기 제1 및 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식을 사용하여 형성되는 자기 저항 메모리 소자 제조 방법.
5. 제1항에 있어서, 상기 제1 및 제2 보호막은 제1 주파수 파워를 사용한 제1 플라즈마 방식의 화학 기상 증착법으로 형성하고,
   상기 제1 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식을 사용하여 형성하고, 상기 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식을 사용하여 형성하는 자기 저항 메모리 소자 제조 방법.
6. 제1항에 있어서, 상기 제1 및 제2 보호막은 제1 주파수 파워 및 상기 제1 주파수 파워보다 낮은 제2 주파수 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 형성하고,
   상기 제1 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식을 사용하여 형성하고, 상기 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식을 사용하여 형성하는 자기 저항 메모리 소자 제조 방법.
7. 제1항에 있어서, 상기 제1 보호막 및 제2 보호막은 동일 챔버 내에서 인시튜로 형성하는 자기 저항 메모리 소자 제조 방법.
8. 제1항에 있어서, 상기 제1 보호막은 제1 농도의 질소를 포함하고, 상기 제2 보호막은 상기 제1 농도보다 높은 제2 농도의 질소를 포함하도록 형성하는 자기 저항 메모리 소자의 제조 방법.
9. 제1항에 있어서, 상기 제1 보호막을 형성할 때 사용되는 소오스 가스 및 상기 제2 보호막을 형성할 때 사용되는 소오스 가스는 동일하고, 서로 동일한 조건으로 유입되는 자기 저항 메모리 소자 제조 방법.
10. 제1항에 있어서, 상기 제1 보호막을 형성할 때 사용되는 소오스 가스 및 상기 제2 보호막을 형성할 때 사용되는 소오스 가스는 동일하고, 서로 다른 조건으로 유입되는 자기 저항 메모리 소자 제조 방법.
11. 제10항에 있어서, 상기 제1 및 제2 보호막을 형성할 때 사용되는 소오스 가스는 적어도 질소 소오스 가스를 포함하고,
    상기 제1 보호막을 형성할 때 사용되는 질소 소오스 가스는 상기 제2 보호막을 형성할 때 사용되는 질소 소오스 가스보다 낮은 유량이 사용되는 자기 저항 메모리 소자 제조 방법.
12. 제1항에 있어서, 상기 제1 및 제2 보호막은 각각 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화 질화물, 실리콘 탄산질화물 또는 알루미늄 질화물을 포함하는 자기 저항 메모리 소자 제조 방법.
13. 제1항에 있어서, 상기 제2 보호막을 형성한 다음,
    상기 제2 보호막 상에 층간 절연막을 형성하고; 그리고,
    상기 층간 절연막을 관통하여 상기 상부 전극과 전기적으로 연결되는 배선을 형성하는 것을 더 포함하는 자기 저항 메모리 소자 제조 방법.
14. 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물을 형성하고;
    제1 주파수 파워를 사용한 제1 플라즈마 방식의 화학 기상 증착법으로 상기 메모리 구조물의 적어도 일 측벽의 표면을 컨포멀하게 덮는 제1 보호막을 형성하고; 그리고,
    상기 제1 보호막 상에, 상기 제1 주파수 파워 및 상기 제1 주파수 파워보다 낮은 제2 주파수 파워를 함께 사용하는 제2 플라즈마 방식의 화학 기상 증착법으로 상기 제1 보호막과 직접 접하고 상기 제1 보호막보다 높은 치밀도를 가지는 제2 보호막을 형성하는 것을 포함하는 자기 저항 메모리 소자 제조 방법.
15. 제14항에 있어서, 상기 제1 보호막 및 제2 보호막은 동일 챔버 내에서 인시튜로 형성하는 자기 저항 메모리 소자 제조 방법.
16. 제14항에 있어서, 상기 제1 보호막은 RF 파워가 펄스로 인가되는 펄스드 플라즈마 방식으로 형성되고, 상기 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식으로 형성되는 자기 저항 메모리 소자 제조 방법.
17. 제14항에 있어서, 상기 제1 및 제2 보호막은 RF 파워가 연속적으로 인가되는 연속 플라즈마 방식으로 형성되는 자기 저항 메모리 소자 제조 방법.
18. 제14항에 있어서, 상기 제1 보호막은 제1 농도의 질소를 포함하고, 상기 제2 보호막은 상기 제1 보호막보다 높은 제2 농도의 질소를 포함하는 자기 저항 메모리 소자 제조 방법.
19. 제14항에 있어서, 상기 제1 및 제2 보호막은 각각 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화 질화물, 실리콘 탄산질화물 또는 알루미늄 질화물을 포함하는 자기 저항 메모리 소자 제조 방법.
20. 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 구조물;
    상기 메모리 구조물의 적어도 일 측벽의 표면을 컨포멀하게 덮고, 제1 농도의 질소를 포함하는 제1 보호막; 및
    상기 제1 보호막 상에, 상기 제1 보호막과 직접 접하고 상기 제1 보호막보다 높은 치밀도를 가지고, 상기 제1 농도보다 높은 제2 농도의 질소를 함유하는 제2 보호막을 포함하는 자기 저항 메모리 소자.

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