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KR102374642B1 - 자기 메모리 소자 및 그 제조 방법 - Google Patents

자기 메모리 소자 및 그 제조 방법Download PDF

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KR102374642B1
KR102374642B1KR1020150010619AKR20150010619AKR102374642B1KR 102374642 B1KR102374642 B1KR 102374642B1KR 1020150010619 AKR1020150010619 AKR 1020150010619AKR 20150010619 AKR20150010619 AKR 20150010619AKR 102374642 B1KR102374642 B1KR 102374642B1
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pattern
insulating
tunnel junction
magnetic
lower electrode
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한신희
이길호
송윤종
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삼성전자주식회사
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본 발명의 일 실시예에 따른 자기 메모리 소자는 기판 상의 하부 절연막; 상기 하부 절연막 상의 절연 구조체; 상기 하부 절연막을 관통하는 하부 콘택; 상기 절연 구조체를 관통하며 상기 하부 콘택과 전기적으로 연결되는 하부 전극; 및 상기 절연 구조체의 상면의 적어도 일부 및 상기 하부 전극의 상면의 적어도 일부와 동시에 접하는 자기터널접합 패턴을 포함하되, 상기 하부 전극은 바닥부 및 상기 바닥부의 상면으로부터 상기 자기터널접합 패턴을 향해 돌출된 돌출부를 포함하고, 상기 바닥부의 상면의 적어도 일부는 상기 절연 구조체와 접하며, 상기 자기터널접합 패턴과 접하는 상기 절연 구조체의 상면 및 상기 하부 전극의 상면의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 0.01nm 내지 1nm일 수 있다.

Description

자기 메모리 소자 및 그 제조 방법{Magnetic memory device and method for fabricating the same}
본 발명은 메모리 소자에 관한 것으로서, 보다 상세하게는 자기터널접합을 이용하는 메모리 소자에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 소자(Magnetic memory device)가 연구되고 있다. 자기 메모리 소자는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
자기 메모리 소자는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 이용하는 메모리 소자이다. 자기터널접합은 두 자성층들과 그 사이에 개재된 절연층을 포함하는데, 두 자성층들의 자화 방향에 따라 자기터널접합의 저항이 달라질 수 있다. 구체적으로, 두 자성층들의 자화 방향이 반평행하면 자기터널접합의 저항은 클 수 있고, 두 자성층들의 자화 방향이 평행하면 자기터널접합의 저항은 작을 수 있다. 자기 메모리 소자는 이러한 자기터널접합의 저항의 차이를 이용하여 데이터를 기입/판독할 수 있다.
특히, 스핀전달토크 자기 램(Spin Transfer Torque Magnetic Random Access Memory: STT-MRAM)은 자기 셀(magnetic cell)의 크기가 감소함에 따라 기록 전류의 크기도 감소하는 특성을 보이기 때문에 고집적 메모리로 주목 받고 있다.
본 발명이 해결하고자 하는 과제는 자기적 특성 및 신뢰성이 향상된 자기 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 자기적 특성 및 신뢰성이 향상된 자기 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 소자는 기판 상의 하부 절연막; 상기 하부 절연막 상의 절연 구조체; 상기 하부 절연막을 관통하는 하부 콘택; 상기 절연 구조체를 관통하며 상기 하부 콘택과 전기적으로 연결되는 하부 전극; 및 상기 절연 구조체의 상면의 적어도 일부 및 상기 하부 전극의 상면의 적어도 일부와 동시에 접하는 자기터널접합 패턴을 포함하되, 상기 하부 전극은 바닥부 및 상기 바닥부의 상면으로부터 상기 자기터널접합 패턴을 향해 돌출된 돌출부를 포함하고, 상기 바닥부의 상면의 적어도 일부는 상기 절연 구조체와 접하며, 상기 자기터널접합 패턴과 접하는 상기 절연 구조체의 상면 및 상기 하부 전극의 상면의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 0.01nm 내지 1nm일 수 있다.
일 실시예에 따르면, 상기 자기터널접합 패턴과 상기 절연 구조체의 상면이 접하는 면적은 상기 자기터널접합 패턴과 상기 하부 전극의 상면이 접하는 면적보다 클 수 있다.
일 실시예에 따르면, 상기 바닥부는 상기 자기터널접합 패턴과 이격될 수 있다.
일 실시예에 따르면, 상기 절연 구조체는 비정질(amorphous)일 수 있다.
일 실시예에 따르면, 상기 하부 전극은 다결정질(polycrystalline)일 수 있다.
일 실시예에 따르면, 상기 절연 구조체의 상면의 거칠기는 상기 돌출부의 상면의 거칠기보다 작을 수 있다.
일 실시예에 따르면, 상기 돌출부의 상면은 상기 절연 구조체의 상면과 공면을 이룰 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 제1 실시예에 따른 자기 메모리 소자는 기판 상의 하부 절연막; 상기 하부 절연막을 관통하는 하부 콘택; 상기 하부 절연막 상에 배치되며, 상기 하부 콘택을 노출하는 개구부를 갖는 제1 절연 패턴; 상기 개구부의 측벽 및 바닥면을 컨포말하게(conformally) 덮는 하부 전극; 상기 개구부를 채우는 제2 절연 패턴; 및 상기 하부 전극의 상면의 적어도 일부, 상기 제1 절연 패턴의 상면의 적어도 일부, 및 상기 제2 절연 패턴의 상면의 적어도 일부와 접하는 자기터널접합 패턴을 포함하되, 상기 자기터널접합 패턴과 접하는 상기 하부 전극의 상면, 상기 제1 절연 패턴의 상면, 및 상기 제2 절연 패턴의 상면의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 0.01nm 내지 1nm일 수 있다.
일 실시예에 따르면, 상기 제1 절연 패턴 및 상기 제2 절연 패턴을 포함하는 절연 구조체를 정의하되, 상기 자기터널접합 패턴과 상기 절연 구조체의 상면이 접하는 면적은 상기 자기터널접합 패턴과 상기 하부 전극의 상면이 접하는 면적보다 클 수 있다.
일 실시예에 따르면, 상기 제1 절연 패턴 및 상기 제2 절연 패턴 중 적어도 하나는 비정질(amorphous)일 수 있다.
일 실시예에 따르면, 상기 하부 전극은 다결정질(polycrystalline)일 수 있다.
일 실시예에 따르면, 상기 제1 절연 패턴의 상면의 거칠기 및 상기 제2 절연 패턴의 상면의 거칠기는 상기 하부 전극의 상면의 거칠기보다 작을 수 있다.
일 실시예에 따르면, 상기 하부 전극은 상기 제1 절연 패턴 및 상기 제2 절연 패턴 상으로 연장되지 않을 수 있다.
일 실시예에 따르면, 상기 하부 전극은 하부가 막힌 중공의 실린더 형태를 가지며, 상기 제2 절연 패턴은 상기 중공을 채울 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 제2 실시예에 따른 자기 메모리 소자는 기판 상의 하부 절연막; 상기 하부 절연막을 관통하는 하부 콘택; 상기 하부 콘택 상에, L자형 단면을 갖는 하부 전극; 상기 하부 전극의 측벽을 덮되, 상기 하부 전극의 최상면을 노출하는 절연 구조체; 상기 절연 구조체의 상면의 적어도 일부 및 상기 하부 전극의 최상면의 적어도 일부와 접하는 자기터널접합 패턴을 포함하되, 상기 자기터널접합 패턴과 접하는 상기 절연 구조체의 상면 및 상기 하부 전극의 상면의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 0.01nm 내지 1nm일 수 있다.
일 실시예에 따르면, 상기 자기터널접합 패턴과 상기 절연 구조체의 상면이 접하는 면적은 상기 자기터널접합 패턴과 상기 하부 전극의 최상면이 접하는 면적보다 클 수 있다.
일 실시예에 따르면, 상기 절연 구조체는 비정질(amorphous)일 수 있다.
일 실시예에 따르면, 상기 하부 전극은 다결정질(polycrystalline)일 수 있다.
일 실시예에 따르면, 상기 절연 구조체의 상면의 거칠기는 상기 돌출부의 최상면의 거칠기보다 작을 수 있다.
일 실시예에 따르면, 상기 하부 전극의 최상면은 상기 절연 구조체의 상면과 공면을 이룰 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 자기 메모리 소자에 따르면, 자기터널접합 패턴이 주로 절연 구조체 상에 형성될 수 있다. 절연 구조체는 비정질이며, 절연 구조체의 표면은 하부 전극의 표면에 비해 평탄하기 때문에 자기터널접합 패턴의 결정성이 향상될 수 있다. 이에 따라, 자기 메모리 소자의 자기적 특성이 향상될 수 있다.
본 발명의 자기 메모리 소자에 따르면, 자기터널접합 패턴과 하부 전극이 접하는 면적이 작아져 자기터널접합 패턴과 하부 전극 사이의 접촉 저항이 커질 수 있다. 이에 따라, 전류가 흐를 때 자기터널접합 패턴의 온도가 높아져 자유층의 자화의 스위칭이 용이해질 수 있다.
본 발명의 자기 메모리 소자의 제조 방법에 따르면, 자기터널접합 패턴의 형성 시, 자기터널접합 패턴과 하부 전극 사이의 오정렬(misalignment)이 발생하여 하부 전극의 일부가 노출될 수 있다. 본 발명의 자기 메모리 소자의 제조 방법에 따르면, 상기와 같은 오정렬이 발생하더라도 노출되는 하부 전극의 상면의 면적이 작을 수 있다. 이에 따라, 하부 전극의 일부가 재증착되어 자기터널접합 패턴의 자성 패턴들이 단락되는 현상이 감소할 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 자기 메모리 소자를 나타내는 단면도이다.
도 1b는 본 발명의 제1 실시예에 따른 자기 메모리 소자에 포함되는 하부 전극의 사시도이다.
도 2a는 본 발명의 제2 실시예에 따른 자기 메모리 소자를 나타내는 단면도이다.
도 2b는 본 발명의 제2 실시예에 따른 자기 메모리 소자에 포함되는 하부 전극의 사시도이다.
도 3a 내지 8a는 본 발명의 제1 실시예에 따른 자기 메모리 소자의 제조 방법을 나타내는 평면도들이다.
도 3b 내지 8b는 각각 도 3a 내지 8a의 I-I'선에 따른 단면도들이다.
도 9a 내지 19a는 본 발명의 제2 실시예에 따른 자기 메모리 소자의 제조 방법을 나타내는 평면도들이다.
도 9b 내지 19b는 각각 도 9a 내지 19a의 I-I'선에 따른 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 자기터널접합 패턴을 설명하기 위한 개념도이다.
도 21은 본 발명의 다른 실시예에 따른 자기터널접합 패턴을 설명하기 위한 개념도이다.
도 22는 일반적인 자기 메모리 소자를 나타내는 단면도이다.
도 23은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 제1 실시예에 따른 자기 메모리 소자를 나타내는 단면도이다. 도 1b는 본 발명의 제1 실시예에 따른 자기 메모리 소자에 포함되는 하부 전극의 사시도이다.
도 1a 및 1b를 참조하면, 자기 메모리 소자(100)는 기판(110), 하부 절연막(120), 하부 콘택(130), 절연 구조체(140), 하부 전극(150), 자기터널접합 패턴(160), 상부 절연막(170), 및 상부 전극(180)을 포함할 수 있다.
기판(110) 상에 하부 절연막(120)이 제공될 수 있다. 기판(110)은 트랜지스터 또는 다이오드 등의 선택 소자(미도시)를 포함하는 기판일 수 있다. 하부 절연막(120)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
하부 콘택(130)이 하부 절연막(120)을 수직으로 관통하며 제공될 수 있다. 하부 콘택(130)은 기판(110)과 전기적으로 연결될 수 있다. 일 예로, 기판(110)이 트랜지스터(미도시)를 포함하는 경우, 하부 콘택(130)은 상기 트랜지스터의 드레인 영역과 전기적으로 연결될 수 있다. 하부 콘택(130)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다.
절연 구조체(140)는 하부 절연막(120) 상에 제공될 수 있다. 절연 구조체(140)는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 비결정질(amorphous)일 수 있다. 절연 구조체(140)의 상면은 후술할 돌출부(154)의 상면보다 작은 거칠기(roughness)를 가질 수 있다.
하부 전극(150)은 절연 구조체(140)를 수직으로 관통할 수 있다. 하부 전극(150)은 하부 콘택(130)과 전기적으로 연결될 수 있다. 일 예로, 도 1a에 도시된 바와 같이, 하부 전극(150)의 하면은 하부 콘택(130)의 상면과 접할 수 있다. 다른 예로, 하부 전극(150)과 하부 콘택(130) 사이에 도전성 패드(미도시)가 더 제공되어 상기 도전성 패드를 통해 하부 전극(150)과 하부 콘택(130)이 전기적으로 연결될 수 있다. 하부 전극(150)은 바닥부(152) 및 돌출부(154)를 포함할 수 있다. 바닥부(152)는 하부 전극(150)의 바닥 부분으로 판 형태를 가질 수 있으며, 돌출부(154)는 바닥부(152)의 상면으로부터 기판(110)의 반대 방향을 향해(다시 말해, 후술할 자기터널접합 패턴(160)을 향해) 돌출된 부분일 수 있다. 돌출부(154)의 상면은 절연 구조체(140)의 상면과 공면을 이룰 수 있다. 돌출부(154)의 상면의 넓이는 바닥부(152)의 상면의 넓이보다 작을 수 있다. 나아가, 몇몇 실시예들에서, 돌출부(154)의 하면의 넓이는 바닥부(152)의 상면의 넓이보다 작을 수 있다. 하부 전극(150)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있으며, 다결정질(polycrystalline)일 수 있다.
일 실시예에 따르면, 도 1a 및 1b에 도시된 바와 같이, 하부 전극(150)은 하부가 막힌 중공(中孔)의 실린더 형태를 가질 수 있다. 이 경우, 절연 구조체(140)는 제1 절연 패턴(142) 및 제2 절연 패턴(144)을 포함할 수 있다. 제1 절연 패턴(142)은 하부 절연막(120) 상에 배치되며, 하부 콘택(130)을 노출하는 개구부(OP)를 가질 수 있다. 하부 전극(150)은 개구부(OP)의 측벽 및 바닥면을 컨포말하게(conformally) 덮을 수 있다. 하부 전극(150) 중 개구부(OP)의 바닥면을 덮는 부분은 바닥부(152)에 해당할 수 있고, 개구부(OP)의 측벽을 덮는 부분은 돌출부(154)에 해당할 수 있다. 제2 절연 패턴(144)은 상기 중공(中孔, 혹은 개구부(OP))을 채울 수 있다. 하부 전극(150)은 제1 절연 패턴(142)의 상면 및 제2 절연 패턴(144)의 상면 상으로 연장되지 않을 수 있다. 나아가, 하부 전극(150)의 최상면(즉, 돌출부(154)의 상면)은 제1 절연 패턴(142)의 상면 및 제2 절연 패턴(144)의 상면과 공면을 이룰 수 있다. 제1 절연 패턴 및 제2 절연 패턴 중 적어도 하나는 비정질일 수 있다.
자기터널접합 패턴(160)은 하부 전극(150) 상에 제공될 수 있다. 자기터널접합 패턴(160)은 절연 구조체(140)의 상면 및 돌출부(154)의 상면과 동시에 접할 수 있으나, 바닥부(152)와는 이격될 수 있다. 자기터널접합 패턴(160)과 절연 구조체(140)의 상면이 접하는 면적은 자기터널접합 패턴(160)과 돌출부(154)의 상면이 접하는 면적보다 클 수 있다.
자기터널접합 패턴(160)과 접하는 절연 구조체(140)의 상면 및 하부 전극(150)의 상면의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 약 0.01nm 내지 약 1nm일 수 있다.
자기터널접합 패턴(160)은 차례로 적층된 제1 자성 패턴(162), 터널 배리어 패턴(164), 및 제2 자성 패턴(166)을 포함할 수 있다. 제1 자성 패턴(162), 터널 배리어 패턴(164), 및 제2 자성 패턴(166)은 각각 특정한 결정 구조를 가질 수 있다. 자기터널접합 패턴(160)의 물질 및 데이터 저장 원리는 이하 도 20 및 21을 참조하여 보다 상세히 설명된다.
몇몇 실시예들에 따르면, 자기터널접합 패턴(160)은 하면에 추가 하부 전극(미도시)을 더 포함할 수 있다. 추가 하부 전극(미도시)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다. 이와 달리, 다른 실시예들에 따르면, 자기터널접합 패턴(160)은 추가 하부 전극(미도시)을 포함하지 않을 수 있다.
자기터널접합 패턴(160) 상에 상부 전극(180), 상부 콘택(182), 및 비트 라인(184)이 차례로 제공될 수 있다. 상부 전극(180), 상부 콘택(182), 및 비트 라인(184)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다.
상부 절연막(170)은 절연 구조체(140) 및 비트 라인(184) 사이에 제공되어, 자기터널접합 패턴(160), 상부 전극(180), 및 상부 콘택(182)의 측면을 덮을 수 있다. 상부 절연막(170)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
일반적으로, 자기터널접합 패턴(160)의 결정성은 자기터널접합 패턴(160)과 접하는 하부 막질의 거칠기 및 상기 하부 막질의 결정성에 의해 영향을 받을 수 있다. 즉, 거칠기가 크거나 결정성을 갖는 하부 막질과의 접촉 면적이 넓어질수록 자기터널접합 패턴(160)의 결정성은 저해될 수 있다.
자기 메모리 소자(100)에 따르면, 자기터널접합 패턴(160)은 하부 전극(150)의 상면보다 절연 구조체(140)의 상면과 더 많이 접하며 형성될 수 있다. 절연 구조체(140)의 상면의 거칠기는 하부 전극(150)의 상면의 거칠기보다 작을 수 있다. 이에 따라, 거칠기가 상대적으로 작은 절연 구조체(140)와의 접촉 면적이 넓은 자기터널접합 패턴(160)의 결정성은 향상될 수 있다. 또한, 절연 구조체(140)는 비정질일 수 있는 반면 하부 전극(150)은 다결정질일 수 있다. 이에 따라, 비정질인 절연 구조체(140)와의 접촉 면적이 넓은 자기터널접합 패턴(160)의 결정성은 더욱 향상될 수 있다.
나아가, 자기 메모리 소자(100)에 따르면, 자기터널접합 패턴(160)과 하부 전극(150)이 접하는 면적이 작아져 자기터널접합 패턴(160)과 하부 전극(150) 사이의 접촉 저항이 커질 수 있다. 이에 따라, 자기터널접합 패턴(160)에 기록 전류가 흐를 시, 많은 양의 줄열(Joule's heat)이 발생할 수 있다. 그 결과, 자기터널접합 패턴(160)의 온도가 높아져 자기터널접합 패턴(160)에 포함된 자유층의 자화의 스위칭이 용이해질 수 있다.
도 2a는 본 발명의 제2 실시예에 따른 자기 메모리 소자를 나타내는 단면도이다. 도 2b는 본 발명의 제2 실시예에 따른 자기 메모리 소자에 포함되는 하부 전극의 사시도이다.
도 2a 및 2b를 참조하면, 자기 메모리 소자(101)는 기판(110), 하부 절연막(120), 하부 콘택(130), 절연 구조체(140), 하부 전극(150), 자기터널접합 패턴(160), 상부 절연막(170), 및 상부 전극(180)을 포함할 수 있다.
기판(110), 하부 절연막(120), 및 하부 콘택(130)은 본 발명의 제1 실시예에 따른 자기 메모리 소자(도 1a의 100 참조)에 포함된 기판(도 1a의 110 참조), 제1 하부 절연막(도 1a의 120 참조), 및 하부 콘택(도 1a의 130 참조)과 실질적으로 동일할 수 있다. 설명의 간소화를 위하여 기판(110), 하부 절연막(120), 및 하부 콘택(130)에 대한 설명은 생략한다.
절연 구조체(140)는 하부 절연막(120) 상에 제공될 수 있다. 절연 구조체(140)는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 비결정질(amorphous)일 수 있다. 절연 구조체(140)의 상면은 후술할 돌출부(154)의 상면보다 작은 거칠기(roughness)를 가질 수 있다.
하부 전극(150)은 절연 구조체(140)를 수직으로 관통할 수 있다. 하부 전극(150)은 하부 콘택(130)과 전기적으로 연결될 수 있다. 일 예로, 도 2a에 도시된 바와 같이, 하부 전극(150)의 하면은 하부 콘택(130)의 상면과 접할 수 있다. 다른 예로, 하부 전극(150)과 하부 콘택(130) 사이에 도전성 패드(미도시)가 더 제공되어 상기 도전성 패드를 통해 하부 전극(150)과 하부 콘택(130)이 전기적으로 연결될 수 있다. 하부 전극(150)은 바닥부(152) 및 돌출부(154)를 포함할 수 있다. 바닥부(152)는 하부 전극(150)의 바닥 부분으로 판 형태를 가질 수 있으며, 돌출부(154)는 바닥부(152)의 상면으로부터 기판(110)의 반대 방향을 향해(즉, 후술할 자기터널접합 패턴(160)을 향해) 돌출된 부분일 수 있다. 돌출부(154)의 상면은 절연 구조체(140)의 상면과 공면을 이룰 수 있다. 돌출부(154)의 상면의 넓이는 바닥부(152)의 상면의 넓이보다 작을 수 있다. 나아가, 몇몇 실시예들에서, 돌출부(154)의 하면의 넓이는 바닥부(152)의 상면의 넓이보다 작을 수 있다. 하부 전극(150)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있으며, 다결정질(polycrystalline)일 수 있다.
일 실시예에 따르면, 도 2a 및 2b에 도시된 바와 같이, 하부 전극(150)의 수직적 단면은 L자형일 수 있다. L자형 하부 전극(150)의 수평 부분은 바닥부(152)에 해당할 수 있고, L자형 하부 전극(150)의 수직 부분은 돌출부(154)에 해당할 수 있다. 이 경우, 절연 구조체(140)는 하부 전극(150)의 측벽을 덮되, 하부 전극(150)의 최상면(즉, 돌출부(154)의 상면)을 노출할 수 있다. 하부 전극(150)의 최상면은 절연 구조체(140)의 상면과 공면을 이룰 수 있다.
자기터널접합 패턴(160), 상부 절연막(170), 상부 전극(180), 상부 콘택(182), 및 비트 라인(184)은 본 발명의 제1 실시예에 따른 자기 메모리 소자(도 1a의 100 참조)에 포함된 상부 절연막(도 1a의 170 참조), 상부 전극(도 1a의 180 참조), 상부 콘택(도 1a의 182 참조), 및 비트 라인(도 1a의 184 참조)과 실질적으로 동일할 수 있다. 설명의 간소화를 위하여 자기터널접합 패턴(160), 상부 절연막(170), 상부 전극(180), 상부 콘택(182), 및 비트 라인(184)에 대한 설명은 생략한다.
자기 메모리 소자(101)에 따르면, 자기터널접합 패턴(160)은 하부 전극(150)의 상면보다 절연 구조체(140)의 상면과 더 많이 접하며 형성될 수 있다. 절연 구조체(140)의 상면의 거칠기는 하부 전극(150)의 상면의 거칠기보다 작을 수 있다. 이에 따라, 자기터널접합 패턴(160)의 결정성이 향상될 수 있다. 또한, 절연 구조체(140)는 비정질일 수 있는 반면, 하부 전극(150)은 다결정질일 수 있다. 이에 따라, 자기터널접합 패턴(160)의 결정성이 더욱 향상될 수 있다.
나아가, 자기 메모리 소자(101)에 따르면, 자기터널접합 패턴(160)과 하부 전극(150)이 접하는 면적이 작아져 자기터널접합 패턴(160)과 하부 전극(150) 사이의 접촉 저항이 커질 수 있다. 이에 따라, 자기터널접합 패턴(160)에 기록 전류가 흐를 시, 많은 양의 줄열(Joule's heat)이 발생할 수 있다. 그 결과, 자기터널접합 패턴(160)의 온도가 높아져 자기터널접합 패턴(160)에 포함된 자유층의 자화의 스위칭이 용이해질 수 있다.
도 3a 내지 8a는 본 발명의 제1 실시예에 따른 자기 메모리 소자의 제조 방법을 나타내는 평면도들이다. 도 3b 내지 8b는 각각 도 3a 내지 8a의 I-I'선에 따른 단면도들이다. 본 발명의 제1 실시예에 따른 자기 메모리 소자와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 3a 및 3b를 참조하면, 기판(110) 상에 제1 하부 절연막(120) 및 제1 하부 절연막(120)을 관통하는 하부 콘택(130)이 형성될 수 있다. 하부 콘택(130)을 형성하는 것은 기판(110) 상에 콘택 홀(CH)을 갖는 제1 하부 절연막(120)을 형성하는 것, 콘택 홀(CH)을 채우는 예비 하부 콘택(미도시)을 형성하는 것, 및 제1 하부 절연막(120) 및 상기 예비 하부 콘택을 평탄화하는 것을 포함할 수 있다. 일 예에 따르면, 도시된 바와 같이, 콘택 홀(CH)을 통해 기판(110)의 상면이 노출될 수 있으나, 이에 한정되는 것은 아니다.
도 4a 및 4b를 참조하면, 제1 하부 절연막(120) 상에 개구부(OP)를 갖는 제2 하부 절연막(141)이 형성될 수 있다. 개구부(OP)에 의해서 하부 콘택(130)의 상면이 노출될 수 있다. 제2 하부 절연막(141)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 비결정질(amorphous)일 수 있다.
도 5a 및 5b를 참조하면, 도전층(151) 및 제3 하부 절연막(143)이 형성될 수 있다.
도전층(151)은 개구부(OP)의 바닥면 및 측벽을 컨포말하게(conformally) 덮으며 형성될 수 있다. 도전층(151)은 제2 하부 절연막(141)의 상면 상으로 연장되도록 형성될 수 있다. 도전층(151)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있으며, 다결정질(polycrystalline)일 수 있다.
제3 하부 절연막(143)은 개구부(OP)를 채우며 도전층(151) 상에 형성될 수 있다. 제3 하부 절연막(143)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 비결정질(amorphous)일 수 있다. 제3 하부 절연막(143)은 원자층 증착법(Atomic Layer Depositon: ALD)에 의해 형성될 수 있다.
도 6a 및 6b를 참조하면, 적어도 개구부(OP)의 측벽을 덮는 도전층(도 5a 및 5b의 151 참조)이 노출될 때까지(예를 들어, 도 5b에 도시된 기준 레벨(RL)까지) 평탄화 공정을 수행하여, 하부 전극(150), 제1 절연 패턴(142), 및 제2 절연 패턴(144)이 형성될 수 있다. 제1 절연 패턴(142) 및 제2 절연 패턴(144)은 함께 절연 구조체(140)를 이룰 수 있다. 도전층(도 5b의 151 참조), 제2 하부 절연막(도 5b의 141 참조), 및 제3 하부 절연막(도 5b의 143 참조)을 제거하는 것은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에 의해 수행될 수 있다. 하부 전극(150)의 상면, 제1 절연 패턴(142)의 상면, 및 제2 절연 패턴(144)의 상면은 공면을 이룰 수 있다. 제1 절연 패턴(142)의 상면 또는 제2 절연 패턴(144)의 상면은 하부 전극(150)의 상면보다 작은 거칠기를 가질 수 있다.
하부 전극(150)은 도전층(도 5b의 151 참조)으로부터 형성될 수 있다. 제2 하부 절연막(도 5b의 141 참조)의 상면으로 연장된 도전층(도 5b의 151 참조) 부분은 제거될 수 있다. 이에 따라, 하부 전극(150)은 개구부(OP)의 바닥면을 덮는 도전층 부분(152) 및 개구부(OP)의 측벽을 덮는 도전층 부분(154)일 수 있다. 일 예로, 하부 전극(150)은 하부가 막힌 중공의 실린더 형태를 가질 수 있다.
제1 절연 패턴(142)은 제2 하부 절연막(도 5b의 141 참조)으로부터 형성될 수 있다. 이에 따라, 제1 절연 패턴(142)은 개구부(OP)를 가질 수 있고, 개구부(OP) 내에 하부 전극(150)이 있을 수 있다.
제2 절연 패턴(144)은 제3 하부 절연막(도 5b의 143 참조)으로부터 형성될 수 있다. 제2 절연 패턴(144)은 개구부(OP)의 내부로 한정될 수 있다. 일 예로, 하부 전극(150)이 하부가 막힌 중공의 실린더 형태를 가질 경우, 제2 절연 패턴(144)은 상기 중공을 채울 수 있다.
도 7a 및 7b를 참조하면, 절연 구조체(140) 상에 자기터널접합 층들(161) 및 도전층(181)이 차례로 형성될 수 있다. 자기터널접합 층들(161)을 형성하는 것은 절연 구조체(140) 상에 제1 자성층(163), 터널 배리어 층(165), 및 제2 자성층(167)을 차례로 형성하는 것을 포함할 수 있다. 도전층(181)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따르면, 자기터널접합 층들(161)을 형성하기 전에 추가 도전층(미도시)이 형성될 수 있다. 추가 도전층(미도시)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다. 이와 달리, 다른 실시예들에 따르면, 추가 도전층(미도시)을 형성하는 것은 생략될 수 있다.
도 8a 및 8b를 참조하면, 자기터널접합 층들(도 7b의 161 참조) 및 도전층(도 7b의 181 참조)을 패터닝하여 자기터널접합 패턴(160) 및 상부 전극(180)을 형성할 수 있다. 일 예로, 상부 전극(180)을 먼저 형성한 후, 상부 전극(180)을 식각 마스크로 이용하여 자기터널접합 층들(도 7b의 161 참조)을 패터닝함으로써 자기터널접합 패턴(160)을 형성할 수 있다. 추가 도전층(미도시)이 형성된 경우, 상기 자기터널접합 층들(도 7b의 161 참조)의 패터닝 할 때 추가 도전층(미도시)이 함께 패터닝될 수 있다. 이에 따라, 추가 하부 전극(미도시)이 형성될 수 있다.
자기터널접합 패턴(160)은 제2 절연 패턴(144)의 적어도 일부 및 하부 전극(150)의 적어도 일부와 동시에 접할 수 있다. 몇몇 실시예들에서, 자기터널접합 패턴(160)은 하부 전극(150)에 인접한 제1 절연 패턴(142)의 일부와도 접할 수 있다. 자기터널접합 패턴(160)과 절연 구조체(140)의 상면이 접하는 면적은 자기터널접합 패턴(160)과 돌출부(154)의 상면이 접하는 면적보다 클 수 있다.
자기터널접합 패턴(160)과 접하는 절연 구조체(140)의 상면 및 하부 전극(150)의 상면의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 약 0.01nm 내지 약 1nm일 수 있다. 자기터널접합 패턴(160)은 차례로 적층된 제1 자성 패턴(162), 터널 배리어 패턴(164), 및 제2 자성 패턴(166)을 포함할 수 있다. 제1 자성 패턴(162), 터널 배리어 패턴(164), 및 제2 자성 패턴(166)은 각각 특정한 결정 구조를 가질 수 있다. 자기터널접합 패턴(160)의 결정성은 자기터널접합 패턴(160)과 접하는 막의 영향을 받을 수 있다. 일 예로, 자기터널접합 패턴(160)의 결정성은 상기 막의 거칠기가 작을수록 향상될 수 있다. 다른 예로, 자기터널접합 패턴(160)의 결정성은 상기 막이 결정질인 경우보다 비정질인 경우 향상될 수 있다. 자기터널접합 패턴(160)의 물질 및 데이터 저장 원리는 이하 도 20 및 21을 참조하여 보다 상세히 설명된다.
본 발명의 자기 메모리 소자(100)의 제조 방법에 따르면, 자기터널접합 패턴(160)은 하부 전극(150)의 상면보다 절연 구조체(140)의 상면과 더 많이 접하며 형성될 수 있다. 절연 구조체(140)의 상면의 거칠기는 하부 전극(150)의 상면의 거칠기보다 작을 수 있다. 이에 따라, 자기터널접합 패턴(160)의 결정성이 향상될 수 있다. 또한, 절연 구조체(140)는 비정질일 수 있는 반면, 하부 전극(150)은 다결정질일 수 있다. 이에 따라, 자기터널접합 패턴(160)의 결정성이 더욱 향상될 수 있다.
자기터널접합 패턴(160)의 형성 시, 자기터널접합 패턴(160)과 하부 전극(150) 사이의 오정렬(misalignment)이 발생하여 하부 전극(150)의 일부가 노출될 수 있다. 본 발명의 자기 메모리 소자의 제조 방법에 따르면, 상기와 같은 오정렬이 발생하더라도 노출되는 하부 전극(150)의 상면의 면적이 작을 수 있다. 이에 따라, 하부 전극(150)의 일부가 재증착(redeposition)되어 자기터널접합 패턴(160)의 자성 패턴들(162, 166)이 단락되는 현상이 감소할 수 있다.
도 1a 및 도 1b를 다시 참조하면, 상부 절연막(170), 상부 콘택(182), 및 비트 라인(184)이 형성될 수 있다.
상부 절연막(170)은 자기터널접합 패턴(160)이 형성된 절연 구조체(140)를 덮으며 형성될 수 있다. 상부 절연막(170)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상부 콘택(182)은 상부 절연막(170)을 관통하여 상부 전극(180)과 전기적으로 연결되도록 형성될 수 있다. 비트 라인(184)은 상부 절연막(170) 상에 형성되며 상부 콘택(182)와 전기적으로 연결될 수 있다. 상부 콘택(182) 및 비트 라인(184)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다.
도 9a 내지 19a는 본 발명의 제2 실시예에 따른 자기 메모리 소자의 제조 방법을 나타내는 평면도들이다. 도 9b 내지 19b는 각각 도 9a 내지 19a의 I-I'선에 따른 단면도들이다. 본 발명의 제2 실시예에 따른 자기 메모리 소자와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 9a 및 9b를 참조하면, 기판(110) 상에 제1 하부 절연막(120) 및 제1 하부 절연막(120)을 관통하는 한 쌍의 하부 콘택들(130)이 형성될 수 있다. 한 쌍의 하부 콘택들(130)은 제1 방향(D1)을 따라 배치되며 서로 이격될 수 있다. 하부 콘택들(130)을 형성하는 것은 기판(110) 상에 콘택 홀들(CH)을 갖는 제1 하부 절연막(120)을 형성하는 것, 콘택 홀들(CH)을 채우는 예비 하부 콘택들(미도시)을 형성하는 것, 및 제1 하부 절연막(120) 및 상기 예비 하부 콘택들을 평탄화하는 것을 포함할 수 있다. 일 예에 따르면, 도시된 바와 같이, 콘택 홀들(CH)을 통해 기판(110)의 상면이 노출될 수 있으나, 이에 한정되는 것은 아니다.
도 10a 및 10b를 참조하면, 제1 하부 절연막(120) 상에 트렌치(TR)를 갖는 제2 하부 절연막(141)이 형성될 수 있다. 트렌치(TR)에 의해서 각각의 하부 콘택들(130)의 상면의 적어도 일부가 노출될 수 있다. 트렌치(TR)는 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 제2 하부 절연막(141)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 비결정질(amorphous)일 수 있다.
도 11a 및 11b를 참조하면, 도전층(155)이 트렌치(TR)의 바닥면 및 측벽을 컨포말하게(conformally) 덮으며 형성될 수 있다. 도전층(155)은 제2 하부 절연막(141)의 상면 상으로 연장될 수 있다. 도전층(155)은 트렌치(TR)에 의해 노출된 하부 콘택들(130)의 상면과 접할 수 있다. 도전층(155)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있으며, 다결정질(polycrystalline)일 수 있다.
도 12a 및 12b를 참조하면, 도전층(도 11a 및 11b의 155 참조)을 패터닝하여, 제1 방향(D1)으로 연장되는 도전 패턴(156)이 형성될 수 있다. 도전 패턴(156)은 트렌치(TR)에 의해 노출된 한 쌍의 하부 콘택들(130)의 상면과 접할 수 있다. 다시 말해, 도전 패턴(156)은 제1 방향(D1)으로 연장되되 한 쌍의 하부 콘택들(130)과 수직적으로 중첩되도록 형성될 수 있다.
도 13a 및 13b를 참조하면, 도 12a 및 12b를 참조하여 설명한 구조체의 상면을 컨포말하게(conformally) 덮는 제3 하부 절연막(143)이 형성될 수 있다. 제3 하부 절연막(143)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 비결정질(amorphous)일 수 있다.
도 14a 및 14b를 참조하면, 제3 하부 절연막(도 13a 및 13b의 143 참조)의 일부를 식각하여, 트렌치(TR)의 측벽 상의 도전층(156) 부분을 덮는 한 쌍의 스페이서들(SP)이 형성될 수 있다. 일 예로, 스페이서들(SP)을 형성하는 것은 제3 하부 절연막(도 13a 및 13b의 143 참조)의 전면에 이방성 식각을 수행하는 것을 포함할 수 있다. 이에 따라, 트렌치(TR)의 측벽 상에 한 쌍의 스페이서들(SP)이 형성될 수 있다. 각각의 스페이서들(SP)은 트렌치(TR)의 측벽을 따라 제2 방향(D2)으로 연장될 수 있다.
도 15a 및 15b를 참조하면, 스페이서(SP)를 식각 마스크로 이용하여 도전 패턴(도 14a 및 14b의 156 참조)을 식각함으로써, 한 쌍의 예비 하부 전극들(157)이 형성될 수 있다. 예비 하부 전극들(157)은 각각 하부 콘택들(130) 상에 서로 이격하여 형성될 수 있으며, 마주보는 L자형 단면을 가질 수 있다.
도 16a 및 16b를 참조하면, 도 15a 및 15b를 참조하여 설명한 구조체의 상면을 덮는 제4 하부 절연막(145)이 형성될 수 있다. 제4 하부 절연막(145)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으며, 비결정질(amorphous)일 수 있다.
도 17a 및 17b를 참조하면, 적어도 예비 하부 전극(도 16b의 157 참조)이 노출될 때까지(예를 들어, 도 16b에 도시된 기준 레벨(RL)까지) 평탄화 공정을 수행하여, 제1 절연 패턴(142), 제2 절연 패턴들(144), 제3 절연 패턴(146), 및 하부 전극들(150)이 형성될 수 있다. 제1 절연 패턴(142), 제2 절연 패턴들(144), 및 제3 절연 패턴(146)은 함께 절연 구조체(140)를 이룰 수 있다. 제2 하부 절연막(도 16b의 141 참조), 스페이서들(도 16b의 SP 참조), 제4 하부 절연막(도 16b의 145 참조), 및 예비 하부 전극들(도 16b의 157 참조)을 제거하는 것은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에 의해 수행될 수 있다. 하부 전극(150)의 상면, 제1 절연 패턴(142)의 상면, 제2 절연 패턴들(144)의 상면, 및 제3 절연 패턴(146)의 상면은 공면을 이룰 수 있다. 제1 절연 패턴(142)의 상면, 제2 절연 패턴들(144)의 상면, 또는 제3 절연 패턴(146)의 상면은 하부 전극들(150)의 상면보다 작은 거칠기를 가질 수 있다.
하부 전극들(150)은 예비 하부 전극들(도 16b의 157 참조)로부터 형성될 수 있다. 이에 따라, 각각의 하부 전극들(150)은 트렌치(TR)의 바닥면을 덮는 바닥부(152)와 바닥부(152)의 상면으로부터 트렌치(TR)의 측벽을 따라 연장되는 돌출부(154)를 포함할 수 있다. 다시 말해, 하부 전극들(150)은 서로 이격하여 마주보는 L자형 단면을 가질 수 있다.
제1 절연 패턴(142)은 제2 하부 절연막(도 16b의 141 참조)으로부터 형성될 수 있다. 이에 따라, 제1 절연 패턴(142)은 트렌치(TR)를 가질 수 있고, 트렌치(TR) 내에 하부 전극들(150)이 있을 수 있다.
제2 절연 패턴들(144)은 스페이서들(도 16b의 SP 참조)로부터 형성될 수 있다. 제2 절연 패턴들(144)은 하부 전극들(150)의 바닥부(152) 중 돌출부(154)가 형성되지 않은 부분 상에 있을 수 있다.
제3 절연 패턴(146)은 제4 하부 절연막(도 16b의 145 참조)으로부터 형성될 수 있다. 제3 절연 패턴(146)은 제2 절연 패턴들(144) 사이에 있을 수 있다.
도 18a 및 18b를 참조하면, 절연 구조체(140) 상에 자기터널접합 층들(161) 및 도전층(181)이 차례로 형성될 수 있다. 자기터널접합 층들(161)을 형성하는 것은 절연 구조체(140) 상에 제1 자성층(163), 터널 배리어 층(165), 및 제2 자성층(167)을 차례로 형성하는 것을 포함할 수 있다. 도전층(181)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따르면, 자기터널접합 층들(161)을 형성하기 전에 추가 도전층(미도시)이 형성될 수 있다. 추가 도전층(미도시)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다. 이와 달리, 다른 실시예들에 따르면, 추가 도전층(미도시)을 형성하는 것은 생략될 수 있다.
도 19a 및 19b를 참조하면, 자기터널접합 층들(도 18b의 161 참조) 및 도전층(도 18의 181 참조)을 패터닝하여 자기터널접합 패턴(160) 및 상부 전극(180)을 형성할 수 있다. 일 예로, 상부 전극(180)을 먼저 형성한 후, 상부 전극(180)을 식각 마스크로 이용하여 자기터널접합 층들(도 18b의 161 참조)을 패터닝함으로써 자기터널접합 패턴(160)을 형성할 수 있다. 추가 도전층(미도시)이 형성된 경우, 상기 자기터널접합 층들(도 7b의 161 참조)의 패터닝 할 때 추가 도전층(미도시)이 함께 패터닝될 수 있다. 이에 따라, 추가 하부 전극(미도시)이 형성될 수 있다.
자기터널접합 패턴(160)은 제1 절연 패턴(142)의 적어도 일부, 제2 절연 패턴(144)의 적어도 일부, 및 하부 전극(150)의 적어도 일부와 동시에 접할 수 있다. 몇몇 실시예들에서, 자기터널접합 패턴(160)은 제3 절연 패턴(146)의 일부와도 접할 수 있다. 자기터널접합 패턴(160)과 절연 구조체(140)의 상면이 접하는 면적은 자기터널접합 패턴(160)과 돌출부(154)의 상면이 접하는 면적보다 클 수 있다.
자기터널접합 패턴(160)과 접하는 절연 구조체(140)의 상면 및 하부 전극(150)의 상면의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 약 0.01nm 내지 약 1nm일 수 있다.
자기터널접합 패턴(160)은 차례로 적층된 제1 자성 패턴(162), 터널 배리어 패턴(164), 및 제2 자성 패턴(166)을 포함할 수 있다. 제1 자성 패턴(162), 터널 배리어 패턴(164), 및 제2 자성 패턴(166)은 각각 특정한 결정 구조를 가질 수 있다. 자기터널접합 패턴(160)의 결정성은 자기터널접합 패턴(160)과 접하는 막의 영향을 받을 수 있다. 일 예로, 자기터널접합 패턴(160)의 결정성은 상기 막의 거칠기가 작을수록 향상될 수 있다. 다른 예로, 자기터널접합 패턴(160)의 결정성은 상기 막이 결정질인 경우보다 비정질인 경우 향상될 수 있다. 자기터널접합 패턴(160)의 물질 및 데이터 저장 원리는 이하 도 20 및 21을 참조하여 보다 상세히 설명된다.
본 발명의 자기 메모리 소자(101)의 제조 방법에 따르면, 자기터널접합 패턴(160)은 하부 전극(150)의 상면보다 절연 구조체(140)의 상면과 더 많이 접하며 형성될 수 있다. 절연 구조체(140)의 상면의 거칠기는 하부 전극(150)의 상면의 거칠기보다 작을 수 있다. 이에 따라, 자기터널접합 패턴(160)의 결정성이 향상될 수 있다. 또한, 절연 구조체(140)는 비정질일 수 있는 반면, 하부 전극(150)은 다결정질일 수 있다. 이에 따라, 자기터널접합 패턴(160)의 결정성이 더욱 향상될 수 있다.
자기터널접합 패턴(160)의 형성 시, 자기터널접합 패턴(160)과 하부 전극(150) 사이의 오정렬(misalignment)이 발생하여 하부 전극(150)의 일부가 노출될 수 있다. 본 발명의 자기 메모리 소자의 제조 방법에 따르면, 상기와 같은 오정렬이 발생하더라도 노출되는 하부 전극(150)의 상면의 면적이 작을 수 있다. 이에 따라, 하부 전극(150)의 일부가 재증착(redeposition)되어 자기터널접합 패턴(160)의 자성 패턴들(162, 166)이 단락되는 현상이 감소할 수 있다.
도 2a 및 도 2b를 다시 참조하면, 상부 절연막(170), 상부 콘택(182), 및 비트 라인(184)이 형성될 수 있다.
상부 절연막(170)은 자기터널접합 패턴(160)이 형성된 절연 구조체(140)를 덮으며 형성될 수 있다. 상부 절연막(170)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상부 콘택(182)은 상부 절연막(170)을 관통하여 상부 전극(180)과 전기적으로 연결되도록 형성될 수 있다. 비트 라인(184)은 상부 절연막(170) 상에 형성되며 상부 콘택(182)와 전기적으로 연결될 수 있다. 상부 콘택(182) 및 비트 라인(184)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다.
도 20은 본 발명의 일 실시예에 따른 자기터널접합 패턴을 설명하기 위한 개념도이다. 본 실시예에 따른 자기터널접합 패턴(160)는 제1 자성 패턴(162), 터널 배리어 패턴(164), 및 제2 자성 패턴(166)을 포함할 수 있다. 제1 자성 패턴(162) 및 제2 자성 패턴(166) 중 하나는 자기터널접합(magnetic tunnel junction: MTJ)의 자유층이고 다른 하나는 자기터널접합의 고정층일 수 있다. 이하, 설명의 간소화를 위하여 제1 자성 패턴(162)을 고정층으로, 제2 자성 패턴(166)을 자유층으로 설명하나, 이와 반대로, 제1 자성 패턴(162)이 자유층이고 제2 자성 패턴(166)이 고정층일 수 있다. 자기터널접합 패턴(160)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들에 의존적일 수 있다. 예를 들면, 자기터널접합 패턴(160)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기터널접합 패턴(160)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 소자에서의 데이터 저장 원리로서 이용될 수 있다.
일 실시예에 있어서, 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 자화 방향이 터널 배리어 패턴(164)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 본 실시예에서, 제1 자성 패턴(162)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 상기 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 적어도 하나를 포함할 수 있다.
제2 자성 패턴(166)은 변화가능한 자화방향을 갖는 물질을 포함할 수 있다. 제2 자성 패턴(166)은 강자성 물질을 포함할 수 있다. 예를 들어, 제2 자성 패턴(166)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
제2 자성 패턴(166)은 복수의 층으로 구성될 수 있다. 예를 들어, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
터널 배리어 패턴(164)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 터널 배리어 패턴(164)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어 패턴(164)은 복수의 층들을 포함할 수 있다. 터널 배리어 패턴(164)은 화학 기상 증착으로 형성될 수 있다.
도 21은 본 발명의 다른 실시예에 따른 자기터널접합 패턴을 설명하기 위한 개념도이다. 본 실시예에 있어서, 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 자화 방향이 터널 배리어 패턴(164)의 상면과 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 본 실시예에 있어서, 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
제1 자성 패턴(162) 및 제2 자성 패턴(166)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 “내재적 수평 자화 특성”은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 예를 들면, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.
일 예로, 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 제1 자성 패턴(162) 및 제2 자성 패턴(166)의 포화 자화량을 낮추기 위해, 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다. 제1 자성 패턴(162) 및 제2 자성 패턴(166)은 스퍼터링 또는 PECVD로 형성될 수 있다.
도 22는 일반적인 자기 메모리 소자를 도시한 단면도이다. 도 22를 참조하면, 일반적인 자기 메모리 소자(10)에서, 자기터널접합 패턴(16)은 하부 콘택(13) 상에 바로(directly) 배치될 수 있다. 이와 같은 일반적인 자기 메모리 소자(10)에서, 자기터널접합 패턴(16)과 접하는 하부 막질(하부 콘택(13) 및 하부 절연막(12))의 상면의 제곱 평균 제곱근 거칠기는 약 1nm 내지 약 3nm일 수 있다. 따라서, 본 발명의 실시예들에 따른 자기 메모리 소자(도 1a의 100 및 도 2a의 101 참조)에서 자기터널접합 패턴(도 1a 및 도 2a의 160 참조)과 접하는 하부 막질의 거칠기는 일반적인 자기 메모리 소자(10)에서보다 작다. 이는, 본 발명의 실시예들에 따른 자기 메모리 소자(도 1a의 100 및 도 2a의 101 참조)에서 자기터널접합 패턴(도 1a 및 도 2a의 160 참조)과 하부 전극(도 1a 및 도 2a의 150 참조)이 접하는 면적이 일반적인 자기 메모리 소자(10)에서 자기터널접합 패턴(16)과 하부 콘택(13)이 접하는 면적보다 작기 때문이다. 이에 따라, 본 발명의 실시예들에 따른 자기 메모리 소자에 포함된 자기터널접합 패턴(도 1a 및 도 2a의 160 참조)은 일반적인 자기 메모리 소자에 포함된 자기터널접합 패턴(16)보다 향상된 결정성을 가질 수 있다.
도 23은 본 발명의 실시예들에 따른 자기 메모리 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 23을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 자기 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24는 본 발명의 실시예들에 따른 자기 메모리 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 24를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 자기 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상의 하부 절연막;
    상기 하부 절연막 상의 절연 구조체;
    상기 하부 절연막을 관통하는 하부 콘택;
    상기 절연 구조체를 관통하며 상기 하부 콘택과 전기적으로 연결되는 하부 전극; 및
    상기 절연 구조체의 상면의 적어도 일부 및 상기 하부 전극의 상면의 적어도 일부와 동시에 접하는 자기터널접합 패턴을 포함하되,
    상기 하부 전극은 바닥부 및 상기 바닥부의 상면으로부터 상기 자기터널접합 패턴을 향해 돌출된 돌출부를 포함하고,
    상기 바닥부의 상면의 적어도 일부는 상기 절연 구조체와 접하며,
    상기 자기터널접합 패턴과 접하는 상기 절연 구조체의 상면 및 상기 하부 전극의 상면의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 0.01nm 내지 1nm이되,
    상기 절연 구조체는 비정질이고,
    상기 하부 전극은 다결정질인 자기 메모리 소자.
  7. 기판 상의 하부 절연막;
    상기 하부 절연막을 관통하는 하부 콘택;
    상기 하부 절연막 상에 배치되며, 상기 하부 콘택을 노출하는 개구부를 갖는 제1 절연 패턴;
    상기 개구부의 측벽 및 바닥면을 컨포말하게(conformally) 덮는 하부 전극;
    상기 개구부를 채우는 제2 절연 패턴; 및
    상기 하부 전극의 상면의 적어도 일부, 상기 제1 절연 패턴의 상면의 적어도 일부, 및 상기 제2 절연 패턴의 상면의 적어도 일부와 접하는 자기터널접합 패턴을 포함하되,
    상기 자기터널접합 패턴과 접하는 상기 하부 전극의 상면, 상기 제1 절연 패턴의 상면, 및 상기 제2 절연 패턴의 상면의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 0.01nm 내지 1nm이되,
    상기 제1 절연 패턴 및 상기 제2 절연 패턴 중 적어도 하나는 비정질이고,
    상기 하부 전극은 다결정질인 자기 메모리 소자.
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