KR102307633B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다. 이러한 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자에서는, 서로 다른 레벨을 가지는 복수 개의 전극에 동시에 콘택 플러그가 형성되어야 한다.
본원 발명이 해결하고자 하는 과제는 도전성 패턴과 안정적으로 접촉하는 콘택 플러그를 포함하는 반도체 소자를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 도전성 패턴과 안정적으로 접촉하는 콘택 플러그를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 배치되는 도전성 패턴; 상기 도전성 패턴을 덮는 매립 절연막; 및 상기 도전성 패턴 내에 삽입되며 상기 도전성 패턴과 전기적으로 연결되는 콘택 플레이트와 상기 콘택 플레이트의 상면과 접하며 상기 매립 절연막을 관통하는 콘택 바디를 갖는 콘택 플러그를 포함하되, 상기 콘택 플레이트의 상면의 너비는 상기 콘택 바디의 하면의 너비보다 클 수 있다.
일 실시예에 따르면, 상기 콘택 플레이트는 원판(circular plate) 구조를 가질 수 있다.
일 실시예에 따르면, 상기 콘택 플레이트와 상기 콘택 바디는 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 콘택 플레이트의 표면 및 상기 콘택 바디의 측면을 컨포멀하게 덮는 배리어 막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 콘택 플레이트는 상기 도전성 패턴을 관통할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 도전성 패턴을 형성하는 것; 상기 도전성 패턴을 덮는 매립 절연막을 형성하는 것; 상기 매립 절연막을 관통하여 상기 도전성 패턴에 인접하는 콘택 홀을 형성하는 것; 상기 콘택 홀에 인접한 상기 도전성 패턴의 일부를 제거하여 상기 콘택 홀과 연결되는 개구부를 형성하는 것; 및 상기 콘택 홀 및 상기 개구부를 채우는 콘택 플러그를 형성하는 것을 포함하되, 상기 개구부의 너비는 상기 콘택 홀의 너비보다 클 수 있다.
일 실시예에 따르면, 상기 콘택 플러그를 형성하기 전에, 상기 콘택 홀 및 상기 개구부를 컨포멀하게 덮는 배리어 막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 개구부는 상기 도전성 패턴의 상면에서 하면으로 연장되도록 형성될 수 있다.
일 실시예에 따르면, 상기 콘택 홀을 형성하는 것은 상기 콘택 홀을 통해 상기 도전성 패턴을 노출하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 개구부를 형성하는 것은 습식 식각을 수행하여 상기 도전성 패턴의 일부를 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 습식 식각은 상기 매립 절연막 보다 상기 도전성 패턴에 대하여 더 빠른 식각 속도를 가질 수 있다.
일 실시예에 따르면, 상기 콘택 홀을 형성하는 것은 건식 식각을 수행하여 상기 매립 절연막의 일부를 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 콘택 홀을 형성하는 것은 상기 콘택 홀과 상기 도전성 패턴 사이에 상기 매립 절연막의 잔존물을 형성하는 것을 포함하되, 상기 습식 식각은 상기 잔존물을 제거하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자는 기판 상에 배치되며, 제 1 연장부 및 상기 제 1 연장부에서 연장되는 제 1 콘택부를 포함하는 제 1 전극; 상기 제 1 전극 상에 배치되며, 상기 제 1 콘택부를 노출하고, 제 2 연장부 및 상기 제 2 연장부에서 연장되는 제 2 콘택부를 포함하는 제 2 전극; 상기 기판과 상기 제 1 전극 사이의 제 1 절연막; 상기 제 1 전극과 상기 제 2 전극 사이의 제 2 절연막; 상기 제 1 전극 및 상기 제 2 전극을 덮는 매립 절연막; 상기 제 1 콘택부에 삽입되며 상기 제 1 전극과 전기적으로 연결되는 제 1 콘택 플레이트 및 상기 제 1 콘택 플레이트의 상면과 접하며 상기 매립 절연막을 관통하는 제 1 콘택 바디를 포함하는 제 1 콘택 플러그; 및 상기 제 2 콘택부에 삽입되며 상기 제 2 전극과 전기적으로 연결되는 제 2 콘택 플레이트 및 상기 제 2 콘택 플레이트의 상면과 접하며 상기 매립 절연막을 관통하는 제 2 콘택 바디를 포함하는 제 2 콘택 플러그를 포함하되, 상기 제 1 콘택 플레이트의 상면의 너비는 상기 제 1 콘택 바디의 하면의 너비보다 크고, 상기 제 2 콘택 플레이트의 상면의 너비는 상기 제 2 콘택 바디의 하면의 너비보다 클 수 있다.
일 실시예에 따르면, 상기 제 1 콘택 플레이트 및 상기 제 2 콘택 플레이트는 원판 구조를 가질 수 있다.
일 실시예에 따르면, 상기 제 1 콘택 플레이트는 상기 제 1 전극을 관통하고, 상기 제 2 콘택 플레이트는 상기 제 2 전극을 관통할 수 있다.
일 실시예에 따르면, 상기 제 1 전극 및 제 2 절연막 사이에 상기 제 1 콘택부를 노출하도록 배치되며, 제 3 연장부 및 상기 제 3 연장부와 연결되며 상기 제 2 전극에 의해 노출되는 제 3 콘택부를 포함하는 제 3 전극; 상기 제 3 전극과 상기 제 1 전극 사이에 개재되는 제 3 절연막; 및 상기 제 3 콘택부에 삽입되며 상기 제 3 전극과 전기적으로 연결되는 제 3 콘택 플레이트 및 상기 제 3 콘택 플레이트의 상면과 접하며 상기 매립 절연막을 관통하는 제 3 콘택 바디를 포함하는 제 3 콘택 플러그를 더 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 소자 영역 및 연결 영역을 포함하되, 상기 제 1 연장부, 상기 제 1 콘택부, 상기 제 2 연장부, 및 상기 제 2 콘택부는 상기 연결 영역 상에 제공되고, 상기 제 1 전극은 상기 제 1 연장부에서 상기 소자 영역 상으로 연장되는 제 1 게이트부를 더 포함하고, 상기 제 2 전극은 상기 제 2 연장부에서 상기 소자 영역 상으로 연장되는 제 2 게이트부를 더 포함하고, 상기 제 1 절연막은 상기 기판과 상기 제 1 게이트부 사이로 연장되고, 상기 제 2 절연막은 상기 제 1 게이트부와 상기 제 2 게이트부 사이로 연장되며, 상기 제 1 절연막, 상기 제 2 절연막, 상기 제 1 게이트부, 및 상기 제 2 게이트부를 관통하는 수직 채널 구조체를 더 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 차례로 적층된 제 1 절연막, 제 1 전극, 제 2 절연막, 및 제 2 전극을 형성하되, 상기 제 1 전극은 제 1 연장부 및 상기 제 1 연장부에서 연장된 제 1 콘택부를 포함하고, 상기 제 2 전극은 상기 제 1 콘택부를 노출하며 제 2 연장부 및 상기 제 2 연장부에서 연장된 제 2 콘택부를 포함하는 것; 상기 제 1 전극 및 상기 제 2 전극을 덮는 매립 절연막을 형성하는 것; 상기 매립 절연막을 관통하여 상기 제 1 콘택부에 인접하는 제 1 콘택 홀 및 상기 매립 절연막을 관통하여 상기 제 2 콘택부에 인접하는 제 2 콘택 홀을 형성하는 것; 상기 제 1 콘택 홀에 인접한 상기 제 1 전극의 일부 및 상기 제 2 콘택 홀에 인접한 상기 제 2 전극의 일부를 제거하여 상기 제 1 콘택 홀과 연결되는 제 1 개구부 및 상기 제 2 콘택 홀과 연결되는 제 2 개구부를 형성하는 것; 및 상기 제 1 콘택 홀 및 상기 제 1 개구부를 채우는 제 1 콘택 플러그 및 상기 제 2 콘택 홀 및 상기 제 2 개구부를 채우는 제 2 콘택 플러그를 형성하는 것을 포함하되, 상기 제 1 개구부의 너비는 상기 제 1 콘택 홀의 너비보다 크고, 상기 제 2 개구부의 너비는 상기 제 2 콘택 홀의 너비보다 클 수 있다.
일 실시예에 따르면, 상기 제 1 개구부 및 상기 제 2 개구부를 형성하는 것은 습식 식각을 수행하여 상기 제 1 전극의 일부 및 상기 제 2 전극의 일부를 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 콘택 홀 및 제 2 콘택 홀을 형성하는 것은 건식 식각을 이용하여 동시에 수행되며, 상기 제 1 전극은 상기 건식 식각에 의해 노출되지 않을 수 있다.
일 실시예에 따르면, 상기 제 1 콘택 홀을 형성하는 것은 상기 제 1 콘택 홀과 상기 제 1 전극 사이의 잔존물을 형성하는 것을 포함하되, 상기 습식 식각은 상기 잔존물을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 습식 식각은 상기 매립 절연막보다 상기 제 1 및 제 2 전극들에 대하여 더 빠른 식각 속도를 가질 수 있다.
일 실시예에 따르면, 상기 기판은 소자 영역 및 연결 영역을 포함하되, 상기 제 1 연장부, 상기 제 1 콘택부, 상기 제 2 연장부, 및 상기 제 2 콘택부는 상기 연결 영역 상에 형성되고, 상기 제 1 전극은 상기 제 1 연장부에서 상기 소자 영역 상으로 연장되는 제 1 게이트부를 더 포함하고, 상기 제 2 전극은 상기 제 2 연장부에서 상기 소자 영역 상으로 연장되는 제 2 게이트부를 더 포함하고, 상기 제 1 절연막은 상기 제 1 게이트부 및 상기 기판 사이로 연장되고, 상기 제 2 절연막은 상기 제 1 게이트부 및 상기 제 2 게이트부 사이로 연장되며, 상기 제 1 콘택 홀 및 제 2 콘택 홀을 형성하기 전에, 상기 제 1 게이트부, 상기 제 1 절연막, 및 상기 제 2 게이트부를 관통하는 수직 채널 구조체를 형성하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따르면, 안정적인 접촉 확보를 위한 과식각(over etch)을 하지 않기 때문에, 콘택 플러그 형성 시 도전성 패턴의 뚫림 현상을 방지할 수 있다.
본 발명에 따르면, 3차원 반도체 장치의 서로 다른 레벨에 있는 전극들의 습식 식각 시 전극들의 표면에 잔존할 수 있는 절연막이 제거될 수 있기 때문에, 콘택 플러그와 전극들이 안정적으로 접촉할 수 있다.
도 1a는 본 발명의 일 실시예들에 따른 반도체 소자의 평면도이다.
도 1b는 본 발명의 일 실시예들에 따른 반도체 소자의 단면도로서, 도 1a의 I-I'선에 대응하는 단면을 나타낸다.
도 2a 내지 6a, 및 도 3c는 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 2b 내지 6b, 및 도 3d는 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들로서, 각각 도 2a 내지 6a 및 도 3c의 I-I'선에 대응한다.
도 7은 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 8은 도 7의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 9는 본 발명의 개념에 의한 실시예들에 따른 것으로, 도 8의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 10a는 본 발명의 다른 실시예들에 따른 반도체 소자의 평면도이다.
도 10b는 도 10a의 I-I'선에 따른 단면도이다.
도 11a 내지 도 11l은 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법에 관한 도면들로, 도 10a의 I-I'선에 대응되는 단면도들이다.
도 12는 본 발명의 또 다른 실시예들에 따른 것으로, 도 8의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 13은 본 발명의 또 다른 실시예들에 따른 반도체 소자의 단면도이다.
도 14는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 1b는 본 발명의 일 실시예들에 따른 반도체 소자의 단면도로서, 도 1a의 I-I'선에 대응하는 단면을 나타낸다.
도 2a 내지 6a, 및 도 3c는 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 2b 내지 6b, 및 도 3d는 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들로서, 각각 도 2a 내지 6a 및 도 3c의 I-I'선에 대응한다.
도 7은 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 8은 도 7의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 9는 본 발명의 개념에 의한 실시예들에 따른 것으로, 도 8의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 10a는 본 발명의 다른 실시예들에 따른 반도체 소자의 평면도이다.
도 10b는 도 10a의 I-I'선에 따른 단면도이다.
도 11a 내지 도 11l은 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법에 관한 도면들로, 도 10a의 I-I'선에 대응되는 단면도들이다.
도 12는 본 발명의 또 다른 실시예들에 따른 것으로, 도 8의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 13은 본 발명의 또 다른 실시예들에 따른 반도체 소자의 단면도이다.
도 14는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 일 실시예들에 따른 반도체 소자의 평면도이다. 도 1b는 본 발명의 일 실시예들에 따른 반도체 소자의 단면도로서, 도 1a의 I-I'선에 대응하는 단면을 나타낸다. 이하, 도 1a 및 도 1b를 참조하여 본 발명의 일 실시예들에 따른 반도체 소자를 설명한다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예들에 따른 콘택 플러그(160)를 포함하는 반도체 소자(100)는 기판(110), 하부 절연막(120), 도전성 패턴(130), 매립 절연막(140), 배리어 막(150), 및 콘택 플러그(160)를 포함할 수 있다.
기판(110)은 반도체 기판일 수 있다. 반도체 기판은, 예를 들어, 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막 중에서 선택된 적어도 하나를 포함할 수 있다.
하부 절연막(120)은 기판(110) 상에 배치될 수 있다. 하부 절연막(120)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
도전성 패턴(130)은 하부 절연막(120) 상에 배치될 수 있다. 도전성 패턴(130)은 도전성 패턴(130)의 상면에서 하면으로 연장되는 개구부(130a)를 가질 수 있다. 개구부(130a)의 평면적 단면은 원형일 수 있다. 도전성 패턴(130)은 도핑된 폴리실리콘, 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다.
매립 절연막(140)은 도전성 패턴(130)을 덮을 수 있다. 다만, 매립 절연막(140)은 개구부(130a)를 채우지 않을 수 있다. 매립 절연막(140)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
콘택 플러그(160)은 콘택 플레이트(161) 및 콘택 바디(162)를 포함할 수 있다. 콘택 플레이트(161)은 도전성 패턴(130)의 개구부(130a) 내에 삽입되어 도전성 패턴(130)과 전기적으로 연결될 수 있다. 콘택 플레이트(161)는 원판(circular plate) 구조를 가질 수 있으며, 개구부(130a)를 통하여 도전성 패턴(130)을 관통할 수 있다. 콘택 바디(162)의 하면은 콘택 플레이트(161)의 상면과 접할 수 있다. 콘택 플레이트(161)의 상면의 너비(W1)은 콘택 바디(162)의 하면의 너비(W2)보다 클 수 있다. 다시 말해, 콘택 플레이트(161)의 상면의 넓이는 콘택 바디(162)의 하면의 넓이보다 클 수 있다. 콘택 바디(162)는 콘택 플레이트(161)의 상면으로부터 수직하게 연장되어 매립 절연막(140)을 관통할 수 있다. 콘택 플레이트(161)와 콘택 바디(162)는 동일한 물질을 포함할 수 있다. 예를 들어, 콘택 플레이트(161) 및 콘택 바디(162)는 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다.
배리어 막(150)은 콘택 플레이트(161)의 표면 및 콘택 바디(162)의 측면을 컨포멀하게 덮을 수 있다. 다만, 콘택 플레이트(161)의 상면 중 콘택 바디(162)와 접하는 부분은 배리어 막(150)으로 덮이지 않을 수 있다. 이에 따라, 배리어 막(150)은 콘택 플러그(160)와 하부 절연막(120) 사이, 콘택 플러그(160)와 도전성 패턴(130) 사이, 및 콘택 플러그(160)와 매립 절연막(140) 사이에 개재될 수 있다. 콘택 플레이트(161)와 도전성 패턴(130)은 그들 사이에 개재된 배리어 막(150)을 통해 전기적으로 연결될 수 있다. 배리어 막(150)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다.
본 발명에 따르면, 도전성 패턴(130)에 삽입된 콘택 플레이트(161)를 통해 도전성 패턴(130)과 콘택 플러그(160)가 전기적으로 연결된다. 이에 따라, 도전성 패턴(130)과 콘택 플러그(160)의 콘택 면적이 넓어져, 도전성 패턴(130)과 콘택 플러그(160) 사이의 콘택 저항이 작아질 수 있다.
도 2a 내지 6a 및 도 3c는 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 2b 내지 6b 및 도 3d는 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들로서, 각각 도 2a 내지 6a 및 도 3c의 I-I'선에 대응한다. 이하, 도 2a 내지 6a, 도 3c, 도 2b 내지 6b, 및 도 3d를 참조하여 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법을 설명한다. 도 1a 및 도 1b를 참조하여 설명한 본 발명의 일 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 2a 및 도 2b를 참조하면, 기판(110) 상에 하부 절연막(120), 도전성 패턴(130), 및 매립 절연막(140)이 차례로 형성될 수 있다.
기판(110)은 반도체 기판일 수 있다. 반도체 기판은, 예를 들어, 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막 중에서 선택된 적어도 하나를 포함할 수 있다.
하부 절연막(120)이 기판(110) 상에 형성될 수 있다. 하부 절연막(120)은, 예를 들어 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다. 하부 절연막(120)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다.
하부 절연막(120) 상에 도전성 패턴(130)이 형성될 수 있다. 도전성 패턴(130)은, 예를 들어, 물리적 기상 증착법(physical vapor deposition: PVD) 또는 화학적 기상 증착법(physical vapor deposition CVD)을 통해 형성될 수 있다. 도전성 패턴(130)은 도핑된 폴리실리콘, 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다.
매립 절연막(140)이 도전성 패턴(130) 상에 형성될 수 있다. 이에 따라, 도전성 패턴(130)은 매립 절연막(140)에 의해 덮일 수 있다. 매립 절연막(140)은, 예를 들어, 화학적 기상 증착법(CVD)에 의하여 형성될 수 있다. 매립 절연막(140)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
도 3a 및 3b, 또는 도 3c 및 3d를 참조하면, 매립 절연막(140)을 관통하여 도전성 패턴(130)에 인접하는 콘택 홀(140a)을 형성할 수 있다. 콘택 홀(140a)은 매립 절연막(140) 상에 매립 절연막(140)의 일부를 노출하는 마스크(미도시)를 형성하고, 이를 식각 마스크로 이용하여 매립 절연막(140)을 식각함으로써 형성될 수 있다. 이 때, 식각은 도전성 패턴(130)보다 매립 절연막(140)에 대하여 더 빠른 식각 속도를 가지는 건식 식각(dry etching)에 의해 수행될 수 있다.
식각의 수행 시간을 조절함으로써 또는 공정 균일도에 따라 콘택 홀(140a)의 깊이가 달라질 수 있다. 식각의 수행 시간을 길게 하거나 또는 과도 식각(over-etch)됨에 따라 콘택 홀(140a)의 깊이는 커질 수 있다. 예를 들어, 도 3a 및 도 3b에 도시된 바와 같이, 콘택 홀(140a)에 의해 도전성 패턴(130)이 노출될 수 있다. 이 경우, 콘택 홀(140a)에 의해 노출된 도전성 패턴도 일부 식각될 수 있다. 이와 달리, 식각 시간을 짧게 하거나 미식각(un-etch)됨에 따라, 콘택홀(140a)의 깊이는 작아질 수 있다. 예를 들어, 도 3c 및 3d에 도시된 바와 같이, 콘택 홀(140a)에 의해 도전성 패턴(130)이 노출되지 않을 수 있다. 다시 말해, 콘택 홀(140a)과 도전성 패턴(130) 사이에 매립 절연막(140)의 잔존물(141)이 형성될 수 있다.
도 4a 및 4b를 참조하면, 콘택 홀(140a)에 인접한 도전성 패턴(130)의 일부를 제거하여 도전성 패턴(130) 내에 개구부(130a)를 형성할 수 있다. 개구부(130a)는 하부 절연막(120) 및 매립 절연막(140)보다 도전성 패턴(130)에 대하여 더 빠른 식각 속도를 가지는 습식 식각을 수행함으로써 형성될 수 있다. 습식 식각에 의하여 매립 절연막(140)이 전혀 식각되지 않는 것은 아닐 수 있다. 따라서, 습식 식각에 의하여 콘택 홀(140a)의 내벽 부분의 매립 절연막(140)이 식각될 수 있으며, 이에 따라 콘택 홀(140a)의 너비가 커질 수 있다.
도 3a 및 3b에 도시된 실시예에서와 같이 콘택 홀(140a)에 의하여 도전성 패턴(130)의 일부가 노출된 경우, 노출된 부분을 중심으로 도전성 패턴(130)의 식각이 진행될 수 있다. 이에 따라, 개구부(130a)는 도전성 패턴(130)의 상면에서 하면으로 연장될 수 있으며, 개구부(130a)의 평면적 단면은 콘택 홀(140a)을 중심으로 하는 원의 형태로 형성될 수 있다. 또한, 개구부(130a)는 콘택 홀(140a)과 연결될 수 있다.
도 3c 및 3d에 도시된 실시예에서와 같이 콘택 홀(140a)과 도전성 패턴(130) 사이에 매립 절연막(140)의 잔존물(도 3c 및 3d의 141 참조)이 형성된 경우, 습식 식각에 의하여 잔존물(도 3c 및 3d의 141 참조)이 제거될 수 있다. 잔존물(도 3c 및 3d의 141 참조)이 제거됨에 따라, 콘택 홀(140a)은 도전성 패턴(130)의 상면까지 연장될 수 있고, 콘택 홀(140a)를 통해 도전성 패턴(130)이 노출될 수 있다. 결국, 노출된 부분을 중심으로 도전성 패턴(130)의 식각이 진행될 수 있다. 이에 따라, 개구부(130a)는 도전성 패턴(130)의 상면에서 하면으로 연장될 수 있으며, 개구부(130a)의 평면적 단면은 콘택 홀(140a)을 중심으로 하는 원의 형태로 형성될 수 있다. 또한, 개구부(130a)는 콘택 홀(140a)과 연결될 수 있다.
습식 식각의 수행 시간을 조절함으로써, 개구부(130a)의 크기를 조절할 수 있다. 다시 말해, 습식 식각의 수행 시간을 길게 할수록 도전성 패턴(130)이 식각되는 정도가 커지기 때문에, 개구부(130a)의 크기는 커질 수 있다. 따라서, 습식 식각의 수행 시간을 충분히 길게 하면, 개구부(130a)의 너비(W3)는 콘택 홀(140a)의 너비(W4)보다 커질 수 있다.
도 5a 및 5b를 참조하면, 개구부(130a) 및 콘택 홀(140a)의 내벽을 컨포멀하게 덮는 배리어 막(150)을 형성할 수 있다. 배리어 막(150)은, 예를 들어, 화학적 기상 증착법(CVD)을 통해 형성될 수 있다. 배리어 막(150)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다.
도 6a 및 6b를 참조하면, 개구부(130a) 및 콘택 홀(140a)를 채우는 콘택 플러그(160)를 형성할 수 있다. 콘택 플러그(160)는 개구부(130a)를 채우는 부분인 콘택 플레이트(161)와 콘택 홀(140a)을 채우는 부분인 콘택 바디(162)를 포함할 수 있다. 개구부(130a)와 콘택 홀(140a)는 연결되므로, 콘택 바디(162)의 하면은 콘택 플레이트(161)의 상면과 접할 수 있다. 콘택 플레이트(161)은 배리어 막(150)을 통해 도전성 패턴(130)과 전기적으로 연결될 수 있다. 콘택 플레이트(161)는 개구부(130a)의 형태를 따라, 원판 구조를 가질 수 있으며, 도전성 패턴(130)을 관통하도록 형성될 수 있다. 개구부(130a)의 너비는 콘택 홀(140a)의 너비보다 클 수 있기 때문에, 콘택 플레이트(161)의 상면의 너비(W1)은 콘택 바디(162)의 하면의 너비(W2)보다 클 수 있다. 콘택 플러그(160)는 화학적 기상 증착법(CVD)을 통해 형성될 수 있다. 콘택 플레이트(161)와 콘택 바디(162)는 동일한 물질을 포함할 수 있다. 예를 들어, 콘택 플레이트(161) 및 콘택 바디(162)는 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 콘택 홀(도 3c 및 3d의 140a 참조)의 깊이가 충분하지 않아, 콘택 홀(140a)과 도전성 패턴(130) 사이에 잔존물(도 3c 및 3d의 141 참조)이 형성된다 하더라도, 습식 식각에 의해 잔존물(도 3c 및 3d의 141 참조)이 제거될 수 있다. 따라서, 도전성 패턴(130)과 안정적으로 접촉하는 콘택 플러그(160)가 형성될 수 있다.
또한, 본 발명에 따르면, 도전성 패턴(130)에 삽입된 콘택 플레이트(161)를 통해 도전성 패턴(130)과 콘택 플러그(160)가 전기적으로 연결된다. 이에 따라, 도전성 패턴(130)과 콘택 플러그(160)의 콘택 면적이 넓어져, 도전성 패턴(130)과 콘택 플러그(160) 사이의 콘택 저항이 작아질 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 8은 도 7의 메모리 셀 어레이(10)의 예를 나타내는 블록도이다. 도 8을 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제 1 내지 제 3 방향들(D1, D2, D3)로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제 3 방향(D3)으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 9는 본 발명의 개념에 의한 실시예들에 따른 것으로, 도 8의 메모리 블록의 셀 어레이(10)를 나타내는 간략 회로도이다. 도 9를 참조하면, 본 실시예에 따른 반도체 장치는 공통 소오스 라인(CSL), 비트라인들(BL), 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 비트라인들(BL) 각각에 병렬로 연결된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 선택 트랜지스터들(GST, SST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 접지 선택 라인(GSL), 복수개의 워드라인들(WL1 ~ WLn), 및 스트링 선택 라인(SSL)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT), 및 스트링 선택 트랜지스터(SST)의 게이트 전극들에 각각 대응될 수 있다.
도 10a는 본 발명의 다른 실시예들에 따른 반도체 소자의 평면도이다. 도 10b는 도 10a의 I-I'선에 따른 단면도이다. 이하, 도 10a 및 도 10b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자를 설명한다.
도 10a 및 10b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 기판(210), 적층 구조체들(ST), 매립 절연막(240), 배리어 막들(250), 콘택 플러그들(260), 및 수직 채널 구조체들(VCS)을 포함할 수 있다.
기판(210)은 소자 영역(DR) 및 연결 영역(CR)을 포함할 수 있다. 기판(210)은 제 1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
적층 구조체들(ST)은 기판(210) 상에 교대로 적층된 복수개의 절연막들(220) 및 전극들(230)을 포함할 수 있다. 적층 구조체들(ST)은 제 1 방향(D1)으로 연장될 수 있다. 각각의 전극들(230)은 게이트부(GP), 콘택부(CP), 및 게이트부(GP)와 콘택부(CP)를 연결하는 연장부(EP)를 가질 수 있다. 게이트부(GP)는 소자 영역(DR) 상에 제공되고, 연장부(EP) 및 콘택부(CP)는 연결 영역(CR) 상에 제공될 수 있다. 전극들(230)은 연결 영역(CR)에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 기판(210)에서 먼 전극들(230)일수록 일 방향(D1)으로의 길이가 짧을 수 있다. 다시 말해, 기판(210)에서 먼 전극들(230)일수록 연장부(EP)가 짧을 수 있다. 이에 따라, 각 전극들(230)의 콘택부(CP)가 노출될 수 있다. 각각의 전극들(230)의 콘택부(CP)는 전극들(230)의 상면에서 하면으로 연장되는 개구부(230a)를 가질 수 있다. 개구부(230a)의 평면적 단면은 원형일 수 있다(도 1a 및 도 1b 참조). 전극(230)은 도핑된 폴리실리콘, 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(220)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
매립 절연막(240)은 전극들(230)의 단부들을 덮을 수 있다. 다만, 매립 절연막(240)은 개구부(230a)를 채우지 않을 수 있다. 매립 절연막(240)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
콘택 플러그들(260) 각각은 콘택 플레이트(261)과 콘택 바디(262)를 포함할 수 있다. 콘택 플레이트(261)은 각각의 전극들(230)의 개구부(230a) 내에 삽입되어 각각의 전극들(230)과 전기적으로 연결될 수 있다. 콘택 플레이트(261)는 원판(circular plate) 구조를 가질 수 있으며, 개구부(230a)를 따라 대응하는 전극(230)을 관통할 수 있다. 콘택 바디(262)의 하면은 콘택 플레이트(261)의 상면과 접할 수 있다. 콘택 플레이트(261)의 상면의 너비(W1)은 콘택 바디(262)의 하면의 너비(W2)보다 클 수 있다. 다시 말해, 콘택 플레이트(261)의 상면의 넓이는 콘택 바디(262)의 하면의 넓이보다 클 수 있다. 또한, 최상부 전극(230)의 콘택 플레이트(261)의 너비(W1a)는 최하부 전극(230)의 콘택 플레이트(261)의 너비(W1b)보다 클 수 있다. 콘택 바디(262)는 콘택 플레이트(261)의 상면으로부터 수직하게 연장되어 매립 절연막(240)을 관통할 수 있다. 콘택 플레이트(261)와 콘택 바디(262)는 동일한 물질을 포함할 수 있다. 예를 들어, 콘택 플레이트(261) 및 콘택 바디(262)는 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다. 제 1 패드들(PAD1)이 매립 절연막(240) 상에 제공되어 콘택 플러그들(260)에 접속될 수 있다.
배리어 막들(250)은 각각의 콘택 플레이트(261)의 표면 및 콘택 바디(262)의 측면을 컨포멀하게 덮을 수 있다. 다만, 콘택 플레이트(261)의 상면 중 콘택 바디(262)와 접하는 부분은 배리어 막(250)으로 덮이지 않을 수 있다. 이에 따라, 배리어 막들(250)은 콘택 플러그(260)와 절연막들(220) 사이, 콘택 플러그(260)와 전극들(230) 사이, 및 콘택 플러그(260)와 매립 절연막(240) 사이에 개재될 수 있다. 콘택 플레이트(261)와 이에 대응하는 전극(230)은 그들 사이에 개재된 배리어 막(250)을 통해 전기적으로 연결될 수 있다. 배리어 막(250)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다.
수직 채널 구조체들(VCS)은 소자 영역(DR) 상에서 적층 구조체들(ST)을 관통할 수 있다. 다시 말해, 수직 채널 구조체들(VCS)은 절연막들(220) 및 전극들(230)의 게이트부(GP)를 관통할 수 있다. 일 실시예에 따르면, 수직 채널 구조체들(VCS)은 기판(210)에 연결될 수 있다. 수직 채널 구조체들(VCS)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수 있다. 이와 달리, 수직 채널 구조체들(VCS)은 평면적 관점에서 일 방향으로 배열될 수 있다. 각각의 수직 채널 구조체들(VCS)은 활성 기둥(AP) 및 활성 기둥(AP)의 측벽에 배치되는 데이터 저장막(DS)을 포함할 수 있다.
일 실시예에 따르면, 적층 구조체들(ST) 사이의 반도체 기판(210) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있다. 적층 구조체들(ST) 및 공통 소오스 영역들(CSR)은 제 2 방향(D2)으로 교대로 그리고 반복적으로 배열될 수 있다. 공통 소오스 영역들(CSR)은 기판(210) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 즉, 공통 소오스 영역들(CSR)은 기판(210)과 반대의 도전형을 가질 수 있다.
일 실시예에 따르면, 서로 인접하는 적층 구조체들(ST) 사이에 공통 소스 구조체(CSS)가 배치될 수 있다. 공통 소스 구조체(CSS)는 적층 구조체들(ST)의 측벽들을 덮는 측벽 절연 스페이서(SP)와, 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 접속되는 공통 소스 플러그(CSPLG)를 포함할 수 있다. 측벽 절연 스페이서(SP)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 형성될 수 있다 공통 소스 플러그(CSPLG)는 금속(예를 들어, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(예를 들어, 질화티타늄 또는 질화탄탈늄 등) 및 전이 금속(예를 들어, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 공통 소스 라인(CSL)이 매립 절연막(240) 상에 제공되어 공통 소스 플러그(CSPLG)와 연결될 수 있다.
제 1 캐핑 절연막(270)이 적층 구조체들(ST) 및 매립 절연막(240)을 덮을 수 있다. 제 1 캐핑 절연막(270)은 제 1 패드들(PAD1) 및 공통 소스 라인(CSL)을 덮을 수 있다. 제 1 캐핑 절연막(270)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
제 2 캐핑 절연막(280)이 제 1 캐핑 절연막(270) 상에 제공될 수 있다. 제 2 캐핑 절연막(280)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다. 제 2 캐핑 절연막(280) 상에 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제 1 캐핑 절연막(270)을 관통하는 제 2 패드들(PAD2) 및 제 2 캐핑 절연막을 관통하는 비트 라인 플러그들(BPLG)을 통해 수직 채널 구조체들(VCS)과 전기적으로 연결될 수 있다.
도 11a 내지 도 11l은 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법에 관한 도면들로, 도 10a의 I-I'선에 대응되는 단면도들이다. 이하, 도 11a 내지 도 11l을 참조하여, 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명한다. 도 10a 및 도 10b를 참조하여 설명한 본 발명의 다른 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 10a 및 도 11a를 참조하면, 기판(210) 상에 절연막들(220) 및 희생막들(221)이 교대로 적층될 수 있다. 기판(210)은 소자 영역(DR) 및 연결 영역(CR)을 포함할 수 있다. 기판(210)은 제 1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 희생막들(221)은 절연막들(220)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(221)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘 게르마늄막을 포함할 수 있다. 희생막들(221) 및 절연막들(220)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 10a 및 도 11b를 참조하면, 연결 영역(CR) 상의 절연막들(220) 및 희생막들(221)이 계단식 구조를 갖도록 식각될 수 있다. 즉, 기판(210)에서 먼 희생막들(221)일수록 일 방향(D1)으로 짧을 수 있다. 또한, 연결 영역(CR)에서 절연막들(220) 및 희생막들(221)의 단부들을 덮는 매립 절연막(240)이 형성될 수 있다. 매립 절연막(240)은 희생막들(221)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 예를 들어 매립 절연막(240)은 절연막들(221)과 동일한 물질을 포함할 수 있다.
도 10a 및 도 11c를 참조하면, 소자 영역(DR) 상에서 절연막들(220) 및 희생막들(221)을 관통하여 기판을 노출하는 수직 홀들(225)이 형성될 수 있다. 수직 홀들(225)을 형성하는 것은 이방성 식각 공정을 포함할 수 있다.
도 10a 및 도 11d를 참조하면, 수직 홀들(225)을 채우는 수직 채널 구조체들(VCS)이 형성될 수 있다. 각각의 수직 채널 구조체들(VCS)은 활성 기둥(AP) 및 활성 기둥(AP)의 측벽에 배치되는 데이터 저장막(DS)을 포함할 수 있다. 데이터 저장막(DS)는 수직 홀들의 내벽에 형성될 수 있으며, 예를 들어, 원자층 증착 방법(atomic layer deposition: ALD)으로 형성될 수 있다. 활성 기둥(AP)은 수직 홀들(225) 내의 데이터 저장막(DS) 사이에 형성될 수 있으며, 예를 들어, 화학적 기상 증착법(CVD) 또는 원자층 증착 방법(ALD)를 통해 형성될 수 있다.
도 10a 및 도 11e를 참조하면, 교대로 적층된 절연막들(220) 및 희생막들(221)을 패터닝하여 일방향(D1)으로 연장되는 분리 트렌치들(227)이 형성될 수 있다. 분리 트렌치들(227)에 의하여 기판(210)이 노출될 수 있고, 교대로 적층된 절연막들(220) 및 희생막들(221)은 복수개의 예비 적층 구조체들(PST)로 나눠질 수 있다.
도 10a 및 도 11f를 참조하면, 희생막들(221)을 제거하여 전극 영역들(229)을 형성할 수 있다. 전극 영역들(229)은 희생막들(221)이 제거된 영역에 해당되고, 수직 채널 구조체들(VCS), 절연막들(220), 및 매립 절연막(240)에 의해 한정된다. 희생막들(221)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막(221)들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다.
도 10a 및 도 11g를 참조하면, 분리 트렌치들(227)을 통해 전극 영역들(229) 내에 도전막(미도시)이 형성될 수 있다. 도전막(미도시)은 도핑된 폴리실리콘, 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다. 도전막(미도시)은 원자층 증착 방법(ALD)에 의하여 형성될 수 있다.
이어서, 전극 영역들(229)의 외부(즉, 분리 트렌치들(227))에 형성된 도전막이 제거된다. 이에 따라, 전극 영역들(229)의 내에 전극들(230)이 형성될 수 있다. 분리 트렌치들(227)에 형성된 도전막이 제거되어 반도체 기판(210)이 노출될 수 있다. 노출된 반도체 기판(210)에 제 2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역들(CSR)이 형성될 수 있다.
각각의 전극들(230)은 게이트부(GP), 콘택부(CP), 및 게이트부(GP)와 콘택부(CP)를 연결하는 연장부(EP)를 가질 수 있다. 게이트부(GP)는 소자 영역(DR) 상에 제공되고, 연장부(EP) 및 콘택부(CP)는 연결 영역(CR) 상에 제공될 수 있다. 상술한 희생막(도 11b의 221 참조)과 마찬가지로 전극들(230)은 연결 영역(CR)에서 계단식 구조를 가질 수 있다. 즉, 기판(210)에서 먼 전극들(230)일수록 일 방향(D1)으로의 길이가 짧을 수 있다. 다시 말해, 기판(210)에서 먼 전극들(230)일수록 연장부(EP)가 짧을 수 있다. 이에 따라, 각 전극들(230)의 콘택부(CP)는 다른 전극들(230)에 의하여 노출될 수 있다.
도 10a 및 도 11h를 참조하면, 분리 트렌치들(227)을 채우는 공통 소스 구조체들(CSS)이 형성될 수 있다. 공통 소스 구조체들(CSS)은 측벽 절연 스페이서(SP)와 공통 소스 플러그(CSPLG)를 포함할 수 있다. 측벽 절연 스페이서(SP)는 실리콘 산화막 또는 실리콘 질화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다. 공통 소스 플러그(CSPLG)는 측벽 절연 스페이서(SP) 사이를 채우며 형성될 수 있으며, 예를 들어 화학적 기상 증착법(CVD)을 통해 형성될 수 있다. 공통 소스 플러그(CSPLG)는 금속(예를 들어, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(예를 들어, 질화티타늄 또는 질화탄탈늄 등) 및 전이 금속(예를 들어, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있으며, 공통 소스 영역(CSR)과 전기적으로 연결될 수 있다.
도 10a 및 도 11i를 참조하면, 절연막들(220) 및 매립 절연막(240)을 관통하여 각각의 전극들(230)의 콘택부(CP)에 인접하는 콘택 홀들(240a)이 형성될 수 있다. 콘택 홀들(240a)은 매립 절연막(240) 상에 매립 절연막(240)의 일부를 노출하는 마스크(미도시)를 형성하고, 이를 식각 마스크로 이용하여 매립 절연막(240)을 식각함으로써 형성될 수 있다. 이 때, 식각은 전극들(230)보다 절연막들(220) 및 매립 절연막(240)에 대하여 더 빠른 식각 속도를 가지는 건식 식각(dry etching)에 의해 수행될 수 있다.
식각이 수행됨에 따라, 기판(210)에서 먼 전극들(230)의 콘택부(CP)부터 차례대로 콘택 홀들(240a)에 의해 노출된다. 식각이 계속하여 수행됨에 따라, 노출된 전극들(230)의 콘택부(CP)에 리세스 영역(230b)이 형성될 수 있다. 리세스 영역(230b)의 깊이는 기판(210)에서 먼 전극들일수록 클 수 있다. 식각은 콘택 홀(240a)이 최하부 전극(230)에 인접할 때까지 수행될 수 있다. 식각의 수행 시간을 조정함으로써 최하부 전극(230)의 콘택부(CP)에 인접하는 콘택 홀(240a)의 깊이를 조절할 수 있다. 식각 시간을 충분히 길게 하면, 콘택 홀(240a)에 의해 최하부 전극(230)의 콘택부(CP)가 노출될 수 있다. 이러한 경우, 때때로 콘택 홀(240a)은 최상부 전극(230)을 관통할 수 있다. 때문에 식각 시간은 과도하게 충분히 할 수 없다. 이에 따라, 도 11i에 도시된 바와 같이, 최하부 전극(230)의 콘택부(CP)가 콘택 홀(240a)에 의해 노출되지 않을 수 있다. 다시 말해, 콘택 홀(240a)과 전극(230) 사이에 매립 절연막(240) 및/또는 절연막(220)의 잔존물(241)이 형성될 수 있다.
도 10a 및 도 11j를 참조하면, 콘택 홀들(240a)에 인접한 전극들(230)의 일부를 제거하여 각각의 전극들(230) 내에 개구부(230a)를 형성할 수 있다. 개구부(230a)는 절연막들(220) 및 매립 절연막(240)보다 전극들(230)에 대하여 더 빠른 식각 속도를 가지는 습식 식각을 수행함으로써 형성될 수 있다. 습식 식각에 의하여 매립 절연막(240)이 전혀 식각되지 않는 것은 아닐 수 있다. 따라서, 습식 식각에 의하여 콘택 홀(240a)의 내벽 부분의 매립 절연막(240)이 식각될 수 있으며, 이에 따라 콘택 홀(240a)의 너비가 커질 수 있다.
콘택 홀(240a)에 의하여 전극(230)의 콘택부(CP)가 노출된 경우, 노출된 부분을 중심으로 전극(230)의 식각이 진행될 수 있다. 이에 따라, 개구부(230a)는 전극(230)의 상면에서 하면으로 연장될 수 있으며, 개구부(230a)의 평면적 단면은 콘택 홀(240a)을 중심으로 하는 원의 형태로 형성될 수 있다. 또한, 개구부(230a)는 콘택 홀(240a)과 연결될 수 있다.
도 11i에 도시된 최하부 전극(230)과 같이 콘택 홀(240a)과 전극(230) 사이에 잔존물(11i의 241 참조)이 형성된 경우, 습식 식각에 의하여 잔존물(11i의 241 참조)이 제거될 수 있다. 이러한 경우, 최하부 전극(230)의 실질적인 식각 수행 시간은 최상부 전극(230)보다 짧기 때문에, 최상부 전극(230)의 개구부(230a)의 너비(W3a)는 최하부 전극(230)의 개구부(230a)의 너비(W3b)보다 클 수 있다. 잔존물(11i의 241 참조)이 제거됨에 따라, 콘택 홀(240a)은 전극(230)의 상면까지 연장될 수 있고, 콘택 홀(240a)를 통해 전극(230)이 노출될 수 있다. 결국, 노출된 부분을 중심으로 전극(230)의 식각이 진행될 수 있다. 이에 따라, 개구부(230a)는 전극(230)의 상면에서 하면으로 연장될 수 있으며, 개구부(230a)의 평면적 단면은 콘택 홀(240a)을 중심으로 하는 원의 형태로 형성될 수 있다. 또한, 개구부(230a)는 콘택 홀(240a)과 연결될 수 있다.
습식 식각의 수행 시간을 조절함으로써, 개구부(230a)의 크기를 조절할 수 있다. 다시 말해, 습식 식각의 수행 시간을 길게 할수록 전극(230)이 식각되는 정도가 커지기 때문에, 개구부(230a)의 크기는 커질 수 있다. 따라서, 습식 식각의 수행 시간을 충분히 길게 하면, 개구부(230a)의 너비(W3)는 콘택 홀(240a)의 너비(W4)보다 커질 수 있다.
도 10a 및 도 11k를 참조하면, 개구부(230a) 및 콘택 홀들(240a)의 내벽을 컨포멀하게 덮는 배리어 막들(250)이 형성될 수 있다. 배리어 막들(250)은, 예를 들어, 화학적 기상 증착법(CVD)을 통해 형성될 수 있다. 배리어 막들(250)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다.
도 10a 및 도 11l을 참조하면, 개구부들(230a) 및 콘택 홀들(240a)을 채우는 콘택 플러그들(260)을 형성할 수 있다. 각각의 콘택 플러그들(260)은 개구부(230a)를 채우는 부분인 콘택 플레이트(261)와 콘택 홀(240a)을 채우는 부분인 콘택 바디(262)를 포함할 수 있다. 개구부(230a)와 콘택 홀(240a)은 연결되므로, 콘택 바디(262)의 하면은 콘택 플레이트(261)의 상면과 접할 수 있다. 콘택 플레이트(261)는 배리어 막(250)을 통해 대응하는 전극(230)과 전기적으로 연결될 수 있다. 콘택 플레이트(261)는 개구부(230a)의 형태를 따라, 원판 구조를 가질 수 있으며, 대응하는 전극(230)을 관통하도록 형성될 수 있다. 개구부(230a)의 너비는 콘택 홀(240a)의 너비보다 클 수 있기 때문에, 콘택 플레이트(261)의 상면의 너비(W1)은 콘택 바디(262)의 하면의 너비(W2)보다 클 수 있다. 콘택 플러그는 화학적 기상 증착법(CVD)을 통해 형성될 수 있다. 콘택 플레이트(261)와 콘택 바디(262)는 동일한 물질을 포함할 수 있다. 예를 들어, 콘택 플레이트(261) 및 콘택 바디(262)는 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 콘택 홀들(240a)을 위한 식각 수행 시간이 충분하지 않거나 공정 균일도에 따라서 콘택 홀들(240a)과 전극들(230)(특히, 최하부 전극) 사이에 잔존물(도 11i의 241 참조)이 형성된다 하더라도, 습식 식각에 의해 잔존물(도 11i의 241 참조)이 제거될 수 있다. 따라서, 전극들(230)과 안정적으로 접촉하는 콘택 플러그들(260)이 형성될 수 있다.
나아가, 콘택 홀들(240a)의 형성 시, 최하부 전극(230)의 노출을 위해 건식 식각의 수행 시간을 무리하게 늘릴 경우, 최상부 전극(230)이 뚫려 전극 간 단락 불량이 발생할 위험이 있다. 본 발명에 따르면, 최하부 전극(230)의 노출을 위해 건식 식각의 수행 시간을 무리하게 늘릴 필요가 없으므로, 이러한 전극 뚫림에 의한 전극 단락을 억제할 수 있다.
도 10a 및 도 10b를 다시 참조하면, 매립 절연막(240) 상에, 공통 소스 플러그(CSPLG)에 접속되는 공통 소스 라인(CSL) 및 콘택 플러그들(260)에 접속되는 제 1 패드들(PAD1)이 형성될 수 있다.
이어서, 공통 소스 라인(CSL) 및 제 1 패드들(PAD1)을 덮는 제 1 캐핑 절연막(270)이 형성될 수 있다. 제 1 캐핑 절연막(270)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다. 제 1 캐핑 절연막(270)을 관통하여 활성 기둥(AP)과 전기적으로 연결되는 제 2 패드들(PAD2)이 형성될 수 있다.
그 후, 제 1 캐핑 절연막(270)을 덮는 제 2 캐핑 절연막(280)이 형성될 수 있다. 또한, 제 2 캐핑 절연막(280)을 관통하여 제 2 패드들(PAD2)과 전기적으로 연결되는 비트 라인 플러그들(BPLG)이 형성될 수 있다. 비트 라인들(BL)이 비트 라인 플러그들(BPLG) 상에 형성되어 비트 라인 플러그들(BPLG)을 제 2 방향(D2)으로 연결할 수 있다. 비트 라인들(BL) 및 비트 라인 플러그들(BPLG)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
도 12는 본 발명의 또 다른 실시예들에 따른 것으로, 도 8의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 12를 참조하면, 본 실시예들에 따른 반도체 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막일 수 있고, 비트 라인들(BL)은 기판 상에 배치되는 도전성 패턴들(일 예로, 금속 라인)일 수 있다.
셀 스트링(CSTR)은 비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 복수 개의 상부 스트링들(CSTR1)은 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)에 연결된 스위칭 소자들(SW)은 전기적으로 동일한 전압이 인가되도록 제어될 수 있다.
상부 스트링들(CSTR1)의 각각은 비트 라인들(BL)의 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 스트링 선택 트랜지스터(SST)와 스위칭 소자(SW) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)을 포함할 수 있다. 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)은 직렬로 연결될 수 있다. 하부 스트링(CSTR2)은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 접지 선택 트랜지스터(GST)와 스위칭 소자들(SW) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)을 포함할 수 있다. 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)은 직렬로 연결될 수 있다.
비트 라인들(BL)과 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 상부 워드 라인들(WL1(0)-WL1(3))은, 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)의 게이트 전극들로 각각 이용될 수 있다. 공통 소스 라인(CSL)과 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL2(0)-WL2(3))은, 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)의 게이트 전극들로 각각 이용될 수 있다. 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 정보저장 요소를 포함할 수 있다.
비트 라인들(BL)의 각각에 연결된 복수 개의 상부 스트링들(CSTR1)이 공통 소스 라인에 연결된 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 이에 따라, 비트 라인들(BL)에 각각 접속하는 스트링 선택 트랜지스터들(SST)을 포함하는 상부 스트링들(CSTR1)은, 단일의 하부 스트링(CSTR2)에 포함된 접지 선택 트랜지스터(GST)를 공유할 수 있다. 즉, 서로 다른 비트 라인들에 연결되어 독립적으로 동작하는 상부 스트링들(CSTR1)이 단일의 하부 스트링(CSTR2)에 공통적으로 연결되어 접지 선택 트랜지스터(GST)를 공유하도록 구성됨에 따라, 고집적화에 최적화된 반도체 소자가 제공될 수 있다.
도 13은 본 발명의 또 다른 실시예들에 따른 반도체 소자의 단면도로서, 도 10a 및 10b를 참조하여 설명한 반도체 소자의 소자 영역(도 10a 및 10b의 DR 참조)에 대응되는 부분을 도시한 것이다. 이하, 도 13을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다.
도 13을 참조하면, 본 발명의 또 다른 실시예들에 따른 반도체 장치(300)는 기판(310), 기판(310) 상의 비트 라인들(BL), 기판(310)과 비트 라인들(BL) 사이의 적층 구조체들(ST), 적층 구조체들(ST)과 비트 라인들(BL) 사이의 공통 소스 라인(CSL), 및 적층 구조체들(ST)을 관통하는 수직 채널 구조체들(VCS)을 포함할 수 있다. 적층 구조체들(ST)은 교대로 적층된 복수개의 절연막들(320) 및 전극들(330)을 포함할 수 있다. 각각의 수직 채널 구조체들(VCS)은 활성 기둥(AP), 데이터 저장막(DS), 및 충진 절연막(FI)을 포함할 수 있다. 활성 기둥(AP)은 비트 라인들(BL)과 공통 소스 라인(CSL)을 연결할 수 있다. 적층 구조체들(ST)과 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 비트 라인 플러그들(PLG) 및 패드(PAD)가 더 배치될 수 있다.
적층 구조체들(ST)은 제 1 방향(D1)으로 연장될 수 있다. 적층 구조체들(ST)은 제 1 방향(D1)으로 연장되는 분리 트렌치들(327)에 의하여, 제 1 방향에 교차하는(예를 들어, 직교하는) 제 2 방향(D2)으로 서로 이격될 수 있다. 적층 구조체들(ST)은 교대로 적층된 복수개의 절연막들(320) 및 전극들(330)을 포함할 수 있다. 전극들(330)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 절연막들(320)은 실리콘 산화막일 수 있다.
전극들(330)은 기판(310) 상에 차례로 수직적으로(제 3 방향, D3) 적층될 수 있다. 전극들(330)은 스트링 선택 라인(SSL), 워드 라인들(WL), 및 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 워드 라인들(WL)과 비트 라인들(BL) 사이에 배치된다. 접지 선택 라인(GSL)은 워드 라인들(WL)과 공통 소스 라인(CSL) 사이에 배치된다. 워드 라인들(WL)은 기판(310) 상에 순차적으로 적층된다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들(WL) 상에 배치될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 분리 트렌치(327)에 의하여 제 2 방향(D2)으로 서로 이격될 수 있다. 워드 라인들(WL)은 기판(310)과 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1), 및 기판(310)과 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2)은 분리 트렌치(327)에 의하여 제 2 방향(D2)으로 서로 이격될 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이, 및 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2) 사이에 소자 분리 패턴(DSP)이 제공될 수 있다. 소자 분리 패턴(DSP)은 제 1 방향(D1)으로 연장되는 라인 형태일 수 있다. 소자 분리 패턴(DSP)은 분리 트렌치(327)를 채우는 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
복수개의 활성 기둥들(AP)은 적층 구조체(ST)를 관통할 수 있다. 활성 기둥들(AP)은 평면적 관점에서 제 1 방향(D1)을 따라 배열될 수 있다.
활성 기둥들(AP)의 각각은 적층 구조체들(ST)을 관통하는 수직 부분들(VP) 및 적층 구조체들(ST) 아래에서 수직 부분들(VP)을 연결하는 수평 부분(HP)을 포함할 수 있다. 수직 부분들(VP)은 적층 구조체(ST)를 관통하는 수직 홀들(325) 내에 제공될 수 있다. 수평 부분(HP)은 기판(310) 상부의 수평 리세스부(RC) 내에 제공될 수 있다. 수직 부분들(VP) 중의 하나는 공통 소스 라인(CSL)에 연결되고, 수직 부분들(VP) 중의 다른 하나는 비트 라인들(BL) 중의 어느 하나에 연결될 수 있다. 수평 부분(HP)은 기판(310)과 적층 구조체(ST) 사이에 제공되어 수직 부분들(VP)을 연결할 수 있다.
보다 구체적으로, 활성 기둥들(AP)의 각각에 있어서, 수직 부분들(VP)은 상부 워드 라인들(WL1)과 스트링 선택 라인(SSL)을 관통하는 제 1 수직 부분(VP1), 및 하부 워드 라인들(WL2)과 접지 선택 라인(GSL)을 관통하는 제 2 수직 부분(VP2)을 포함할 수 있다. 제 1 수직 부분(VP1)은 비트 라인들(BL) 중 어느 하나에 연결되고, 제 2 수직 부분(VP2)은 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HP)은 상부 워드 라인들(WL1)의 아래에서 하부 워드 라인들(WL2)의 아래로 연장되어 제 1 수직 부분(VP1) 및 제 2 수직 부분(VP2)을 연결할 수 있다.
활성 기둥들(AP)의 각각은 속이 빈 실린더 형(예를 들면, 마카로니(macaroni))으로, 내부 홀(IH)을 가질 수 있다. 활성 기둥들(AP)의 내부 홀들(IH)은 충진 절연막(FI)으로 채워질 수 있다. 충진 절연막(FI)은 실리콘 산화막으로 형성될 수 있다.
활성 기둥들(AP)과 전극들(330)사이에 데이터 저장막(DS)이 제공될 수 있다. 게이트 절연막(GOX)이 활성 기둥들(AP)과 기판(310) 사이에 제공될 수 있다. 게이트 절연막(GOX)은 실리콘 산화막일 수 있다.
제 1 방향(D1)으로 연장된 적층 구조체들(ST)은 도 10a 및 10b를 참조하여 설명한 연결 영역(도 10a 및 10b의 CR 참조)과 실질적으로 동일한 구조를 갖는 연결 영역(미도시)을 형성할 수 있다. 제 1 방향(D1)으로 연장된 각각의 전극들(330)은 콘택부 및 소자 영역에서 연장되어 콘택부와 연결되는 연장부를 가질 수 있다. 전극들(330)은 연결 영역에서 계단식 구조를 가질 수 있으며, 이에 따라, 각 전극들(330)의 콘택부는 노출될 수 있다. 매립 절연막(미도시)이 연결 영역 상에 제공되어 전극들(330)의 단부를 덮을 수 있다. 각각의 전극들(330)의 콘택부는 전극들(330)의 상면에서 하면으로 연장되는 개구부(미도시)를 가질 수 있다. 개구부의 평면적 단면은 원형일 수 있다. 연결 영역 상에 콘택 플러그들(미도시)이 배치될 수 있다. 콘택 플러그들은 각각 콘택 플레이트과 콘택 바디를 포함할 수 있다. 콘택 플레이트는 각각의 전극들(330)의 개구부 내에 삽입되어 각각의 전극들(330)과 전기적으로 연결될 수 있다. 콘택 플레이트는 원판 구조를 가질 수 있으며, 개구부를 따라 대응하는 전극을 관통할 수 있다. 콘택 바디의 하면은 콘택 플레이트의 상면과 접할 수 있다. 콘택 플레이트의 상면의 너비은 콘택 바디의 하면의 너비보다 클 수 있다. 콘택 바디는 콘택 플레이트의 상면으로부터 수직하게 연장되어 매립 절연막을 관통할 수 있다. 배리어 막들(미도시)은 각각의 콘택 플레이트의 표면 및 콘택 바디의 측면을 컨포멀하게 덮을 수 있다.
도 14는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 메모리 장치를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 16은 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 시스템(1310)이 장착된다. 플래시 메모리 시스템(1310)은 플래시 메모리(1311) 및 메모리 콘트롤러(1312)를 포함할 수 있다. 플래시 메모리(1311)는 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 포함할 수 있다. 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 적층된 제1 도전성 패턴 및 제2 도전성 패턴, 상기 제1 및 제2 도전성 패턴들의 각각은 제1 방향으로 연장되고, 상기 제2 도전성 패턴의 상기 제1 방향에 따른 길이는 상기 제1 도전성 패턴의 상기 제1 방향에 따른 길이보다 작은 것;
상기 제1 및 제2 도전성 패턴들을 덮는 매립 절연막; 및
상기 제1 도전성 패턴 및 상기 제2 도전성 패턴에 각각 연결되는 제1 콘택 플러그 및 제2 콘택 플러그를 포함하되,
상기 제1 콘택 플러그는 상기 제1 도전성 패턴 내의 제1 콘택 플레이트, 및 상기 제1 콘택 플레이트의 상면과 접하며 상기 매립 절연막을 관통하는 제1 콘택 바디를 포함하고, 상기 제1 콘택 플레이트의 상기 상면의 너비는 상기 제1 콘택 바디의 하면의 너비보다 크고,
상기 제2 콘택 플러그는 상기 제2 도전성 패턴 내의 제2 콘택 플레이트, 및 상기 제2 콘택 플레이트의 상면과 접하며 상기 매립 절연막을 관통하는 제2 콘택 바디를 포함하고, 상기 제2 콘택 플레이트의 상기 상면의 너비는 상기 제2 콘택 바디의 하면의 너비보다 큰 반도체 소자. - 제 1 항에 있어서,
상기 제1 콘택 플레이트는 원판(circular plate) 구조를 갖는 반도체 소자. - 제 1 항에 있어서,
상기 제1 콘택 플레이트의 표면 및 상기 제1 콘택 바디의 측면을 컨포멀하게 덮는 제1 배리어 막을 더 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제1 콘택 플레이트는 상기 제1 도전성 패턴을 관통하는 반도체 소자. - 기판 상에 적층된 제1 도전성 패턴 및 제2 도전성 패턴을 형성하되, 상기 제1 및 제2 도전성 패턴들의 각각은 제1 방향으로 연장되고, 상기 제2 도전성 패턴의 상기 제1 방향에 따른 길이는 상기 제1 도전성 패턴의 상기 제1 방향에 따른 길이보다 작은 것;
상기 제1 및 제2 도전성 패턴들을 덮는 매립 절연막을 형성하는 것;
상기 매립 절연막 내에 제1 콘택 홀 및 제2 콘택 홀을 형성하되, 상기 제1 콘택 홀의 바닥은 상기 제1 도전성 패턴에 인접하고, 상기 제2 콘택 홀의 바닥은 상기 제2 도전성 패턴에 인접하는 것;
상기 제1 도전성 패턴을 부분적으로 제거함으로써 상기 제1 도전성 패턴 내에 제1 개구부를 형성하고, 상기 제2 도전성 패턴을 부분적으로 제거함으로써 상기 제2 도전성 패턴 내에 제2 개구부를 형성하되, 상기 제1 개구부는 상기 제1 콘택 홀에 연결되고, 상기 제2 개구부는 상기 제2 콘택 홀에 연결되는 것; 및
상기 제1 콘택 홀 및 상기 제1 개구부를 채우는 제1 콘택 플러그, 및 상기 제2 콘택 홀 및 상기 제2 개구부를 채우는 제2 콘택 플러그를 형성하는 것을 포함하되,
상기 제1 개구부의 너비는 상기 제1 콘택 홀의 너비보다 크고,
상기 제2 개구부의 너비는 상기 제2 콘택 홀의 너비보다 큰 반도체 소자의 제조방법. - 제 5 항에 있어서,
상기 제1 및 제2 콘택 플러그들을 형성하기 전에, 상기 제1 및 제2 콘택 홀들 및 상기 제1 및 제2 개구부들의 내면들을 컨포멀하게 덮는 배리어 막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 5 항에 있어서,
상기 제1 개구부는 상기 제1 도전성 패턴의 상면에서 하면으로 연장되도록 형성되는 반도체 소자의 제조 방법. - 제 5 항에 있어서,
상기 제1 및 제2 개구부들을 형성하는 것은 습식 식각을 수행하여 상기 제1 및 제2 도전성 패턴들을 부분적으로 제거하는 것을 포함하는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 습식 식각은 상기 매립 절연막 보다 상기 제1 및 제2 도전성 패턴들에 대하여 더 빠른 식각 속도를 가지는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 제1 및 제2 콘택 홀들을 형성하는 것은 상기 제1 콘택 홀과 상기 제1 도전성 패턴 사이, 및 상기 제2 콘택 홀과 상기 제2 도전성 패턴 사이에 상기 매립 절연막의 잔존물을 형성하는 것을 포함하되,
상기 습식 식각은 상기 잔존물을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
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