KR102009931B1 - Cmos image sensor and method for fabricating the same - Google Patents

Abstract

Translated fromKorean

본 기술은 씨모스 이미지 센서 및 그 제조 방법에 관한 것으로서, 본 기술에 따른 씨모스 이미지센서는, 기판; 상기 기판 표면에 형성된 펀치쓰루방지층; 상기 펀치쓰루방지층 상에 형성된 에피층; 상기 에피층 상에 형성된 트랜스퍼트랜지스터의 게이트전극; 상기 게이트전극의 일측에 정렬되어 상기 에피층에 형성된 포토다이오드; 상기 게이트전극의 타측에 정렬되어 상기 에피층에 형성된 플로팅디퓨전영역; 및 상기 포토다이오드 하부에 형성되며 상기 펀치쓰루방지층 표면과 접하도록 형성된 포토다이오드확장영역을 포함하는 씨모스 이미지센서를 포함하고, 본 기술은 포토다이오드의 캐패시티 면적을 용이하게 확보하여 광감도를 향상시킬 수 있는 효과가 있다. 그리고 플로팅디퓨전영역 하부와 포토다이오드확장영역 사이에 제1도전형의 제1도핑영역을 형성함으로써 광전하 전달 효율을 상승시켜 이미지래그를 개선시킬 수 있는 효과가 있다. 또한 포토다이오드확장영역의 양 측벽이 제1도전형의 웰영역으로 감싸여져 다른 인접 픽셀로 전하가 유입되는 크로스토크 현상을 막아주는 효과가 있다.The present technology relates to a CMOS image sensor and a manufacturing method thereof, the CMOS image sensor according to the present technology, the substrate; A punchthrough prevention layer formed on the substrate surface; An epitaxial layer formed on the punchthrough prevention layer; A gate electrode of a transfer transistor formed on the epitaxial layer; A photodiode arranged on one side of the gate electrode and formed in the epi layer; A floating diffusion region arranged on the other side of the gate electrode and formed in the epi layer; And a CMOS image sensor formed below the photodiode and including a photodiode extension region formed to contact the surface of the punch-through prevention layer, and the present technology can easily secure a capacitance area of the photodiode to improve light sensitivity. It can be effective. In addition, the first doping region of the first conductivity type is formed between the lower portion of the floating diffusion region and the photodiode expansion region to increase the photocharge transfer efficiency, thereby improving the image lag. In addition, both sidewalls of the photodiode extension region may be surrounded by the well region of the first conductivity type, thereby preventing crosstalk phenomenon in which charge is introduced into another adjacent pixel.

Description

Translated fromKorean

씨모스 이미지센서 및 그 제조 방법{CMOS IMAGE SENSOR AND METHOD FOR FABRICATING THE SAME}CMOS image sensor and its manufacturing method {CMOS IMAGE SENSOR AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 씨모스 이미지센서 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing technology, and more particularly to a CMOS image sensor and a manufacturing method thereof.

씨모스 이미지센서는 MOS 혹은 CMOS 트랜지스터와 같은 능동 소자를 이용하여 센서 칩 내부에 증폭 또는 신호 처리를 하는 블록을 가진 집적화된 센서이다.CMOS image sensors are integrated sensors with blocks that amplify or signal the inside of the sensor chip using active devices such as MOS or CMOS transistors.

일반적으로 씨모스 이미지센서의 단위픽셀(Unit Pixel)은, 하나의 포토다이오드(PD)와 네 개의 NMOS(Tx,Rx,Sx,Dx)로 구성된다. 트랜스퍼트랜지스터는 포토다이오드(PD)에서 집속된 광전하(Photgenerated charge)를 플로팅디퓨전영역(Floating Diffusion; FD)으로 운송하는 역할을 한다. 리셋트랜지스터(Reset transistor; Rx)는 원하는 값으로 노드의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅디퓨전영역(FD)을 리셋(Reset)시키는 역할을 한다. 드라이브트랜지스터(Drive transistor; Dx)는 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 한다. 셀렉트트랜지스터(Select transistor; Sx)는 스위칭으로 어드레싱(Addressing) 하는 역할을 한다.In general, a unit pixel of the CMOS image sensor includes one photodiode PD and four NMOSs (Tx, Rx, Sx, and Dx). The transfer transistor serves to transport the photogenerated charge collected in the photodiode PD to the floating diffusion region (FD). The reset transistor Rx resets the floating diffusion region FD by setting the potential of the node to a desired value and discharging the charge Cpd. The drive transistor (Dx) acts as a source follower buffer amplifier (Source Follower Buffer Amplifier). The select transistor Sx performs addressing by switching.

여기서 상기 트랜스퍼트랜지스터(Tx) 및 리셋트랜지스터(Rx)는 네이티브트랜지스터(Native NMOS)를 이용하고, 드라이브트랜지스터(Dx) 및 셀렉트트랜지스터(Sx)는 일반적인 트랜지스터(Normal NMOS)를 이용하며, 리셋트랜지스터(Rx)는 CDS(Correlated Double Sampling)를 위한 트랜지스터이다.Here, the transfer transistor (Tx) and the reset transistor (Rx) use a native transistor (Native NMOS), the drive transistor (Dx) and the select transistor (Sx) use a common transistor (Normal NMOS), the reset transistor (Rx). ) Is a transistor for correlated double sampling (CDS).

즉, 씨모스 이미지센서는 각각의 이미지 픽셀 내부에서 일반적인 CMOS 소자를 이용하여 포토다이오드 및 트랜지스터를 구현함으로써, 기존의 CMOS 공정을 거의 그대로 사용하고 있기 때문에, 픽셀 외부 블럭에 집적화된 이미지 신호 처리 및 검출부를 가지게 할 수 있는 장점이 있다.That is, the CMOS image sensor implements a photodiode and a transistor by using a general CMOS element inside each image pixel, and thus almost uses the existing CMOS process. Thus, an image signal processing and detection unit integrated in an external pixel block There is an advantage to have.

도 1은 종래기술에 따른 이미지 센서를 도시한 도면이다.1 is a view showing an image sensor according to the prior art.

도 1을 참조하여 종래기술에 따른 이미지 센서를 살펴보면, 기판(11)에 펀치쓰루방지층(12)이 형성된다. 펀치쓰루방지층(12)에 에피택셜 성장된 실리콘에피층(13)이 형성되고, 실리콘에피층(13)의 표면에 형성된 채널스탑영역(15a)에 포함되는 소자분리막(15b)이 형성된다. 그리고 실리콘에피층(13)상에 트랜스퍼트랜지스터의 게이트전극(Tx,16)이 형성된다. 게이트전극(16)의 일측 에지에 정렬되면서 실리콘에피층(13) 내부에 깊은 N형 확산층(17)이 형성되고, 깊은 N형 확산층(17)상부와 실리콘에피층(13) 표면 하부에 게이트전극(15) 일측에 정렬되는 얕은 P형 확산층(18)이 형성된다.Looking at the image sensor according to the prior art with reference to Figure 1, the punch-through prevention layer 12 is formed on the substrate (11). An epitaxially grown siliconepitaxial layer 13 is formed on the punch-through prevention layer 12, and an element isolation film 15b included in the channel stop region 15a formed on the surface of the siliconepitaxial layer 13 is formed. The gate electrodes Tx and 16 of the transfer transistor are formed on the siliconepitaxial layer 13. The deep N-type diffusion layer 17 is formed inside the siliconepitaxial layer 13 while being aligned at one edge of thegate electrode 16, and the gate electrode is disposed above the deep N-type diffusion layer 17 and the surface of the siliconepitaxial layer 13. (15) A shallow P-type diffusion layer 18 aligned on one side is formed.

결국, 깊은 N형 확산층(17)과 얕은 P형 확산층(18)으로 이루어진 포토다이오드(PD)가 형성된다.As a result, a photodiode PD consisting of a deep N-type diffusion layer 17 and a shallow P-type diffusion layer 18 is formed.

이때, 크로스토크 및 광감도를 개선하기 위해, 깊은 N형 확산층(17)하부에 게이트전극(16)과 일부와 오버랩되는 포토다이오드확장영역(19)이 형성된다.In this case, in order to improve crosstalk and light sensitivity, aphotodiode extension region 19 overlapping a portion of thegate electrode 16 is formed under the deep N-type diffusion layer 17.

그리고 인접픽셀간의 크로스토크를 방지하기 위해, 채널스탑영역(15a) 하부인 실리콘에피층(13)에 펀치쓰루방지층(12)과 접하는 P형 필드스탑영역(14)이 형성된다. 이때 P형 필드스탑영역(14)의 일측은 게이트전극(16) 중앙에 정렬되며, 포토다이오드확장영역(19) 일측과 접하도록 형성된다.In order to prevent crosstalk between adjacent pixels, a P-typefield stop region 14 in contact with the punch-through prevention layer 12 is formed in the siliconepitaxial layer 13 under the channel stop region 15a. At this time, one side of the P-typefield stop region 14 is aligned with the center of thegate electrode 16 and is formed to be in contact with one side of thephotodiode extension region 19.

그리고 게이트전극(16)의 타측에 정렬되면서 P형 필드스탑영역(14) 내에 플로팅디퓨전영역(FD, 20)이 형성된다.The floating diffusion regions FD and 20 are formed in the P-typefield stop region 14 while being aligned with the other side of thegate electrode 16.

하지만, 이미지 센서의 크로스토크 및 광감도를 향상시키기 위해서 형성된 포토다이오드확장영역(19)은 실질적으로 고농도의 N형 불순물 이온주입하여 형성하는데 어려움이 있다. 그 이유는 게이트전극(16)에 인가되는 제한된 전압 조건에서 특정 도즈 이상의 광전하가 정상적으로 게이트전극(16)의 채널을 통해 플로팅디퓨전영역(20)으로 전달되지 못하여 이미지래그 현상이 발생하기 때문이다. 즉, 공핍영역이 확장될 공간이 부족하여 이미지래그 및 감지특성이 열화되는 문제점이 있다.However, thephotodiode extension region 19 formed to improve the crosstalk and the light sensitivity of the image sensor is difficult to be formed by implanting N-type impurity ions with a substantially high concentration. The reason for this is that an image lag phenomenon occurs because photocharges above a certain dose cannot be normally transferred to thefloating diffusion region 20 through the channel of thegate electrode 16 under the limited voltage applied to thegate electrode 16. That is, there is a problem that the image lag and the detection characteristics deteriorate due to insufficient space for the depletion region to expand.

본 발명의 실시예는 포토다이오드영역을 확장함으로써, 이미지래그 및 크로스토크를 억제하고 광감도를 향상시킬 수 있는 이미지 센서 및 그 제조 방법을 제공한다.An embodiment of the present invention provides an image sensor and a method of manufacturing the same, which can suppress image lag and crosstalk and improve light sensitivity by expanding a photodiode region.

본 발명의 실시예에 따른 씨모스 이미지 센서는 기판; 상기 기판 표면에 형성된 펀치쓰루방지층; 상기 펀치쓰루방지층 상에 형성된 에피층; 상기 에피층 상에 형성된 트랜스퍼트랜지스터의 게이트전극; 상기 게이트전극의 일측에 정렬되어 상기 에피층에 형성된 포토다이오드; 상기 게이트전극의 타측에 정렬되어 상기 에피층에 형성된 플로팅디퓨전영역; 및 상기 포토다이오드 하부에 형성되며 상기 펀치쓰루방지층 표면과 접하도록 형성된 포토다이오드확장영역을 포함하며,CMOS image sensor according to an embodiment of the present invention is a substrate; A punchthrough prevention layer formed on the substrate surface; An epitaxial layer formed on the punchthrough prevention layer; A gate electrode of a transfer transistor formed on the epitaxial layer; A photodiode arranged on one side of the gate electrode and formed in the epi layer; A floating diffusion region arranged on the other side of the gate electrode and formed in the epi layer; And a photodiode extension region formed under the photodiode and in contact with a surface of the punchthrough prevention layer.

또한 기판을 형성하는 단계; 상기 기판 표면에 펀치쓰루방지층을 형성하는 단계; 상기 펀치쓰루방지층 상에 에피층을 형성하는 단계; 상기 에피층 내부에 상기 펀치쓰루방지층 표면까지 포토다이오드확장영역을 확작하여 형성하는 단계; 상기 포토다이오드확장영역 표면에 제1도전형의 제1도핑영역을 형성하는 단계; 상기 포토다이오드확장영역 상에 제1도핑영역의 일측과 오버랩되도록 형성된 포토다이오드; 상기 에피층 상에 상기 제1도핑영역과 오버랩하고, 상기 포토다이오드의 일측에 정렬되도록 게이트전극을 형성하는 단계; 및 상기 게이트전극 일측에 정렬되어 상기 에피층 내에 플로팅디퓨전영역을 형성하는 단계를 포함할 수 있다.Also forming a substrate; Forming a punch-through prevention layer on the substrate surface; Forming an epitaxial layer on the punchthrough prevention layer; Forming a photodiode extension region inside the epitaxial layer to a surface of the punchthrough prevention layer; Forming a first doped region of a first conductivity type on a surface of the photodiode extended region; A photodiode formed on the photodiode extension region to overlap one side of the first doped region; Forming a gate electrode on the epi layer, the gate electrode overlapping the first doped region and aligned with one side of the photodiode; And forming a floating diffusion region in the epi layer aligned with one side of the gate electrode.

본 기술은 종래 포토다이오드확장영역을 플로팅디퓨전영역 하부까지 확장하고 펀치쓰루방지층과 접하도록 형성함으로써 포토다이오드의 캐패시티 면적을 용이하게 확보하여 광감도를 향상시킬 수 있다. 그리고 플로팅디퓨전영역 하부와 포토다이오드확장영역 사이에 제1도전형의 제1도핑영역을 형성함으로써 광전하 전달 효율을 상승시켜 이미지래그를 개선시킬 수 있는 효과가 있다.The present technology extends the photodiode extension region to the lower portion of the floating diffusion region and contacts the punch-through prevention layer, thereby easily securing the capacitive area of the photodiode, thereby improving light sensitivity. In addition, the first doping region of the first conductivity type is formed between the lower portion of the floating diffusion region and the photodiode expansion region to increase the photocharge transfer efficiency, thereby improving the image lag.

또한 포토다이오드확장영역의 양 측벽이 제1도전형의 웰영역으로 감싸여져 다른 인접 픽셀로 전하가 유입되는 크로스토크 현상을 막아주는 효과가 있다.In addition, both sidewalls of the photodiode extension region may be surrounded by the well region of the first conductivity type, thereby preventing crosstalk phenomenon in which charge is introduced into another adjacent pixel.

도 1은 종래기술에 따른 씨모스 이미지센서를 도시한 도면.
도 2는 본 발명의 일실시예에 따른 이미지 센서를 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 이미지 센서의 제조 방법을 도시한 단면도.
도 4a 내지 도 4h는 본 발명의 일실시예에 따른 이미지 센서의 제조 방법을 도시한 평면도.1 shows a CMOS image sensor according to the prior art.
2 is a cross-sectional view showing an image sensor according to an embodiment of the present invention.
3A to 3H are cross-sectional views illustrating a method of manufacturing an image sensor according to an embodiment of the present invention.
4A to 4H are plan views illustrating a method of manufacturing an image sensor according to an embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 2는 본 발명의 일실시예에 따른 씨모스 이미지센서를 도시한 단면도이다.2 is a cross-sectional view illustrating a CMOS image sensor according to an exemplary embodiment of the present invention.

도 2를 참조하면, 기판(21) 표면에 고농도 P형 불순물을 도핑시켜 형성된 펀치쓰루방지층(22)이 형성된다. 펀치쓰루방지층(22)이 형성된 기판상에 에피택셜 성장된 실리콘에피층(23)이 형성되고, 실리콘층(23)의 표면으로부터 펀치쓰루방지층(22)의 상부와 이격되어 형성된 채널스탑영역(24a) 내에 소자분리막(24b)이 형성된다.Referring to FIG. 2, a punch-through prevention layer 22 formed by doping high concentration P-type impurities on the surface of thesubstrate 21 is formed. The epitaxially grown siliconepitaxial layer 23 is formed on the substrate on which thepunchthrough prevention layer 22 is formed, and thechannel stop region 24a is formed to be spaced apart from the top of thepunchthrough prevention layer 22 from the surface of thesilicon layer 23. Is formed in thedevice isolation film 24b.

여기서 채널스탑영역(24a)은 소자를 분리시켜주는 역할을 한다.Here, thechannel stop region 24a serves to separate the devices.

그리고 실리콘에피층(23) 상에 트랜스퍼트랜지스터의 게이트전극(Tx, 30)가 형성된다.The gate electrodes Tx and 30 of the transfer transistor are formed on the siliconepitaxial layer 23.

계속해서, 게이트전극(30) 일측 에지에 정렬되면서 실리콘에피층(23) 내에 소자분리막(24)의 일측에 정렬되는 깊은 N형 확산층(28) 형성되고, 깊은 N형 확산층(28) 상부와 실리콘에피층(23) 표면 하부에 게이트전극(36)의 일측에 정렬되는 얕은 P형 확산층(29)이 형성된다.Subsequently, a deep N-type diffusion layer 28 is formed in the siliconepitaxial layer 23 aligned with one side of thedevice isolation layer 24 while being aligned at one edge of thegate electrode 30, and the upper portion of the deep N-type diffusion layer 28 and the silicon are formed. A shallow P-type diffusion layer 29 aligned with one side of thegate electrode 36 is formed below theepi layer 23 surface.

결국, 깊은 N형 확산층(28)과 얕은 P형 확산층(29)으로 이루어진 포토다이오드가(PD)가 형성된다.As a result, a photodiode PD consisting of a deep N-type diffusion layer 28 and a shallow P-type diffusion layer 29 is formed.

그리고, 포토다이오드(PD)를 정렬시키는 게이트전극(30)의 일측과 반대로 게이트전극(30)의 타측에 정렬되어 N형 불순물이 도핑된 플로팅디퓨젼영역(31)이 형성된다.In addition, afloating diffusion region 31 is formed on the other side of thegate electrode 30 to be doped with N-type impurities, as opposed to one side of thegate electrode 30 to align the photodiode PD.

여기서, 본 발명의 새로운 구조는 실리콘에피층(23) 내 깊은 N형 확산층(28) 하부에 게이트전극(30) 및 플로팅디퓨전영역(31)과 오버랩되어 포토다이오드확장영역(26)이 형성된다. 포토다이오드확장영역(26)은 포토다이오드 캐패시티를 최대한 확보하기 위해 배치된 구조이다.The new structure of the present invention overlaps thegate electrode 30 and thefloating diffusion region 31 under the deep N-type diffusion layer 28 in the siliconepitaxial layer 23 to form aphotodiode extension region 26. Thephotodiode expansion region 26 is a structure arranged to ensure the maximum photodiode capacity.

그리고 크로스토크 현상을 막기위해, 채널스탑영역(24a) 하부에 펀치쓰루방지층(20)과 접하며 포토다이오드확장영역(24)의 측벽을 감싸는 P 형 불순물이 도핑된 웰영역(25)이 형성된다.In order to prevent the crosstalk phenomenon, awell region 25 in contact with the punch-through prevention layer 20 under thechannel stop region 24a and doped with a P-type impurity covering the sidewall of thephotodiode extension region 24 is formed.

이때 웰영역(25)은 적정 에너지 및 도즈 조건, 예컨대 P형 불순물의 물질인 붕소(B, Boron)을 이온주입하고, 1×10¹²~2×10¹²dose/cm² 수준으로 2~3번에 걸쳐 에너지 단계를 나누어 형성될 수 있다.In this case, thewell region 25 is ion implanted with boron (B, Boron), which is a substance of a P-type impurity, at an appropriate energy and dose condition, and is 2 to 3 times at a level of 1 × 10¹² to 2 × 10¹² dose / cm² It can be formed by dividing the energy phase over.

그리고 포토다이오드확장영역(26) 상부와 플로팅디퓨전영역(31) 하부 및 게이트전극(30) 하부 사이에 P형 불순물이 도핑된 제1도핑영역(27)이 형성된다.A firstdoped region 27 doped with P-type impurities is formed between thephotodiode extension region 26, the lower portion of thefloating diffusion region 31, and the lower portion of thegate electrode 30.

제1도핑영역(27)은 실리콘에피층(23) 표면으로부터 0.5μm~0.8μm 깊이에 형성되며, 얕은 P형 확산층(29), 채널스탑영역(24a), 웰영역(25) 및 펀치쓰루방지층(23) 사이에 전기적인 연결(electrical connection)을 최대화함과 동시에 포토다이오드확장영역(26)에서 플로팅디퓨전영역(31)으로 광전하의 전달 영역을 발달시켜줌으로써 이미지래그 특성 열화를 개선시킨다.The firstdoped region 27 is formed at a depth of 0.5 μm to 0.8 μm from the surface of the siliconepitaxial layer 23, and has a shallow P-type diffusion layer 29, achannel stop region 24a, awell region 25, and a punch-through prevention layer. Maximizing the electrical connection between the (23) and at the same time improve the image lag characteristics deterioration by developing the transfer area of the photocharge from thephotodiode expansion region 26 to thefloating diffusion region 31.

도 3a 내지 도 3h 및 도 4a 내지 도 4h는 본 발명의 일실시예에 따른 씨모스 이미지 센서 제조 방법을 도시한 공정 단면도 및 평면도이며, 도 3a 내지 도 3h는 도 4a 내지 도 4h에 도시된 A-A'절취선을 따라 도시한 단면도이다.3A to 3H and 4A to 4H are cross-sectional views and plan views illustrating a method of manufacturing a CMOS image sensor according to an exemplary embodiment of the present invention, and FIGS. 3A to 3H are shown in FIGS. 4A to 4H. -A 'is a sectional view along the cut line.

도 3a 및 도 4a를 참조하면, 기판(31)상에 펀치쓰루방지층(32)을 형성한다. 펀치쓰루방지층(32)은 기판에 고농도 P형 불순물을 도핑시켜 형성된 불순물층일 수 있다.3A and 4A, a punch-through prevention layer 32 is formed on thesubstrate 31. Thepunchthrough prevention layer 32 may be an impurity layer formed by doping a high concentration of P-type impurities to the substrate.

펀치쓰루방지층(32)을 형성하기 위한 불순물로는 P형 불순물 예컨대, 붕소(B, Boron)를 사용할 수 있다. 펀치쓰루방지층(52)의 특성을 위해 불순물의 도핑농도는 적어도 1×10¹⁸ atoms/cm²이상이 되도록 형성할 수 있다.P-type impurities such as boron (B) may be used as impurities for forming the punch-throughprevention layer 32. For the characteristics of the punch-through prevention layer 52, the doping concentration of the impurity may be formed to be at least 1 × 10¹⁸ atoms / cm² or more.

펀치쓰루방지층(32)이 형성된 기판상에 실리콘에피층(33)을 형성한다. 실리콘에피층(33)은 포토다이오드와 같은 씨모스 이미지센서의 구성요소가 형성될 층으로, 단결정상태를 갖도록 형성한다. 단결정상태를 갖는 실리콘에피층(33)은 에피택셜 성장법을 사용하여 형성할 수 있다.The siliconepitaxial layer 33 is formed on the board | substrate with which the punch-through prevention layer 32 was formed. The siliconepitaxial layer 33 is a layer on which a component of a CMOS image sensor such as a photodiode is to be formed, and is formed to have a single crystal state. The siliconepitaxial layer 33 having a single crystal state can be formed using the epitaxial growth method.

실리콘에피층(33)은 불순물이 도핑된 도프드 실리콘에피층으로 형성할 수 있다. 불순물은 펀치쓰루방지층(32)과 동일한 도전형(P형)일 수 있으며, 도핑농도는 펀치쓰루방지층(32)보다 낮은 도핑농도를 갖는다.Thesilicon epitaxial layer 33 may be formed of a doped silicon epi layer doped with impurities. The impurities may be of the same conductivity type (P type) as thepunchthrough prevention layer 32, and the doping concentration has a lower doping concentration than thepunchthrough prevention layer 32.

도 3b 및 도 4b를 참조하면, 실리콘에피층(33)에 P형 불순물을 이온주입하여 펀치쓰루방지층(32)과 접하는 웰영역(35)을 형성한다.3B and 4B, awell region 35 is formed in contact with the punch-throughprevention layer 32 by ion implanting P-type impurities into thesilicon epitaxial layer 33.

웰영역(35)을 형성하는 방법은 실리콘에피층(33) 상에 감광막을 도포한 후, 감광막을 선택적으로 패터닝하여 P형 불순물을 이온주입하기 위한 제1마스크패턴(34)을 형성한다.In the method of forming thewell region 35, after the photoresist is coated on thesilicon epitaxial layer 33, the photoresist is selectively patterned to form afirst mask pattern 34 for implanting P-type impurities.

이때, 제1마스크패턴(34)의 양측은 실리콘에피층의 양측에 정렬되어 웰영역(35)이 형성될 실리콘에피층(33) 표면을 노출시킨다.At this time, both sides of thefirst mask pattern 34 are aligned with both sides of the silicon epitaxial layer to expose the surface of thesilicon epitaxial layer 33 on which thewell region 35 is to be formed.

웰영역(35)은 실리콘에피층(33) 전면에 저농도의 P형 불순물인 붕소(B, Boron)를 1×10¹² ~ 2×10¹²dose/cm²정도 수준으로 2~3회에 걸쳐 에너지 단계를 나누어 이온주입하여 형성한다.In thewell region 35, boron (B, Boron), which is a low concentration of P-type impurities, is formed on the entire surface of thesilicon epitaxial layer 33 at a level of about 1 × 10¹² to 2 × 10¹² dose / cm² over two to three times. The steps are formed by ion implantation.

여기서, 웰영역(35)을 형성하는 이유는 후속 포토다이오드확장영역을 최대한 확보함과 동시에 인접 픽셀간의 크로스토크 현상을 동시에 확보함으로써, 포토다이오드(PD)의 포화도(Qsat) 확보와 동시에 우수한 광감도특성을 얻을 수 있으며, 포토다이오드(PD)에 입사된 빛에 의해 생성된 전자가 재결합하거나, 전자가 포토다이오드의 공핍영역으로 모이지 않고 인접 픽셀로 전달되어 왜곡을 발생시키는 크로스토크 현상을 개선시켜 주기 때문이다.Here, the reason for forming thewell region 35 is to ensure the subsequent photodiode expansion region to the maximum and to simultaneously secure crosstalk between adjacent pixels, thereby ensuring the saturation (Qsat) of the photodiode PD and excellent light sensitivity characteristics. Electrons generated by the light incident on the photodiode PD may be recombined, or electrons may be transferred to adjacent pixels instead of being collected in a depletion region of the photodiode, thereby improving crosstalk. to be.

도 3c 및 도 4c를 참조하면, 실리콘에피층(33)에 이웃한 단위픽셀을 분리시키는 소자분리막(36b)을 갖는 채널스탑영역(36a)을 형성한다.Referring to FIGS. 3C and 4C, thechannel stop region 36a having thedevice isolation layer 36b separating the unit pixels adjacent to thesilicon epitaxial layer 33 is formed.

도면에 도시되지 않았지만, 실리콘에피층(33)내에 채널스탑영역(36a)을 형성하기 위한 채널스탑마스크를 실리콘에피층(33) 상에 형성한다. 그리고 채널스탑마스크를 이온주입마스크로 이용하여 실리콘에피층(33) 내에 P형 불순물을 이온주입하여 채널스탑영역(36a)을 형성한다.Although not shown in the figure, a channel stop mask for forming thechannel stop region 36a in thesilicon epitaxial layer 33 is formed on thesilicon epitaxial layer 33. Achannel stop region 36a is formed by implanting P-type impurities into thesilicon epitaxial layer 33 using the channel stop mask as an ion implantation mask.

계속해서 소자분리막(36b)을 형성하기 위해 실리콘에피층(33) 상에 소자분리마스크를 형성한다. 이때 소자분리마스크를 형성하기 위한 마스크 공정은 STI(Shallow Trench Isolation)공정을 적용한다.Subsequently, an element isolation mask is formed on thesilicon epitaxial layer 33 to form theelement isolation layer 36b. At this time, the mask process for forming the device isolation mask is applied a shallow trench isolation (STI) process.

예컨데, 실리콘에피층(33) 상에 패드산화막(pad oxide)과 패드질화막(pad nitride)을 차례로 증착한 후, 패드질화막 상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 트렌치를 형성하기 위한 소자분리마스크를 형성한다.For example, a device for forming a trench by sequentially depositing a pad oxide film and a pad nitride film on thesilicon epitaxial layer 33 and then applying a photoresist film on the pad nitride film and patterning the photoresist film with exposure and development. A separation mask is formed.

그리고, 소자분리마스크에 의해 노출된 패드산화막과 패드질화막을 동시에 식각하여 실리콘에피층(33)의 표면 일부를 노출시키고, 계속해서 노출된 실리콘에피층(33)을 웰영역(35) 방향으로 일정 깊이까지 식각하여 트렌치를 형성한다.The pad oxide film and the pad nitride film exposed by the device isolation mask are simultaneously etched to expose a part of the surface of thesilicon epitaxial layer 33, and the exposedsilicon epitaxial layer 33 is then fixed in the direction of thewell region 35. Etch to depth to form trenches.

그 다음에 소자분리마스크를 제거한 후 트렌치를 포함한 전면에 갭필(gapfill) 특성이 우수한 화학기상증착방식(Chemical Vapor Deposition:CVD)의 산화막을 증착하고, 패드질화막 및 패드 산화막이 제거될 때까지 산화막을 화학적기계적연마(Chemical Mechanical Polishing:CMP)하여 평탄화하여 평탄화된 산화막을 습식식각으로 등방성식각하여 트렌치에 매립되는 소자분리막(36b)을 형성한다.Then, after removing the device isolation mask, an oxide film of chemical vapor deposition (CVD) having excellent gapfill characteristics is deposited on the entire surface including the trench, and the oxide film is removed until the pad nitride film and the pad oxide film are removed. The chemical mechanical polishing (CMP) is performed to planarize and isotropically etch the planarized oxide film by wet etching to form anisolation layer 36b embedded in the trench.

계속해서, 포토다이오드(PD)의 캐패시티를 확장하기 위해서 웰영역(35) 내에 펀치쓰루방지층(32)과 접하는 포토다이오드확장영역(38)을 형성한다. 포토다이오드확장영역(38)은 포토다이오드 캐패시티를 최대한 확보하기 위해 배치된 구조이다.Subsequently, in order to expand the capacity of the photodiode PD, aphotodiode expansion region 38 is formed in thewell region 35 in contact with the punch-throughprevention layer 32. Thephotodiode expansion area 38 is a structure arranged to ensure the maximum photodiode capacity.

포토다이오드확장영역(38)을 형성하는 방법은 실리콘에피층(33) 상에 감광막을 도포한 후, 감광막을 선택적으로 패터닝하여 N형 불순물을 이온주입하기 위한 제2마스크패턴(37)을 형성한다. 그리고 형성된 제2마스크패턴(37)에 의해 노출된 실리콘에피층(33), 자세히는 웰영역(35)에 N형 불순물을 이온주입하여 웰영역(35) 내에 포토다이오드확장영역(38)을 형성한다.In the method for forming thephotodiode extension region 38, after the photoresist is coated on thesilicon epitaxial layer 33, the photoresist is selectively patterned to form asecond mask pattern 37 for implanting N-type impurities. . Thephotodiode expansion region 38 is formed in thewell region 35 by ion implantation of N-type impurities into thesilicon epitaxial layer 33 exposed by the formedsecond mask pattern 37, in detail, thewell region 35. do.

포토다이오드확장영역(38)은 웰영역(35) 내부에 적정 에너지 및 도즈 조건, 예컨데 N형 불순물인 인(Ph) 또는 유사 N형 불순물을 웰영역(35)에 웰영역(35)의 P형 불순물의 도즈 조건을 고려하여 이온주입하고, 2×10¹²~4×10¹²dose/cm² 수준으로 두세번에 걸쳐 에너지 단계를 나누어 진행함에 따라 형성된다.Thephotodiode expansion region 38 has a suitable energy and dose conditions in thewell region 35, for example, phosphorus (Ph) or similar N-type impurities which are N-type impurities, and the P-type of thewell region 35 in thewell region 35. It is formed by ion implantation taking into account the dosing conditions of the impurity and dividing the energy step two or three times at the level of 2 × 10¹² to 4 × 10¹² dose / cm² .

도 3d 및 도 4d를 참조하면, 제3마스크패턴(39)을 이온주입마스크로하여 포토다이오드확장영역(38) 일부 영역에 P형 불순물을 이온주입하여 제1도핑영역(40)을 형성한다.3D and 4D, the firstdoped region 40 is formed by implanting P-type impurities into a portion of thephotodiode expansion region 38 using thethird mask pattern 39 as an ion implantation mask.

제1도핑영역(40)은 후속 게이트전극 및 후속 플로팅디퓨전영역과 오버랩되며 후속 포토다이오드(PD) 일부 영역까지 확장되어 형성된다. 자세히는, 제1도핑영역(40)은 실리콘에피층(33) 표면으로부터 0.5μm~0.8μm 범위의 깊이에 이르는 포토다이오드확장영역(38) 일부 영역에 후속 게이트전극 및 후속 플로팅디퓨전영역과 오버랩되도록 P형 불순물을 이온주입하여 형성한다. 그리고 후속 얕은 P형 확산층, 채널스탑영역(36a), 웰영역(35) 및 펀치쓰루방지층(32) 사이에 전기적인 연결(electrical connection)을 최대화함과 동시에 포토다이오드확장영역(38)에서 후속 플로팅디퓨전영역으로 광전하의 전달 영역을 발달시켜줌으로써 이미지래그 특성 열화를 개선시킨다.The firstdoped region 40 overlaps the subsequent gate electrode and the subsequent floating diffusion region and extends to a portion of the subsequent photodiode PD. In detail, the firstdoped region 40 is overlapped with the subsequent gate electrode and the subsequent floating diffusion region in a portion of thephotodiode expansion region 38 reaching a depth in the range of 0.5 μm to 0.8 μm from the surface of thesilicon epitaxial layer 33. P-type impurities are formed by ion implantation. And subsequent floating in thephotodiode expansion region 38 while maximizing the electrical connection between the subsequent shallow P-type diffusion layer,channel stop region 36a, wellregion 35 and punch-throughprevention layer 32. The development of the photocharge transfer region into the diffusion region improves image lag deterioration.

도 3e 및 도 4e를 참조하면, 실리콘에피층(33)상에 게이트전극(41)을 형성한다.3E and 4E, thegate electrode 41 is formed on thesilicon epitaxial layer 33.

즉, 게이트전극(41)은 제1도핑영역(40)의 일측과 오버랩되어 실리콘에피층(33)상에 형성된다.That is, thegate electrode 41 overlaps one side of the firstdoped region 40 and is formed on thesilicon epitaxial layer 33.

도 3f 및 도 4f를 참조하면, 게이트전극(41)을 포함한 전면에 감광막을 도포한 후, 감광막을 선택적으로 패터닝하여 고에너지로 저농도 N형 불순물을 이온주입하기 위한 제4마스크패턴(42)을 형성한다.Referring to FIGS. 3F and 4F, after applying a photoresist film to the entire surface including thegate electrode 41, afourth mask pattern 42 for ion implanting low concentration N-type impurities at high energy by selectively patterning the photoresist film is provided. Form.

이때, 제4마스크패턴(42)의 일측은 게이트전극(41) 상의 일측에 정렬되고 타측은 채널스탑영역(36a) 상의 일측에 정렬되어 포토다이오드가 형성될 실리콘에피층(33) 표면을 노출시킨다.At this time, one side of thefourth mask pattern 42 is aligned on one side on thegate electrode 41 and the other side is aligned on one side on thechannel stop region 36a to expose the surface of thesilicon epitaxial layer 33 on which the photodiode is to be formed. .

다음으로, 제4마스크패턴(42)을 이온주입마스크로 하여, N형 불순물을 이온주입하여 실리콘에피층(33) 내에 포토다이오드확장영역(38)의 표면까지 깊은 N형 확산층(43)을 형성한다.Next, using thefourth mask pattern 42 as an ion implantation mask, an N-type impurity is ion-implanted to form an N-type diffusion layer 43 deep in thesilicon epitaxial layer 33 to the surface of thephotodiode extension region 38. do.

이때, 깊은 N형 확산층(43)의 일측은 게이트전극(41)의 일측에 정렬되고, 타측은 절연접합영역(36a)의 일측면과 접한다.At this time, one side of the deep N-type diffusion layer 43 is aligned with one side of thegate electrode 41, and the other side is in contact with one side of the insulatingjunction region 36a.

계속해서, 제4마스크패턴(42)을 재사용하여 제4마스크패턴(42)에 의해 노출된 실리콘에피층(33), 자세히는 깊은 N형 확산층(43) 상부와 실리콘에피층(33) 표면 하부에 게이트전극(41)의 일측에 정렬되도록 얕은 P형 확산층(44)을 형성한다.Subsequently, thefourth mask pattern 42 is reused to expose thesilicon epitaxial layer 33 exposed by thefourth mask pattern 42, in detail, the upper portion of the deep N-type diffusion layer 43 and the lower surface of thesilicon epitaxial layer 33. The shallow P-type diffusion layer 44 is formed on thegate electrode 41 so as to be aligned on one side thereof.

상술한 P형 불순물의 이온주입을 통해 얕은 P형 확산층(44)과 깊은 N형 확산층(43)으로 이루어지는 PN접합이 형성되고, 포토다이오드확장영역(38)/깊은 N형 확산층(43)/ 얕은 P형 확산층(44)으로 이루어지는 확장된 포토다이오드(PD)가 형성된다.The ion implantation of the P-type impurity described above forms a PN junction composed of a shallow P-type diffusion layer 44 and a deep N-type diffusion layer 43, and thephotodiode expansion region 38 / deep N-type diffusion layer 43 / shallow An extended photodiode PD consisting of the P-type diffusion layer 44 is formed.

도 3g 및 도 4g를 참조하면, 제4마스크패턴(42)을 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트전극(41)의 타측에 노출된 실리콘에피층(33)을 노출시키는 제5마스크패턴(45)을 형성한다.Referring to FIGS. 3G and 4G, after removing thefourth mask pattern 42, a photosensitive film is coated on the entire surface and patterned by exposure and development to expose thesilicon epitaxial layer 33 exposed on the other side of thegate electrode 41. Thefifth mask pattern 45 is formed.

다음으로, 제5마스크패턴(45)을 이온주입 마스크로하여 N형 불순물을 이온주입하여 플로팅디퓨전영역(46)을 형성한다. 그리고 제5마스크패턴(45)을 제거하여 도 3h 및 도 4h와 같이 씨모스 이미지센서를 완성한다.Next, the floatingdiffusion region 46 is formed by implanting N-type impurities using thefifth mask pattern 45 as an ion implantation mask. Thefifth mask pattern 45 is removed to complete the CMOS image sensor as shown in FIGS. 3H and 4H.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments within the scope of the technical idea of the present invention are possible.

21,31:기판 22,32:펀치쓰루방지층
23,33:실리콘에피층 24a,36a:채널스탑영역
24b,36b:소자분리막 25,35:웰영역
26,38:포토다이오드영역 27,40:제1영역
28,43:깊은 N 확산층 29,44:얕은 P 확산층
30,41:게이트전극 31,46:플로팅디퓨전영역
34:제1마스크패턴 37:제2마스크패턴
39:제3마스크패턴 42:제4마스크패턴
45:제5마스크패턴21, 31:substrate 22, 32: punch-through prevention layer
23, 33:silicon epi layer 24a, 36a: channel stop area
24b and 36b: device isolation layers 25 and 35: well region
26, 38:photodiode area 27, 40: first area
28,43: deepN diffusion layer 29,44: shallow P diffusion layer
30,41gate electrode 31,46 floating diffusion region
34: first mask pattern 37: second mask pattern
39: third mask pattern 42: fourth mask pattern
45: fifth mask pattern

Claims (20)

Translated fromKorean

기판;
상기 기판 표면에 형성된 펀치쓰루방지층;
상기 펀치쓰루방지층 상에 형성된 에피층;
상기 에피층 상에 형성된 트랜스퍼트랜지스터의 게이트전극;
상기 게이트전극의 일측에 정렬되어 상기 에피층에 형성된 포토다이오드;
상기 게이트전극의 타측에 정렬되어 상기 에피층에 형성된 플로팅디퓨전영역; 및
상기 포토다이오드 하부에 형성되며 상기 펀치쓰루방지층의 표면과 접하도록 형성된 포토다이오드확장영역을 포함하고,
상기 포토다이오드확장영역의 일측은 상기 포토다이오드와 수직 방향으로 오버랩되고, 상기 포토다이오드확장영역의 타측은 상기 플로팅디퓨전영역의 하부까지 확장되어 상기 플로팅디퓨전영역과 상기 수직 방향으로 오버랩되는 씨모스 이미지센서.
Board;
A punchthrough prevention layer formed on the substrate surface;
An epitaxial layer formed on the punchthrough prevention layer;
A gate electrode of a transfer transistor formed on the epitaxial layer;
A photodiode arranged on one side of the gate electrode and formed in the epi layer;
A floating diffusion region arranged on the other side of the gate electrode and formed in the epi layer; And
A photodiode extension region formed under the photodiode and formed to be in contact with the surface of the punch-through prevention layer;
One side of the photodiode expansion region overlaps the photodiode in a vertical direction, and the other side of the photodiode expansion region extends to a lower portion of the floating diffusion region and overlaps the floating diffusion region in the vertical direction. .
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈Claim 2 has been abandoned upon payment of a set-up fee.제1항에 있어서,
상기 포토다이오드확장영역의 양 측면을 감싸는 제1도전형의 웰영역을 더 포함하는 씨모스 이미지센서.
The method of claim 1,
And a well region of a first conductivity type surrounding both sides of the photodiode extension region.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈Claim 3 has been abandoned upon payment of a set-up fee.제1항에 있어서,
상기 포토다이오드는
상기 게이트전극의 일측에 정렬되어 상기 에피층 내부에 형성된 N형 확산층; 및
상기 N형 확산층 상에 형성된 P형 확산층을 포함하고,
상기 포토다이오드확장영역은 상기 N형 확산층과 접하는 씨모스 이미지 센서.
The method of claim 1,
The photodiode
An N-type diffusion layer aligned with one side of the gate electrode and formed in the epi layer; And
P-type diffusion layer formed on the N-type diffusion layer,
And the photodiode extension region is in contact with the N-type diffusion layer.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈Claim 4 has been abandoned upon payment of a setup registration fee.제3항에 있어서,
상기 포토다이오드확장영역은 N형 불순물이 도핑된 씨모스 이미지 센서.
The method of claim 3,
The photodiode expansion region is a CMOS image sensor doped with N-type impurities.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈Claim 5 was abandoned upon payment of a set-up fee.제1항에 있어서,
상기 게이트전극 및 상기 플로팅디퓨전영역의 하부에 형성된 제1도핑영역을 더 포함하는 씨모스 이미지센서.
The method of claim 1,
And a first doped region formed below the gate electrode and the floating diffusion region.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈Claim 6 has been abandoned upon payment of a setup registration fee.제2항에 있어서,
상기 플로팅디퓨전영역은 상기 웰영역보다 낮은 불순불 도핑농도를 갖는 씨모스 이미지센서
The method of claim 2,
The floating diffusion region has a CMOS image sensor having a lower impurity doping concentration than the well region.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈Claim 7 was abandoned upon payment of a set-up fee.제5항에 있어서,
상기 제1도핑영역의 일측은 상기 포토다이오드의 일부와 오버랩되고, 상기 제1도핑영역의 타측은 상기 플로팅디퓨전영역과 오버랩된 씨모스 이미지 센서.
The method of claim 5,
One side of the first doped region overlaps a portion of the photodiode, and the other side of the first doped region overlaps with the floating diffusion region CMOS image sensor.
기판을 형성하는 단계;
상기 기판상에 펀치쓰루방지층을 형성하는 단계;
상기 펀치쓰루방지층 상에 에피층을 형성하는 단계;
상기 에피층 내부에 상기 펀치쓰루방지층과 접촉되는 포토다이오드확장영역을 형성하는 단계;
상기 포토다이오드확장영역 표면의 일부에 제1도핑영역을 형성하는 단계;
상기 에피층 상에 상기 제1도핑영역과 오버랩된 게이트전극을 형성하는 단계;
포토다이오드확장영역 상에 상기 게이트 전극의 일측과 정렬된 포토다이오드를 형성하는 단계; 및
상기 제1 도핑영역 상에 상기 게이트전극 타측에 정렬된 플로팅디퓨전영역을 형성하는 단계
를 포함하며, 상기 포토다이오드확장영역의 일측은 상기 포토다이오드와 수직 방향으로 오버랩되며, 상기 포토다이오드확장영역의 타측은 상기 플로팅디퓨젼영역의 하부까지 확장되어 상기 플로팅디퓨젼영역과 상기 수직 방향으로 오버랩되는 씨모스 이미지센서 제조 방법.
Forming a substrate;
Forming a punch-through prevention layer on the substrate;
Forming an epitaxial layer on the punchthrough prevention layer;
Forming a photodiode expansion region in contact with the punch-through prevention layer in the epi layer;
Forming a first doped region on a portion of a surface of the photodiode extended region;
Forming a gate electrode overlapping the first doped region on the epitaxial layer;
Forming a photodiode aligned with one side of the gate electrode on the photodiode extension region; And
Forming a floating diffusion region arranged on the other side of the gate electrode on the first doped region
One side of the photodiode expansion region overlaps the photodiode in a vertical direction, and the other side of the photodiode expansion region extends to a lower portion of the floating diffusion region in the vertical direction and the floating diffusion region. Overlapping CMOS image sensor manufacturing method.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈Claim 9 was abandoned upon payment of a set-up fee.제8항에 있어서,
상기 포토다이오드확장영역을 형성하는 단계 이전에, 상기 에피층 내에 상기 펀치쓰루방지층과 접촉하는 제1 도전형의 웰영역 형성하는 단계; 및
상기 에피층 내에 채널스탑영역 및 소지분리층의 적층을 포함하는 소자분리구조물을 형성하는 단계
를 더 포함하는 씨모스 이미지센서 제조 방법.
The method of claim 8,
Prior to forming the photodiode extension region, forming a well region of a first conductivity type in contact with the punch-through prevention layer in the epitaxial layer; And
Forming an isolation structure including a stack of channel stop regions and a base isolation layer in the epitaxial layer
CMOS image sensor manufacturing method comprising a more.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈Claim 10 has been abandoned upon payment of a setup registration fee.제9항에 있어서,
상기 웰영역은 상기 포토다이오드확장영역의 양측을 둘러싸는 형태로 형성되는 씨모스 이미지센서 제조 방법.
The method of claim 9,
And the well region is formed to surround both sides of the photodiode extension region.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈Claim 11 was abandoned upon payment of a set-up fee.제9항에 있어서,
상기 포토다이오드확장영역은 상기 웰영역보다 낮은 불순물 도핑농도를 갖는 씨모스 이미지센서 제조 방법.
The method of claim 9,
And the photodiode extension region has a lower impurity doping concentration than the well region.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈Claim 12 was abandoned upon payment of a set-up fee.제9항에 있어서,
상기 채널스탑영역은 P형 불순물을 이온주입하여 형성되는 씨모스 이미지센서 제조 방법.
The method of claim 9,
And the channel stop region is formed by ion implantation of P-type impurities.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈Claim 13 was abandoned upon payment of a set-up fee.제9항에 있어서,
상기 포토다이오드를 형성하는 단계는
상기 게이트전극의 일측에 정렬되어 형성된 상기 에피층 내에 N형 확산층을 형성하는 단계; 및
상기 N형 확산층 상부에 P형 확산층을 현성하는 단계를 포함하고,
상기 포토다이오드확장영역은 상기 N형 확산층과 접하는 씨모스 이미지 센서 제조 방법.
The method of claim 9,
Forming the photodiode
Forming an N-type diffusion layer in the epitaxial layer formed on one side of the gate electrode; And
Forming a P-type diffusion layer on the N-type diffusion layer,
And the photodiode extension region is in contact with the N-type diffusion layer.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈Claim 14 was abandoned upon payment of a set-up fee.제13항에 있어서,
상기 포토다이오드확장영역은 N형 불순물을 이온주입하여 형성되는 씨모스 이미지센서 제조 방법.
The method of claim 13,
And the photodiode expansion region is formed by ion implantation of N-type impurities.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈Claim 15 was abandoned upon payment of a set-up fee.제14항에 있어서,
상기 제1도핑영역, 상기 P형 확산층, 상기 채널스탑영역, 상기 웰영역 및 상기 펀치쓰루방지층은 서로 연결되도록 형성되는 씨모스 이미지센서 제조 방법.
The method of claim 14,
And the first doped region, the P-type diffusion layer, the channel stop region, the well region, and the punchthrough prevention layer are connected to each other.
삭제delete◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈Claim 17 was abandoned upon payment of a set-up fee.제8항에 있어서,
상기 제1도핑영역의 일측은 상기 포토다이오드의 일부와 오버랩되고, 상기 제1도핑영역의 타측은 상기 플로팅디퓨젼영역과 오버랩되는 씨모스 이미지센서 제조 방법.The method of claim 8,
Wherein one side of the first doped region overlaps a portion of the photodiode, and the other side of the first doped region overlaps the floating diffusion region.삭제delete삭제delete삭제delete

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