KR101490726B1 - 반도체 장치 - Google Patents
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Abstract
Description
본 발명은 반도체 장치들에 관한 것이다. 특히, 본 발명은 기억 회로들(예를 들면, 기억 장치들)을 포함하는 반도체 장치들에 관한 것이다.
절연표면을 갖는 기판 위에 형성된 반도체 박막들을 이용하여 트랜지스터들이 형성되는 기술이 주목되고 있다. 트랜지스터는 액정 텔레비전에 의해 대표되는 표시 장치에 이용된다. 실리콘이 트랜지스터에 적용 가능한 반도체 박막용 재료로서 알려져 있다; 그러나, 산화물 반도체는 최근에 주목되고 있다.
산화물 반도체용 재료로서, 산화 아연 또는 산화 아연을 그 구성성분으로서 함유한 재료가 알려져 있다(예를 들면, 특허 문헌들 1 및 2). 또한, 1018cm-3미만의 전자 캐리어 농도를 갖는 비정질 산화물(산화물 반도체)을 이용하여 형성된 트랜지스터가 개시된다(예를 들면, 특허 문헌 3).
그러나, 산화물 반도체의 화학량론적 조성의 차가 박막형성 공정에서 발생한다. 산화물 반도체의 전기 도전형이 산소의 과잉 또는 부족으로 인해 변화한다. 또한, 산화물 반도체의 박막형성 동안 산화물 반도체에 혼입하는 수소는 산소와 결합하고(O-H 결합이 형성되고) 전자 도너의 역할을 하며, 이것은 전기 도전형을 변화시키는 요인이다. 또한, O-H 결합이 극성 결합이기 때문에, 이것은 산화물 반도체를 이용하여 제작되는 트랜지스터와 같은 능동 디바이스의 특성들을 변화시키는 요인이다.
1018cm-3미만의 전자 캐리어 농도를 갖는 경우에도, 산화물 반도체는 실질적으로 n형 반도체이고, 특허 문헌들 1 내지 3에 개시된 트랜지스터의 온-오프비는 약 103이다. 트랜지스터의 이러한 낮은 온-오프비는 큰 오프-상태 전류로 인한 것이다. 여기서, 온-오프비는 오프-상태 전류값에 대한 온-상태 전류값의 비를 나타낸다.
상기 문제들의 관점에서, 본 발명의 일 실시형태의 목적은 안정한 전기 특성들(예를 들면, 과도하게 낮은 오프-상태 전류)을 갖는 트랜지스터를 제공하는 것이다.
본 발명의 일 실시형태는, 기억 회로가, 산화물 반도체막을 이용하여 채널 형성 영역이 형성된 트랜지스터를 포함하는 반도체 장치이다. 산화물 반도체에 함유된 수소 또는 OH기는 산화물 반도체에 함유된 수소의 농도가 5 × 1019cm-3 이하, 바람직하게는 5 × 1018cm-3 이하, 더욱 바람직하게는 5 × 1017cm-3 이하이고, 캐리어 농도가 5 × 1014cm-3 이하, 바람직하게는 5 × 1012cm-3 이하가 되도록 제거된다.
여기서, 산화물 반도체막의 에너지 갭은, 도너들을 형성하는 불순물들(예를 들면 수소)을 가능한 한 감소시키기 위해, 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상으로 설정된다. 또한, 산화물 반도체막의 캐리어 농도는 1 × 1014cm-3 이하, 바람직하게는 1 × 1012cm-3 이하로 설정된다.
이러한 고순도 산화물 반도체는 트랜지스터의 채널 형성 영역에 이용된다. 따라서, 채널 폭이 극히 긴, 10mm인 경우에도, 1V 및 10V의 드레인 전압들 및 -5V 내지 -20V의 범위의 게이트 전압들에서 1 × 10-13A 이하의 드레인 전류가 얻어질 수 있다.
본 발명의 일 실시형태를 이용하여, 고순도 산화물 반도체막을 포함하는 트랜지스터를 이용하여 회로를 형성함으로써, 안정한 회로 동작이 얻어질 수 있다. 오프-상태 전류가 1 × 10-13A 이하이기 때문에, 상술된 회로를 포함하는 표시 장치에는 화소에 인가된 신호 전압을 유지하기 위한 용량 소자가 부가적으로 구비될 필요가 없다. 즉, 회로가 표시 장치에 적용되는 경우에도, 화소마다 저장 용량 소자가 불필요하다; 따라서, 개구율이 개선될 수 있다.
본 발명의 일 실시형태를 이용하여, 상술된 회로를 포함하는 표시 장치가 일정한 화소 상태(예를 들면 화상 신호가 기록되는 상태)를 유지할 수 있다; 따라서, 정지 화상이 표시되는 경우에도 또한 안정한 동작이 얻어질 수 있다.
본 발명의 일 실시형태를 이용하여, 높은 전계-효과 이동도 및 낮은 오프-상태 전류가 획득될 수 있다; 따라서, 문제들 없이 양호하게 동작되고 저전력을 소비하는 기억 회로를 포함하는 반도체 장치가 획득될 수 있다. 이러한 기억 회로를 포함하는 반도체 장치는, 기억 회로 및 화소를 포함하는 반도체 장치가 하나의 기판 위에 제작될 수 있기 때문에, 산화물 반도체층을 포함하는 트랜지스터가 표시 장치의 화소에 제공되는 경우에 특히 효과적이다.
도 1a 내지 도 1e는 본 발명의 일 실시형태인 트랜지스터 및 트랜지스터의 제작 방법을 도시한 도면들이고, 도 1f는 본 발명의 일 실시형태인 용량 소자를 도시한 도면.
도 2는 본 발명의 일 실시형태인 트랜지스터를 도시한 도면.
도 3은 본 발명의 일 실시형태인 트랜지스터의 초기 특성들을 도시한 도면.
도 4a 및 도 4b는 본 발명의 일 실시형태인 트랜지스터를 각각 도시한 도면들.
도 5a 및 도 5b는 본 발명의 일 실시형태인 트랜지스터의 Vg-Id 특성들을 각각 도시한 도면들.
도 6은 본 발명의 일 실시형태인 기억 회로(DRAM)를 도시한 도면.
도 7은 본 발명의 일 실시형태인 기억 회로의 리프레시 회로를 도시한 도면.
도 8은 본 발명의 일 실시형태인 기억 회로(SRAM)를 도시한 도면.
도 9는 본 발명의 일 실시형태인 기억 회로(SRAM)를 도시한 도면.
도 10a 내지 도 10d는 본 발명의 일 실시형태인 트랜지스터 및 트랜지스터를 제작하기 위한 방법을 도시한 도면들.
도 11a 내지 도 11d는 본 발명의 일 실시형태인 트랜지스터 및 트랜지스터를 제작하기 위한 방법을 도시한 도면들.
도 12a 및 도 12b는 본 발명의 일 실시형태인 트랜지스터를 도시한 도면들.
도 13a 내지 도 13e는 본 발명의 일 실시형태인 트랜지스터 및 트랜지스터를 제작하기 위한 방법을 도시한 도면들.
도 14a 및 도 14b는 본 발명의 일 실시형태인 트랜지스터를 각각 도시한 도면들.
도 15a 및 도 15b는 본 발명의 일 실시형태인 트랜지스터를 도시한 도면들.
도 16a 내지 도 16e는 본 발명의 일 실시형태인 트랜지스터 및 트랜지스터를 제작하기 위한 방법을 도시한 도면들.
도 17은 본 발명의 일 실시형태인 트랜지스터를 도시한 도면.
도 18a 및 도 18b는 도 17에서 A-A'에 대한 에너지 대역도들.
도 19a 및 도 19b는 도 17에서 B-B'에 대한 에너지 대역도들.
도 20은 진공 준위와 금속의 일함수(φM) 사이의 관계, 및 진공 준위와 산화물 반도체의 에너지 친화력(χ) 사이의 관계를 도시한 도면.
도 21은 본 발명의 일 실시형태인 CPU를 도시한 도면.
도 22a 내지 도 22c는 본 발명의 일 실시형태인 무선 통신 반도체 장치를 도시한 도면들.
도 23a 및 도 23b는 본 발명의 일 실시형태인 무선 통신 반도체 장치를 각각 도시한 도면들.
도 24는 본 발명의 일 실시형태인 무선 통신 반도체 장치를 도시한 도면.
도 25는 본 발명의 일 실시형태인 무선 통신 반도체 장치를 도시한 도면.
도 26a 내지 도 26f는 본 발명의 일 실시형태인 무선 통신 반도체 장치의 응용예를 각각 도시한 도면들.
도 27a 내지 도 27c는 본 발명의 일 실시형태인 표시 장치의 예를 각각 도시한 도면들.
도 28a 내지 도 28c는 본 발명의 일 실시형태인 전자 기기의 예를 각각 도시한 도면들.
도 2는 본 발명의 일 실시형태인 트랜지스터를 도시한 도면.
도 3은 본 발명의 일 실시형태인 트랜지스터의 초기 특성들을 도시한 도면.
도 4a 및 도 4b는 본 발명의 일 실시형태인 트랜지스터를 각각 도시한 도면들.
도 5a 및 도 5b는 본 발명의 일 실시형태인 트랜지스터의 Vg-Id 특성들을 각각 도시한 도면들.
도 6은 본 발명의 일 실시형태인 기억 회로(DRAM)를 도시한 도면.
도 7은 본 발명의 일 실시형태인 기억 회로의 리프레시 회로를 도시한 도면.
도 8은 본 발명의 일 실시형태인 기억 회로(SRAM)를 도시한 도면.
도 9는 본 발명의 일 실시형태인 기억 회로(SRAM)를 도시한 도면.
도 10a 내지 도 10d는 본 발명의 일 실시형태인 트랜지스터 및 트랜지스터를 제작하기 위한 방법을 도시한 도면들.
도 11a 내지 도 11d는 본 발명의 일 실시형태인 트랜지스터 및 트랜지스터를 제작하기 위한 방법을 도시한 도면들.
도 12a 및 도 12b는 본 발명의 일 실시형태인 트랜지스터를 도시한 도면들.
도 13a 내지 도 13e는 본 발명의 일 실시형태인 트랜지스터 및 트랜지스터를 제작하기 위한 방법을 도시한 도면들.
도 14a 및 도 14b는 본 발명의 일 실시형태인 트랜지스터를 각각 도시한 도면들.
도 15a 및 도 15b는 본 발명의 일 실시형태인 트랜지스터를 도시한 도면들.
도 16a 내지 도 16e는 본 발명의 일 실시형태인 트랜지스터 및 트랜지스터를 제작하기 위한 방법을 도시한 도면들.
도 17은 본 발명의 일 실시형태인 트랜지스터를 도시한 도면.
도 18a 및 도 18b는 도 17에서 A-A'에 대한 에너지 대역도들.
도 19a 및 도 19b는 도 17에서 B-B'에 대한 에너지 대역도들.
도 20은 진공 준위와 금속의 일함수(φM) 사이의 관계, 및 진공 준위와 산화물 반도체의 에너지 친화력(χ) 사이의 관계를 도시한 도면.
도 21은 본 발명의 일 실시형태인 CPU를 도시한 도면.
도 22a 내지 도 22c는 본 발명의 일 실시형태인 무선 통신 반도체 장치를 도시한 도면들.
도 23a 및 도 23b는 본 발명의 일 실시형태인 무선 통신 반도체 장치를 각각 도시한 도면들.
도 24는 본 발명의 일 실시형태인 무선 통신 반도체 장치를 도시한 도면.
도 25는 본 발명의 일 실시형태인 무선 통신 반도체 장치를 도시한 도면.
도 26a 내지 도 26f는 본 발명의 일 실시형태인 무선 통신 반도체 장치의 응용예를 각각 도시한 도면들.
도 27a 내지 도 27c는 본 발명의 일 실시형태인 표시 장치의 예를 각각 도시한 도면들.
도 28a 내지 도 28c는 본 발명의 일 실시형태인 전자 기기의 예를 각각 도시한 도면들.
이후, 본 발명의 실시형태들은 도면들을 참조하여 기술된다. 그러나, 본 발명은 다음의 기술에 제한되지 않는다. 본 기술분야의 통상의 기술자는 본 발명의 범위 및 사상을 벗어나지 않는 한 형태 및 상세가 다양하게 변경될 수 있음을 쉽게 이해한다. 따라서, 본 발명은 실시형태들 및 예들의 다음의 기술에 제한되는 것으로서 해석되어서는 안 된다. 동일한 부분들을 표시하는 참조 번호들은 상이한 도면들에서 공용으로 이용되는 것을 유념한다.
실시형태들에 있어서 도면들 등에 도시된 구조의 크기, 층의 두께 또는 영역은 일부 경우들에서 간략화를 위해 확대되었음을 유념한다. 따라서, 본 발명의 실시형태들은 그러한 스케일들에 제한되지 않는다.
이 명세서에서, "제 1(first)" 및 "제 2(second)" 와 같은 서수들을 가진 용어들은 구성요소들을 식별하기 위해 이용되며, 이 용어들은 구성요소들을 수적으로 제한하지 않음을 유념한다.
(실시형태 1)
이 실시형태에서, 본 발명의 일 실시형태인 반도체 장치가 기술된다.
먼저, 이 실시형태의 반도체 장치에 이용될 수 있는 트랜지스터가 도 1a 내지 도 1e를 참조하여 기술된다.
도 1a 내지 도 1e에 도시된 트랜지스터(110)는 보텀-게이트 구조를 가진 역스태거형 트랜지스터이다.
트랜지스터(110)가 단일-게이트 트랜지스터이지만, 복수의 채널 형성 영역들을 갖는 멀티-게이트 박막 트랜지스터도 또한 필요시 이용될 수 있다.
먼저, 절연 표면을 갖는 기판(100) 위에 도전막이 형성된 후, 제 1 포토리소그래피 공정이 수행되어, 게이트 전극층(111)이 형성된다. 대안적으로, 게이트 전극층(111)은 잉크젯 방법에 의해 형성된 레지스트 마스크를 이용하여 도전막을 가공하여 형성될 수 있다. 잉크젯 방법에 의해 레지스트 마스크를 형성하는 경우, 포토마스크가 이용되지 않으므로, 제작 비용이 감소될 수 있다.
절연 표면을 갖는 기판(100)으로서 이용될 수 있는 기판에 대한 특정 제한은 없지만, 절연 표면을 갖는 기판(100)은 나중에 수행될 열처리에 적어도 충분한 내열성을 가지는 것이 필요하다. 절연 표면을 갖는 기판(100)으로서, 바륨 보로실리케이트 유리 기판 또는 알루미노보로실리케이트 유리 기판과 같은 유리 기판이 이용될 수 있다.
유리 기판으로서, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리와 같은 재료를 이용하여 형성되는 유리 기판이 이용될 수 있다. 나중에 수행될 열처리의 온도가 높을 경우, 변형점이 730℃ 이상인 유리 기판을 이용하는 것이 바람직하다. 내열성을 가진 더욱 실용적인 유리는 삼산화 이붕소(B2O3)보다 많은 양의 산화 바륨(BaO)을 함유할 때 획득될 수 있음을 유념한다. 따라서, BaO의 양이 B2O3의 양보다 많게 B2O3및 BaO를 함유한 유리 기판이 이용되는 것이 바람직하다.
유리 기판 대신에, 세라믹 기판, 석영 기판 또는 사파이어 기판과 같은, 절연체로 이루어진 기판이 이용될 수 있음을 유념한다. 결정화된 유리 기판 등도 또한 이용될 수 있다.
하지막의 역할을 하는 절연막이 기판(100)과 게이트 전극층(111) 사이에 제공될 수 있다. 하지막은 기판(100)으로부터 불순물 원소의 확산을 방지하는 기능을 가지고, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막 및 산화질화 실리콘막 중 하나 이상을 이용한 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다.
게이트 전극층(111)은 Mo, Ti, Cr, Ta, W, Al, Cu, Nd 및 Sc와 같은 금속 재료들, 및 상기 금속 재료를 그것의 주성분으로 함유한 합금 재료들 중 하나 이상을 이용한 단층 구조, 또는 적층 구조를 가지도록 형성될 수 있다. 게이트 전극층(111)이 2층 구조를 가지는 경우, 바람직한 구조는 예를 들면, Mo층이 Al층 위에 적층된 구조, Mo층이 Cu층 위에 적층된 구조, 질화 티타늄층 또는 질화 탄탈층이 Cu층 위에 적층된 구조, 질화 티타늄층 및 Mo층이 적층된 구조, 또는 질화 텅스텐층 및 W층이 적층된 구조이다. 게이트 전극층(111)이 3층 구조를 가지는 경우, 바람직한 구조는, W층 또는 질화 텅스텐층, Al-Si 합금층 또는 Al-Ti 합금층 및 질화 티타늄 또는 Ti층이 적층된 구조이다.
그 후에, 게이트 절연층(102)이 게이트 전극층(111) 위에 형성된다.
게이트 절연층(102)은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층 및 산화 알루미늄층 중 하나 이상을 이용한 단층 구조 또는 적층 구조를 가지도록 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다. 예를 들면, 산화질화 실리콘층은 SiH4 가스, 산소 가스 및 질소 가스를 소스 가스로 이용하여 플라즈마 CVD 방법에 의해 형성될 수 있다. 게이트 절연층(102)의 두께는 100nm 이상 500nm 이하가 바람직하다. 게이트 절연층(102)이 복수의 절연층들의 적층 구조를 가지는 경우, 50nm 이상 200nm 이하의 두께를 갖는 제 1 게이트 절연층과 제 1 게이트 절연층 위의 5nm 이상 300nm 이하의 두께를 갖는 제 2 게이트 절연층의 적층이 이용될 수 있다. 게이트 절연층(102)의 총 두께는 복수의 절연층들의 적층 구조의 경우에서도, 100nm 이상 500nm 이하가 바람직하다.
이 실시형태에서, 100nm 이하의 두께를 갖는 산화질화 실리콘층이 게이트 절연층(102)으로서 플라즈마 CVD 방법에 의해 형성된다.
다음에, 2nm 이상 200nm 이하의 두께를 갖는 산화물 반도체막(130)이 게이트 절연층(102) 위에 형성된다.
산화물 반도체막(130)이 스퍼터링 방법에 의해 형성되기 전에, 게이트 절연층(102)의 표면에 부착된 먼지는, 아르곤 가스 분위기에서 플라즈마가 생성되는 역 스퍼터링에 의해 제거되는 것이 바람직하다는 것을 유념한다. 질소, 헬륨, 산소 등이 아르곤 분위기 대신에 이용될 수 있다는 것을 유념한다.
산화물 반도체막(130)은 다음을 이용하여 형성된다: In-Sn-Ga-Zn-O-계 금속 산화물과 같은 4원계 금속 산화물; In-Ga-Zn-O-계 금속 산화물, In-Sn-Zn-O-계 금속 산화물, In-Al-Zn-O-계 금속 산화물, Sn-Ga-Zn-O-계 금속 산화물, Al-Ga-Zn-O-계 금속 산화물 또는 Sn-Al-Zn-O-계 금속 산화물과 같은 3원계 금속 산화물; In-Zn-O-계 금속 산화물, Sn-Zn-O-계 금속 산화물, Al-Zn-O-계 금속 산화물 또는 In-Sn-O-계 금속 산화물과 같은 2원계 금속 산화물; In-O-계 금속 산화물, Sn-O-계 금속 산화물 또는 Zn-O-계 금속 산화물. 이 실시형태에서, 산화물 반도체막(130)은 In-Ga-Zn-O-계 산화물 반도체 타겟을 이용하여 스퍼터링 방법에 의해 형성된다. 도 1a는 이 단계에서의 단면도이다. 산화물 반도체막(130)은 희가스(예를 들면, 아르곤) 분위기, 산소 가스 분위기, 또는 희가스(예를 들면, 아르곤)와 산소를 포함하는 혼합된 가스 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법을 이용하는 경우, 2wt% 이상 10wt% 이하에서 SiO2를 포함하는 타겟이 이용될 수 있다.
스퍼터링 방법에 의해 산화물 반도체막(130)을 형성하기 위한 타겟으로서, 예를 들면, 산화 아연을 주성분으로 함유한 금속 산화물 타겟이 이용될 수 있다. 금속 산화물 타겟의 다른 예로서, In, Ga 및 Zn (조성비에서, In2O3:Ga2O3:ZnO = 1:1:1 [mol수비], 또는 In:Ga:Zn = 1:1:0.5 [atom비])을 함유한 산화물 반도체 타겟이 또한 이용될 수 있다. 또한, In, Ga 및 Zn(조성비에서, In:Ga:Zn = 1:1:1 [mol수비], 또는 In:Ga:Zn = 1:1:2 [atom비])을 함유한 산화물 반도체 타겟도 또한 이용될 수 있다. 산화물 반도체 타겟의 충전율은 90% 이상 100% 이하이고, 바람직하게는 95% 이상 99.9% 이하이다. 높은 충전율을 가진 산화물 반도체 타겟의 이용으로, 조밀한 산화물 반도체막이 형성된다.
수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 산화물 반도체막(130)이 형성될 때 이용되는 스퍼터링 가스로서, 1ppm 이하의 농도(바람직하게, 10ppb 이하의 농도)로 제거되는 고순도 가스를 이용하는 것이 바람직하다. 스퍼터링 가스는 스퍼터링이 수행될 때 처리실에 도입되는 가스를 의미한다는 것을 유념한다.
먼저, 기판은 감압 상태로 유지된 처리실 내부에 유지되고, 기판은 100℃ 이상 600℃ 이하(바람직하게는, 200℃ 이상 400℃ 이하)의 온도로 가열된다. 기판이 가열되는 상태에서 산화물 반도체막을 형성함으로써, 형성된 산화물 반도체막의 불순물들의 농도 및 스퍼터링에 의해 유발되는 손상이 감소될 수 있다. 그 후에, 산화물 반도체막은 수소 및 수분이 제거된 스퍼터링 가스가 처리실에 도입되고, 처리실에 남아있는 수분이 제거된 상태에서 금속 산화물을 타겟으로 이용하여 기판 위에 형성된다. 흡착형 진공 펌프가 처리실을 배기하는데 이용되는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 이용되는 것이 바람직하다. 배기 수단은 냉각 트랩이 구비된 터보 펌프일 수 있다. 예를 들면, 수소 원자, 물과 같이 수소 원자를 함유한 화합물, 탄소 원자를 함유한 화합물 등이 크라이오 펌프로 배기되는 처리실에서 제거된다; 결과적으로 처리실에 형성된 산화물 반도체막의 불순물들의 농도가 감소될 수 있다.
성막 조건의 예는 다음과 같다: 기판과 타겟 사이의 거리가 100mm이고, 처리실의 압력이 0.6Pa이고, 직류(DC) 전원이 0.5kW이고, 분위기가 산소 분위기(산소의 유량비는 100%임)인 조건들 하에서, 산화물 반도체막이 형성된다. 성막시 가루 물질들(파티클 또는 먼지라고도 함)의 생성이 억제될 수 있고 막 두께가 균일해질 수 있기 때문에 펄스식 직류(DC) 전원이 이용되는 것이 바람직하다는 것을 유념한다. 산화물 반도체막의 두께가 5nm 이상 30nm 이하인 것이 바람직하지만, 두께는 산화물 반도체 재료에 의존하여 제한없이 적합하게 결정될 수 있다.
그 후에, 제 2 포토리소그래피 공정이 수행되어, 산화물 반도체막(130)은 섬형상 산화물 반도체층으로 가공된다. 대안적으로, 섬형상 산화물 반도체층은 잉크젯 방법에 의해 형성되는 레지스트 마스크를 이용하여 산화물 반도체막(130)을 가공함으로써 형성될 수 있다. 잉크젯 방법에 의해 레지스트 마스크를 형성하는 경우, 포토마스크가 이용되지 않기 때문에, 제작 비용이 감소될 수 있다.
다음에, 산화물 반도체층에 제 1 열처리가 수행된다. 제 1 열처리를 이용하여, 산화물 반도체층의 탈수화 또는 탈수소화가 행해질 수 있다. 제 1 열처리의 온도는 400℃ 이상 750℃ 이하이고, 바람직하게는 400℃ 이상 기판의 변형점 미만이다. 여기서, 기판(100)은 열처리 장치들 중 하나인 전기로에 이동되고, 1시간 동안 450℃로 질소 분위기에서 산화물 반도체층에 대해 열처리가 수행되고, 그 후에 산화물 반도체층은 산화물 반도체층으로의 수분 및 수소의 혼입이 방지되도록 대기에 노출되지 않는다; 따라서, 산화물 반도체층(131)이 획득된다(도 1b).
열처리 장치는 상술된 전기로에 제한되는 것이 아니라, 저항 발열체 등과 같은 발열체로부터 열전도 또는 열복사에 의해 피처리물을 가열하는 기구가 구비된 열처리 장치가 될 수 있다. 예를 들면, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치와 같은 RTA(rapid thermal anneal) 장치가 이용될 수 있다. GRTA 장치는 고온 가스를 이용한 열처리 장치임을 유념한다. 고온 가스로서, 질소 가스 또는 아르곤과 같은 희가스와 같이, 열처리에 의해 피처리물과 반응할 가능성이 없는 불활성 가스가 이용된다. LRTA 장치는 할로겐 램프, 금속 할로겐화물 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 피처리물을 가열하기 위한 열처리 장치이다.
예를 들면, 제 1 열처리로서, GRTA는 다음과 같이 수행될 수 있다. 기판이 650℃ 내지 700℃의 온도의 고온 가스로 충전된 처리실로 이동되어, 수 분동안 고온 가스에 있다가, 처리실로부터 꺼내어진다. 이러한 GRTA는 단기간 동안의 열처리를 가능하게 한다.
제 1 열처리에서, 처리실에 도입된 가스인 헬륨, 네온 또는 아르곤과 같은 희가스 또는 질소는 수분, 수소 등을 함유하지 않는 것이 바람직하다는 것을 유념한다. 대안적으로, 열처리 장치에 도입되는 헬륨, 네온 또는 아르곤과 같은 희가스 또는 질소의 순도는 6N(99.9999 %) 이상이 바람직하고, 7N(99.99999 %) 이상이 더욱 바람직하다(즉, 불순물 농도는 1ppm 이하이고, 바람직하게는 0.1ppm 이하이다).
산화물 반도체층의 제 1 열처리의 조건들 또는 재료들에 의존하여 미결정막 또는 다결정막이 되도록 산화물 반도체층이 결정화되는 경우가 있다. 예를 들면, 산화물 반도체층은 90% 이상 또는 80% 이상의 결정화율을 갖는 미결정 산화물 반도체막으로 결정화될 수 있다. 또한, 산화물 반도체층이 제 1 열처리의 조건들 또는 산화물 반도체층의 재료들에 의존하여 결정 성분들을 함유하지 않는 비정질 산화물 반도체막이 되는 경우도 있다. 대안적으로, 비정질막이 미결정들(입자 크기는 1nm 이상 20nm 이하(예를 들면 2nm 이상 4nm 이하))을 함유하는 경우가 있다.
섬형상 산화물 반도체층으로 가공되기 전에 산화물 반도체막(130)에 대해 산화물 반도체층의 제 1 열처리가 수행될 수 있다. 그 경우, 제 1 열처리 후, 기판이 열처리 장치에서 꺼내어진 다음, 포토리소그래피 공정이 수행되어, 섬형상 산화물 반도체층이 형성된다.
산화물 반도체층의 탈수화 또는 탈수소화의 효과들을 갖는 열처리는 다음의 타이밍들 중 어느 하나에서 수행될 수 있다: 산화물 반도체층이 형성된 후; 소스 전극 및 드레인 전극이 산화물 반도체층 위에 형성된 후; 및 보호 절연막이 소스 전극 및 드레인 전극 위에 형성된 후.
콘택트 홀이 게이트 절연층(102)에 형성되는 경우, 게이트 절연층(102)의 콘택트 홀은 탈수화 또는 탈수소화 처리가 산화물 반도체막(130)에 대해 수행되기 전에 또는 탈수화 또는 탈수소화 처리가 수행된 후에 형성될 수 있다.
다음에, 도전막이 게이트 절연층(102) 및 산화물 반도체층(131) 위에 형성된다. 도전막은 스퍼터링 방법 또는 진공 증착 방법에 의해 형성될 수 있다. 도전막의 재료로서, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소; 이들 원소들 중 어느 것을 성분으로 함유한 합금; 이들 원소들 중 어느 것을 조합하여 함유한 합금막 등이 주어질 수 있다. 그 외에도, Mn, Mg, Zr, Be 및 Th 중 하나도 또한 이용될 수 있다. 도전막은 단층 구조 또는 복수층들의 적층 구조를 가질 수 있다. 예를 들면, Si를 함유한 Al막의 단층 구조, Ti막이 Al막 위에 적층된 2층 구조, Al막이 2개의 Ti막들 사이에 개재된 3층 구조 등이 주어질 수 있다. 도전막이 Al막을 포함할 때, Nd 또는 Sc를 함유할 수 있다. 이들 막들은 질화막들일 수 있음을 유념한다.
다음에, 제 3 포토리소그래피 공정이 수행되어, 도전막이 소스 전극층(115a) 및 드레인 전극층(115b)으로 가공된다. 그 후에, 레지스트 마스크가 제거된다(도 1c).
KrF 레이저광 또는 ArF 레이저광이 제 3 포토리소그래피 공정에서 레지스트 마스크를 형성하기 위한 노광에 이용되는 것이 바람직하다. 나중에 형성될 트랜지스터의 채널 길이 L은 산화물 반도체층(131) 위에서 서로 인접한 소스 전극층과 드레인 전극층 사이의 공간에 의해 결정된다. 채널 길이 L이 25nm 미만이도록 노광이 수행되는 경우에, 제 3 포토리소그래피 공정에서 레지스트 마스크를 형성하기 위한 노광은 수 나노미터 내지 수십 나노미터의 극히 짧은 파장을 가진 초자외선을 이용하여 형성되는 것을 유념한다. 초자외선을 이용한 노광은 높은 해상도 및 초점의 깊은 깊이를 가능하게 한다. 따라서, 나중에 형성될 트랜지스터의 채널 길이 L은 10nm 이상 1000nm 이하일 수 있고, 회로의 동작 속도가 증가될 수 있고, 또한 오프-상태 전류의 값이 극히 작고, 따라서, 저전력 소비가 달성될 수 있다.
각각의 재료 및 에칭 조건들은 산화물 반도체층(131)이 도전막의 에칭시 제거되지 않도록 적합하게 조정되어야 함을 유념한다.
이 실시형태에서, Ti막이 도전막으로 이용되고, In-Ga-Zn-O-계 산화물 반도체가 산화물 반도체층(131)에 이용된다. 에천트로서, 암모니아 과수(암모니아, 물 및 과산화수소수의 혼합 용액)가 이용된다.
제 3 포토리소그래피 공정에서, 산화물 반도체층(131)의 일부만이 에칭되고, 홈(오목부)을 갖는 산화물 반도체층이 일부 경우들에서 형성된다. 소스 전극층(115a) 및 드레인 전극층(115b)을 형성하기 위한 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의해 레지스트 마스크를 형성하는 경우, 포토마스크가 이용되지 않기 때문에 제작 비용이 감소될 수 있다.
또한, 산화물 도전층이 산화물 반도체층(131)과 소스 전극층(115a) 사이와 산화물 반도체층(131)과 드레인 전극층(115b) 사이에 형성될 수 있다. 산화물 도전층과 소스 및 드레인 전극층들을 형성하기 위한 도전층이 연속으로 형성된다. 산화물 도전층은 소스 및 드레인 영역들로서 기능할 수 있다.
산화물 반도체층과 소스 및 드레인 전극층들 사이에 산화물 도전층을 소스 및 드레인 영역들로서 형성함으로써, 소스 및 드레인 영역들은 저저항을 가질 수 있고 트랜지스터는 고속으로 동작할 수 있다.
포토리소그래피 공정에서의 포토마스크들의 수 및 단계들을 감소시키기 위하여, 에칭 단계는 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 수행될 수 있다.
다음에, 일산화이질소 가스, 질소 가스, Ar 가스 등을 이용하여 플라즈마 처리가 수행된다. 이 플라즈마 처리를 통해, 노출된 산화물 반도체층의 표면 상에 흡착된 수분 등이 제거된다. 대안적으로, 플라즈마 처리는 산소 가스와 Ar의 혼합 가스를 이용하여 수행될 수 있다. 플라즈마 처리 후, 보호 절연막의 역할을 하고 노출된 산화물 반도체층의 표면과 접촉하는 절연성 산화물층(116)이 대기에 노출되지 않고 형성된다.
절연성 산화물층(116)은 수분 또는 수소와 같은 불순물들이 절연성 산화물층(116)에 혼입하지 않는 방법(예를 들면, 스퍼터링 방법 등)에 의해 1nm 이상의 두께로 형성될 수 있다. 수소가 절연성 산화물층(116)에 함유될 때, 산화물 반도체층으로의 수소의 혼입 또는 수소에 의한 산화물 반도체층에서의 산소의 추출이 유발되고, 그에 의해 절연성 산화물층(116)과 접촉하는 산화물 반도체층의 부분이 n형이 되고(저저항을 가지고) 따라서 기생 채널이 형성될 수 있다. 따라서, 절연성 산화물층(116)이 가능한 적게 수소를 함유하여 형성되는 것이 중요하다.
이 실시형태에서, 200nm 두께의 산화 실리콘막이 절연성 산화물층(116)으로서 스퍼터링 방법에 의해 형성된다. 성막시의 기판 온도는 실내 온도 이상 300℃ 이하일 수 있고, 이 실시형태에서는 100℃이다. 스퍼터링 방법에 의한 산화 실리콘막의 형성은 희가스(예를 들면, 아르곤) 분위기, 산소 가스 분위기, 또는 희가스(예를 들면 아르곤)와 산소 가스의 혼합 가스의 분위기에서 수행될 수 있다. 또한, 산화 실리콘 타겟 또는 실리콘 타겟이 타겟으로서 이용될 수 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소 가스와 질소 가스의 혼합 가스 분위기에서 스퍼터링 방법에 의해 산화 실리콘막이 형성될 수 있다. 저항이 감소된 산화물 반도체층과 접촉하여 형성되는 절연성 산화물층(116)으로서, 수분, 수소 이온들 및 수산기들과 같은 불순물들을 함유하지 않고 외부로부터 이들의 혼입을 방지하는 무기 절연막이 이용된다; 예를 들면, 산화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막 등이 이용된다.
그 경우, 절연성 산화물층(116)은 처리실에 남아있는 수분을 제거한 상태에서 형성되는 것이 바람직하다. 이것은 수소, 수산기들 또는 수분이 산화물 반도체층(131) 및 절연성 산화물층(116)에 함유되는 것을 방지하기 위한 것이다.
상술된 바와 같이, 흡착형 진공 펌프가 처리실을 배기하는데 이용되는 것이 바람직하다. 절연성 산화물층(116)에 함유된 불순물들의 농도는 흡착형 진공 펌프를 이용하여 감소될 수 있다.
절연성 산화물층(116)이 형성될 때 이용되는 스퍼터링 가스로서 수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 제거되어 1ppm 이하의 농도(바람직하게는, 10ppb 이하의 농도)로 되는 고순도 가스를 이용하는 것이 바람직하다.
다음에, 제 2 열처리가 수행된다. 제 2 열처리의 온도는 200℃ 이상 400℃인 것이 바람직하고, 250℃ 이상 350℃ 이하인 것이 더욱 바람직하다. 제 2 열처리는 불활성 가스 분위기 또는 산소 가스 분위기에서 수행될 수 있음을 유념한다. 이 실시형태에서, 열처리는 1시간 동안 250℃로 질소 분위기에서 수행될 수 있다. 제 2 열처리는 산화물 반도체층(채널 형성 영역)의 일부가 절연성 산화물층(116)과 접촉한 상태에서 수행된다.
상기 공정을 통해, 형성된 산화물 반도체막에 대해 저항을 감소시키기 위해 탈수화 또는 탈수소화를 위한 열처리가 수행된 다음, 산화물 반도체막의 일부가 선택적으로 산소-과잉 상태가 된다. 결과적으로, 게이트 전극층(111)과 중첩하는 채널 형성 영역(113)이 낮은 도전형을 갖는 i형 반도체가 되고, 소스 전극층(115a)과 중첩하는 고저항 소스 영역(114a) 및 드레인 전극층(115b)과 중첩하는 고저항 드레인 전극층(114b)이 자기 정합적으로 형성된다. 상기 공정을 통해, 트랜지스터(110)가 형성된다(도 1d).
여기서, 열처리는 또한 대기중에서 1시간 이상 30시간 이하 동안 100℃ 이상 200℃ 이하로 수행될 수 있다. 이 실시형태에서, 열처리는 10시간 동안 150℃로 수행된다. 이 열처리는 일정한 가열 온도로 수행될 수 있거나, 실내 온도에서 100℃ 이상 200℃ 이하의 가열 온도까지 증가되고, 그 후에 가열 온도에서 실내 온도로 감소하는 것을 복수 번 반복함으로써 수행될 수 있다. 또한, 이 열처리는 절연성 산화물층의 형성 전에 감압 하에서 수행될 수 있다. 감압 하에서 열처리가 수행될 때, 가열 시간이 단축될 수 있다. 이 열처리를 이용하여, 노멀리-오프 트랜지스터가 획득될 수 있다. 다수의 결함들을 포함하는 산화 실리콘층을 절연성 산화물층으로서 이용하는 경우, 결함들은 이 열처리에 의해 감소될 수 있다.
드레인 전극층(115b)(및 소스 전극층(115a))과 중첩하는 산화물 반도체층의 부분에 고저항 드레인 영역(114b)(또는 고저항 소스 영역(114a))의 형성에 의해, 트랜지스터의 신뢰도가 개선될 수 있다. 구체적으로, 고저항 드레인 영역(114b)을 형성함으로써, 도전형이 드레인 전극층(115b)에서 고저항 드레인 영역(114b) 및 채널 형성 영역(113)으로 점차적으로 변화될 수 있는 구조를 채용하는 것이 가능하다. 따라서, 드레인 전극층(115b)이 고전원 전위 Vdd를 공급하기 위해 배선에 접속된 상태에서 트랜지스터가 동작하는 경우, 게이트 전극층(111)과 드레인 전극층(115b)의 전위들 사이의 차가 클 때에도, 고저항 드레인 영역(114b)이 버퍼의 역할을 하여, 트랜지스터의 내압이 증가될 수 있다.
산화물 반도체층의 두께가 15nm 이하인 경우, 고저항 소스 영역(114a) 및 고저항 드레인 영역(114b)은 깊이 방향으로 완전히 형성된다; 반면, 산화물 반도체층의 두께가 30nm 이상 50nm 이하인 경우, 고저항 소스 영역(114a) 및 고저항 드레인 영역(114b)은 산화물 반도체층의 일부(소스 및 드레인 전극층들과 접촉한 영역 및 그 주변)에 형성되고, 게이트 절연막의 근처에 있는 산화물 반도체층의 영역이 i형 반도체가 될 수 있다.
보호 절연층이 절연성 산화물층(116) 위에 부가적으로 형성될 수 있다. 예를 들면, 질화 실리콘막이 RF 스퍼터링 방법에 의해 보호 절연층으로서 형성된다. RF 스퍼터링 방법은 이것이 대량 생산을 달성하기 때문에 보호 절연층의 형성 방법으로서 바람직하다. 보호 절연층은, 수분, 수소 이온들 및 수산기들과 같은 불순물들을 함유하지 않고 외부로부터 이들의 혼입을 방지하는 무기 절연막이 이용된다; 예를 들면, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막, 등이 이용된다. 여기서, 보호 절연층(103)을 형성하기 위해 질화 실리콘막이 이용된다(도 1e).
이 실시형태에서, 절연성 산화물층(116)까지의 층들이 형성된 기판(100)이 처리실로 이동되고 100℃ 이상 400℃ 이하의 온도로 가열되고, 소스 및 수분이 제거된 고순도 질소 가스를 함유한 스퍼터링 가스가 처리실에 도입되고, 질화 실리콘막이 실리콘 타겟을 이용하여 보호 절연층(103)으로서 형성된다. 보호 절연층(103)은 절연성 산화물층(116)의 형성에서와 같이, 처리실에 남아있는 수분이 제거된 상태로 형성되는 것이 바람직하다.
평탄화를 위한 평탄화 절연층이 보호 절연층(103) 위에 제공될 수 있음을 유념한다.
도 1a 내지 도 1e를 참조하여 상술된 방식으로, 이 실시형태의 반도체 장치가 제작될 수 있다. 용량 소자도 또한 상기 공정으로 형성될 수 있음을 유념한다. 용량 소자는 게이트 전극층(111), 소스 전극층(115a)(및 드레인 전극층(115b))과 동일한 재료를 이용하여 형성되는 전극층, 및 게이트 절연층(102)으로 형성된다. 게이트 절연층(102)은 게이트 전극층(111)과 전극층 사이에 제공된다(도 1f 참조). 또한, 이 명세서에서 다른 트랜지스터가 형성되는 경우, 용량 소자는 게이트 전극층, 소스 전극층과 동일한 재료를 이용하여 형성된 전극층, 및 게이트 전극층과 소스 전극층과 동일한 재료를 이용하여 형성된 전극층 사이의 게이트 절연층으로 형성되는 것을 유념한다. 이 실시형태의 반도체 장치는 이 모드에 제한되지 않고, 도 2에 도시된 모드도 또한 채용될 수 있음을 유념한다. 도 2는 트랜지스터(140)를 도시한다.
도 2에 도시된 트랜지스터(140)의 제작시, 우선 제 1 게이트 전극층(121)이 기판(120) 위에 형성되고, 제 1 게이트 절연층(122a)이 형성되고, 제 2 게이트 절연층(122b)이 그 위에 적층되도록 형성된다. 이 실시형태에서, 게이트 절연층은 2층 적층 구조를 가진다; 제 1 게이트 절연층(122a)이 절연성 질화물층을 이용하여 형성되고, 제 2 게이트 절연층(122b)이 절연성 산화물층을 이용하여 형성된다.
절연성 산화물층은 산화 실리콘층, 산화질화 실리콘층, 산화 알루미늄층, 산화질화 알루미늄층 등을 이용하여 형성될 수 있다. 절연성 질화물층은 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 질화산화 알루미늄층 등을 이용하여 형성될 수 있다.
이 실시형태에서, 질화 실리콘층 및 산화 실리콘층이 게이트 전극층(121) 위에 이 순서로 적층된 구조가 채용된다. 제 1 게이트 절연층(122a)으로서 스퍼터링 방법에 의해 50nm 이상 200nm 이하의 두께(이 실시형태에서, 두께는 50nm임)로 질화 실리콘층(SiNy (y > 0))과, 제 2 게이트 절연층(122b)으로서 스퍼터링 방법에 의해 5nm 이상 300nm 이하의 두께(이 실시형태에서, 두께는 100nm임)로 제 1 게이트 절연층(122a) 위에 산화 실리콘층(SiOx (x > 0))을 형성함으로써, 게이트 절연층(이 실시형태에서, 두께는 150nm임)이 형성된다.
다음에, 산화물 반도체막이 게이트 절연층 위에 형성되고, 포토리소그래피 공정이 수행되어, 산화물 반도체막이 섬형상 산화물 반도체층으로 가공된다. 이 실시형태에서, 산화물 반도체막은 In-Ga-Zn-O-계 산화물 반도체 타겟을 이용하여 스퍼터링 방법에 의해 형성된다.
산화물 반도체막은 처리실에 남아있는 수분이 제거된 상태에서 형성되는 것이 바람직하다. 이것은 수소, 수산기들 또는 수분이 산화물 반도체막에 함유되는 것을 방지하기 위한 것이다. 흡착형 진공 펌프가 처리실을 배기하기 위해 이용되는 것이 바람직하다는 것을 유념한다.
산화물 반도체막이 형성될 때 이용되는 스퍼터링 가스로서 수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 제거되어 1ppm 이하의 농도(바람직하게는, 10ppb 이하의 농도)로 되는 고순도 가스를 이용하는 것이 바람직하다.
다음에, 제 1 열처리가 수행되어, 산화물 반도체층의 탈수화 또는 탈수소화가 행해진다. 제 1 열처리의 온도는 400℃ 이상 750℃ 이하이고, 바람직하게는 400℃ 이상 기판의 변형점 미만이다. 온도가 425℃ 이상인 경우, 열처리 시간은 1시간 이하일 수 있는 반면, 온도가 425℃ 미만인 경우, 열처리 시간은 1시간 이상이 바람직하다는 것을 유념한다. 여기서, 기판이 열처리 장치들 중 하나인 전기로에 이동되고, 질소 분위기에서 산화물 반도체층에 대해 열처리가 수행된 다음, 산화물 반도체층으로의 수분 및 수소의 혼입이 방지되도록 산화물 반도체층이 대기에 노출되지 않는다; 따라서, 산화물 반도체층이 획득된다. 그 후, 고순도 산소 가스, 고순도 N2O 가스 또는 초건조 에어(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하임)가 동일 노에 도입되고, 냉각이 수행된다. 산소 가스 또는 N2O 가스는 수분, 수소 등을 함유하지 않는 것이 바람직하다. 대안적으로, 열처리 장치에 도입되는 산소 가스 또는 N2O 가스의 순도는 바람직하게 6N(99.9999%)이고, 더욱 바람직하게 7N(99.99999%) 이상이다(즉, 산소 가스 또는 N2O 가스의 불순물 농도는 바람직하게 1ppm 이하이고, 더욱 바람직하게 0.1 ppm 이하이다).
여기에 사용되는 열처리 장치는 전기로에 제한되는 것이 아니라, 저항 발열체 등과 같은 발열체로부터 열전도 또는 열복사에 의해 피처리물을 가열하는 기구가 구비된 열처리 장치가 될 수 있다. 예를 들면, GRTA 장치 또는 LRTA장치와 같은 RTA 장치가 이용될 수 있다. 이 실시형태에서, 열처리는 RTA 방법을 이용하여 수 분동안 600℃ 내지 750℃로 수행된다.
또한, 탈수화 또는 탈수소화를 위한 제 1 열처리 후, 열처리는 산소 가스 또는 N2O 가스의 분위기에서 200℃ 이상 400℃ 이하로, 바람직하게는 200℃ 이상 300℃ 이하로 수행될 수 있다.
산화물 반도체층의 제 1 열처리는 섬형상 산화물 반도체층으로 가공되기 전에 산화물 반도체막에 대해 수행될 수 있다. 그 경우, 제 1 열처리 후에 기판이 열처리 장치에서 꺼내어진 다음, 포토리소그래피 공정이 수행된다.
상기 공정을 통해, 산화물 반도체막의 전체 영역이 산소-과잉 상태가 되고, 그에 의해 더 높은 저항을 가진다(i형 반도체가 됨); 따라서, 전체 영역이 i형 반도체인 산화물 반도체층(132)이 획득된다.
다음, 제 2 게이트 절연층(122b) 및 산화물 반도체층(132) 위에 도전막이 형성된다. 포토리소그래피 공정이 수행되고, 레지스트 마스크가 도전막 위에 형성되고, 선택적인 에칭이 수행되어, 소스 전극층(135a) 및 드레인 전극층(135b)이 형성된다. 그 후에, 레지스트 마스크가 제거된다. 그 후, 절연성 산화물층(136)이 스퍼터링 방법에 의해 형성된다.
절연성 산화물층(136)은 처리실에 남아있는 수분이 제거된 상태에서 형성되는 것이 바람직하다는 것을 유념한다. 이것은 수소, 수산기들 또는 수분이 산화물 반도체층(132) 및 절연성 산화물층(136)에 함유되는 것을 방지하기 위한 것이다. 흡착형 진공 펌프가 처리실을 배기하기 위해 이용되는 것이 바람직하다는 것을 유념한다.
절연성 산화물층(136)이 형성될 때 이용되는 스퍼터링 가스로서 수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 제거되어 1ppm 이하의 농도(바람직하게는, 10ppb 이하의 농도)로 되는 고순도 가스를 이용하는 것이 바람직하다.
다음에, 기판 상에 트랜지스터의 전기 특성들의 변동을 감소시키기 위해, 열처리(바람직하게, 150℃ 이상 350℃ 이하)가 불활성 가스 분위기 또는 질소 가스 분위기에서 수행될 수 있다. 이 실시형태에서, 열처리는 1시간 동안 250℃로 질소 분위기에서 수행된다.
그 외에도, 열처리는 대기에서 1시간 이상 30시간 이하 동안 100℃ 이상 200℃ 이하로 수행될 수 있다. 이 실시형태에서, 열처리는 10시간 동안 150℃로 수행된다. 이 열처리는 일정한 가열 온도로 수행될 수 있거나, 실내 온도에서 100℃ 이상 200℃ 이하까지 온도를 증가시키고, 가열 온도에서 실내 온도로 온도를 감소시키는 것을 복수 번 반복하여 수행될 수 있다. 또한, 이 열처리는 감압 하에서 절연성 산화물층의 형성 전에 수행될 수 있다. 열처리가 감압 하에서 수행될 때, 가열 시간이 단축될 수 있다. 이 열처리를 이용하여, 노멀리-오프 트랜지스터가 획득될 수 있다.
다음에, 보호 절연층(123)이 절연성 산화물층(136) 위에 형성된다. 여기서, 100nm 두께의 질화 실리콘막이 스퍼터링 방법에 의해 보호 절연층(123)으로서 형성된다.
절연성 질화물층들을 이용하여 보호 절연층(123) 및 제 1 게이트 절연층(122a)을 형성함으로써, 이들 층들이 수분, 수소, 수산기들 및 수소화물들과 같은 불순물들을 함유하지 않고, 외부로부터 이들의 혼입을 방지하는 것이 가능하다.
따라서, 이 제작 공정에서, 외부로부터의 수분 등의 혼입이 방지될 수 있다. 또한, 장치가 액정 표시 장치와 같은 반도체 장치로서 완성된 후에도, 외부로부터 수분과 같은 불순물들의 혼입이 장기간 방지될 수 있다; 따라서, 장치의 장기간 신뢰도가 개선될 수 있다.
또한, 절연성 질화물층을 이용하여 형성된 보호 절연층(123)과 제 1 게이트 절연층(122a) 사이의 절연층들의 일부는 보호 절연층(123)과 제 1 게이트 절연층(122a)이 서로 접촉하도록 제거될 수 있다.
평탄화를 위한 평탄화 절연층이 보호 절연층(123) 위에 제공될 수 있다.
도 2를 참조하여 상술된 방식으로, 이 실시형태의 반도체 장치가 제작될 수 있다.
이 실시형태에서 열처리의 온도는 상술된 온도에 제한되지 않음을 유념한다. 하기에 기술되는 바와 같이, 열처리의 온도는 400℃ 미만일 수 있다.
게이트 절연층 및 산화물 반도체막이 가능한 적게 수소, 수산기들 및 수분을 함유하도록 하기 위하여, 게이트 전극층이 형성된 기판 또는 게이트 절연층까지의 층들이 형성된 기판이 전처리로서 스퍼터링 장치의 예열실에서 예열하는 것이 바람직하고, 기판 상에 흡착된 수소 또는 수분과 같은 불순물들은 제거 및 배기되는 것이 바람직하다. 예열의 온도는 100℃ 이상 400℃ 이하(바람직하게는 150℃ 이상 300℃ 이하)이다. 예열실에는 크라이오 펌프가 구비되어 크라이오 펌프로 배기되는 것이 바람직하다. 이러한 예열처리의 전처리는 절연성 산화물층의 형성 전에 소스 및 드레인 전극층들까지의 층들이 형성된 기판에 대해 유사한 방식으로 수행될 수 있다는 것을 유념한다.
상기 전처리는 액정 표시 패널, 일렉트로루미네선스 표시 패널, 및 전자 잉크를 이용한 표시 장치의 백플레인(그 위에 트랜지스터가 형성되는 기판)의 제조시에 수행될 수 있다. 상기 전처리는 400℃ 미만의 온도로 수행된다; 따라서, 이것은 1mm 이하의 두께를 갖고 1m보다 긴 측면을 갖는 유리 기판이 이용되는 제조 공정에 적용될 수 있다. 상기 모든 단계들은 400℃ 미만의 온도로 수행될 수 있다; 따라서, 표시 패널을 제작하는데 대량의 에너지가 필요하지 않다.
스퍼터링 방법이 상술된 트랜지스터의 제작시 게이트 절연층의 형성에 이용되지만, 게이트 절연층의 형성 방법은 상술된 방법에 제한되지 않는다. 예를 들면, 마이크로파(2.45GHz)를 이용한 고밀도 플라즈마 CVD 방법도 또한 이용될 수 있다.
다음에, 그 위에 상술된 트랜지스터가 형성된 테스트 소자 그룹(또한 TEG라고도 칭해짐)을 이용하여 오프-상태 전류의 측정값들이 하기에 기술된다.
도 4a는 각각 L/W = 3㎛/50㎛(사실상 L/W = 3㎛/10000㎛의 트랜지스터와 동등함)의 200개의 트랜지스터들이 병렬로 접속되는 상면도를 도시한다. 도 4b는 이것의 부분적으로 확대된 상면도를 도시한다. 도 4b에서 점선으로 둘러싸인 영역은 L/W = 3㎛/50㎛ 및 Lov = 1.5㎛의 트랜지스터이다. 측정시, 기판 온도가 실내 온도로 설정되었다. 도 3은, 소스와 드레인 사이의 전압(드레인 전압 Vd)이 1V 또는 10V로 설정되었고, 소스와 게이트 사이의 전압(게이트 전압 Vg)이 -20V에서 +20V까지 변화되었을 때, 소스-드레인 전류(드레인 전류 Id)의 변화 특성들로서 Vg-Id 곡선들을 도시한다. 도 3은 -20V에서 +5V까지의 범위의 Vg를 도시하는 것을 유념한다.
도 3에 도시된 바와 같이, 오프-상태 전류는 1V 및 10V의 Vd에서 1 × 10-13[A] 이하이다. 이 값은 측정 장치(반도체 파라미터 분석기, Agilent Technologies Inc.에 의해 제작된 Agilent 4156C)의 분해능(100fA) 이하이다. 극도로 낮은 오프-상태 전류를 가진 이러한 박막 트랜지스터를 제작하는 방법이 하기에 기술된다.
먼저, 질화 실리콘층이 CVD 방법에 의해 유리 기판 위에 하지막으로서 형성되었고, 산화질화 실리콘층이 질화 실리콘층 위에 형성되었다. 텅스텐막이 스퍼터링 방법에 의해 산화질화 실리콘층 위에 게이트 전극층으로서 형성되었다. 여기서, 게이트 전극층은 텅스텐막을 선택적으로 에칭하여 형성되었다.
그 후에, 100nm의 두께를 갖는 산화질화 실리콘층이 CVD 방법에 의해 게이트 전극층 위에 게이트 절연층으로서 형성되었다.
그 후에, 50nm의 두께를 갖는 산화물 반도체막이 In-Ga-Zn-O-계 산화물 반도체 타겟(In2O3:Ga2O3:ZnO = 1:1:2 [mol수비])을 이용하여 스퍼터링 방법에 의해 게이트 절연층 위에 형성되었다. 여기서, 섬형상 산화물 반도체층이 산화물 반도체막을 선택적으로 에칭하여 형성되었다.
그 후에, 열처리가 1시간 동안 450℃로 클린 오븐을 이용하여 질소 분위기에서 산화물 반도체층에 대해 수행되었다(제 1 열처리).
그 후에, 티타늄층(150nm의 두께를 가짐)이 스퍼터링 방법에 의해 산화물 반도체층 위에 소스 전극층 및 드레인 전극층으로서 형성되었다. 여기서, 소스 전극층 및 드레인 전극층은 3㎛의 채널 길이 L과 50㎛의 채널 폭 W를 각각 갖는 200개의 트랜지스터들이 사실상 L/W = 3㎛/10000㎛의 트랜지스터를 획득하기 위해 병렬로 접속되도록 선택적으로 에칭하여 형성되었다.
그 후에, 300nm의 두께를 가진 산화 실리콘층은 반응 스퍼터링 방법에 의해 산화물 반도체층과 접촉하여 보호 절연층으로서 형성되었다. 그 후에, 산화 실리콘층을 선택적으로 에칭함으로써, 개구들이 게이트 전극층, 소스 전극층 및 드레인 전극층 위에 형성되었다. 그 후, 열처리가 1시간 동안 250℃로 질소 분위기에서 수행되었다(제 2 열처리). 그 후, 열처리가 Vg-Id 특성들의 측정 전에 10시간 동안 150℃로 불활성 가스 분위기에서 수행되었다. 상기 공정을 통해, 보텀-게이트 구조를 갖는 역 스태거형 트랜지스터가 제작되었다.
트랜지스터가 도 3에 도시된 바와 같이 1 × 10-13[A] 이하인 극도로 작은 오프-상태 전류를 가지는 이유는 산화물 반도체층에서의 수소의 농도가 상기 제작 공정에서 상당히 감소될 수 있었기 때문이다. 산화물 반도체층의 수소의 농도는 5 × 1019cm-3 이하이고, 바람직하게는 5 × 1018cm-3 이하이고, 더욱 바람직하게는 5 × 1017cm-3 이하이다. 산화물 반도체층의 수소의 농도는 2차 이온 질량 분석법(SIMS)에 의해 측정될 수 있음을 유념한다.
In-Ga-Zn-O-계 산화물 반도체를 이용한 예가 여기에 기술되었지만, 이 실시형태는 이에 특별히 제한되지 않는다. In-Sn-Zn-O-계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체와 같은 다른 산화물 반도체 재료도 또한 이용될 수 있다. 또한, 산화물 반도체 재료로서, 2.5wt% 내지 10wt%의 AlOx와 혼합된 In-Al-Zn-O-계 산화물 반도체 또는 2.5wt% 내지 10wt%의 SiOx와 혼합된 In-Zn-O-계 산화물 반도체가 이용될 수 있다.
산화물 반도체층의 캐리어 농도는 5 × 1014cm-3 이하, 바람직하게는 5 × 1012cm-3 이하, 더욱 바람직하게는 1.45 × 1010cm-3 이하이다. 즉, 산화물 반도체층의 캐리어 농도는 가능한 영에 가깝게 만들어질 수 있다.
트랜지스터의 채널 길이 L은 10nm 이상 1000nm 이하일 수 있다.
회로 설계에서, 산화물 반도체층은 트랜지스터가 오프 상태에 있을 때 절연체로서 간주될 수 있다.
그 후에, 트랜지스터의 오프-상태 전류의 온도 의존성이 평가되었고, 결과들이 도시되었다. 온도 의존성은 트랜지스터가 이용되는 최종 제품의 내환경성, 성능 유지 등의 고려시 중요하다. 오프-상태 전류의 온도 의존성이 낮을수록 더욱 바람직함을 알아야 하며, 이것은 제품 설계의 자유도를 증가시킨다.
트랜지스터들이 형성된 기판들은 상온조(constant-temperature bath)를 이용하여 일정한 온도로 유지되었고, 드레인 전압이 6V로 설정되었고, 게이트 전압이 -20V에서 +20V까지 변화되었다; 따라서, 온도 의존성을 평가하기 위한 Vg-Id 곡선들이 획득되었다. 이 실시형태에서, 상온조에 의해 유지된 온도들은 -30℃, 0℃, 25℃, 40℃, 60℃, 80℃, 100℃ 및 120℃이었다.
도 5a는 상기 온도들에서 측정된 Vg-Id 곡선들을 도시하고, 도 5b는 도 5a에서 점선으로 둘러싸인 부분의 확대도를 도시한다. 우측 화살표로 표시된 곡선은 -30℃에서 측정된 곡선이다; 좌측 화살표로 표시된 곡선은 120℃에서 측정된 곡선이다. 다른 온도들에서 측정된 다른 곡선들이 그 사이에 위치된다. 온-상태 전류들의 온도 의존성은 거의 없다. 오프-상태 전류는 1 × 10-12[A] 이하이고, 이것은 게이트 전압이 각각의 온도에서 약 -20V로 낮아질 때까지 측정 장치의 분해능에 가깝다; 따라서, 온도 의존성은 거의 없다. 즉, 이 트랜지스터의 오프-상태 전류는 120℃의 고온에서도, 오프-상태 전류가 1 × 10-12[A] 이하로 유지되고, 채널 폭 W이 10000㎛일 때, 극히 작은 것을 알 수 있다.
고순도 산화물 반도체(purified OS)를 포함하는 트랜지스터는 오프-상태 전류의 온도 의존성을 거의 보여주지 않는다. 산화물 반도체가 고순도이기 때문에 도전형은 가능한 진성 반도체와 가깝게 되고, 페르미 준위가 금지 대역의 중간에 위치된다; 결과적으로, 온도 의존성을 볼 수 없다. 이것은 또한 산화물 반도체가 3eV 이상의 에너지 갭을 가지고 매우 적은 열 여기된 캐리어들을 포함하는 사실로부터 기인된다. 그 외에도, 소스 영역 및 드레인 영역은 축퇴된 상태에 있고, 이것도 또한 온도 의존성이 없음을 보여주기 위한 요인이다. 트랜지스터는 축퇴된 소스 영역에서 산화물 반도체로 주입되는 캐리어들로 주로 동작하고, 상기 특성들(오프-상태 전류의 온도 의존성 없음)은 캐리어 밀도의 온도 무의존도에 의해 설명될 수 있다.
기억 회로(기억 소자) 등이 극히 작은 값의 오프-상태 전류를 갖는 트랜지스터를 이용하여 제작되는 경우, 오프-상태 전류는 작은 값을 가지고 누설이 거의 존재하지 않는다. 따라서, 메모리 데이터는 더 긴 시간 기간 동안 유지될 수 있다.
다음에, 상술된 트랜지스터가 적용되는 반도체 장치가 기술된다.
도 6은 기억 회로의 블록도의 예를 도시한다. 도 6에 도시된 기억 회로는 행 디코더(152), 기록 및 리프레시 회로(154), 열 디코더(156), 기록 및 리프레시 회로(158), 및 매트릭스로 배열된 복수의 기억 회로 소자들(150)을 포함한다. 매트릭스로 배열된 기억 소자들(150)에 접속된 신호선은 기록 및 리프레시 회로(154)를 통해 행 디코더(152)에 접속되고, 매트릭스로 배열된 기억 소자들(150)에 접속된 주사선은 기록 및 리프레시 회로(158)를 통해 열 디코더(156)에 접속된다. 비트 신호가 행 디코더(152)에 입력된다. 판독 인에이블 신호 및 기록 인에이블 신호(RE/WE), 데이터 신호(data)가 기록 및 리프레시 회로(154)에 입력되고 출력 신호(OUT)가 기록 및 리프레시 회로(154)로부터 출력된다.
기억 소자들(150)의 각각은 용량 소자 및 트랜지스터를 포함한다. 트랜지스터의 소스 및 드레인 중 하나는 신호선에 접속되고, 트랜지스터의 소스 및 드레인 중 다른 하나는 용량 소자의 한 전극에 접속되고, 용량 소자의 다른 전극은 저전위쪽(바람직하게, 기준 전위 Vss)의 배선에 접속된다.
도 7은 도 6에 도시된 기록 및 리프레시 회로(154)에 제공될 수 있는 리프레시 회로의 특정 예를 도시한다. 기록 및 리프레시 회로(158)는 유사한 구조를 가지도록 형성될 수 있음을 유념한다.
도 7에 도시된 기록 및 리프레시 회로는 논리합 회로(AND 회로) 및 감지 증폭기(172)를 포함한다. 제 1 AND 회로(160), 제 2 AND 회로(162) 및 제 3 AND 회로(164)의 각각의 하나의 입력에는, 행 디코더(152)로부터 신호가 입력된다. PRC 신호는 제 1 AND 회로(160)의 다른 입력에 입력되고, 기록 인에이블 신호(WE) 신호는 제 2 AND 회로(162)의 다른 입력에 입력되고, 판독 인에이블 신호(RE)는 제 3 AND 회로(164)의 다른 입력에 입력된다. 제 1 AND 회로(160)의 출력은 제 1 스위치(166)의 온/오프를 제어하고, 제 2 AND 회로(162)의 출력은 제 2 스위치(168)의 온/오프를 제어하고, 제 3 AND 회로(164)의 출력은 제 3 스위치(170)의 온/오프를 제어한다. 프리차지 신호선 Vprc는 제 1 스위치(166)를 통해 신호선에 접속되고, 데이터 신호선(data)은 제 2 스위치(168)를 통해 신호선에 접속된다.
제 1 스위치(166) 및 제 2 스위치(168)를 통해 접속된 신호선은 제 3 스위치(170)를 통해 감지 증폭기(172)에 접속된다. 신호는 감지 증폭기(172)로부터 출력 신호선(OUT)에 출력된다.
상기 AND 회로는 일반적인 구성을 가질 수 있고, 간단한 구성을 가지는 것이 바람직하다는 것을 유념한다.
감지 증폭기는 입력 신호들을 증폭하는 기능을 갖는 회로이다.
여기서, 신호로서, 예를 들면 전압, 전류, 저항, 또는 주파수 등을 이용하는 아날로그 신호 또는 디지털 신호가 이용될 수 있음을 유념한다. 예를 들면, 제 1 전위 및 제 2 전위와 같이 적어도 2개의 전위들이 설정되고, 하이-레벨 전위(또한 고전위 또는 VH라고도 칭해짐)가 제 1 전위로서 이용되고, 로우-레벨 전위(또한 저전위 또는 VL이라고도 칭해짐)가 제 2 전위로서 이용되고, 그에 의해 이진 디지털 신호가 설정될 수 있다. VH 또는 VL이 상수값들인 것이 바람직하지만, VH 및 VL은 잡음의 영향을 고려하여 광범위한 값들을 취할 수 있다.
따라서, 메모리(DRAM) 회로가 상술된 트랜지스터들을 이용하여 제작될 수 있다.
기억 회로의 리프레시 타이밍은, 미리 평가된 기억 소자들(150)의 누설 전류에 기초하여 설계 단계에서 일정 시간 간격으로 결정될 수 있다. 리프레시 타이밍은 기억 회로의 칩이 완성된 후 제작 공정의 변화 및 누설 전류의 온도 의존성을 고려하여 설정된다.
상술된 트랜지스터들은 오프-상태 전류의 온도 의존성을 거의 보이지 않고, 극히 작은 오프-상태 전류값을 유지할 수 있다. 따라서, 상술된 트랜지스터들이 이용될 때, 리프레시 간격은 실리콘을 이용한 트랜지스터와 비교할 때 길게 설정될 수 있고, 대기 기간에서 전력 소비가 감소될 수 있다.
여기에서 이용된 기억 회로는 상술된 DRAM에 제한되지 않음을 유념한다. 예를 들면, 기억 소자는 SRAM일 수 있다.
도 8은 6개의 트랜지스터들이 하나의 기억 소자에 제공되는 SRAM의 회로 구성예를 도시한다. 도 8이 단 하나의 기억 소자를 도시하고 있지만, 기억 소자들의 수는 이에 제한되지 않음을 유념한다. 도 8에 도시된 SRAM의 기억 소자(180)는, 트랜지스터(186) 및 트랜지스터(188)를 포함하는 인버터 회로, 트랜지스터(190) 및 트랜지스터(192)를 포함하는 인버터 회로, 스위칭 트랜지스터들로서 동작되는 트랜지스터(182) 및 트랜지스터(184)를 포함한다.
도 8에 도시된 SRAM의 기록 동작이 기술된다. 특정 주사선이 열 디코더에 의해 VH가 될 때, 트랜지스터(182) 및 트랜지스터(184)가 턴 온되고, 데이터가 인버터 회로들의 쌍(트랜지스터(186) 및 트랜지스터(188)를 포함하는 인버터 회로와, 트랜지스터(190) 및 트랜지스터(192)를 포함하는 인버터 회로)에 기록된다. 데이터의 기록이 종료될 때, 트랜지스터(182) 및 트랜지스터(184)는 턴 오프되고, 인버터 회로들의 쌍에 기록된 데이터는 유지된다.
다음에, 도 8에 도시된 SRAM의 판독 동작이 기술된다. 먼저, 제 1 신호선 및 제 2 신호선이 기억 소자 어레이의 외부 회로로부터 특정 전위(프리차지 전위)로 프리차징된다. 이 프리차지 전위는 Vdd 및 Vss의 중간 근처의 값으로 설정될 수 있다. 프리차지 전위를 갖는 제 1 및 제 2 신호선들의 각각은 플로팅 상태에 있다. 그 후, 주사선이 VH가 될 때, 트랜지스터(182) 및 트랜지스터(184)는 턴 온되고 제 1 신호선 및 제 2 신호선이 인버터 회로들의 쌍에 의해 반전 구동된다. 이들 사이의 전위차는 감지 증폭기에 의해 검출되어 데이터가 판독된다.
상술된 트랜지스터들은 오프-상태 전류의 온도 의존성을 거의 보이지 않고, 극히 작은 오프-상태 전류값을 유지할 수 있다. 따라서, 상술된 트랜지스터들이 이용될 때, 리프레시 간격은 실리콘을 이용한 트랜지스터와 비교할 때 길게 설정될 수 있고, 대기 기간에서 전력 소비가 감소될 수 있다.
메모리로서 SRAM을 이용하는 경우, 형성된 트랜지스터들의 수는 6개로 제한되지 않는다.
도 9는 4개의 트랜지스터들이 하나의 기억 소자에 제공되는 SRAM의 회로 구성예를 도시한다. 도 9에서, 저항소자(194) 및 저항소자(196)는 도 8에 도시된 SRAM의 트랜지스터(186) 및 트랜지스터(190)를 각각 대용한다.
SRAM이 도 9에 도시된 회로 구성을 가질 때에도, 리프레시 간격은 실리콘을 이용한 트랜지스터와 비교할 때 길게 설정될 수 있고, 대기 기간에서 전력 소비가 감소될 수 있다.
상술된 바와 같이, 본 발명의 일 실시형태인 반도체 장치가 획득될 수 있다.
(실시형태 2)
이 실시형태에서, 실시형태 1에 기술된 반도체 장치에 이용될 수 있고 실시형태 1에서의 트랜지스터와는 상이한 트랜지스터가 기술된다.
도 10a 내지 도 10d는 이 실시형태의 트랜지스터의 단면 구조들을 도시한다. 도 10d에 도시된 트랜지스터(220)는 채널-보호형 트랜지스터(또는 채널-스톱형 트랜지스터)라 불리는 보텀-게이트 구조를 갖는 트랜지스터의 일 모드이다. 기판(200) 위에 트랜지스터(220)를 제작하는 공정이 하기에 기술된다.
먼저, 도전막이 절연 표면을 갖는 기판(200) 위에 형성되고, 제 1 포토리소그래피 공정이 수행되어, 도전막이 게이트 전극층(202)으로 가공된다.
게이트 전극층(202)은 게이트 전극층(111)에 대한 재료와 유사한 재료를 이용하여 형성될 수 있고, 단층 구조 또는 복수층들의 적층 구조를 가질 수 있다.
레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있음을 유념한다. 잉크젯 방법에 의해 레지스트 마스크를 형성하는 경우, 포토마스크가 이용되지 않으므로, 제작 비용이 감소될 수 있다.
다음에, 게이트 절연층(204)이 게이트 전극층(202)을 피복하도록 형성된다. 이 실시형태에서, 산화질화 실리콘층이 게이트 절연층(204)으로서 플라즈마 CVD 방법에 의해 형성될 수 있다.
다음에, 산화물 반도체막이 게이트 절연층(204) 위에 형성된 다음, 제 2 포토리소그래피 공정이 수행되어, 산화물 반도체막이 섬형상 산화물 반도체층으로 가공된다. 산화물 반도체막은 예를 들어 2nm 이상 200nm 이하의 두께로 형성될 수 있다. 이 실시형태에서, 예를 들면, 산화물 반도체막은 In-Ga-Zn-O-계 산화물 반도체 타겟을 이용하여 스퍼터링 방법에 의해 형성된다. 이때, 처리실에 남아있는 수분을 제거한 상태에서 스퍼터링을 수행하는 것이 바람직하다. 이것은 수소, 수산기들 또는 수분이 산화물 반도체막에 함유되는 것을 방지하기 위한 것이다. 실시형태 1에서 기술된 바와 같이, 흡착형 진공 펌프가 처리실을 배기하는데 이용되는 것이 바람직하다는 것을 유념한다.
산화물 반도체막이 형성될 때 이용되는 스퍼터링 가스로서 수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 제거되어 1ppm 이하의 농도(바람직하게는, 10ppb 이하의 농도)로 되는 고순도 가스를 이용하는 것이 바람직하다.
다음에, 실시형태 1에서와 같이, 산화물 반도체층에 제 1 열처리가 수행된다. 여기서, 기판(200)은 열처리 장치들 중 하나인 전기로에 이동되고, 질소 분위기에서 1시간 동안 450℃로 산화물 반도체층에 대해 열처리가 수행된 다음, 산화물 반도체층으로 수분 및 수소의 혼입이 방지되도록 산화물 반도체층이 대기에 노출되지 않는다; 따라서, 산화물 반도체층(206)이 획득된다(도 10a).
그 후에, N2O, N2 또는 Ar과 같은 가스를 이용한 플라즈마 처리가 수행되는 것이 바람직하다. 이 플라즈마 처리를 통해, 노출된 산화물 반도체층(206)의 표면 상에 흡착된 수분 등이 제거된다. 대안적으로, 플라즈마 처리는 O2 및 Ar의 혼합 가스를 이용하여 수행될 수 있다.
다음에, 절연 산화막이 게이트 절연층(204) 및 산화물 반도체층(206) 위에 형성된 후, 제 3 포토리소그래피 공정이 수행되어, 절연성 산화물층(208)이 형성되고, 레지스트 마스크가 제거된다.
이 실시형태에서, 예를 들면, 200nm 두께의 산화 실리콘막이 절연성 산화물층(208)이 되는 절연 산화막으로서 스퍼터링 방법에 의해 형성된다. 성막시의 기판 온도는 실내 온도 이상 300℃ 이하일 수 있고, 이 실시형태에서는 100℃이다. 스퍼터링 방법이 희가스(예를 들면, 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들면 아르곤)와 산소의 혼합 가스의 분위기에서 수행될 수 있다. 또한, 예를 들면 산화 실리콘 타겟 또는 실리콘 타겟이 타겟으로서 이용될 수 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소 가스와 질소 가스의 혼합 가스 분위기에서 스퍼터링 방법에 의해 산화 실리콘막이 형성될 수 있다. 저항이 감소된 산화물 반도체층과 접촉하여 형성되는 절연성 산화물층(208)으로서, 수분, 수소 이온들 및 수산기들과 같은 불순물들을 함유하지 않고 외부로부터 이들의 혼입을 방지하는 무기 절연막이 이용된다; 예를 들면, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막 등이 이용된다. 이때, 처리실에 남아있는 수분을 제거한 상태에서 스퍼터링을 수행하는 것이 바람직하다. 이것은 수소, 수산기들 또는 수분이 산화물 반도체층(206) 및 절연성 산화물층(208)에 함유되는 것을 방지하기 위한 것이다. 따라서, 절연성 산화막의 형성시, 흡착형 진공 펌프를 사용하고, 절연성 산화막이 형성될 때 이용되는 스퍼터링 가스로서 수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 1ppm 이하의 농도(바람직하게는, 10ppb 이하의 농도)로 제거되는 고순도 가스를 이용하는 것이 바람직하다.
여기서, 제 2 열처리가 수행될 수 있다.
제 2 열처리의 온도는 200℃ 이상 400℃ 이하가 바람직하고, 250℃ 이상 350℃ 이하가 더욱 바람직하다는 것을 유념한다. 제 2 열처리는 불활성 가스 분위기 또는 산소 가스 분위기에서 수행될 수 있다. 이 실시형태에서, 열처리는 1시간 동안 250℃로 질소 분위기에서 수행될 수 있다. 제 2 열처리에서, 산화물 반도체층(206)의 일부(채널 형성 영역)가 절연성 산화물층(208)과 접촉한 상태로 가열된다.
제 2 열처리 후에 열처리가 더 수행될 수 있다. 이 실시형태에서, 열처리는 절연성 산화물층(208)이 부분적으로 노출된 산화물 반도체층(206) 위에 형성된 상태에서 질소 가스 분위기, 불활성 가스 분위기, 또는 감압하에서 수행된다. 질소 가스 분위기, 또는 불활성 가스 분위기, 또는 감압하에서의 열처리에 의해, 절연성 산화물층(208)으로 피복성되지 않은 산화물 반도체층(206)의 노출된 영역의 저항이 감소될 수 있다. 이 실시형태에서, 예를 들면, 열처리는 질소 분위기에서 1시간 동안 250℃로 수행된다. 절연성 산화물층(208)이 형성되는 산화물 반도체층(206)에 대해 이 방식으로 열처리를 수행함으로써, 산화물 반도체층(206)의 노출된 영역의 저항이 감소되고 산화물 반도체층(206)은, 상이한 저항을 갖는 영역들을 포함하는 산화물 반도체층(210)이 된다. 도 10b에서, 사선 없는 산화물 반도체층(210)의 백색 영역들은 저저항 영역들이다.
제 2 열처리까지의 상기 공정을 통해, 저항을 감소시키기 위해 형성된 산화물 반도체막에 대해 탈수화 또는 탈수소화를 위한 열처리가 수행된 다음, 산화물 반도체막의 일부는 선택적으로 산소-과잉 상태로 된다. 결과적으로, 게이트 전극층(202)과 중첩하는 채널 형성 영역은 낮은 도전형을 갖는 i형 반도체가 되고, 소스 전극층과 중첩하는 고저항 소스 영역 및 드레인 전극층과 중첩하는 고저항 드레인 영역이 자기 정합적으로 형성된다.
다음에, 도전막이 게이트 절연층(204), 산화물 반도체층(210) 및 절연성 산화물층(208) 위에 형성된 후에, 제 4 포토리소그래피 공정이 수행되어, 소스 및 드레인 전극층들(212)이 형성된 다음, 레지스트 마스크는 제거된다(도 10c).
소스 및 드레인 전극층들(212)은 소스 전극층(115a) 및 드레인 전극층(115b)에 대한 재료와 유사한 재료를 이용하여 형성될 수 있고, 단층 구조 또는 복수층들의 적층 구조를 가질 수 있다.
여기서, 열처리는 또한 대기중에서 1시간 이상 30시간 이하 동안 100℃ 이상 200℃ 이하로 수행될 수 있다. 이 실시형태에서, 열처리는 10시간 동안 150℃로 수행된다. 이 열처리는 일정한 가열 온도로 수행될 수 있거나, 실내 온도에서 100℃ 이상 200℃ 이하의 가열 온도까지 증가되고, 그 후에 가열 온도에서 실내 온도로 감소하는 것을 복수 번 반복함으로써 수행될 수 있다. 또한, 이 열처리는 절연성 산화물층의 형성 전에 감압 하에서 수행될 수 있다. 감압 하에서 열처리가 수행될 때, 가열 시간이 단축될 수 있다. 이 열처리를 이용하여, 노멀리-오프 트랜지스터가 획득될 수 있다.
드레인 전극층(및 소스 전극층)과 중첩하는 산화물 반도체층의 부분에 고저항 드레인 영역(또는 고저항 소스 영역)을 형성함으로써, 트랜지스터의 신뢰도가 개선될 수 있다. 구체적으로, 고저항 드레인 영역을 형성함으로써, 도전형이 드레인 전극층에서 고저항 드레인 영역 및 채널 형성 영역으로 점차적으로 변화될 수 있는 구조를 채용하는 것이 가능하다. 따라서, 드레인 전극층에 고전원 전위 Vdd를 공급하는 배선에 접속된 상태에서 트랜지스터가 동작하는 경우, 게이트 전극층과 드레인 전극층의 전위들 사이의 차가 클 때에도, 고저항 드레인 영역이 버퍼의 역할을 하여, 트랜지스터의 내압이 증가될 수 있다.
상술된 공정을 통해 트랜지스터(220)가 형성된다.
다음에, 절연성 산화물층(208)과 소스 및 드레인 전극층들(212) 위에 보호 절연층(214)이 형성된다. 여기서, 질화 실리콘막이 보호 절연층(214)으로 형성될 수 있다(도 10d).
절연성 산화물층이 또한 절연성 산화물층(208)과 소스 및 드레인 전극층들(212) 위에 형성될 수 있고, 보호 절연층(214)은 절연성 산화물층 위에 형성될 수 있음을 유념한다.
도시되지 않았지만, 트랜지스터(220)에 복수의 게이트 전극들을 형성함으로써 복수의 채널 형성 영역들을 갖는 멀티-게이트 트랜지스터일 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합될 수 있다.
(실시형태 3)
이 실시형태에서, 실시형태 1에 기술된 반도체 장치에 이용될 수 있고 실시형태 1 및 실시형태 2에서의 트랜지스터와는 상이한 트랜지스터가 기술된다.
도 11a 내지 도 11d는 이 실시형태의 트랜지스터의 단면 구조들을 도시한다. 도 11d에 도시된 트랜지스터(320)는 보텀-게이트 구조를 갖는 트랜지스터의 일형태이다. 기판(300) 위에 트랜지스터(320)를 제작하기 위한 공정이 하기에 기술된다.
먼저, 절연 표면을 갖는 기판(300) 위에 도전막이 형성되고, 제 1 포토리소그래피 공정이 수행되어, 도전막이 게이트 전극층(302)으로 가공된다.
게이트 전극층(302)은 게이트 전극층(111)에 대한 재료와 유사한 재료를 이용하여 형성될 수 있고, 단층 구조 또는 복수층들의 적층 구조를 가질 수 있다.
레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있음을 유념한다. 잉크젯 방법에 의해 레지스트 마스크를 형성하는 경우, 포토마스크가 이용되지 않으므로, 제작 비용이 감소될 수 있다.
다음에, 게이트 절연층(304)이 게이트 전극층(302)을 피복하도록 형성된다. 이 실시형태에서, 산화질화 실리콘층이 게이트 절연층(304)으로서 플라즈마 CVD 방법에 의해 형성될 수 있다.
다음에, 도전막이 게이트 절연층(304) 위에 형성된 후, 제 2 포토리소그래피 공정이 수행되어, 소스 및 드레인 전극층들(306a 및 306b)이 형성된다(도 11a).
소스 및 드레인 전극층들(306a 및 306b)은 소스 전극층(115a) 및 드레인 전극층(115b)에 대한 재료와 유사한 재료를 이용하여 형성될 수 있고, 단층 구조 또는 복수층의 적층 구조를 가질 수 있다.
다음에, 산화물 반도체막(308)이 게이트 절연층(304)과 소스 및 드레인 전극층들(306a 및 306b) 위에 형성된다(도 11b). 다음에, 산화물 반도체막(308)은 제 3 포토리소그래피 공정으로 섬형상 산화물 반도체층으로 가공된다. 이때, 실시형태 1에서와 같이 처리실에 남아있는 수분이 제거된 상태로 스퍼터링을 수행하는 것이 바람직하다. 이것은 수소, 수산기들 또는 수분이 산화물 반도체막(308)에 함유되는 것을 방지하기 위한 것이다. 실시형태 1에서 기술된 바와 같이, 흡착형 진공 펌프가 처리실을 배기하기 위해 이용되는 것이 바람직하다는 것을 유념한다.
다음에, 실시형태 1에서와 같이, 산화물 반도체층에 제 1 열처리를 수행한다. 여기서, 기판(300)은 열처리 장치들 중 하나인 전기로에 이동되고, 1시간 동안 450℃로 질소 분위기에서 산화물 반도체층에 대해 열처리가 수행되고, 그 후에 산화물 반도체층은 산화물 반도체층으로의 수분 및 수소의 혼입이 방지되도록 대기에 노출되지 않는다; 따라서, 산화물 반도체층(310)이 획득된다(도 11c).
보호 절연막의 역할을 하고 산화물 반도체층(310)과 접촉하는 절연성 산화물층(314)이 형성된다. 절연성 산화물층(314)은 바람직하게 상술된 산화물 반도체막을 형성하기 위한 방식과 유사한 방식으로 수분 또는 수소와 같은 불순물들이 절연성 산화물층(314)에 혼입되지 않는 방법에 의해 1nm 이상의 두께로 형성된다. 수소가 절연성 산화물층(314)에 함유될 때, 산화물 반도체층으로의 수소의 혼입 또는 수소에 의한 산화물 반도체층에서의 산소의 추출이 유발되고, 그에 의해 절연성 산화물층(314)과 접촉하는 산화물 반도체층(310)의 부분이 n형이 되고(저저항을 가지고) 따라서 기생 채널이 형성될 수 있다. 따라서, 절연성 산화물층(314)이 가능한 적게 수소를 함유하여 형성되는 것이 중요하다.
절연성 산화물층(314)은 절연성 산화물층(116)의 방식과 유사한 방식으로 형성될 수 있다.
다음에, 제 2 열처리가 수행된다. 제 2 열처리는 실시형태 1의 방식과 유사한 방식으로 수행될 수 있다. 제 2 열처리에서, 산화물 반도체층(채널 형성 영역)의 일부가 절연성 산화물층(314)과 접촉한 상태로 가열된다.
상기 공정을 통해, 저항을 감소시키기 위해 형성된 산화물 반도체막에 탈수화 또는 탈수소화를 위한 열처리가 수행된 다음, 산화물 반도체막의 전체 표면은 과잉 산소를 함유하도록 선택적으로 만들어진다. 결과적으로 i형 산화물 반도체층(312)이 형성된다.
상술된 공정을 통해, 트랜지스터(320)가 형성된다.
여기서, 열처리는 또한 대기중에서 1시간 이상 30시간 이하 동안 100℃ 이상 200℃ 이하로 수행될 수 있다. 이 실시형태에서, 열처리는 10시간 동안 150℃로 수행된다. 이 열처리는 일정한 가열 온도로 수행될 수 있거나, 실내 온도에서 100℃ 이상 200℃ 이하의 가열 온도까지 증가되고, 그 후에 가열 온도에서 실내 온도로 감소하는 것을 복수 번 반복함으로써 수행될 수 있다. 또한, 이 열처리는 절연성 산화물층의 형성 전에 감압 하에서 수행될 수 있다. 감압 하에서 열처리가 수행될 때, 가열 시간이 단축될 수 있다. 이 열처리를 이용하여, 노멀리-오프 트랜지스터가 획득될 수 있다.
보호 절연층(103)과 유사한 보호 절연층(316)은 절연성 산화물층(314) 위에 부가적으로 형성될 수 있다. 예를 들면, 질화 실리콘막이 RF 스퍼터링 방법에 의해 보호 절연층(316)으로서 형성된다(도 11d).
평탄화를 위한 평탄화 절연층이 보호 절연층(316) 위에 제공될 수 있다.
도시되지 않았지만, 트랜지스터(320)는 복수의 게이트 전극들을 형성함으로써 복수의 채널 형성 영역들을 갖는 멀티-게이트 트랜지스터일 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합될 수 있다.
(실시형태 4)
이 실시형태에서, 실시형태 1에 기술된 반도체 장치에 이용될 수 있고 실시형태들 1 내지 3에서의 트랜지스터와는 상이한 트랜지스터가 기술된다.
도 12a는 트랜지스터의 평면도의 예를 도시하고, 도 12b는 도 12a의 C1-C2를 따라 취해진 단면도를 도시한다. 도 12a 및 도 12b에 도시된 트랜지스터(410)는 톱-게이트 트랜지스터들 중 하나이다.
트랜지스터(410)는 절연 표면을 갖는 기판(400) 위에, 절연층(407), 산화물 반도체층(412), 소스 및 드레인 전극층들(415a 및 415b), 게이트 절연층(402) 및 게이트 전극층(411)을 포함한다. 배선층(414a) 및 배선층(414b)이 소스 및 드레인 전극층들(415a 및 415b)에 각각 접촉하여 전기적으로 접속되도록 제공된다.
기판(400) 위의 트랜지스터(410)를 제작하기 위한 공정이 하기에 기술된다.
먼저, 하지막의 역할을 하는 절연층(407)이 절연 표면을 갖는 기판(400) 위에 형성된다. 절연층(407)으로서, 산화 실리콘층, 산화질화 실리콘층, 산화 알루미늄층 또는 산화질화 알루미늄층과 같은 절연성 산화물층이 이용되는 것이 바람직하다. 플라즈마 CVD 방법, 스퍼터링 방법 등이 절연층(407)을 형성하기 위한 방법으로서 채용될 수 있지만, 절연층(407)은 수소와 같은 불순물들이 절연층(407)에 가능한 적게 함유되도록 스퍼터링 방법으로 형성되는 것이 바람직하다.
이 실시형태에서, 산화 실리콘층이 스퍼터링 방법으로 절연층(407)으로서 형성된다. 기판(400)은 처리실로 이동되고, 수소 및 수분이 제거되고 고순도 산소를 함유한 스퍼터링 가스가 도입되고, 그에 의해 산화 실리콘층이 실리콘 타겟 또는 석영 타겟을 이용하여 형성된다. 기판(400)은 실내 온도일 수 있거나 가열될 수 있다.
이때, 처리실에 남아있는 수분이 제거된 상태로 스퍼터링을 수행하는 것이 바람직하다. 이것은 수소, 수산기들 또는 수분이 절연층(407)에 함유되는 것을 방지하기 위한 것이다. 실시예 1에 기재된 것과 같이, 흡착형 진공 펌프가 처리실을 배기하기 위해 이용되는 것이 바람직하다는 것을 유념한다.
절연층(407)이 형성될 때 이용되는 스퍼터링 가스로서 수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 제거되어 1ppm 이하의 농도(바람직하게는, 10ppb 이하의 농도)로 되는 고순도 가스를 이용하는 것이 바람직하다.
또한, 절연층(407)은 예를 들면, 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 또는 질화산화 알루미늄층과 같은 절연성 질화물층 및 절연성 산화물층이 기판(400) 위에 이 순서대로 적층되는 적층 구조를 가질 수 있다.
예를 들면, 수소 및 수분이 제거되고 고순도 질소를 함유한 스퍼터링 가스가 처리실에 도입되고, 실리콘 타겟이 이용되고, 그에 의해 질화 실리콘층이 기판 위에 형성되고, 산화 실리콘층이 그 위에 형성된다. 이 경우, 질화 실리콘층은 처리실에 남아있는 수분이 산화 실리콘층에 대한 방식과 유사한 방식으로 제거된 상태로 형성되는 것이 바람직하다.
질화 실리콘층 및 산화 실리콘층의 적층이 절연층(407)으로서 제공되는 경우, 질화 실리콘층 및 산화 실리콘층은 동일한 처리실에 공통 실리콘 타겟을 이용하여 형성될 수 있다. 질소를 함유한 스퍼터링 가스가 처리실에 먼저 도입된 후, 질화 실리콘층이 처리실에서 실리콘 타겟을 이용하여 형성되고, 그 후에 스퍼터링 가스가 산소를 함유한 스퍼터링 가스로 전환되고, 동일한 실리콘 타겟이 산화 실리콘층을 형성하기 위해 이용된다. 질화 실리콘층 및 산화 실리콘층이 그러한 스퍼터링에서 대기에 노출되지 않고 연속적으로 형성될 수 있기 때문에, 수소 및 수분과 같은 불순물들이 질화 실리콘층의 표면상에 흡착되는 것이 방지될 수 있다.
다음에, 산화물 반도체막은 절연층(407) 위에 형성된다. 산화물 반도체막은 스퍼터링 방법에 의해 2nm 이상 200nm 이하의 두께로 형성되는 것이 바람직하다.
절연층(407)이 형성된 기판(400)은 전처리로서 스퍼터링 장치의 예열실에서 예열하는 것이 바람직하고, 기판(400) 상에 흡착된 수소 또는 수분과 같은 불순물들은 산화물 반도체막이 가능한 적게 수소, 수산기들 및 수분을 함유하도록 하기 위하여, 제거 및 배기되는 것이 바람직하다. 예열실에는 크라이오 펌프가 구비되어 크라이오 펌프로 배기되는 것이 바람직하다. 이러한 예열처리의 전처리는 게이트 절연층(402)의 형성 전의 기판(400) 또는 소스 및 드레인 전극층들(415a 및 415b)까지의 층들이 형성된 기판(400)에 대해 유사한 방식으로 수행될 수 있다는 것을 유념한다.
산화물 반도체막이 형성될 때 이용되는 스퍼터링 가스로서 수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 제거되어 1ppm 이하의 농도(바람직하게는, 10ppb 이하의 농도)로 되는 고순도 가스를 이용하는 것이 바람직하다.
수소 및 수분이 제거된 스퍼터링 가스는 처리실에 남아있는 수분이 제거된 처리실에 도입되고, 산화물 반도체막은 타겟으로서 금속 산화물을 이용하여 형성된다. 흡착형 진공 펌프가 처리실을 배기하는데 이용되는 것이 바람직하다는 것을 유념한다.
다음에, 제 1 포토리소그래피 공정이 수행되어, 산화물 반도체막이 섬형상 산화물 반도체층으로 가공된다. 섬형상 산화물 반도체층을 형성하기 위한 레지스트 마스크가 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의해 레지스트 마스크를 형성하는 경우, 포토마스크가 이용되지 않기 때문에, 제작 비용이 감소될 수 있다.
여기에서 산화물 반도체막의 에칭은 건식 에칭, 습식 에칭, 또는 습식 에칭 및 건식 에칭 둘다의 조합에 의해 수행될 수 있음을 유념한다.
건식 에칭 방법으로서, 평행 평판형 RIE(reactive ion etching) 방법 또는 ICP(inductively coupled plasma) 에칭 방법이 이용될 수 있다.
습식 에칭에 이용된 에천트로서, 인산, 아세트산 및 질산을 혼합하여 얻어진 용액, 암모니아 과수(과산화수소수 31wt%: 암모니아수 28wt%; 물 = 5:2:2) 등이 이용될 수 있다. 특히, Kanto Chemical Co., Inc.로부터 투명 도전막을 위한 에천트로서 상업적으로 이용 가능한 ITO07N(Kanto Chemical Co., Inc.에 의해 제작)이 또한 이용될 수 있다.
습식 에칭 후의 에천트는 에칭되어진 재료와 함께 세정에 의해 제거된다. 에천트 및 에칭되어진 재료를 포함하는 폐액은 정제될 수 있고, 재료는 재사용될 수 있다. 산화물 반도체층에 포함된 인듐과 같은 재료가 에칭 후의 폐액에서 수집되어 재사용될 때, 리소스들이 효율적으로 이용될 수 있고 비용이 감소될 수 있다.
이 실시형태에서, 산화물 반도체막은 인산, 아세트산 및 질산의 혼합 용액을 에천트로서 이용하여 습식 에칭 방법을 이용하여 섬형상 산화물 반도체층으로 가공된다.
다음에, 실시형태 1에서와 같이, 산화물 반도체층에 제 1 열처리를 수행한다. 여기서, 기판(400)은 열처리 장치들 중 하나인 전기로에 도입되고, 1시간 동안 450℃의 질소 분위기에서 산화물 반도체층에 대해 열처리가 수행된 다음, 산화물 반도체층은 산화물 반도체층으로의 수분 또는 수소의 혼입이 방지되도록 대기에 노출되지 않는다; 따라서, 산화물 반도체층(412)이 획득된다(도 13a).
산화물 반도체층의 제 1 열처리는 섬형상 산화물 반도체층으로 가공되기 전에 산화물 반도체막에 대해 수행될 수 있다. 그 경우, 제 1 열처리 후, 기판이 열처리 장치에서 꺼내어진 다음, 포토리소그래피 공정이 수행된다.
산화물 반도체층의 탈수화 또는 탈수소화의 효과들을 갖는 열처리는 다음의 타이밍들 중 어느 하나에서 수행될 수 있다: 산화물 반도체층이 형성된 후; 소스 전극 및 드레인 전극이 산화물 반도체층 위에 형성된 후; 및 게이트 절연층이 소스 전극 및 드레인 전극 위에 형성된 후.
다음에, 절연층(407) 및 산화물 반도체층(412) 위에 도전막이 형성된다. 도전막은 소스 전극층(115a) 및 드레인 전극층(115b)에 대한 도전막의 방식과 유사한 방식으로 형성될 수 있다.
다음에, 제 2 포토리소그래피 공정이 수행된다. 레지스트 마스크가 도전막 위에 형성되고, 도전막이 가공되어, 소스 및 드레인 전극층들(415a 및 415b)이 형성된 다음, 레지스트 마스크가 제거된다(도 13b). 소스 전극층 및 드레인 전극층은 그 위에 적층된 게이트 절연층으로 피복성이 개선될 수 있기 때문에 테이퍼 형상을 가지는 것이 바람직하다는 것을 유념한다.
이 실시형태에서, Ti막이 도전막으로서 이용되고, In-Ga-Zn-O-계 산화물 반도체가 산화물 반도체층(412)에 이용된다. 에천트로서, 암모니아 과수(암모니아, 물 및 과산화수소수의 혼합 용액)가 이용된다.
제 2 포토리소그래피 공정에서, 산화물 반도체층(412)의 일부만이 에칭되고, 홈(오목부)을 갖는 산화물 반도체층이 일부 경우들에서 형성된다. 소스 전극층(415a) 및 드레인 전극층(415b)을 형성하기 위한 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의해 레지스트 마스크를 형성하는 경우, 포토마스크가 이용되지 않기 때문에 제작 비용이 감소될 수 있다.
자외선광, KrF 레이저광 또는 ArF 레이저광이 제 2 포토리소그래피 공정에서 레지스트 마스크를 형성하기 위한 노광에 이용되는 것이 바람직하다. 채널 길이 L이 25nm 미만이도록 노광이 수행되는 경우에, 노광은 수 나노미터 내지 수십 나노미터의 극히 짧은 파장을 가진 초자외선을 이용하여 형성되는 것을 유념한다.
다음에, 게이트 절연층(402)이 절연층(407), 산화물 반도체층(412), 소스 전극층(415a) 및 드레인 전극층(415b) 위에 형성된다(도 13c).
게이트 절연층(402)은 게이트 절연층(102)에 대한 방식과 유사한 방식으로 형성될 수 있다.
다음에, 제 3 포토리소그래피 공정이 레지스트 마스크를 형성하기 위해 수행되고, 에칭이 게이트 절연층(402)의 일부를 제거하기 위해 선택적으로 수행되어, 소스 전극층(415a) 및 드레인 전극층(415b)에 도달하는 개구들(421a 및 421b)이 형성된다(도 13d).
그 후에, 도전막이 게이트 절연층(402), 개구들(421a 및 421b) 위에 형성되고, 게이트 전극층(411) 및 배선층들(414a 및 414b)이 제 4 포토리소그래피 공정으로 형성된다. 레지스트 마스크는 잉크젯 방법에 의해 수행될 수 있음을 유념한다. 잉크젯 방법에 의해 레지스트 마스크를 형성하는 경우, 포토마스크가 이용되지 않기 때문에 제작 비용이 감소될 수 있다.
게이트 전극층(411) 및 배선층들(414a 및 414b)은 게이트 전극층(111)의 방식과 유사한 방식으로 형성될 수 있다.
게이트 전극층(411)은 또한 투광성 도전막을 이용하여 형성될 수 있음을 유념한다. 투광성 도전막의 재료의 예로서, 투광성 도전 산화물 등이 주어질 수 있다.
다음에, 제 2 열처리가 수행될 수 있다.
제 2 열처리의 온도는 200℃ 이상 400℃인 것이 바람직하고, 250℃ 이상 350℃ 이하인 것이 더욱 바람직하다. 제 2 열처리는 불활성 가스 분위기 또는 산소 가스 분위기에서 수행될 수 있음을 유념한다. 이 실시형태에서, 제 2 열처리는 1시간 동안 250℃로 질소 분위기에서 수행될 수 있다. 제 2 열처리는 보호 절연층 또는 평탄화 절연층이 트랜지스터(410) 위에 형성된 후에 수행될 수 있다.
여기서, 열처리는 또한 대기중에서 1시간 이상 30시간 이하 동안 100℃ 이상 200℃ 이하로 수행될 수 있다. 이 실시형태에서, 열처리는 10시간 동안 150℃로 수행된다. 이 열처리는 일정한 가열 온도로 수행될 수 있거나, 실내 온도에서 100℃ 이상 200℃ 이하의 가열 온도까지 증가되고, 그 후에 가열 온도에서 실내 온도로 감소하는 것을 복수 번 반복함으로써 수행될 수 있다. 또한, 이 열처리는 절연성 산화물층의 형성 전에 감압 하에서 수행될 수 있다. 감압 하에서 열처리가 수행될 때, 가열 시간이 단축될 수 있다. 이 열처리를 이용하여, 노멀리-오프 트랜지스터가 획득될 수 있다.
상술된 공정을 통해, 트랜지스터(410)가 형성될 수 있다(도 13e).
보호 절연층 또는 평탄화를 위한 평탄화 절연층이 트랜지스터(410) 위에 제공될 수 있다. 예를 들면, 보호 절연층은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층 및 산화 알루미늄층 중 하나 이상을 이용한 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다.
산화물 반도체막이 상기 방식으로 형성될 때 처리실에 포함된 수분을 제거함으로써, 산화물 반도체막에 함유된 수소의 농도 및 수소화물들의 농도가 감소될 수 있다.
도시되지 않았지만, 트랜지스터(410)는 복수의 게이트 전극들을 형성함으로써 복수의 채널 형성 영역들을 갖는 멀티-게이트 트랜지스터일 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합될 수 있다.
(실시형태 5)
이 실시형태에서, 실시형태 1에 기술된 반도체 장치에 이용될 수 있고 실시형태들 1 내지 4 중 어느 하나에서의 트랜지스터와는 상이한 트랜지스터가 기술된다.
도 14a는 이 실시형태의 트랜지스터의 단면 구조를 도시한다. 도 14a에 도시된 트랜지스터(520)는 도 13e에 도시된 기판(400)과 트랜지스터(410)의 절연층(407) 사이에 개재된 절연층(522) 및 도전층(527)을 포함한다. 도전층(527)은 전체 산화물 반도체층(512)과 중첩한다. 도 14b에 도시된 트랜지스터(521)는 도 13e에 도시된 기판(400)과 트랜지스터(410)의 절연층(407) 사이에 개재된 절연층(522) 및 도전층(524)을 포함한다. 도전층(524)은 산화물 반도체층(512)의 일부(특히, 채널 형성 영역)와 중첩한다.
도전층(524) 및 도전층(527)은 트랜지스터(520) 및 트랜지스터(521)의 게이트 전극층들과 동일한 재료 및 방법을 이용하여 형성될 수 있거나, 상이한 재료들 및 방법들을 이용하여 형성될 수 있다. 도전층(524) 및 도전층(527)은 제 2 게이트 전극층의 역할을 할 수 있다. 도전층(524) 및 도전층(527)의 전위들은 각각 GND 또는 0V의 일정한 전위일 수 있다.
도전층(524) 및 도전층(527)에 의해 트랜지스터(520) 및 트랜지스터(521)의 전기 특성들(예를 들면, 임계 전압들)을 제어하는 것이 가능하다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합될 수 있다.
(실시형태 6)
이 실시형태에서, 실시형태 1에 기술된 반도체 장치에 이용될 수 있고 실시형태들 1 내지 5에서의 트랜지스터와는 상이한 트랜지스터가 기술된다.
도 15a는 이 실시형태의 톱-게이트 구조를 갖는 트랜지스터(610)의 평면도를 도시하고, 도 15b는 도 15a의 D1-D2를 따라 취해진 단면도를 도시한다.
트랜지스터(610)는 절연 표면을 갖는 기판(600) 위에, 절연층(607), 소스 및 드레인 전극층들(615a)(615a1 및 615a2), 산화물 반도체층(612), 소스 및 드레인 전극층(615b), 배선층(618), 게이트 절연층(602) 및 게이트 전극층(611)(611a 및 611b)을 포함한다. 소스 및 드레인 전극층들(615a)(615a1 및 615a2)이 배선층(618)을 통해 배선층(614)에 전기적으로 접속된다. 도시되지 않았지만, 소스 및 드레인 전극층(615b)은 게이트 절연층(602)에 형성된 개구에서 배선층(614)에 전기적으로 접속된다.
기판(600) 위에 트랜지스터(610)를 제작하기 위한 공정이 도 16a 내지 도 16e를 참조하여 하기에 기술된다.
먼저, 하지막의 역할을 하는 절연층(607)이 절연 표면을 갖는 기판(600) 위에 형성된다.
이 실시형태에서, 산화 실리콘층이 스퍼터링 방법으로 절연층(607)으로서 형성된다. 기판(600)은 처리실로 이동되고, 수소 및 수분이 제거되고 고순도 산소를 함유한 스퍼터링 가스가 도입되고, 그에 의해 산화 실리콘층이 실리콘 타겟 또는 석영 타겟을 이용하여 기판(600) 위에 절연층(607)으로서 형성된다. 산소 또는 산소와 아르곤의 혼합 가스가 스퍼터링 가스로서 이용되는 것을 유념한다.
이때, 처리실에 남아있는 수분이 제거된 상태로 스퍼터링을 수행하는 것이 바람직하다. 이것은 수소, 수산기들 또는 수분이 절연층(607)에 함유되는 것을 방지하기 위한 것이다. 실시형태 1에서 기술된 바와 같이, 흡착형 진공 펌프가 처리실을 배기하기 위해 이용되는 것이 바람직하다는 것을 유념한다.
절연층(607)이 형성될 때 이용되는 스퍼터링 가스로서 수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 제거되어 1ppm 이하의 농도(바람직하게는, 10ppb 이하의 농도)로 되는 고순도 가스를 이용하는 것이 바람직하다.
또한, 절연층(607)은 예를 들면, 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 또는 질화산화 알루미늄층과 같은 절연성 질화물층 및 산화물 절연층이 기판(600) 위에 이 순서대로 적층되는 적층 구조를 가질 수 있다.
예를 들면, 수소 및 수분이 제거된 고순도 질소를 함유한 스퍼터링 가스가 처리실에 도입되고, 실리콘 타겟이 이용되고, 그에 의해 질화 실리콘층이 기판 위에 형성되고, 산화 실리콘층이 그 위에 형성된다. 이 경우, 질화 실리콘층은 처리실에 남아있는 수분이 산화 실리콘층에 대한 방식과 유사한 방식으로 제거된 상태로 형성되는 것이 바람직하다.
다음에, 도전막이 절연층(607) 위에 형성되고, 제 1 포토리소그래피 공정이 수행된다. 레지스트 마스크가 도전막 위에 형성되고 도전막이 가공되어, 소스 및 드레인 전극층들(615a1 및 615a2)이 형성된 후, 레지스트 마스크가 제거된다(도 16a). 단면도에서, 소스 및 드레인 전극층들(615a1 및 615a2)은 서로 분리된 것처럼 보인다; 그러나, 이들은 실제로 분리되지 않았다. 소스 및 드레인 전극층들(615a1 및 615a2)은 그 위에 적층된 산화물 반도체층(612)으로 피복성이 개선될 수 있기 때문에 테이퍼 형상들을 가지는 것이 바람직함을 유념한다.
소스 및 드레인 전극층들(615a1 및 615a2)의 재료로서, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소; 이들 원소들 중 어느 것을 구성성분으로 함유한 합금; 이들 원소들 중 어느 것을 조합하여 함유한 합금막 등이 주어질 수 있다. 그 외에도, Mn, Mg, Zr, Be 및 Th 중 하나 이상이 또한 이용될 수 있다. 도전막은 단층 구조 또는 복수층들의 적층 구조를 가질 수 있다. 예를 들면, Si를 함유한 Al막의 단층 구조, Ti막이 Al막 위에 적층된 2층 구조, Al막이 2개의 Ti막들 사이에 개재된 3층 구조 등이 주어질 수 있다. 도전막이 Al막을 포함할 때, Nd 또는 Sc를 함유할 수 있다. 이들 막들은 질화막들일 수 있음을 유념한다.
이 실시형태에서, 150nm 두께의 티타늄막이 스퍼터링 방법에 의해 소스 및 드레인 전극층들(615a1 및 615a2)로서 형성된다.
다음에, 2nm 이상 200nm 이하의 두께를 가진 산화물 반도체막이 절연층(607)과 소스 및 드레인 전극층들(615a1 및 615a2) 위에 형성된다.
산화물 반도체막은 처리실에 남아있는 수분을 제거한 상태에서 형성되는 것이 바람직하다는 것을 유념한다. 이것은 수소, 수산기들 또는 수분이 산화물 반도체막에 함유되는 것을 방지하기 위한 것이다. 흡착형 진공 펌프가 처리실을 배기하는데 이용되는 것이 바람직하다.
산화물 반도체막이 형성될 때 이용되는 스퍼터링 가스로서 수소, 수분, 수산기들 또는 수소화물들과 같은 불순물들이 제거되어 1ppm 이하의 농도(바람직하게는, 10ppb 이하의 농도)로 되는 고순도 가스를 이용하는 것이 바람직하다.
다음에, 제 2 포토리소그래피 공정이 수행되어, 산화물 반도체막은 섬형상 산화물 반도체층으로 가공된다(도 16b). 이 실시형태에서, 산화물 반도체막은 In-Ga-Zn-O-계 산화물 반도체 타겟을 이용하여 스퍼터링 방법에 의해 형성된다.
다음에, 섬형상 산화물 반도체층에 대해 제 1 열처리가 수행되어, 산화물 반도체층의 탈수화 또는 탈수소화가 행해진다. 제 1 열처리의 온도는 400℃ 이상 750℃ 이하이고, 바람직하게는 400℃ 이상 기판의 변형점 미만이다. 여기서, 기판(600)은 열처리 장치들 중 하나인 전기로에 이동되고, 질소 분위기에서 1시간 동안 450℃로 산화물 반도체층에 대해 열처리가 수행된 다음, 산화물 반도체층으로 수분 및 수소의 혼입이 방지되도록 산화물 반도체층이 대기에 노출되지 않는다; 따라서, 산화물 반도체층(612)이 획득된다(도 16b).
열처리 장치는 상술된 전기로에 제한되는 것이 아니라, 저항 발열체 등과 같은 발열체로부터 열전도 또는 열복사에 의해 피처리물을 가열하는 기구가 구비된 열처리 장치가 될 수 있다. 예를 들면, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치와 같은 RTA(rapid thermal anneal) 장치가 이용될 수 있다. GRTA 장치는 고온 가스를 이용한 열처리 장치임을 유념한다. 고온 가스로서, 질소 가스 또는 아르곤과 같은 희가스와 같이, 열처리에 의해 피처리물과 반응할 가능성이 없는 불활성 가스가 이용된다. GRTA는 단기간 동안 고온 열처리를 가능하게 한다.
제 1 열처리에서, 처리실에 도입된 가스인 헬륨, 네온 또는 아르곤과 같은 희가스 또는 질소는 수분, 수소 등을 함유하지 않는 것이 바람직하다는 것을 유념한다. 대안적으로, 열처리 장치에 도입되는 헬륨, 네온 또는 아르곤과 같은 희가스 또는 질소의 순도는 6N(99.9999 %) 이상이 바람직하고, 7N(99.99999 %) 이상이 더욱 바람직하다(즉, 불순물 농도는 1ppm 이하이고, 바람직하게는 0.1ppm 이하이다).
섬형상 산화물 반도체층으로 가공되기 전에 산화물 반도체막에 대해 산화물 반도체층의 제 1 열처리가 수행될 수 있다. 그 경우, 제 1 열처리 후에, 기판이 열처리 장치에서 꺼내어진 다음 포토리소그래피 공정이 수행된다.
산화물 반도체층의 탈수화 또는 탈수소화의 효과들을 갖는 열처리는 다음의 타이밍들 중 어느 하나에서 수행될 수 있다: 산화물 반도체층이 형성된 후; 소스 전극 및 드레인 전극이 산화물 반도체층 위에 형성된 후; 및 게이트 절연층이 소스 전극 및 드레인 전극 위에 형성된 후.
다음에, 도전막이 절연층(607) 및 산화물 반도체층(612) 위에 형성되고, 제 3 포토리소그래피 공정이 수행된다. 레지스트 마스크가 도전막 위에 형성되고 도전막이 가공되어, 소스 및 드레인 전극층들(615b) 및 배선층(618)이 형성된다. 그 후, 레지스트 마스크가 제거된다(도 16c). 소스 및 드레인 전극층(615b) 및 배선층(618)은 소스 및 드레인 전극층들(615a1 및 615a2)의 재료들 및 단계들과 유사한 재료들 및 단계들을 이용하여 형성될 수 있다.
이 실시형태에서, 150nm 두께의 티타늄막이 스퍼터링 방법에 의해 소스 및 드레인 전극층(615b) 및 배선층(618)으로서 형성된다. 이 실시형태에서, 소스 및 드레인 전극층들(615a1 및 615a2) 및 소스 및 드레인 전극층(615b)에 대해 동일한 티타늄막들이 이용되기 때문에, 소스 및 드레인 전극층(615b)에 대한 소스 및 드레인 전극층들(615a1 및 615a2)의 에칭 선택비는 획득되지 않는다. 따라서, 배선층(618)은, 소스 및 드레인 전극층들(615a1 및 615a2)이 소스 및 드레인 전극층(615b)의 에칭시 에칭되지 않도록 산화물 반도체층(612)으로 피복되지 않는 소스 및 드레인 전극층(615a2)의 일부 위에 제공된다. 소스 및 드레인 전극층(615b)에 대한 소스 및 드레인 전극층들(615a1 및 615a2)의 높은 에칭 선택비가 획득될 수 있는 경우에는 배선층(618)이 제공될 필요가 없다.
각각의 재료 및 에칭 조건들은 도전막의 에칭시 산화물 반도체층(612)이 제거되지 않도록 적합하게 조정되는 것을 유념한다.
이 실시형태에서, Ti막이 도전막으로서 이용되고, In-Ga-Zn-O-계 산화물 반도체가 산화물 반도체층(612)에 이용된다. 에천트로서, 암모니아 과수(암모니아, 물 및 과산화수소수의 혼합 용액)가 이용된다.
제 3 포토리소그래피 공정에서, 산화물 반도체층(612)의 일부만이 에칭되고, 홈(오목부)을 갖는 산화물 반도체층이 일부 경우들에서 형성된다. 소스 및 드레인 전극층(615b) 및 배선층(618)을 형성하기 위한 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의해 레지스트 마스크를 형성하는 경우, 포토마스크가 이용되지 않기 때문에 제작 비용이 감소될 수 있다.
다음에, 게이트 절연층(602)이 절연층(607), 산화물 반도체층(612), 소스 및 드레인 전극층들(615a1 및 615a2), 및 소스 및 드레인 전극층(615b) 위에 형성된다.
게이트 절연층(602)은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층 및 산화 알루미늄층 중 하나 이상을 이용한 단층 구조 또는 적층 구조를 가지도록 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다. 게이트 절연층(602)은 대량의 수소가 게이트 절연층(602)에 함유되지 않도록 스퍼터링 방법으로 형성되는 것이 바람직하다는 것을 유념한다. 산화 실리콘막이 스퍼터링 방법에 의해 형성되는 경우, 실리콘 타겟 또는 석영 타겟이 타겟으로서 이용될 수 있고, 산소 또는 산소와 아르곤의 혼합 가스가 스퍼터링 가스로서 이용된다.
게이트 절연층(602)은 산화 실리콘층 및 질화 실리콘층이 소스 및 드레인 전극층들(615a1 및 615a2) 및 소스 및 드레인 전극층(615b) 위에 적층되는 구조를 가질 수 있다. 이 실시형태에서, 산화 실리콘층이 산소와 아르곤의 혼합 가스 분위기에서 스퍼터링 방법으로 100nm의 두께로 형성된다.
다음에, 제 4 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고 게이트 절연층(602)의 일부를 제거하도록 선택적인 에칭이 수행되어, 배선층(618)에 도달하는 개구(623)가 형성된다(도 16d). 도시되지 않았지만, 개구(623)를 형성할 때, 소스 및 드레인 전극층(615b)에 도달하는 개구가 형성될 수 있다.
그 후에, 도전막이 게이트 절연층(602) 및 개구(623) 위에 형성된 후, 게이트 전극층(611)(게이트 전극층(611a) 및 게이트 전극층(611b)) 및 배선층(614)이 제 5 포토리소그래피 공정으로 형성된다. 레지스트 마스크가 잉크젯 방법으로 형성될 수 있음을 유념한다. 레지스트 마스크가 잉크젯 방법에 의해 형성되는 경우, 포토마스크가 이용되지 않기 때문에 제작 비용이 감소될 수 있다.
게이트 전극층(611)(게이트 전극층(611a) 및 게이트 전극층(611b)) 및 배선층(614)은 Mo, Ti, Cr, Ta, W, Al, Cu, Nd 및 Sc와 같은 금속 재료들 및 상기 금속 재료들을 주성분으로 함유한 합금 재료들 중 하나 이상을 이용한 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다.
이 실시형태에서, 150nm 두께의 티타늄막이 스퍼터링 방법에 의해 게이트 전극층(611)(게이트 전극층(611a) 및 게이트 전극층(611b)) 및 배선층(614)으로서 형성된다.
다음에, 제 2 열처리가 수행된다. 제 2 열처리의 온도는 200℃ 이상 400℃인 것이 바람직하고, 250℃ 이상 350℃ 이하인 것이 더욱 바람직하다. 제 2 열처리는 불활성 가스 분위기 또는 산소 가스 분위기에서 수행될 수 있음을 유념한다. 이 실시형태에서, 제 2 열처리는 1시간 동안 250℃로 질소 분위기에서 수행될 수 있다. 제 2 열처리는 산화물 반도체층의 일부(채널 형성 영역)가 게이트 절연층(602)과 접촉한 상태로 수행된다. 제 2 열처리는 보호 절연층 또는 평탄화 절연층이 트랜지스터(610) 위에 형성된 후에 수행될 수 있음을 유념한다.
여기서, 열처리는 또한 대기중에서 1시간 이상 30시간 이하 동안 100℃ 이상 200℃ 이하로 수행될 수 있다. 이 열처리는 일정한 가열 온도로 수행될 수 있거나, 실내 온도에서 100℃ 이상 200℃ 이하의 가열 온도까지 증가되고, 그 후에 가열 온도에서 실내 온도로 감소하는 것을 복수 번 반복함으로써 수행될 수 있다. 또한, 이 열처리는 절연성 산화물층의 형성 전에 감압 하에서 수행될 수 있다.
상기 공정을 통해, 수소, 수분, 수소화물들 및 수산화물들의 농도가 감소된 산화물 반도체층(612)을 포함하는 트랜지스터(610)가 형성될 수 있다(도 16e).
보호 절연층 또는 평탄화를 위한 평탄화 절연층이 트랜지스터(610) 위에 제공될 수 있다. 도시되지 않았지만, 소스 및 드레인 전극층(615b)에 도달하는 개구가 게이트 절연층(602), 보호 절연층 및 평탄화 절연층에 형성된다. 배선층은 소스 및 드레인 전극층(615b)에 전기적으로 접속되기 위해 개구에 형성된다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합될 수 있다.
(실시형태 7)
이 실시형태에서, 그 구조가 도 14b에 도시된 트랜지스터의 구조와 유사한 본 발명의 일 실시형태인 트랜지스터가 에너지 대역도들을 참조하여 기술된다.
도 17은 산화물 반도체가 이용되는 이 실시형태의 역 스태거형 박막 트랜지스터의 종단면이다. 산화물 반도체막(OS)이 게이트 전극(GE1) 위에 게이트 절연막(GI)을 개재하여 제공되고, 소스 전극(S) 및 드레인 전극(D)이 산화물 반도체막 위에 제공된다.
도 18a 및 도 18b는 도 17의 A-A'에 대한 에너지 대역도들(개략도)이다. 도 18a는 소스 및 드레인이 동일한 전위의 전압(Vd = 0V)을 갖는 경우를 도시한다. 도 18b는 양의 전위가 드레인에는 인가되지만(Vd > 0V) 양의 전위가 소스에 인가되지 않는 경우를 도시한다.
도 19a 및 도 19b는 도 17의 B-B'에 대한 에너지 대역도들(개략도)이다. 도 19a는 양의 전위(+Vg)가 게이트(G1)에 인가되는 상태, 즉 박막 트랜지스터가 소스와 드레인 사이에 캐리어들(전자들)이 흐르는 온 상태에 있는 경우를 도시한다. 도 19b는 음의 전위(-Vg)가 게이트(G1)에 인가되는 상태, 즉 박막 트랜지스터가 오프 상태(소수 캐리어들이 흐르지 않음)에 있는 경우를 도시한다.
도 20은 진공 준위와 금속의 일함수(φM) 사이의 관계와 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 도시한다.
금속의 전자들은 실내 온도에서 축퇴되어, 페르미 준위가 도전 대역에 위치된다. 대조적으로, 통상적인 산화물 반도체는 일반적으로 n형이고, 그 경우의 페르미 준위(EF)는 도전 대역에 더 가깝게 위치되고, 대역 갭의 중간에 위치된 진성 페르미 준위(Ei)로부터 멀어진다. 산화물 반도체에서의 일부 수소가 도너들의 역할을 하기 때문에 n형 반도체는 부분적으로 형성되는 것이 알려져 있다.
대조적으로, 이 실시형태에서의 산화물 반도체는 진성(i형) 반도체가 되도록 만들어지거나, 또는 산화물 반도체의 주성분들이 아닌 불순물들이 가능한 적게 함유되도록 n형 불순물인 수소의 제거에 의해 고순도가 됨으로써 가능한 진성 반도체에 가깝도록 만들어진 산화물 반도체이다. 달리 말하면, 이 실시형태에서의 산화물 반도체는 i형(진성) 반도체가 되도록 만들어지거나, 또는 불순물들의 첨가 대신에, 수소 또는 수분과 같은 불순물들의 가능한 많은 제거에 의해 고순도가 됨으로써 이에 가깝게 만들어지는 특징을 가진다. 결과적으로, 페르미 준위(EF)는 진성 페르미 준위(Ei)와 동일해질 수 있다.
대역 갭(Eg)이 3.15eV인 경우에 산화물 반도체의 전자 친화력(χ)은 4.3eV라고 한다. 소스 및 드레인 전극들을 형성하는데 이용된 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. 그 경우, 쇼트키 전자 장벽은 금속과 산화물 반도체 사이의 계면에 형성되지 않는다.
달리 말하면, 도 18a와 같은 에너지 대역도(개략도)는, 금속의 일함수(φM) 및 산화물 반도체의 전자 친화력(χ)이 실질적으로 동일할 때 금속 및 산화물 반도체가 서로 접촉하는 경우에 획득된다.
도 18b에서, 흑색 원(●)은 전자들을 표현한다. 점선은 양의 전위가 드레인에 주어지는 상태에서 양의 전압이 게이트에 인가되는(Vg > 0) 경우를 표시한다. 게이트에 전압이 인가되지 않을 때, 고전위 장벽으로 인해 전극에서 산화물 반도체측으로 캐리어들(전자들)이 주입되지 않아, 전류가 흐르지 않는 오프-상태가 된다. 대조적으로, 양의 전압이 게이트에 인가될 때, 전위 장벽이 감소되어, 전류가 흐르는 온 상태가 된다.
이 경우, 도 19a에 도시된 바와 같이, 게이트 절연막과 고순도 산화물 반도체 사이의 계면에서 에너지가 안정한 산화물 반도체의 최저 부분을 따라 전자가 이동한다.
도 19b에서, 게이트(G1)에 음의 전위가 인가될 때, 소수 캐리어들인 정공들의 수는 실질적으로 영이다; 따라서, 전류값은 영에 아주 가까운 값이 된다.
예를 들면, 박막 트랜지스터가 1 × 104㎛의 채널 폭 W과 3㎛의 채널 길이를 가지는 경우에도, 10-13A 이하의 오프-상태 전류 및 0.1V/dec의 서브임계 스윙(subthreshold swing)(S값)(게이트 절연막의 두께: 100nm)이 획득될 수 있다.
상술된 바와 같이, 산화물 반도체는 산화물 반도체의 주성분들을 함유하지 않는 불순물들의 양이 최소화되도록 고순도이고, 그에 의해 박막 트랜지스터의 양호한 동작이 획득될 수 있다. 특히, 오프-상태 전류가 감소될 수 있다.
(실시형태 8)
이 실시형태에서는, 본 발명의 일 실시형태인 실시형태 1에 기술된 반도체 장치가 적용되는 중앙 처리 장치(CPU)가 기술된다.
CPU의 블록도의 예는 도 21에 도시된다. 도 21에 도시된 CPU(801)는 타이밍 제어 회로(802), 명령 디코더(803), 레지스터 어레이(804), 어드레스 로직 및 버퍼 회로(805), 데이터 버스 인터페이스(806), ALU(arithmetic logic unit; 연산 논리 장치)(807), 명령 레지스터(808) 등을 포함한다.
CPU(801)에 포함된 이들 회로들은 실시형태들 1 내지 7 중 어느 것에 기술된 트랜지스터를 이용하여 제작될 수 있다. 실시형태들 1 내지 7에 기술된 트랜지스터들은 각각 산화물 반도체층을 이용하고, 그에 의해 전계-효과 이동도가 증가될 수 있다. 그 외에도, 수소 농도가 상당히 감소될 때, 트랜지스터의 오프-상태 전류는 극히 작아질 수 있다. CPU(801)의 적어도 일부에 대해 상당히 감소된 수소 농도를 가진 산화물 반도체층을 포함하는 트랜지스터를 이용함으로써, 중앙 처리 장치의 전력 소비가 감소될 수 있다.
이제, CPU(801)에 포함된 각각의 회로가 간단히 기술된다.
타이밍 제어 회로(802)는 외부로부터 명령을 수신하고, 명령을 내부용 정보로 변환하고, 정보를 다른 블록들에 전송한다. 그 외에도, 타이밍 제어 회로는 내부 동작에 따라, 메모리 데이터의 판독 및 기록과 같은 지시를 외부에 제공한다.
명령 디코더(803)는 외부로부터의 명령을 내부용 명령으로 변환하는 역할을 한다.
레지스터 어레이(804)는 데이터를 임시로 저장하는 기능을 가진다. 따라서, 이것은 기억 소자를 포함한다.
어드레스 로직 및 버퍼 회로(805)는 외부 메모리의 어드레스를 지정하는 기능을 가진다.
데이터 버스 인터페이스(806)는 프린터와 같은 장치 또는 외부 메모리와 데이터를 주고받는 기능을 가진다.
ALU(807)은 동작을 수행하는 기능을 가진다.
명령 레지스터(808)는 명령을 임시로 저장하는 기능을 가진다. 따라서, 이것은 기억 소자를 포함한다.
CPU(801)의 적어도 일부에 대해 실시형태들 1 내지 7에 기술된 트랜지스터들 중 어느 것을 이용함으로써, 누설 전류가 감소된다; 따라서, 대기 기간에서의 전력 소비(대기 전력)가 감소된다. 따라서, 이러한 중앙 처리 장치의 전력 소비가 감소될 수 있다. 실시형태 1에 기술된 기억 소자는 예를 들면, CPU(801)에 포함된 회로들 중에서 특히 레지스터 어레이(804) 또는 명령 레지스터(808)에 포함된 기억 소자에 적용될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합될 수 있다.
(실시형태 9)
이 실시형태에서, 본 발명의 일 실시형태인 반도체 장치가 기술된다. 실시형태 1 내지 실시형태 7 중 어느 것에 기술된 트랜지스터가 적용되는 반도체 장치의 예로서, 접촉없이 데이터를 입력/출력할 수 있는 무선 통신 반도체 장치가 기술된다. 접촉없이 데이터를 입력/출력할 수 있는 무선 통신 반도체 장치는 또한 소위 RFID 태그, ID 태그, IC 태그, RF 태그, 무선 태그, 전자 태그 또는 무선 칩이라 칭해진다.
이 실시형태의 무선 통신 반도체 장치의 구조의 일례는 도 22a 내지 도 22c를 참조하여 기술된다. 도 22a에 도시된 무선 통신 반도체 장치는 안테나를 갖는 반도체 집적 회로 칩(900)(또한 온-칩 안테나라고도 칭해짐) 및 안테나(902)를 갖는 지지 기판(904)(또한 부스터 안테나라고도 칭해짐)을 포함한다. 반도체 집적 회로 칩(900)은 지지 기판(904) 및 안테나(902) 위에 형성된 절연층(908) 위에 제공된다. 절연층(908)은 지지 기판(904) 및 안테나(902)에 반도체 집적 회로 칩(900)을 고정할 수 있다면 씰재 등에 의해 형성될 수 있다.
정전기 방전으로 인한 반도체 집적 회로의 정전기 파괴(예를 들면, 회로의 오동작 및 반도체 소자의 손상)를 방지하기 위해, 반도체 집적 회로 칩(900)의 표면 상에 도전성 차폐체가 제공되는 것이 바람직하다는 것을 유념한다. 도전성 차폐체가 고저항을 가지고 전류가 안테나(902)의 패턴을 통과할 수 없을 때, 안테나(902) 및 반도체 집적 회로 칩(900)의 표면 상에 제공되는 도전성 차폐체는 서로 접촉하여 제공될 수 있다.
반도체 집적 회로 칩(900)에 제공된 반도체 집적 회로는 메모리부 또는 로직부를 구성하는 트랜지스터들과 같은 복수의 소자들을 포함한다. 메모리부 또는 로직부를 구성하는 트랜지스터로서, 실시형태들 1 내지 7 중 어느 것에 기술된 트랜지스터가 이용될 수 있다.
도 23a는 도 22a에 도시된 반도체 집적 회로 칩(900)에 포함되는 안테나(온-칩 안테나) 및 반도체 집적 회로의 확대도이다. 안테나(912)가 도 23a에서 하나의 권선을 가진 직사각 루프 안테나이지만, 본 발명은 이 구조에 제한되지 않는다. 안테나(912)의 형상은 곡선 형상(예를 들면, 원형)일 수 있고, 안테나(912)의 권선들의 수는 복수일 수 있다. 그러나, 안테나(912)의 권선들의 수는, 반도체 집적 회로(910)와 안테나(912) 사이에 생성되는 기생 용량이 감소될 수 있는 경우에 1이 바람직하다.
도 23a에서, 안테나(912)는 반도체 집적 회로(910)의 주변을 둘러싸도록 배치되고, 점선들에 의해 표시된 급전점들(918)에 대응하는 부분을 제외하고, 안테나(912)는 반도체 집적 회로(910)와 중첩하지 않는 영역에 배열된다. 안테나(912) 및 반도체 집적 회로(910)가 도 23a에 도시된 바와 같이 상이한 영역들에 배치될 때, 반도체 집적 회로(910)와 안테나(912) 사이의 기생 용량이 감소될 수 있다. 그러나, 본 발명은 이 구조에 제한되지 않는다. 도 23b에 도시된 바와 같이, 안테나(912)는 급전점들(918)에 대응하는 부분들을 제외하고 반도체 집적 회로(910)와 적어도 부분적으로 중첩하도록 제공될 수 있다.
도 22a에서, 안테나(902)는, 점선(906)에 의해 둘러싸인 루프형 부분에서 주로 전자 유도에 의해 반도체 집적 회로 칩(900)에 포함된 안테나(912)에/로부터 신호들을 송수신하거나 전력을 공급할 수 있다. 그 외에도, 안테나(902)는, 점선(906)에 의해 둘러싸인 부분 이외의 영역에서 주로 전파를 이용하여 외부 질문기에/로부터 신호들을 송수신할 수 있다. 신호를 송수신하는 것 외에도, 외부 질문기에 의해 전원이 수행될 수 있다. 특별한 제한은 없지만, 질문기와 반도체 집적 회로 칩(900) 사이의 캐리어(반송파)로서 이용되는 전파의 주파수는 30MHz 이상 5GHz 이하인 것이 바람직하다; 예를 들면, 905MHz, 2.45GHz 등의 주파수 대역이 채용될 수 있다.
안테나(902)가 점선(906)에 의해 둘러싸인 부분에서 권선의 수가 1인 직사각 루프 안테나이지만, 본 발명의 실시형태는 이 구조에 제한되지 않는다. 안테나(902)의 형상은 곡선 형상(예를 들면, 원형)일 수 있다. 그 외에도, 권선들의 수는 복수일 수 있다. 그러나, 안테나(902)의 권선들의 수가 점선(906)에 의해 둘러싸인 부분에서 1이 바람직할 때, 안테나(902)와 안테나(912) 사이에 생성되는 기생 용량이 감소될 수 있다.
이 실시형태의 무선 통신 반도체 장치의 통신 방법들에 대한 특정 제한은 없다; 예를 들면, 전자 유도 방법, 전자 결합 방법 또는 마이크로파 방법 등이 이용될 수 있다. 마이크로파 방법이 이용되는 경우(예를 들면, UHF 대역(860MHz 내지 960MHz의 대역), 2.45GHz 대역 등을 이용하여), 안테나들(902 및 912)의 길이 및 형상은 이용되는 전자파의 파장에 의존하여 결정될 수 있다. 안테나는 상술된 안테나들 외에도, 선형 형상(예를 들면, 다이폴 안테나), 평면 형상(예를 들면, 패치 안테나 또는 리본 형상을 갖는 안테나) 등을 가질 수 있다. 안테나는 상술된 형상들 대신에 구불구불한 형상을 가질 수 있거나 이들을 조합한 형상을 가질 수 있다.
이 실시형태의 무선 통신 반도체 장치의 통신 방법은 상술된 바와 같이 전자 유도 방법 또는 전자 결합 방법일 수 있다. 도 24는 전자 유도 방법 또는 전자 결합 방법이 이용되는 예를 도시한다.
도 24에서, 코일 안테나(902)가 지지 기판(904) 위에 부스터 안테나로서 제공되고, 코일 안테나(912)를 포함하는 반도체 집적 회로 칩(900)이 지지 기판(904) 위에 제공된다.
다음에, 반도체 집적 회로 칩(900) 및 부스터 안테나의 구조들 및 배치들이 기술된다. 도 22b는 도 22a에 도시된 반도체 집적 회로 칩(900) 및 지지 기판(904)에 제공되는 안테나(902)가 적층되는 반도체 장치의 사시도이다. 도 22c는 도 22b의 점선 X-Y를 따라 취해진 단면도에 대응한다.
도 22c에 도시된 반도체 집적 회로(910)는 제 1 절연체(914)와 제 2 절연체(916) 사이에 유지되고, 그 측면들도 또한 밀봉된다. 이 실시형태에서, 복수의 반도체 집적 회로들이 개재된 제 1 절연체 및 제 2 절연체가 부착되고, 그 후에 반도체 집적 회로들은 적층들로 개별적으로 분할될 수 있다. 도전성 차폐체가 분리된 적층들마다 형성되고, 반도체 집적 회로 칩들(900)이 형성된다. 물리적인 분할이 가능하다면 분할 수단에 대한 특정 제한이 없고, 분리는 예를 들면 레이저 빔 조사에 의해 수행된다.
도 22c에서, 반도체 집적 회로(910)는 안테나(912)보다 안테나(902)에 더 가깝다; 그러나, 본 발명은 이 구조에 제한되지 않는다. 안테나(912)는 반도체 집적 회로(910)보다 안테나(902)에 더 가까울 수 있다.
다음에, 이 실시형태의 무선 통신 반도체 장치의 동작이 하기에 간략히 기술된다. 도 25는 이 실시형태의 무선 통신 반도체 장치의 구성의 예를 도시한 블록도이다. 도 22a, 도 22b 및 도 22c와, 도 23a 및 도 23b와 도 24에서와 동일한 부분들은 동일한 참조 번호들에 의해 표시된다. 도 25에 도시된 무선 통신 반도체 장치는 안테나(902), 반도체 집적 회로((910) 및 안테나(912)를 포함한다. 안테나(902)는 부스터 안테나이고, 안테나(912)는 온-칩 안테나이다.
먼저, 무선 통신 반도체 장치가 질문기(920)로부터 신호 및 전력을 수신하는 경우가 기술된다. 먼저, 전자파가 질문기(920)로부터 송신될 때, 안테나(902)는 전자파를 수신하고, 그에 의해 교류 전류가 안테나(902)에서 생성되고, 자계가 안테나(902) 주위에 생성된다. 그 후에, 안테나(902)에 포함된 루프-형상 부분 및 루프 형상을 갖는 안테나(912)은 전자 결합되고, 유도 기전력이 안테나(912)에서 생성된다. 반도체 집적 회로(910)는 유도 기전력을 이용하여 질문기(920)로부터 신호 또는 전력을 수신한다.
그 후에, 무선 통신 반도체 장치가 질문기(920)에 신호들을 전송하는 경우가 기술된다. 이때, 반도체 집적 회로(910)에서 생성된 신호에 따라 전류는 안테나(912)를 통해 흐르게 되고, 유도 기전력이 안테나(902)에서 생성되고, 그에 의해 신호가 질문기(920)로부터 전송된 전파의 반사파로서 질문기(920)에 송신될 수 있다.
안테나(902)는 주로, 안테나(912)와 전자 결합된 루프-형상 부분과 질문기(920)로부터 전파를 수신하는 부분으로 나누어질 수 있음을 유념한다. 질문기(920)로부터의 전파가 주로 수신되는 부분에서의 안테나(902)의 형상은 전파가 수신될 수 있는 형상일 수 있다. 예를 들면, 다이폴 안테나, 폴드형-다이폴 안테나, 슬롯 안테나, 미앤더 라인 안테나(meander line antenna) 또는 마이크로스트립 안테나와 같은 형상들이 이용될 수 있다.
하나의 온-칩 안테나 및 하나의 부스터 안테나가 포함된 경우가 상술되었지만, 이 경우에 제한되지 않는다. 신호들을 송수신하기 위한 안테나 및 전력용 안테나가 별도로 형성될 수 있다. 신호들을 송수신하기 위한 안테나 및 전력용 안테나를 별도로 형성함으로써, 전력을 공급하기 위한 전파의 주파수 및 신호들을 송신하기 위한 전파의 주파수를 변경하는 것이 가능하다; 결과적으로, 전력이 효율적으로 공급될 수 있고 신호들이 효율적으로 송수신될 수 있다.
이 실시형태의 반도체 장치에서, 온-칩 안테나가 이용되고, 신호 또는 전력이 부스터 안테나와 온-칩 안테나 사이에서 접촉없이 송수신될 수 있다; 따라서, 반도체 집적 회로가 외부 안테나에 물리적으로 직접 접속된 경우와는 달리, 반도체 집적 회로 및 안테나는 외부의 힘으로 인해 접속해제될 가능성이 적고, 초기 접속 실패의 발생도 또한 억제될 수 있다.
그 외에도, 부스터 안테나가 이 실시형태의 반도체 장치에 이용되기 때문에, 온-칩 안테나만이 이용되는 경우와 달리, 반도체 집적 회로의 면적이 온-칩 안테나의 크기 또는 형상을 그다지 제한하지 않는다. 따라서, 수신될 수 있는 전파들의 주파수 대역에 대한 제한이 없고, 통신 거리는 온-칩 안테나만을 이용한 반도체 장치의 거리보다 길 수 있다.
이 실시형태의 반도체 집적 회로는 플렉시블 기판 위에 형성될 수 있다. 플렉시블 기판을 이용하는 경우, 반도체 집적 회로는 플렉시블 기판 상에 직접 형성될 수 있거나, 또는 반도체 집적 회로의 형성을 위한 유리 기판과 같은 다른 기판 상에 형성된 다음, 플라스틱 기판과 같은 플렉시블 기판으로 이동될 수 있다. 반도체 집적 회로를 형성 기판에서 플렉시블 기판으로 이동하는 방법에 대한 특정 제한은 없다; 예를 들면, 박리층이 형성 기판과 반도체 집적 회로 사이에 형성될 수 있다.
반도체 집적 회로가 플렉시블 기판에 이동되는 경우, 예를 들면, 금속 산화물을 이용하여 박리층이 형성될 수 있다. 이 경우, 형성된 금속 산화물은 결정화에 의해 약해지고, 피박리층인 반도체 집적 회로를 포함하는 소자층이 형성 기판에서 박리될 수 있다. 금속 산화물이 결정화된 후, 박리층의 일부는 NF3, BrF3 또는 ClF3과 같은 불화 할로겐 가스 또는 용액을 이용하여 제거될 수 있고, 그 후에 박리가 수행될 수 있다.
그 외에도, 투광성을 가진 기판이 형성 기판으로 이용되고, 질소, 산소, 수소 등을 함유한 막(예를 들면, 수소를 함유한 비정질 실리콘막, 수소를 함유한 합금막, 산소를 함유한 합금막 등)이 박리층으로서 이용되고, 박리층은 형성 기판을 통해 레이저 광으로 조사되고, 박리층에 함유된 질소, 산소 또는 수소가 박리가 발생할 수 있도록 증발된다.
대안적으로, 형성 기판을 기계적으로 제거하는 방법(예를 들면, 그라인딩) 또는 형성 기판을 화학적으로 제거하는 방법(예를 들면, 상술된 불화 할로겐 가스들 중 어느 것을 이용한 에칭)이 채용될 수 있다. 이 경우, 박리층은 반드시 이용될 필요가 없다.
대안적으로, 레이저 조사, 날카로운 칼 등이 박리층을 노출하기 위한 홈을 형성하도록 이용될 수 있고, 트리거와 같은 홈을 이용하여 박리가 수행될 수 있다.
상술된 박리가 수행될 때, 예를 들면, 기계적인 힘이 인가된다. 기계적인 힘을 인가하기 위한 방법으로서, 사람의 손이나 그리퍼를 이용한 분리 공정, 롤러의 회전에 의한 분리 공정 등이 주어질 수 있다.
박리층은 예를 들면 텅스텐을 이용하여 형성될 수 있음을 유념한다. 박리층이 텅스텐을 이용하여 형성될 때, 박리층이 암모니아수와 과산화수소수의 혼합 용액에 의해 에칭되는 동안 박리가 수행될 수 있다.
실시형태들 1 내지 7에 기술된 트랜지스터들은 작은 오프-상태 전류를 가진다; 따라서, 이 실시형태의 반도체 장치에 임의의 트랜지스터들을 적용함으로써, 저전력 소비가 실현될 수 있다.
반도체 집적 회로를 피복하는 도전성 차폐체들에 의해, 반도체 집적 회로의 정전기 파괴가 방지될 수 있다.
반도체 집적 회로가 개재된 한 쌍의 절연체들을 이용하여, 두께 및 크기의 감소를 달성하면서 매우 신뢰 가능한 반도체 장치가 제공될 수 있다.
따라서, 정전기 방전이 억제되는 저전력 소비의 매우 신뢰 가능한 반도체 장치가 획득될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합될 수 있다.
(실시형태 10)
이 실시형태에서, 실시형태 9에 기술된 무선 통신 반도체 장치가 본 발명의 일 실시형태로서 이용되는 각각의 예들이 기술된다.
도 26a 내지 도 26f는 실시형태 9에 기술된 무선 통신 반도체 장치와 유사한 반도체 장치(1000)의 적용 예들을 기술한다. 반도체 장치(1000)는 전자파를 송수신하는 기능을 활용함으로써 다양한 물품들 및 시스템들에 이용될 수 있다. 물품들로서, 다음의 물품들이 주어진다: 키들(도 26a 참조), 지폐, 동전들, 유가증권들, 무기명 채권들, 증명서들(운전 면허증 또는 주민등록증과 같이, 도 26b 참조), 서적들, 용기들(페트리 디쉬와 같이, 도 26c 참조), 개인용 액세서리들(가방들 또는 안경들과 같이, 도 26d 참조), 포장용 용기들(랩핑 종이, 병들과 같이, 도 26e 및 도 26f 참조), 기록 매체(디스크 또는 비디오 테이프와 같이), 차량들(자전거와 같이), 식품, 옷, 생활용품, 전자 기기들(액정 표시 장치, EL 표시 장치, 텔레비전 장치 또는 휴대용 단말기와 같이) 등. 반도체 장치(1000)는 표면에 부착되거나 임베딩됨으로써 다양한 형상들을 갖는 이러한 항목들에 고정된다. 시스템들로서, 상품 관리 시스템, 인증 기능 시스템, 분배 시스템 등이 주어질 수 있다.
정전기 방전이 억제되는 저전력 소비의 매우 신뢰 가능한 반도체 장치를 이용함으로써, 매우 신뢰 가능한 시스템이 획득될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합될 수 있다.
(실시형태 11)
이 실시형태에서, 실시형태들 1 내지 7 중 어느 것에 기술된 트랜지스터가 적용되는 표시 장치가 기술된다.
이 실시형태의 표시 장치가 액정 표시 장치 또는 EL 표시 장치일 수 있지만, 전기영동 소자를 이용한 전자 페이퍼의 예가 여기에 기술된다.
도 27a 내지 도 27c는 액티브 매트릭스형 전자 페이퍼가 표시 패널로서 이용되는 단면도들을 도시한다. 전자 페이퍼는 종이만큼 높은 가시도를 가지고, 다른 표시 패널들 미만의 전력을 소비하고, 얇고 가볍게 만들어질 수 있다.
도 27a는 트위스트 볼 방법을 이용한 전자 페이퍼의 단면도이다. 트위스트 볼 방법은 흑색 및 백색으로 각각 채색된 구형 입자들이 표시 소자에 포함된 전극층들 사이에 배열되고 화상을 표시하기 위해 구형 입자들의 배향이 전극층들 사이의 전압을 이용하여 제어되는 방법이다.
도 27a에 도시된 트위스트 볼 방법을 이용한 전자 페이퍼는 표시부(1114) 및 구동 회로부(1116)를 포함한다. 표시부(1114)는 기판(1100) 위의 트랜지스터(1102)에 접속된 제 1 전극층(1104), 기판(1106) 위에 제공된 제 2 전극층(1108), 및 제 1 전극층(1104)과 제 2 전극층(1108) 사이에 배열된 구형 입자들(1110)을 포함한다. 구형 입자들(1110) 각각은 흑색 영역(1110a), 백색 영역(1110b) 및 흑색 영역과 백색 영역 주위에 액체로 충전된 캐비티(1110c)를 포함한다. 구형 입자들(1110) 주위의 스페이스는 유기 수지와 같은 충전재(1112)로 충전된다. 제 2 전극층(1108)은 공통 전극(대향 전극)에 대응하고, 공통 전위선에 전기적으로 접속된다. 구동 회로부(1116)는 표시부(1114)에서의 트랜지스터(1102)와 동일한 공정을 통해 형성되는 트랜지스터를 포함한다는 것을 유념한다.
도 27b는 전기영동 소자 방법을 이용하여 전자 페이퍼의 단면도이다. 도 27b에서, 마이크로캡슐(1118)은 도 27a에서의 구형 입자들(1110) 대신에 이용된다. 마이크로캡슐들(1118) 각각은 투명 액체(1118c), 음으로 대전된 흑색 입자(1118a) 및 양으로 대전된 백색 입자(1118b)를 포함한다. 마이크로캡슐들(1118)의 각각은 대략 10㎛ 내지 200㎛의 직경을 가진다.
제 1 전극층(1104)과 제 2 전극층(1108) 사이에 제공되는 마이크로캡슐들(1118)에서, 제 1 전극층(1104)과 제 2 전극층(1108)에 의해 전계가 생성될 때, 제 1 입자들로서 백색 입자들(1118b) 및 제 2 입자들로서 흑색 입자들(1118a)이 역 방향들로 이동하여, 백색 또는 흑색이 표시될 수 있다. 이 원리를 이용한 표시 소자는 전기영동 표시 소자이다. 전기영동 표시 소자는 높은 반사성을 가지고, 따라서, 보조광이 불필요하고, 전력 소비가 낮고, 어두운 장소에서도 높은 시인성이 제공된다. 더욱이, 한번 표시된 화상은 표시부에 전력이 공급되지 않을 때에도 유지될 수 있다.
제 1 입자들 및 제 2 입자들 각각은 안료를 포함하고, 전위 구배가 없을 때 이동하지 않음을 유념한다. 제 1 입자들 및 제 2 입자들의 컬러들은 흑색 및 백색에 제한되지 않고, 제 1 입자들 및 제 2 입자들의 컬러가 서로 상이하다면(컬러는 무채색을 포함함), 임의의 컬러가 제 1 입자들 및 제 2 입자들에 이용될 수 있다.
상술된 마이크로캡슐들이 용매에 분산되는 용액이 전자 잉크라고 칭해진다. 전자 잉크는 유리, 플라스틱, 옷감, 종이 등의 표면 상에 인쇄될 수 있다. 또한, 색소를 갖는 입자들 또는 컬러 필터를 이용함으로써, 컬러 표시도 또한 달성될 수 있다.
마이크로캡슐들(1118)의 제 1 입자들 및 제 2 입자들은 도전 재료, 절연 재료, 반도체 재료, 자기 재료, 액정 재료, 강유전성 재료, 일렉트로루미네선트 재료, 일렉트로크로믹 재료 및 자기영동 재료로부터 선택된 단일 재료를 이용하여 형성되거나, 또는 이들 중 어느 것의 복합 재료를 이용하여 형성될 수 있음을 유념한다.
도 27c는 전자 파우더 및 그레인을 이용한 방법을 이용하는 전자 페이퍼의 단면도이다. 양으로 대전된 흑색 액체 파우더(1124A) 및 음으로 대전된 백색 액체 파우더(1124B)는 제 1 전극층(1104), 제 2 전극층(1108) 및 리브(1120)에 의해 둘러싸인 스페이스(1122)에 포함된다. 스페이스(1122)는 예를 들면 공기로 충전될 수 있다.
제 1 전극층(1104) 및 제 2 전극층(1108)에 의해 생성된 전위 구배를 이용하여, 흑색 액체 파우더(1124A) 및 백색 액체 파우더(1124B)는 역 방향들로 이동하여, 백색 또는 흑색이 표시될 수 있다. 액체 파우더들로서, 적색, 황색 및/또는 청색의 컬러 파우더들이 이용될 수 있다.
도 27a 내지 도 27c에서, 투광성 플라스틱 기판 등이 기판(1100)으로서 이용될 수 있다. 플라스틱 기판으로서, 예를 들면, FRP(fiberglass-reinforced plastics)판, PVF(polyvinyl fluoride)막, 폴리에스테르막 또는 아크릴 수지막이 이용될 수 있음을 유념한다. 대안적으로, 알루미늄 포일이 PVF막들 또는 폴리에스테르막들 사이에 개재되는 시트가 이용될 수 있다.
플라스틱 기판 등이 기판(1100)에 이용될 때, 예를 들면, 박리층이 유리 기판 위에 형성되고, 소자가 박리층 위에 형성되고, 소자의 상면이 상이한 기판에 결합되고, 박리층이 제거되어, 소자가 상이한 기판으로부터 플라스틱 기판으로 이동될 수 있다. 예를 들면, 산화 텅스텐이 박리층에 이용될 수 있음을 유념한다. 물을 이용하여 분리가 수행될 수 있기 때문에, 산화 텅스텐을 이용하여 박리층을 형성하는 것이 바람직하다. 기술된 상이한 기판은 플라스틱 기판일 수도 있음을 유념한다.
이 실시형태를 이용하여, 높은 전계-효과 이동도를 가진 트랜지스터가 대형 기판 위에 형성될 수 있고, 구동 회로 및 화소 회로가 하나의 기판 위에 형성될 수 있다; 따라서, 예를 들면 배속 구동이 가능한 부가 가치가 높은 전자 페이퍼가 제공될 수 있다.
이 실시형태에서, 본 발명의 일 실시형태인 전기영동 소자 등을 이용하여 형성된 전자 페이퍼의 예가 기술된다; 그러나, 본 발명의 일 실시형태는 이에 제한되지 않고, 다른 모드의 전자 페이퍼가 이용될 수 있다. 예를 들면, 액정 소자 또는 EL 소자가 표시 소자에 이용되는 전자 페이퍼가 이용될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합되고 실행될 수 있다.
(실시형태 12)
이 실시형태에서, 실시형태 11에 기술된 표시 장치가 적용되는 표시부를 포함하는 본 발명의 일 실시형태인 각각의 전자 기기들이 기술된다.
실시형태 11에서의 표시 장치가 표시부에 적용되는 전자 기기들의 예들로서, 다음이 주어질 수 있다: 비디오 카메라들 및 디지털 카메라들과 같은 카메라들, 고글형 디스플레이들, 네비게이션 시스템들, 오디오 재생 장치들(예를 들면, 차량 오디오 시스템들 및 오디오 시스템들), 컴퓨터들, 게임기들, 휴대 정보 단말기들(예를 들면, 모바일 컴퓨터들, 셀룰러 폰들, 휴대용 게임기들 및 전자 서적 판독기들), 기록 매체가 제공되는 화상 재생 장치들(DVDs(digital versatile discs)와 같은 기록 매체들을 재생할 수 있고 화상을 표시할 수 있는 표시 장치가 장착된 장치들) 등.
도 28a에 도시된 디스플레이는 하우징(1200), 지지대(1201) 및 표시부(1202)를 포함하고, 표시부(1202) 상에 다양한 입력 정보(예를 들면, 정지 화상들, 동화상들 및 텍스트 화상들)를 표시하는 기능을 가진다. 도 28a에 도시된 디스플레이에 포함된 기능은 이에 제한되지 않고, 예를 들면, 디스플레이에는 스피커가 구비될 수 있고, 디스플레이는 정보가 표시될 뿐만 아니라 입력될 수도 있는 터치 패널일 수 있음을 유념한다.
도 28b에 도시된 텔레비전 세트에서, 표시부(1212)는 하우징(1211)에 내장된다. 표시부(1212)는 화상들을 표시할 수 있다. 그 외에도, 하우징의 후면이 벽(1210)에 고정되어 지지되는 구조가 여기에 도시된다.
도 28b에 도시된 텔레비전 세트는 하우징(1211)의 조작 스위치 또는 원격 제어기(1215)에 의해 조작될 수 있다. 채널 및 볼륨이 원격 제어기(1215)의 조작 키들(1214)로 제어될 수 있고, 표시부(1212)에 표시되는 화상들이 제어될 수 있다. 또한, 원격 제어기(1215)에는 원격 제어기(1215)로부터 출력되는 데이터를 표시하기 위한 표시부(1213)가 구비될 수 있다.
도 28b에 도시된 텔레비전 세트에는 수신기, 모뎀 등이 구비되는 것을 유념한다. 수신기를 이용하여, 일반 텔레비전 방송이 수신될 수 있다. 또한, 표시 장치가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속될 때, 일방(송신자에서 수신자로) 또는 양방(송신자와 수신자 사이, 또는 수신자들 사이) 정보 통신이 수행될 수 있다.
도 28c에 도시된 컴퓨터는 본체(1220), 하우징(1221), 표시부(1222), 키보드(1223), 외부 접속 포트(1224) 및 포인팅 디바이스(1225)를 포함하고, 다양한 정보(예를 들면, 정지 화상들, 동화상들 및 텍스트 화상들)를 표시부(1222) 상에 표시하는 기능을 가진다. 도 28c에 도시된 컴퓨터는 이 기능에 제한되지 않고, 예를 들면, 정보를 표시할 뿐만 아니라 정보를 입력할 수도 있는 터치 패널의 기능을 포함할 수 있다는 것을 유념한다.
실시형태 1에 기술된 반도체 장치를 이 실시형태에 기술된 전자 기기들의 각각의 메모리부에 이용함으로써, 높은 신뢰도를 가지고 저전력 소비를 하는 전자 기기들이 획득될 수 있다.
실시형태 11에 기술된 표시 장치를 이 실시형태에 기술된 전자 기기들의 각각의 표시부에 이용함으로써, 높은 신뢰도를 가지고 저전력 소비를 하는 전자 기기들이 획득될 수 있다. 따라서, 개구율이 개선될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 자유롭게 조합되고 실행될 수 있다.
이 출원은 2009년 10월 21일 일본 특허청에 출원된 일본 특허 출원 일련번호 제2009-242871호에 기초하며, 그 전체 내용들은 본 명세서에 참조로서 포함되었다.
100: 기판, 201: 게이트 절연층, 103: 보호 절연층, 110: 트랜지스터, 111: 게이트 전극층, 113: 채널 형성 영역, 114a: 고저항 소스 영역, 114b: 고저항 드레인 영역, 115a: 소스 전극층, 115b: 드레인 전극층, 116: 절연성 산화물층, 120: 기판, 121: 게이트 전극층, 122a: 게이트 절연층, 122b: 게이트 절연층, 123: 보호 절연층, 130: 산화물 반도체막, 131: 산화물 반도체층, 132: 산화물 반도체층, 135a: 소스 전극층, 135b: 드레인 전극층, 136: 절연성 산화물층, 140: 트랜지스터, 150: 기억 소자, 152: 행 디코더, 154: 기록 및 리프레시 회로, 156: 열 디코더, 158: 기록 및 리프레시 회로, 160: AND 회로, 162: AND 회로, 164: AND 회로, 166: 스위치, 168: 스위치, 170: 스위치, 172: 감지 증폭기, 180: 기억 소자, 182: 트랜지스터, 184: 트랜지스터, 186: 트랜지스터, 188: 트랜지스터, 190: 트랜지스터, 192: 트랜지스터, 194: 저항소자, 196: 저항소자, 200: 기판, 202: 게이트 전극층, 204: 게이트 절연층, 206: 산화물 반도체층, 208: 절연성 산화물층, 210: 산화물 반도체층, 212: 소스 및 드레인 전극층, 214: 보호 절연층, 220: 트랜지스터, 300: 기판, 302: 게이트 전극층, 304: 게이트 절연층, 306a: 소스 및 드레인 전극층, 306b: 소스 및 드레인 전극층, 308: 산화물 반도체막, 310: 산화물 반도체층, 312: 산화물 반도체층, 314: 절연성 산화물층, 316: 보호 절연층, 320: 트랜지스터, 400: 기판, 402: 게이트 절연층, 407: 절연층, 410: 트랜지스터, 411: 게이트 전극층, 412: 산화물 반도체층, 414a: 배선층, 414b: 배선층, 415a: 소스 전극층, 415b: 드레인 전극층, 421a: 개구, 421b: 개구, 512: 산화물 반도체층, 520: 트랜지스터, 521: 트랜지스터, 522: 절연층, 524: 도전층, 527: 도전층, 600: 기판, 602: 게이트 절연층, 607: 절연층, 610: 트랜지스터, 611: 게이트 전극층, 611a: 게이트 전극층, 611b: 게이트 전극층, 612: 산화물 반도체층, 614: 배선층, 615a: 소스 및 드레인 전극층, 615b: 소스 및 드레인 전극층, 615a1: 소스 및 드레인 전극층, 615a2: 소스 및 드레인 전극층, 618: 배선층 623: 개구, 801: CPU, 802: 타이밍 제어 회로, 803: 명령 디코더, 804: 레지스터 어레이, 805: 어드레스 로직 및 버퍼 회로, 806: 데이터 버스 인터페이스, 807: ALU, 808: 명령 레지스터, 900: 반도체 집적 회로 칩, 902: 안테나, 904: 지지 기판, 906: 점선, 908: 절연층, 910: 반도체 집적 회로, 912: 안테나, 914: 절연체, 916: 절연체, 918: 급전점, 920: 질문기, 1000: 반도체 장치, 1100: 기판, 1110: 구형 입자, 1112: 충전재, 1114: 표시부, 1116: 구동 회로부, 1118: 마이크로캡슐, 1120: 리브, 1122: 스페이스, 1200: 하우징, 1201: 지지대, 1202: 표시부, 1210: 벽, 1211: 하우징, 1212: 표시부, 1213: 표시부, 1214: 조작 키, 1215: 원격 제어기, 1220: 본체, 1221: 하우징, 1222: 표시부, 1223: 키보드, 1224: 외부 접속 포트, 1225: 포인팅 디바이스
Claims (9)
- 프로세서에 있어서:
타이밍 제어 회로;
상기 타이밍 제어 회로에 동작가능하게 접속된 명령 디코더;
레지스터 어레이;
상기 레지스터 어레이에 동작가능하게 접속된 어드레스 로직 및 버퍼 회로;
상기 레지스터 어레이에 동작가능하게 접속된 데이터 버스 인터페이스;
상기 레지스터 어레이에 동작가능하게 접속된 연산 논리 장치(arithmetic logic unit); 및
상기 명령 디코더 및 상기 레지스터 어레이에 동작가능하게 접속된 명령 레지스터를 포함하고,
상기 레지스터 어레이 및 상기 명령 레지스터 중 적어도 하나는 기억 소자를 포함하고,
상기 기억 소자는 산소, 인듐, 아연, 및 인듐 및 아연 이외의 금속을 포함하는 결정성 산화물 반도체층을 포함하는 트랜지스터를 포함하고, 상기 결정성 산화물 반도체층은 채널 형성 영역을 포함하고,
상기 트랜지스터의 상기 결정성 산화물 반도체층을 통한 오프-상태 전류값은 1 x 10-13A보다 작은, 프로세서. - 프로세서에 있어서:
레지스터 어레이;
상기 레지스터 어레이에 동작가능하게 접속된 연산 논리 장치; 및
상기 연산 논리 장치에 동작가능하게 접속된 명령 레지스터를 포함하고,
상기 레지스터 어레이 및 상기 명령 레지스터 중 적어도 하나는 기억 소자를 포함하고,
상기 기억 소자는 산소, 인듐, 아연, 및 인듐 및 아연 이외의 금속을 포함하는 결정성 산화물 반도체층을 포함하는 트랜지스터를 포함하고, 상기 결정성 산화물 반도체층은 채널 형성 영역을 포함하고,
상기 트랜지스터의 상기 결정성 산화물 반도체층을 통한 오프-상태 전류값은 1 x 10-13A보다 작은, 프로세서. - 제 1 항 또는 제 2 항에 있어서,
상기 결정성 산화물 반도체층의 캐리어 농도는 5 x 1014cm-3 이하인, 프로세서. - 삭제
- 제 1 항 또는 제 2 항에 있어서,
상기 결정성 산화물 반도체층의 수소 농도는 5 x 1019cm-3 이하인, 프로세서. - 제 1 항 또는 제 2 항에 있어서,
상기 기억 소자는 매트릭스로 배열되는, 프로세서. - 제 1 항 또는 제 2 항에 있어서,
상기 프로세서는 CPU인, 프로세서. - 제 1 항 또는 제 2 항에 있어서,
상기 트랜지스터는:
제 1 게이트 전극; 및
제 2 게이트 전극을 포함하고,
상기 결정성 산화물 반도체층은 상기 제 1 게이트 전극 위에 형성되고,
상기 제 2 게이트 전극은 상기 결정성 산화물 반도체층 위에 형성되는, 프로세서. - 제 1 항 또는 제 2 항에 있어서,
상기 결정성 산화물 반도체층의 결정화율은 80% 이상인, 프로세서.
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