KR101348537B1 - Ｅｌ 표시 패널, ｅｌ 표시 장치 및 ｅｌ 표시 패널의 제조 방법 - Google Patents

Abstract

본 발명에 관련된 EL 표시 패널은, 유기 EL 소자와, 유기 EL 소자의 발광을 제어하는 박막 반도체부를 구비한다. 유기 EL 소자는, 하부 전극, 유기 발광층 및 상부 전극을 포함한다. 박막 반도체부는, 기판, 제1 게이트 전극(310G), 게이트 절연막, 제1 반도체층(311), 제1 드레인 전극(310D), 제1 드레인 전극과 동층에 형성된 제2 소스 전극(320S), 제2 소스 전극과 동층 또한 전기적으로 접속된 제1 전원 배선(23A), 및, 제1 드레인 전극과 제2 소스 전극을 덮도록 형성된 제1 층간 절연막을 포함한다. 또한, 제1 층간 절연막 상에 배치되고, 제1 게이트 전극과 접속된 게이트 배선(21), 게이트 배선과 동층에서 제1 전원 배선과 접속된 제2 전원 배선(23B) 및 제2 전원 배선과 동층에서 상부 전극과 접속된 보조 배선(25)을 구비한다.

Description

ＥＬ 표시 패널, ＥＬ 표시 장치 및 ＥＬ 표시 패널의 제조 방법 {EL DISPLAY PANEL, EL DISPLAY DEVICE AND METHOD FOR MANUFACTURING EL DISPLAY PANEL}

본 발명은, EL 표시 패널, EL 표시 장치 및 EL 표시 패널의 제조 방법에 관한 것으로, 특히, 액티브 매트릭스 방식의 표시 장치에 이용되는, EL 표시 패널, EL 표시 장치 및 EL 표시 패널의 제조 방법에 관한 것이다.

액정 표시 장치 또는 유기 EL 표시 장치 등의 액티브 매트릭스 구동형의 표시 장치에서는, 화소를 선택하는 스위칭 소자 또는 표시 소자를 구동하는 구동 소자로서, 박막 트랜지스터(TFT：Thin　Film　Transistor)가 이용되고 있다.

박막 트랜지스터는, 표시 장치의 액티브 매트릭스 기판에 이용되고, 현재, 고성능화를 향한 개발이 활발히 행해지고 있다. 특히, 표시 장치의 대형화나 고정밀화에 따라, 박막 트랜지스터의 높은 구동 능력이 요구되는 중, 채널층(활성층)으로서 결정화한 반도체 박막(다결정 실리콘·미결정 실리콘)을 이용한 것이 주목받고 있다.

반도체 박막의 결정화 프로세스로는, 이미 확립되어 있는 1000℃ 이상의 처리 온도를 채용한 고온 프로세스 기술을 대신하여, 600℃ 이하의 처리 온도를 채용한 저온 프로세스가 개발되고 있다. 저온 프로세스에서는, 내열성이 뛰어난 석영 등의 고가의 기판을 이용할 필요가 없어, 제조 비용의 저감화를 도모할 수 있다.

저온 프로세스의 일환으로서 레이저 빔을 이용하여 가열하는 레이저 어닐링이 주목받고 있다. 이는, 유리 등의 저내열성 절연 기판 상에 성막된 비정질 실리콘 등의 비(非)단결정성의 반도체 박막에, 레이저 빔을 조사하여 국부적으로 가열 용융한 후, 그 냉각 과정에 있어서 반도체 박막을 결정화하는 것이다. 결정화한 반도체 박막은 캐리어의 이동도가 높아지므로, 박막 트랜지스터를 고성능화할 수 있다(예를 들면, 특허 문헌 1 참조).

그런데, 박막 트랜지스터의 구조로는, 게이트 전극이 채널층보다 아래에 배치된 보텀 게이트형의 구조가 주류이다. 이하, 종래의 보텀 게이트형의 박막 트랜지스터에 대해서, 도 23, 도 24a∼도 24c 및 도 25를 이용하여 설명한다. 도 23은, 표시 장치의 1개의 화소에 있어서의 종래에 관련된 표시 장치용 박막 반도체 장치의 평면도이다. 또한, 도 24a는, 도 23의 X1－X1’선을 따라 절단한 종래에 관련된 표시 장치용 박막 반도체 장치의 단면도이다. 도 24b는, 도 23의 X2－X2’선을 따라 절단한 종래에 관련된 표시 장치용 박막 반도체 장치의 단면도이다. 도 24c는, 도 23의 Y－Y’선을 따라 절단한 종래에 관련된 표시 장치용 박막 반도체 장치의 단면도이다. 도 25는, 도 24a에 대응하고, 도 23의 X1－X1’의 단면으로부터 보았을 때에 있어서의 종래에 관련된 표시 장치용 박막 반도체 장치의 주요 부분을 나타내는 사시도이다.

도 23, 도 24a∼도 24c 및 도 25에 나타내는 바와같이, 종래에 관련된 표시 장치용 박막 반도체 장치(9)는, 화소의 행방향을 따라 형성된 게이트 배선(921)과, 화소의 열방향을 따라 형성된 소스 배선(922)과, 게이트 배선(921)과 소스 배선(922)이 교차하는 개소에 설치된 박막 트랜지스터(910)를 구비한다.

도 24a에 도시하는 바와같이, 박막 트랜지스터(910)는, 보텀 게이트형의 박막 트랜지스터로서, 기판(900) 상에 순차적으로 형성된, 게이트 전극(910G), 게이트 절연막(930), 반도체층(911)(채널층), 및, 한쌍의 소스 전극(910S) 및 드레인 전극(910D)으로 이루어지는 적층 구조체이다.

도 23 및 도 24a에 도시하는 바와같이, 게이트 전극(910G)은, 게이트 배선(921)으로부터 연장되어 설치되고, 게이트 배선(921)과 동 층의 제1 금속층(ML1’)에 형성된다. 게이트 절연막(930)은, 게이트 배선(921) 및 게이트 전극(910G)을 덮도록 하여 기판(900) 상에 형성된다. 반도체층(911)은, 게이트 전극(910G)과 중첩하도록 게이트 절연막(930) 상에 섬형상으로 형성된다. 한쌍의 소스 전극(910S) 및 드레인 전극(910D)은, 반도체층(911)의 일부에 중첩하도록 형성되어 있고, 또한, 서로 대향하도록 이간하여 배치된다. 소스 전극(910S) 및 드레인 전극(910D)은, 소스 배선(922)과 동 층의 제2 금속층(ML2’)에 형성된다. 또한, 박막 트랜지스터(910), 게이트 배선(921) 및 소스 배선(922)을 덮도록 하여, 층간 절연막(940)이 적층되어 있다.

여기서, 보텀 게이트형의 박막 트랜지스터(910)에 있어서, 반도체층(911)을, 게이트 전극(910G) 상에 비정질 실리콘을 형성하고, 이를 레이저 어닐링에 의해 결정화시킴으로써 형성하는 경우, 비정질 실리콘의 용융 시에 레이저 어닐링의 열이 게이트 전극(910G)에 전달되어 방산한다. 따라서, 게이트 전극(910G)은, 반도체층(911)의 결정화 시에 있어서의 레이저 어닐링의 열의 방산을 억제하기 위해서, 열 전도율이 작은 재료로 구성하는 것이 바람직하다.

한편, 게이트 배선(921)에 대해서는, 배선 저항이 높으면, 신호가 지연되거나 전압 강하에 의해 표시 불균일이 생기거나 한다. 특히, 패널 면적이 대형화하여 구동 주파수가 증대화하면, 배선 저항의 영향이 커진다. 따라서, 게이트 배선(921)은, 저항율(비저항)이 낮은 재료로 구성하는 것이 바람직하다.

게이트 전극(910G) 및 게이트 배선(921)은, 상술과 같이, 동일한 층에 형성되므로, 동일한 재료로 구성되는 것이 많다. 따라서, 상기의 반도체층(911)의 결정화 관점으로부터 게이트 전극(910G)을 열 전도율이 작은 재료로 구성하면, 게이트 배선(921)도 동일한 열 전도가 작은 재료로 구성하게 된다. 한편, 게이트 배선(921)의 배선 저항의 관점에서 게이트 배선(921)을 저항율이 낮은 재료로 구성하면, 게이트 전극(910G)도 동일한 저항율이 낮은 재료로 구성하게 된다.

그러나, 열전도율이 작은 금속 재료는 저항율이 높은 물질이 대부분으로, 반도체층(911)의 결정화의 관점과 게이트 배선(921)의 배선 저항의 관점의 양쪽의 관점을 동시에 만족시키는 것은 어렵다.

그래서, 종래, 양쪽의 관점을 동시에 만족시키는 표시 장치용 박막 반도체 장치가 제안되어 있다(특허 문헌 2 참조). 특허 문헌 2에는, 게이트 전극의 열전도성과 게이트 배선의 저저항화를 양립시키는 것을 목적으로 하여, 게이트 배선을 2개의 부분으로 나눈 구성으로 하는 것이 개시되어 있다.

즉, 특허 문헌 2에 관련된 표시 장치용 박막 반도체 장치에서는, 게이트 배선이, 게이트 전극과 일체적으로 형성된 일체부와, 당해 일체부와 컨택트 홀로 접속된 별체부로 구성된다. 또한, 게이트 배선의 일체부와 소스 배선은, 게이트 절연막을 사이에 끼고 입체 교차시킨 구조로 되어 있다. 그리고, 게이트 전극과 게이트 배선의 일체부에 대해서는, 게이트 배선의 별체부보다도 낮은 열전도율을 가지는 재료를 이용하고, 한편, 게이트 배선의 별체부에 대해서는, 게이트 전극보다도 낮은 저항율을 가지는 재료를 이용한다.

특허 문헌 1 : 일본국 특개평 07－235490호 공보특허 문헌 2 : 일본국 특개 2007－047808호 공보

그러나, 특허 문헌 2에 개시된 표시 장치용 박막 반도체 장치에 있어서, 게이트 전극과 게이트 배선의 일체부는 여전히 같은 재료로 구성되게 된다. 따라서, 반도체층의 결정화의 관점에서, 게이트 전극을 열 전도율이 낮은 재료로 구성하면, 게이트 배선의 일체부의 저항율이 높아져 게이트 배선의 일체부는 고저항화되어 버린다. 이 결과, 일체부를 포함한 게이트 배선 전체적으로 배선 저항을 충분히 저감할 수 없다는 문제가 있다.

또한, 게이트 배선에 있어서의 일체부와 별체부가, 화소마다 2개소의 컨택트 홀로 접속되어 있으므로, 일체부와 별체부의 접속 부분에 있어서 IR 드롭(배선 상에 생기는 전류(I)와 저항(R)의 곱에 의한 전압 강하)이 생긴다고 하는 문제도 있다. 또한, 1라인의 게이트 배선이, 일체부와 별체부와 번갈아 접속된 구조이므로, 일체부와 별체부의 접속 부분중 1개소라도 접속 불량이 있으면, 게이트 배선을 따른 1라인 모든 화소가 불량이 되어 버린다고 하는 문제도 있다.

또한, 게이트 배선과 박막 트랜지스터에 접속되는 전원 배선은 막 두께가 200㎚ 정도의 게이트 절연막을 통하여 입체 교차하고 있다. 이 때문에, 박막 트랜지스터의 고성능화를 위해서 게이트 절연막을 박막화하고자 하면, 게이트 배선과 전원 배선의 간격이 더욱 좁아져, 배선간의 기생 용량이 증가해 버린다고 하는 문제도 있다.

또한, 표시 장치용 박막 반도체 장치가 이용되는 표시 장치가, 예를 들면 EL 표시 장치인 경우, 각 화소에 있어서, 유기 EL 소자가 형성되는 EL층에, 상부 전극(음극)에 전기적으로 접속되는 보조 배선이 형성되어 있다. 이 때문에, 보조 배선에 의해, 화소의 개구율이 저하한다고 하는 문제도 있다.

본 발명은, 이러한 문제를 해결하기 위해서 이루어진 것으로, 게이트 전극 및 게이트 배선을 각각 적합한 재료로 구성하는 것을 가능하게 함과 더불어, 게이트 배선과 전원 배선의 사이의 기생 용량을 저감할 수 있는 EL 표시 패널, EL 표시 장치 및 EL 표시 패널의 제조 방법을 제공하는 것을 목적으로 한다.

상기 문제를 해결하기 위해서, 본 발명에 관련된 EL 표시 패널의 일양태는, EL부와, 상기 EL부의 발광을 제어하는 박막 반도체부를 구비하는 EL 표시 패널로서, 상기 EL부는, 양극 전극과, 음극 전극과, 상기 양극 전극과 상기 음극 전극의 사이에 개재하는 발광층을 포함하고, 상기 박막 반도체부는, 기판과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극을 덮어 상기 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상이며 상기 게이트 전극의 상방에 형성된 반도체층과, 상기 반도체층의 상방에 형성된 제1 전극과, 상기 제1 전극과 동층에 형성된 제2 전극과, 상기 제2 전극과 전기적으로 접속되고, 당해 제2 전극과 동층에 형성된 제1 전원 배선과, 상기 제1 전극 및 상기 제2 전극을 덮어 상기 게이트 절연막의 상방에 형성된 제1 층간 절연막과, 상기 게이트 전극이 형성된 층과는 상이한 층인 상기 제1 층간 절연막 상에 형성되고, 상기 제1 전원 배선과 교차하도록 배치된 게이트 배선과, 상기 게이트 배선과 동층에 형성됨과 더불어 상기 게이트 배선과 병행하여 배치된 제2 전원 배선과, 상기 제2 전원 배선과 동층에 형성됨과 더불어 상기 제2 전원 배선과 병행하여 배치된 보조 배선을 포함하고, 상기 게이트 전극과 상기 게이트 배선은, 상기 게이트 절연막 및 상기 제1 층간 절연막을 관통하도록 설치된 제1 도전부를 통하여 전기적으로 접속되고, 상기 제1 전원 배선과 상기 제2 전원 배선은, 상기 제1 층간 절연막을 관통하도록 설치된 제2 도전부를 통하여 전기적으로 접속되고, 상기 보조 배선은, 상기 음극 전극과 전기적으로 접속되는 것이다.

본 발명에 관련된 EL 표시 패널에 의하면, 게이트 배선과 게이트 전극을 다른 층으로 구성할 수 있으므로, 각각에 적합한 재료를 선택할 수 있다.

또한, 게이트 배선은 제1 층간 절연막의 상층에 형성되고, 제1 전원 배선은 제1 층간 절연막보다 하층에 형성되므로, 제1 층간 절연막의 막 두께를 크게 함으로써 게이트 배선과 제1 전원 배선의 막 두께간 거리를 확보할 수 있다. 이에 따라, 게이트 배선과 제1 전원 배선의 사이의 기생 용량을 저감할 수 있다.

또한, 제2 전극은 제1 전원 배선과 전기적으로 접속됨과 더불어 제1 전원 배선은 제2 전원 배선과 전기적으로 접속되고, 또한, 제1 전원 배선과 제2 전원 배선이 교차하도록 배치된다. 이에 따라, 제2 전극은 제1 전원 배선과 제2 전원 배선의 쌍방향으로부터 전원 공급을 받을 수 있으므로, 대화면화함에 따라 표시 영역의 중앙 영역에서 발생하는 IR 드롭에 대해서, IR 드롭량을 저감할 수 있다.

또한, 제2 전원 배선 및 보조 배선이, 게이트 배선과 동층에 형성됨과 더불어 게이트 배선과 병행하여 배치되어 있으므로, 제1 층간 절연막 상의 게이트 배선에 의해 생기는 요철을 제2 전원 배선 및 보조 배선에 의해 경감할 수 있다. 이에 따라, EL 부하층의 평탄성을 향상시킬 수 있다.

또한, 제2 전극에 대해서 제1 전원 배선 및 제2 전원 배선의 2개의 전원 배선에 의해 전력을 공급할 수 있다. 이에 따라, 화소 불량을 억제할 수 있으므로, 표시 장치에 있어서의 표시 불균일을 억제할 수 있다.

또한, 보조 배선이 게이트 배선과 동층에 형성되어 있고, EL부에 별도 보조 배선을 형성할 필요가 없다. 이에 따라, 화소의 개구율을 향상시킬 수 있으므로, 표시 패널의 수명을 향상시킬 수 있다.

도 1은 본 발명의 제1의 실시 형태에 관련된 유기 EL 표시 패널의 일부 절결 사시도이다.
도 2는 본 발명의 제1의 실시 형태에 관련된 표시 장치용 박막 반도체 어레이 장치의 마더 기판을 도시한 도면이다.
도 3은 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널에 있어서의 1화소의 회로 구성도이다.
도 4a는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 1화소에 있어서의 박막 트랜지스터를 포함하는 단면을 모식적으로 나타낸 단면도이다.
도 4b는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 1화소에 있어서의 보조 배선을 포함하는 단면을 모식적으로 나타낸 단면도이다.
도 5는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(일부 투과)의 평면도이다.
도 6은 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(일부 투과)의 평면도이다.
도 7은 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(일부 투과)의 평면도이다.
도 8은 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(일부 투과)의 1화소에 있어서의 평면도이다.
도 9는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(일부 투과)의 1화소에 있어서의 평면도이다.
도 10은 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(일부 투과)의 1화소에 있어서의 평면도이다.
도 11a는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 단면도이다(도 9의 X1－X1’선 단면도).
도 11b는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 단면도이다(도 9의 X2－X2’선 단면도).
도 11c는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 단면도이다(도 8의 X3－X3’선 단면도).
도 12a는 도 9의 X4－X4’단면으로부터 보았을 때에 있어서의 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 사시도이다.
도 12b는 도 10의 X3－X3’단면으로부터 보았을 때에 있어서의 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 사시도이다.
도 13a는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 기판 준비 공정을 모식적으로 나타낸 단면도이다.
도 13b는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 제1 금속층(게이트 전극) 형성 공정을 모식적으로 나타낸 단면도이다.
도 13c는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 게이트 절연막 형성 공정을 모식적으로 나타낸 단면도이다.
도 13d는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 비결정성 반도체막 형성 공정 및 결정성 반도체막 형성 공정(레이저 조사 공정)을 모식적으로 나타낸 단면도이다.
도 13e는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 반도체층 형성 공정(섬(島)화 공정)을 모식적으로 나타낸 단면도이다.
도 13f는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 제4 컨택트 홀 형성 공정을 모식적으로 나타낸 단면도이다.
도 13g는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 제2 금속층 형성 공정을 모식적으로 나타낸 단면도이다.
도 13h는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 제1 층간 절연막 형성 공정을 모식적으로 나타낸 단면도이다.
도 13i는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 제2 컨택트 홀 형성 공정을 모식적으로 나타낸 단면도이다.
도 13j는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법에 있어서의 제3 금속층 공정을 모식적으로 나타낸 단면도이다.
도 14는 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널에 있어서의 박막 트랜지스터의 TFT 특성을 설명하기 위한 도면이다.
도 15는 본 발명의 제1의 실시 형태의 변형예에 관련된 EL 표시 패널의 단면도이다.
도 16은 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(일부 투과)의 평면도이다.
도 17은 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(일부 투과)의 평면도이다.
도 18은 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널의 단면도이다(도 16의 X2－X2’선 단면도).
도 19는 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널에 있어서의 박막 트랜지스터의 TFT 특성을 설명하기 위한 도면이다.
도 20은 본 발명의 제2의 실시 형태의 변형예에 관련된 EL 표시 패널의 단면도이다.
도 21a는 본 발명에 관련된 유기 EL 표시 패널의 일예를 나타내는 단면 사시도이다.
도 21b는 본 발명에 관련된 유기 EL 표시 패널의 다른 예를 나타내는 단면 사시도이다.
도 22는 본 발명에 관련된 EL 표시 장치의 일예를 나타내는 외관 사시도이다.
도 23은 표시 장치의 1개의 화소에 있어서의 종래에 관련된 표시 장치용 박막 반도체 장치의 평면도이다.
도 24a는 종래에 관련된 표시 장치용 박막 반도체 장치의 단면도이다(도 23의 X1－X1’선 단면도).
도 24b는 종래에 관련된 표시 장치용 박막 반도체 장치의 단면도이다(도 23의 X2－X2’선 단면도).
도 24c는 종래에 관련된 표시 장치용 박막 반도체 장치의 단면도이다(도 23의 Y－Y’선 단면도).
도 25는 도 23의 X1－X1’의 단면으로부터 보았을 때에 있어서의 종래에 관련된 표시 장치용 박막 반도체 장치의 주요 부분을 나타내는 사시도이다.

본 발명에 관련된 EL 표시 패널의 일양태는, EL부와, 상기 EL부의 발광을 제어하는 박막 반도체부를 구비하는 EL 표시 패널로서, 상기 EL부는, 양극 전극과, 음극 전극과, 상기 양극 전극과 상기 음극 전극의 사이에 개재하는 발광층을 포함하고, 상기 박막 반도체부는, 기판과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극을 덮어 상기 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상이며 상기 게이트 전극의 상방에 형성된 반도체층과, 상기 반도체층의 상방에 형성된 제1 전극과, 상기 제1 전극과 동층에 형성된 제2 전극과, 상기 제2 전극과 전기적으로 접속되고, 당해 제2 전극과 동층에 형성된 제1 전원 배선과, 상기 제1 전극 및 상기 제2 전극을 덮어 상기 게이트 절연막의 상방에 형성된 제1 층간 절연막과, 상기 게이트 전극이 형성된 층과는 다른 층인 상기 제1 층간 절연막 상에 형성되고, 상기 제1 전원 배선과 교차하도록 배치된 게이트 배선과, 상기 게이트 배선과 동층에 형성됨과 더불어 상기 게이트 배선과 병행하여 배치된 제2 전원 배선과, 상기 제2 전원 배선과 동층에 형성됨과 더불어 상기 제2 전원 배선과 병행하여 배치된 보조 배선을 포함하고, 상기 게이트 전극과 상기 게이트 배선은, 상기 게이트 절연막 및 상기 제1 층간 절연막을 관통하도록 설치된 제1 도전부를 통하여 전기 적으로 접속되고, 상기 제1 전원 배선과 상기 제2 전원 배선은, 상기 제1 층간 절연막을 관통하도록 설치된 제2 도전부를 통하여 전기적으로 접속되고, 상기 보조 배선은, 상기 음극 전극과 전기적으로 접속되는 것이다.

본 양태에 의하면, 게이트 배선이, 게이트 전극이 형성된 층과는 다른 층인 제1 층간 절연막 상에 배치되므로, 게이트 배선과 게이트 전극은 각각에 적합한 재료를 선택할 수 있다.

또한, 본 양태에 의하면, 게이트 배선은 제1 층간 절연막의 상층에 형성되고, 제1 전원 배선은 제1 층간 절연막보다 하층에 형성되므로, 제1 층간 절연막의 막 두께를 크게 함으로써 게이트 배선과 제1 전원 배선의 막 두께간 거리를 확보할 수 있다. 이에 따라, 게이트 배선과 제1 전원 배선의 사이의 기생 용량을 저감할 수 있다.

또한, 본 양태에 의하면, 제2 전극은 제1 전원 배선과 전기적으로 접속됨과 더불어 제1 전원 배선은 제2 전원 배선과 전기적으로 접속되고, 또한, 제1 전원 배선과 제2 전원 배선이 교차하도록 배치된다. 이에 따라, 제2 전극은 제1 전원 배선과 제2 전원 배선의 쌍방향으로부터 전원 공급을 받을 수 있으므로, 대화면화함에 따라 표시 영역의 중앙 영역에서 발생하는 IR 드롭에 대해서, IR 드롭량을 저감할 수 있다.

또한, 제2 전원 배선 및 보조 배선이, 게이트 배선과 동층에 형성됨과 더불어 게이트 배선과 병행하여 배치되어 있으므로, 제1 층간 절연막 상의 게이트 배선에 의해 생기는 요철을 제2 전원 배선에 의해 경감할 수 있다. 이에 따라, 박막 반도체부의 평탄도를 향상시킬 수 있다.

또한, 제2 전극에 대해서 제1 전원 배선 및 제2 전원 배선의 2개의 전원 배선에 의해 전력을 공급할 수 있다. 이에 따라, 화소 불량을 억제할 수 있으므로, 표시 장치에 있어서의 표시 불균일을 억제할 수 있다.

또한, 본 양태에 의하면, 보조 배선이, EL부가 아니라 박막 반도체부에 배치됨과 더불어, 게이트 배선 및 제2 전원 배선에 병행하여 배치하고 있다. 즉, 보조 배선은, EL부 이외의 층이며, 게이트 배선 및 제2 전원 배선을 배치하기 위해서 이미 이용하고 있는 층에 배치되어 있다. 이에 따라, 박막 반도체부에 스페이스 상의 부담을 주지않고, EL부에 있어서의 설계의 자유도를 확대할 수 있다. 또한, 보조 배선이 EL부에 배치할 필요가 없으므로, 각 화소의 개구율을 증대시킬 수 있어, EL 표시 패널로서 발광량을 크게 할 수 있다. 또한, 발광량을 크게 할 수 있으므로 단위 면적당의 발광 강도를 작게 해도 EL 표시 패널로서는 종래의 기술에 의한 EL 표시 패널과 동등한 휘도를 실현할 수 있게 되므로, 그 결과, 수명이 긴 EL 표시 패널을 실현할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제2 전원 배선 및 상기 보조 배선은, 상기 게이트 배선과 동일 또는 소정의 근사치의 높이로 형성되어 있고, 상기 제2 전원 배선 및 상기 보조 배선은, 인접하는 2개의 상기 게이트 배선의 사이에 배치되고, 상기 제2 전원 배선 및 상기 보조 배선의 쌍방을 조합한 폭은, 상기 인접하는 2개의 게이트 배선의 사이의 폭에 대응하는 것이 바람직하다.

본 양태에 의하면, EL 표시 패널의 평탄성을 한층 향상시킬 수 있다. 즉, 게이트 배선이 제1 층간 절연막 상에 형성되면, 이대로는, 게이트 배선의 막두께만큼, 게이트 배선이 형성되어 있지 않은 영역보다도 돌출하게 된다. 이에 대해서, 본 양태에 의하면, 제2 전원 배선 및 보조 배선의 쌍방을 조합한 폭은, 인접하는 2개의 게이트 배선의 사이의 폭에 대응하는 폭을 가지는 배선이다. 따라서, 제2 전원 배선 및 보조 배선을 평탄화용 구성으로서도 이용할 수 있으므로, 용이한 구성으로 반도체 박막부의 평탄성을 확보할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제2 전원 배선 또는 상기 보조 배선과, 상기 인접하는 2개의 게이트 배선의 거리는, 각각, 4㎛이상인 것이 바람직하다.

본 양태에 의하면, 제2 전원 배선 또는 보조 배선과 게이트 배선이 영향을 받지않고 배치시킬 수 있음과 더불어, 박막 반도체부의 평탄성을 향상시킬 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제2 전원 배선 및 상기 보조 배선은, 상기 게이트 배선과 동일 또는 소정의 근사치의 높이로 형성되어 있고, 상기 제2 전원 배선 및 상기 보조 배선은, 인접하는 2개의 상기 게이트 배선의 사이를 메우도록 하여, 당해 게이트 배선과 근접하여 배치되는 것이 바람직하다.

본 양태에 의하면, 박막 반도체부의 평탄성을 한층 향상시킬 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제2 전원 배선 및 상기 보조 배선은, 상기 게이트 배선과 동일 또는 소정의 근사치의 높이로 형성되어 있고, 상기 제2 전원 배선 및 상기 보조 배선은, 상기 제1 전원 배선의 폭보다 넓은 폭을 가지는 배선인 것이 바람직하다.

본 양태에 의하면, 박막 반도체부의 평탄성을 한층 향상시킬 수 있다. 또한, 제2 전원 배선을 제1 전원 배선보다도 저저항화할 수 있어, IR 드롭을 대폭 경감시킬 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제2 전원 배선 및 상기 보조 배선은, 모두, 균일한 막 두께를 가지고, 또한, 당해 전원 배선 및 당해 보조 배선의 하층의 표면 형상을 따라 형성되는 것이 바람직하다.

본 양태에 의하면, 제2 전원 배선의 평면에서 본 형상을 대략 평판 형상으로 할 수 있다. 이에 따라, 제2 전원 배선을, 제1 전원 배선의 폭보다 넓은 폭을 가지는 평판 형상의 배선으로 할 수 있고, 제2 전원 배선을 저저항 배선으로 할 수 있다. 따라서, 배선 저항이 낮은 제2 전원 배선으로부터 제1 전원 배선을 통하여 제2 전극에 대해서 전원 공급이 이루어지게 되므로, 대화면화함에 따라 표시 영역의 중앙 영역에서 발생하는 IR 드롭에 대해서, 그 드롭량을 대폭 저감시킬 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 반도체층은, n채널형이며, 상기 제2 전원 배선의 적어도 일부가, 상기 반도체층과 겹치지 않도록 배치되는 것이 바람직하다.

본 양태에 의하면, n채널형인 반도체층이 제2 전원 배선과 겹치지 않도록 구성되어 있으므로, 백 채널에 캐리어가 유발되는 것을 억제할 수 있다. 이에 따라, 오프 리크 전류의 발생을 억제할 수 있으므로, 오프 특성이 뛰어난 박막 트랜지스터를 가지는 EL 표시 패널을 실현할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 반도체층은, p채널형이며, 상기 제2 전원 배선의 적어도 일부가, 상기 반도체층과 겹치도록 배치되는 것이 바람직하다.

본 양태에 의하면, p채널형인 반도체층이 제2 전원 배선과 겹치도록 구성되므로, 백 채널의 전위를 안정시킬 수 있다. 이에 따라, 오프 리크 전류를 저감시킬 수 있으므로, 오프 특성이 뛰어난 박막 트랜지스터를 가지는 EL 표시 패널을 실현할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제1 전극은 소스 전극이며, 상기 제2 전극은 드레인 전극이다. 또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제1 전극은 드레인 전극이며, 상기 제2 전극은 소스 전극으로 해도 된다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 게이트 배선이 형성된 층과 상기 제1 전원 배선이 형성된 층의 사이에 끼워진 상기 제1 층간 절연막에 의해 형성되는 단위 면적당의 용량은, 상기 게이트 전극이 형성된 층과 상기 제1 전원 배선이 형성된 층의 사이에 끼워진 상기 게이트 절연막에 의해 형성되는 단위 면적당의 용량보다 작은 것이 바람직하다. 이 경우, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제2 층간 절연막에 의해 형성되는 용량은, 1.5×10^－4F/㎡ 미만이며, 상기 게이트 절연막에 형성되는 용량은, 1. 5×10^－4F/㎡ 이상인 것이 바람직하다.

본 양태에 의하면, 제1 층간 절연막과 게이트 절연막이 동일 재료인 경우, 제1 층간 절연막의 막 두께가 게이트 절연막의 막 두께보다 두꺼워진다. 이에 따라, 제1 층간 절연막 상의 게이트 배선과 제1 층간 절연막 하의 제1 전원 배선의 사이의 간격을, 게이트 절연막의 막 두께 이상으로 이간시킬 수 있으므로, 게이트 배선과 제1 전원 배선의 사이의 기생 용량을 한층 저감할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 반도체층은, 다결정성 반도체층을 포함하는 것이 바람직하다.

본 양태에 의하면, 다결정성 반도체층에 의해 캐리어의 이동도를 높게 할 수 있으므로, 온 특성이 뛰어난 박막 트랜지스터를 구비하는 EL 표시 패널을 실현할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제2 전원 배선 및 상기 보조 배선을 구성하는 재료는, Al, Cu, Ag에서 선택되는 어느 하나의 원소를 포함하는 것이 바람직하다. 또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 제2 전원 배선 및 상기 보조 배선은, 다층 배선이며, 상기 제2 전원 배선 및 상기 보조 배선을 구성하는 주배선은, Al, Cu, Ag에서 선택되는 어느 하나로 이루어지는 것이 바람직하다.

본 양태에 의하면, 배선용 재료 중에서도 저항율이 작은 금속 재료로 구성할 수 있으므로, 제2 전원 배선의 전기 저항을 한층 작게 할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 일양태에 있어서, 상기 EL부는, 상기 발광층이 유기 발광층인 유기 EL부인 것이 바람직하다.

본 양태에 의하면, 표시 성능이 뛰어난 유기 EL 표시 패널을 실현할 수 있다.

또한, 본 발명에 관련된 EL 표시 장치의 일양태는, 상기의 EL 표시 패널을 구비하는 것이다.

본 양태에 의하면, 표시 성능이 뛰어난 EL 표시 장치를 실현할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 제조 방법의 일양태는, 기판을 준비하는 제1 공정과, 상기 기판 상에 게이트 전극을 형성하는 제2 공정과, 상기 게이트 전극을 덮어 상기 기판 상에 게이트 절연막을 형성하는 제3 공정과, 상기 게이트 절연막 상이며 상기 게이트 전극의 상방에 반도체층을 형성하는 제4 공정과, 상기 반도체층의 상방에 제1 전극을 형성함과 더불어, 상기 제1 전극과 동층에 제2 전극 및 당해 제 2 전극과 전기적으로 접속되는 제1 전원 배선을 형성하는 제5 공정과, 상기 제1 전극 및 상기 제2 전극을 덮어 상기 게이트 절연막의 상방에 제1 층간 절연막을 형성하는 제6 공정과, 상기 게이트 절연막 및 상기 제1 층간 절연막을 관통하는 제1 컨택트 홀, 및, 상기 제1 층간 절연막을 관통하는 제2 컨택트 홀을 형성하는 제7 공정과, 상기 제1 층간 절연막 상에 금속막을 성막하여 당해 금속막을 패터닝함으로써, 상기 제1 전원 배선과 교차하도록 상기 제1 컨택트 홀을 통하여 상기 게이트 전극과 전기적으로 접속되는 게이트 배선을 형성함과 더불어, 상기 게이트 배선과 병행하도록 상기 제2 컨택트 홀을 통하여 상기 제1 전원 배선과 전기적으로 접속되는 제2 전원 배선을 형성하고, 또한, 상기 제2 전원 배선과 병행하도록 보조 배선을 형성하는 제8 공정과, 상기 제1 층간 절연막, 상기 제2 전원 배선, 및 상기 보조 배선의 상면을 덮도록, 제2 층간 절연막을 형성하는 제9 공정과, 상기 보조 전극 상에 있어서의 상기 제2 층간 절연막을 관통하는 제3 컨택트 홀을 형성하는 제10 공정과, 상기 제2 층간 절연막의 상방에, 양극 전극과, 음극 전극과, 상기 양극 전극과 상기 음극 전극의 사이에 개재하는 발광층을 포함하는 EL부를 형성하는 제11 공정을 포함하고, 상기 제11 공정에 있어서, 상기 제3 컨택트 홀을 통하여 상기 음극 전극과 상기 보조 배선을 전기적으로 접속하는 것이다.

본 양태에 의하면, 상기의 본 발명에 관련된 EL 표시 패널을 용이하게 제조할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 제조 방법의 일양태에 있어서, 상기 제4 공정에서 형성하는 반도체층은 비결정성 반도체막이며, 상기 제4 공정과 상기 제5 공정의 사이에, 상기 비결정성 반도체막에 대해서 소정의 레이저 광을 조사하고, 상기 소정의 레이저 광의 조사에 의해 상기 비결정성 반도체막의 온도를 소정의 온도 범위로 하여, 상기 비결정성 반도체막을 결정화하는 공정을 포함하는 것이 바람직하다.

본 양태에 의하면, 다결정성 반도체막을 포함하는 반도체층을 형성할 수 있어, 온 특성이 뛰어난 박막 트랜지스터를 포함하는 EL 표시 패널을 제조할 수 있다.

또한, 본 발명에 관련된 EL 표시 패널의 제조 방법의 일양태에 있어서, 상기 EL부는, 상기 발광층을 유기 발광층으로 형성한 유기 EL부인 것이 바람직하다.

본 양태에 의하면, 표시 성능이 뛰어난 유기 EL 표시 패널을 제조할 수 있다.

이하, 본 발명에 관련된 EL 표시 패널, EL 표시 패널의 제조 방법, 및, EL 표시 장치의 실시 형태 및 실시예에 대해서, 도면을 참조하면서 설명한다. 또한, 각 도면은, 설명을 위한 모식도이며, 막 두께 및 각 부의 크기의 비 등은, 반드시 엄밀하게 표시한 것은 아니다.

(제1의 실시 형태)

우선, 본 발명의 제1의 실시 형태에 관련된 EL(Electro　Luminescence) 패널에 대해서, 도 1을 이용하여 설명한다. 도 1은, 본 발명의 제1의 실시 형태에 관련된 유기 EL 표시 패널의 일부 절결 사시도이다.

도 1에 나타내는 바와같이, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)은, 유기 EL 표시 패널(유기 EL 디스플레이)이며, 자발광형 표시 소자인 유기 EL 소자(10)와, 박막 트랜지스터 및 각종 배선 등이 형성된 액티브 매트릭스 기판 으로 이루어지는 표시 장치용 박막 반도체 어레이 장치(20)를 구비한다.

유기 EL 소자(10)는, 표시 장치용 박막 반도체 어레이 장치(20) 상에 순차적으로 형성된, 하부 전극(12), 유기 발광층(13) 및 상부 전극(14)을 구비한다. 유기 발광층(13)은, 전자 수송층, 발광층, 정공 수송층 등이 적층되어 구성된다.

표시 장치용 박막 반도체 어레이 장치(20)는, 복수의 화소(100)가 매트릭스형상(행렬형상)으로 배치된 화소부를 구비하고, 각 화소(100)에는 박막 트랜지스터(도시하지 않음)를 포함하는 화소 회로(30)가 설치되어 있다. 또한, 표시 장치용 박막 반도체 어레이 장치(20)는, 매트릭스형상으로 배치된 게이트 배선(21) 및 소스 배선(22)을 구비한다. 게이트 배선(21)은 행방향으로 복수개 배열되어 있고, 소스 배선(22)은 열방향으로 복수개 배열되어 있다. 또한, 게이트 배선(21) 및 소스 배선(22)은 직교하도록 구성되어 있고, 각각 각 화소 회로(30)와 제어 회로(도시하지 않음)를 접속한다.

각 화소 회로(30)에는, 화소(100)를 선택하기 위한 스위칭 소자 및 유기 EL 소자(10)를 구동하기 위한 구동 소자로서, 적어도 2개의 박막 트랜지스터가 설치되어 있다.

또한, 도 1에서는 도시하지 않지만, 표시 장치용 박막 반도체 어레이 장치(20)는, 열방향으로 배열된 복수의 제1 전원 배선(23A) 및 행방향으로 배열된 복수의 제2 전원 배선(23B)을 구비한다. 복수의 제1 전원 배선(23A)은, 소스 배선(22)과 평행하게 배치되어, 각 화소(100)의 구동 소자에 접속된다.

이와 같이, 본 실시 형태에 관련된 유기 EL 표시 패널(1)은, 게이트 배선(21)과 소스 배선(22)으로 구획된 화소(100)마다 표시 제어를 행하는 액티브 매트릭스 방식이 채용되어 있다.

다음에, 본 발명의 제1의 실시 형태에 관련된 표시 장치용 박막 반도체 어레이 장치를 제작하는 일예에 대해서, 도 2를 이용하여 설명한다. 도 2는, 본 발명의 제1의 실시 형태에 관련된 표시 장치용 박막 반도체 어레이 장치의 마더 기판을 나타낸 것이다. 도 2에 도시하는 바와같이, 마더 기판은 2개의 표시부(200)를 포함하고, 이 마더 기판을 2개로 절단함으로써, 2개의 표시 장치용 박막 반도체 어레이 장치(20)를 얻을 수 있다. 각 표시부(200)는, 상술과 같이, 화소(100)가 매트릭스형상(행렬형상)으로 배치되어 구성되어 있다. 또한, 도 2에 있어서는, 화소(100)는 표시부(200)의 모퉁이부만의 화소를 도시하고 있다. 또한, 도 2에 있어서, 마더 기판은 2개의 표시부(200)를 포함하는 것으로 하고, 2매를 취한 예를 나타냈는데, 표시부(200)는 2이상의 복수로 할 수도 있고, 또한, 표시부(200)를 1개만으로 할 수도 있다.

다음에, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널에 있어서의 화소의 회로 구성에 대해서, 도 3을 이용하여 설명한다. 도 3은, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널에 있어서의 1화소의 회로 구성도이다. 이하, 도 3∼도 15에 나타내는 본 발명의 제1의 실시 형태에서는, 제1 박막 트랜지스터 및 제2 박막 트랜지스터가 p채널형인 TFT로서 설명한다.

도 3에 나타내는 바와같이, 각 화소(100)는, 제1 박막 트랜지스터(310), 제2 박막 트랜지스터(320) 및 콘덴서(300C)를 포함하는 화소 회로(30)와, 유기 EL 소자(10)를 구비한다. 제1 박막 트랜지스터(310)는, 화소(100)를 선택하기 위한 선택 트랜지스터(스위칭 트랜지스터)이며, 제2 박막 트랜지스터(320)는, 유기 EL 소자(10)를 구동하기 위한 구동 트랜지스터이다.

제1 박막 트랜지스터(310)는, 제1 소스 전극(310S), 제1 드레인 전극(310D) 및 제1 게이트 전극(310G)을 가진다. 제1 소스 전극(310S)은 소스 배선(22)에 접속되고, 제1 게이트 전극(310G)은 게이트 배선(21)에 접속된다. 또한, 제1 드레인 전극(310D)은, 콘덴서(300C)(캐패시터) 및 제2 박막 트랜지스터(320)의 제2 게이트 전극(320G)에 접속된다. 제1 박막 트랜지스터(310)는, 게이트 배선(21) 및 소스 배선(22)에 전압이 인가되면, 소스 배선(22)에 인가된 전압치를 표시 데이터로 하여 콘덴서(300C)에 보존한다.

제2 박막 트랜지스터(320)는, 제2 소스 전극(320S), 제2 드레인 전극(320D) 및 제2 게이트 전극(320G)을 가진다. 제2 드레인 전극(320D)은 유기 EL 소자(10)의 양극(하부 전극)에 접속되고, 제2 소스 전극(320S)은 제1 전원 배선(23A)에 접속된다. 또한, 제2 게이트 전극(320G)은, 제1 박막 트랜지스터(310)의 제1 드레인 전극(310D)에 접속된다. 제2 박막 트랜지스터(320)는, 콘덴서(300C)가 유지하고 있는 전압치에 대응하는 전류를 제1 전원 배선(23A)으로부터 제2 드레인 전극(320D)을 통해서 유기 EL 소자(10)의 양극에 공급한다.

이와 같이 구성되는 화소(100)에 있어서, 게이트 배선(21)에 게이트 신호가 입력되고, 제1 박막 트랜지스터(310)를 온 상태로 하면, 소스 배선(22)을 통하여 공급된 신호 전압이 콘덴서(300C)에 기입된다. 그리고, 콘덴서(300C)에 기입된 유지 전압은, 1프레임 기간을 통해서 유지된다. 이 유지 전압에 의해, 제2 박막 트랜지스터(320)의 컨덕턴스가 아날로그적으로 변화하고, 발광 계조에 대응한 구동 전류가, 유기 EL 소자(10)의 양극으로부터 음극(캐소드)으로 흐른다. 이에 따라, 유기 EL 소자(10)가 발광하여, 화상으로서 표시된다.

다음에, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)에 있어서의 화소의 구성에 대해서, 도 4a 및 도 4b를 이용하여 설명한다. 도 4a는, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 1화소에 있어서의 박막 트랜지스터를 포함하는 단면을 모식적으로 나타낸 단면도이다. 도 4b는, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 1화소에 있어서의 보조 배선을 포함하는 단면을 모식적으로 나타낸 단면도이다.

도 4a에 도시하는 바와같이, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)에 있어서의 각 화소는, 화소를 선택하기 위한 스위칭 트랜지스터인 제1 박막 트랜지스터(310)와, 유기 EL 소자(10)를 구동하기 위한 구동 트랜지스터인 제2 박막 트랜지스터(320)를 구비한다. 상술과 같이, 제1 박막 트랜지스터(310)는, 제1 소스 전극(310S), 제1 드레인 전극(310D) 및 제1 게이트 전극(310G)을 가진다. 또한, 제2 박막 트랜지스터(320)는, 제2 소스 전극(320S), 제2 드레인 전극(320D) 및 제2 게이트 전극(320G)을 가진다.

도 4a에 도시하는 바와같이, 각 화소에 있어서, 기판(300) 상에, 제1 게이트 전극(310G) 및 제2 게이트 전극(320G)이 형성된다. 또한, 제1 게이트 전극(310G) 및 제2 게이트 전극(320G)을 덮도록 하여, 게이트 절연막(330)이 형성된다.

제1 게이트 전극(310G)의 상방이며 게이트 절연막(330) 상에는 제1 반도체층(311)이 형성된다. 또한, 제2 게이트 전극(320G)의 상방이며 게이트 절연막(330) 상에는 제2 반도체층(321)이 형성된다.

제1 반도체층(311)의 일부를 덮도록 하여 한쌍의 제1 소스 전극(310S) 및 제1 드레인 전극(310D)이 상호 대향하도록 이간하여 배치된다. 또한, 제2 반도체층(321)의 일부를 덮도록 하여 한쌍의 제2 소스 전극(320S) 및 제2 드레인 전극(320D)이 서로 대향하도록 이간하여 배치된다.

제1 박막 트랜지스터(310)의 제1 소스 전극(310S)은, 소스 배선(22)과 전기적으로 접속되어 있다. 또한, 제2 박막 트랜지스터(320)의 제2 소스 전극(320S)은, 제1 전원 배선(23A)과 전기적으로 접속되어 있다.

또한, 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)를 덮도록 하여, 제1 층간 절연막(340)(하부 층간 절연막)이 형성된다. 제1 층간 절연막(340)은, 예를 들면, 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)를 보호하기 위한 패시베이션막으로서 기능한다.

제1 층간 절연막(340) 상에는, 제2 전원 배선(23B)이 형성된다. 제2 전원 배선(23B)은, 제1 층간 절연막(340)에 형성된 컨택트 홀을 통하여 제1 전원 배선(23A)과 전기적으로 접속되어 있다.

제2 전원 배선(23B)을 덮도록 하여 제1 층간 절연막(340) 상에 제2 층간 절연막(350)(상부 층간 절연막)이 형성된다. 제2 층간 절연막(350)은, 예를 들면, 표시 장치용 박막 반도체 장치(박막 반도체부)의 상면을 평탄화하기 위한 평탄화막으로서 기능한다. 이에 따라, 상층의 유기 EL 소자(10)를 평탄하게 형성할 수 있다.

제2 층간 절연막(350) 상에는, 하부 전극(12), 유기 발광층(13) 및 상부 전극(14)이 순차적으로 적층된 유기 EL 소자(10)가 형성된다. 제2 층간 절연막(350) 상에는, 인접하는 화소와의 경계 부분에 뱅크(15)가 형성되어 있다. 인접하는 뱅크(15)에 의해 구성되는 개구에, 하부 전극(12) 및 유기 발광층(13)이 형성된다.

하부 전극(12)은, 화소 단위로 배치된 양극 전극(애노드)이며, 제2 층간 절연막(350) 상에 형성된다. 하부 전극(12)은, 제1 층간 절연막(340) 및 제2 층간 절연막(350)을 관통하는 컨택트 홀을 통하여, 제2 박막 트랜지스터의 제2 드레인 전극(320D)과 전기적으로 접속된다.

유기 발광층(13)(유기 EL층)은, 색(서브 화소열) 단위 또는 서브 화소 단위로 형성되어 있고, 소정의 유기 발광 재료로 구성되어 있다.

상부 전극(14)은, 유기 발광층(13)의 상방에 배치되고, 복수의 화소를 타넘도록 형성된 음극 전극(캐소드)이며, ITO 등의 투명 전극에 의해 구성된다. 본 실시 형태에 있어서, 상부 전극(14)은 모든 화소에 공통인 공통 전극이다. 또한, 상부 전극(14)은, 본 실시 형태에서는, 접지 전위이다.

또한, 도 4b에 도시하는 바와같이, 제1 층간 절연막(340) 상에는, 보조 배선(25)이 형성되어 있다. 보조 배선(25)은, 유기 EL 소자(10)의 상부 전극(14)과 전기적으로 접속되어 있고, 상부 전극(14)의 표시 화면의 중앙 영역에서 발생하는 전압 강하를 방지한다. 보조 배선(25)은, 상부 전극(14)에 소정의 전원을 공급하는 EL 전원선으로서 기능을 가진다.

또한, 본 실시 형태에 있어서, 유기 EL층(L3)에는, 상부 전극(14)과 전기적으로 접속되는 보조 배선은 형성되어 있지 않다.

전극부(120)는, 제2 박막 트랜지스터(320)의 제2 드레인 전극(320D)으로부터 연장하여 설치된 구성으로 되어 있다. 도 4b에 도시하는 바와같이, 전극부(120)는, 중계 전극을 통하여 유기 EL 소자(10)의 하부 전극(12)과 전기적으로 접속되어 있다. 이에 따라, 제2 박막 트랜지스터(320)의 제2 드레인 전극(320D)과 하부 전극(12)이 전기적으로 접속된다.

이와 같이 구성되는 EL 표시 패널(1)에 있어서, 최하층의 박막 트랜지스터가 형성되는 층을 TFT층(TFT부)(L1)으로 하고, 최상층의 유기 EL 소자(10)가 형성되는 층을 유기 EL층(유기 EL부)(L3)으로 하고, TFT층(L1)과 유기 EL층(L3)의 사이의 층이며 각종 배선이 형성되는 층을 배선층(배선부)(L2)으로 한다. 이 배선층(L2)에는, 도 4a 및 도 4b에 나타내는 바와같이, 예를 들면, 제2 전원 배선(23B) 및 보조 배선(25) 등이 형성된다. 또한, 본 실시 형태에 있어서, TFT층(L1)과 배선층(L2)에 의해 박막 반도체부가 구성된다.

또한, TFT층(L1)에 있어서, 제1 게이트 전극(310G) 및 제2 게이트 전극(320G)이 형성되는 층을 제1 금속층(ML1)으로 한다. 또한, 한쌍의 제1 소스 전극(310S) 및 제1 드레인 전극(310D)과 한쌍의 제2 소스 전극(320S) 및 제2 드레인 전극(320D)이 형성되는 층을 제2 금속층(ML2)으로 한다. 따라서, 도 4a 및 도 4b에 나타내는 바와같이, 본 실시 형태에 있어서, 소스 배선(22)은, 제2 금속층(ML2)에 형성된다.

또한, 배선층(L2)에 있어서, 전원 배선(23)이 형성되는 층을 제3 금속층(ML3)으로 한다. 또한, 후술하는데, 제3 금속층(ML3)에는, 제2 전원 배선(23B) 및 보조 배선(25) 이외에, 게이트 배선(21)도 형성된다.

이들 제1 금속층(ML1)∼제3 금속층(ML3)에 있어서, 동일한 금속층에 형성되는 전극 및 배선 등의 금속 부재는, 동일한 금속막을 패터닝함으로써 동시에 형성할 수 있다.

다음에, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)에 대해서, 도 5∼도 7을 이용하여 설명한다. 도 5는, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 평면도이며, 유기 EL 소자(10)의 상부 전극 및 발광층을 투과한 상태를 나타내고 있다. 도 6은, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 평면도이며, 유기 EL층(L1) 및 제2 층간 절연막을 투과한 상태를 나타내고 있다. 또한, 도 7은, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 평면도이며, 유기 EL층(L1), 배선층(L2) 및 제1 층간 절연막을 투과한 상태를 나타내고 있다.

도 5에 나타내는 바와같이, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)은, 매트릭스형상(행렬형상)으로 배열된 화소(100)를 구비하고, 각 화소(100)에는, 하부 전극(12)이 배치되어 있다.

또한, 도 6에 나타내는 바와같이, 화소(100)의 행방향을 따라, 복수의 게이트 배선(21), 복수의 제2 전원 배선(23B) 및 복수의 보조 배선(25)이 서로 평행하게 배치되어 있다.

인접하는 게이트 배선(21)의 사이에는, 제2 전원 배선(23B) 및 보조 배선(25)이 배치되어 있고, 제2 전원 배선(23B) 및 보조 배선(25)은, 게이트 배선(21)과 동층에 형성됨과 더불어 게이트 배선(21)과 병행하여 배치된다.

또한, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)은, 도 4a 및 도 4b에 나타내는 배선층(L2)의 제3 금속층(ML3)에 형성된다. 또한, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)은, 제1 층간 절연막(340)(도시하지 않음) 상에 형성되어 있다.

도 7은, 도 6에 있어서, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)을 투과한 상태의 도면이다. 또한, 도 6에 있어서, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)이 형성되는 영역에 대해서는 파선으로 표시하고 있다.

도 7에 도시하는 바와같이, 본 발명의 제1의 실시 형태에 관련된 EL 표시 장치(1)는, 화소(100)의 열방향을 따라 서로 평행하게 배치된 복수의 소스 배선(22) 및 복수의 제1 전원 배선(23A)을 구비한다.

제1 전원 배선(23A)과 소스 배선(22)은, 도 4a에 나타내는 TFT층(L1)의 제2 금속층(ML2)에 형성되어 있고, 상층의 배선층(L2)에 형성된, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)과 입체 교차하도록 배치된다.

다음에, 도 5∼도 7에 있어서의 각 화소(100)의 상세 구성에 대해서, 도 8∼도 10, 도 11a, 도 11b, 도 11c, 도 12a 및 도 12b를 이용하여 설명한다. 도 8∼도 10은, 각각 도 5∼도 7의 각 화소(100)에 대응하여, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 평면도이다. 도 11a는, 도 9의 X1－X1’선을 따라 절단한 단면도이며, 도 11b는, 도 9의 X2－X2’선을 따라 절단한 단면도이며, 도 11c는, 도 8의 X3－X3’선을 따라 절단한 단면도이다. 또한, 도 12a는, 도 9의 X4－X4’단면으로부터 보았을 때에 있어서의 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 사시도이다. 도 12b는, 도 10의 X3－X3’단면으로부터 보았을 때에 있어서의 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 사시도이다.

도 8∼도 10에 도시하는 바와같이, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)은, 기판(300)과, 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)와, 게이트 배선(21)과, 소스 배선(22)과, 제1 전원 배선(23A)과, 제2 전원 배선(23B)과, 보조 배선(25)과, 제1 층간 절연막(340)을 가지는 표시 장치용 박막 반도체 장치를 구비한다.

제1 박막 트랜지스터(310)는, 제1 게이트 전극(310G)과, 게이트 절연막(330)과, 제1 반도체층(311)(채널층)과, 한쌍의 제1 소스 전극(310S) 및 제1 드레인 전극(310D)의 적층 구조체이다. 또한, 제2 박막 트랜지스터(320)는, 제2 게이트 전극(320G)과, 게이트 절연막(330)과, 제2 반도체층(321)(채널층)과, 한쌍의 제2 소스 전극(320S) 및 제2 드레인 전극(320D)의 적층 구조체이다.

본 실시 형태에 있어서, 제1 박막 트랜지스터(310), 제2 박막 트랜지스터(320), 소스 배선(22) 및 제1 전원 배선(23A)은, 도 4a에 나타내는 TFT층(L1)에 형성된다. 또한, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)은, 도 4a 및 도 4b에 나타내는 배선층(L2)에 형성된다.

이하, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)의 각 구성 요소에 대해서, 하층의 구성 요소부터 순서대로 상술한다.

제1 게이트 전극(310G) 및 제2 게이트 전극(320G)은, 도 10, 도 11a, 도 11b 및 도 12b에 도시하는 바와같이, 기판(300) 상에 섬 형상으로 패턴 형성된다. 제1 게이트 전극(310G) 및 제2 게이트 전극(320G)은, 도 4a에 나타내는 제1 금속층(ML1)에 형성된다.

게이트 절연막(330)은, 도 11a 및 도 11b에 나타내는 바와같이, 제1 게이트 전극(310G) 및 제2 게이트 전극(320G)을 덮도록, 기판(300) 상에 형성된다. 또한, 게이트 절연막(330)은, 컨택트 홀이 형성되는 이외의 영역에는, 기판(300) 상의 전면에 형성된다.

제1 반도체층(311)은, 도 10 및 도 11b에 나타내는 바와같이, 게이트 절연막(330) 상이며 제1 게이트 전극(310G)의 상방에 섬 형상으로 패턴 형성된다. 또한, 제2 반도체층(321)은, 게이트 절연막(330) 상이며 제2 게이트 전극(320G)의 상방에 섬 형상으로 패턴 형성된다.

또한, 제1 반도체층(311) 및 제2 반도체층(321)은, n채널형 또는 p채널형으로 할 수 있다. 본 실시 형태에서는, 제1 반도체층(311) 및 제2 반도체층(321)은, 정전위(正電位)의 제2 전원 배선(23B)으로 덮여 있으므로, 제1 반도체층(311)이나 제2 반도체층(321)도 p채널형으로 했다.

제1 박막 트랜지스터(310)에 있어서의 한쌍의 제1 소스 전극(310S) 및 제1 드레인 전극(310D)은, 도 10 및 도 11b에 나타내는 바와같이, 제1 반도체층(311)의 상방에 제1 반도체층(311)과 중첩하도록, 또한, 서로 대향하도록 하여 형성된다. 이들 제1 소스 전극(310S) 및 제1 드레인 전극(310D)은, 도 4a에 도시하는 TFT층(L1)으로서 제2 금속층(ML2)에 형성된다.

또한, 본 명세서 중에 있어서, 「중첩한다」는, 상하 방향으로부터 봐서 서로 겹쳐지는 위치 관계에 있는 것을 의미한다.

또한, 제1 드레인 전극(310D)은, 도 10 및 도 11b에 나타내는 바와같이, 제2 박막 트랜지스터(320)의 제2 게이트 전극(320G)과 중첩하도록 형성되어 있다. 제1 드레인 전극(310D)과 제2 게이트 전극(320G)은, 제4 컨택트부(114)(제4 도전부)에 의해 전기적으로 접속되어 있다. 제4 컨택트부(114)는, 제1 드레인 전극(310D)과 제2 게이트 전극(320G)이 중첩하는 위치에 있어서 두께 방향으로 형성된 제4 컨택트 홀(구멍)에 도전 부재가 메워짐으로써 구성된다. 본 실시 형태에서는, 도 11b에 나타내는 바와같이, 제4 컨택트부(114)는, 게이트 절연막(330)을 관통하도록 형성된 제4 컨택트 홀에 제1 드레인 전극(310D)의 일부가 메워짐으로써 구성되어 있다.

또한, 도 11b에 나타내는 바와같이, 제4 컨택트부(114)에 대응하는 제4 컨택트 홀은, 게이트 절연막(330)에 형성된다. 본 실시 형태에 있어서, 제4 컨택트부(114)는, 도 10에 도시하는 바와같이, 3개 형성했다.

또한, 제2 박막 트랜지스터(320)에 있어서의 한쌍의 제2 소스 전극(320S) 및 제2 드레인 전극(320D)은, 도 10 및 도 11b에 나타내는 바와같이, 제2 반도체층(321)의 상방에 제2 반도체층(321)과 중첩하도록, 또한, 서로 대향하도록 하여 형성된다. 이들 제1 소스 전극(310S) 및 제1 드레인 전극(310D)은, TFT층(L1)으로서 제2 금속층(ML2)에 형성된다.

또한, 도 10 및 도 12b에 나타내는 바와같이, 제2 드레인 전극(320D)은, 열방향(세로 방향)을 따라 직선형상으로 연장하여 설치되어 있고, 제2 반도체층(321)의 반대측 부분에는 연장하여 설치된 부분보다도 폭이 넓은 섬 형상의 전극부(120)가 형성되어 있다.

전극부(120)는, 제3 컨택트부(113)(제3 도전부) 및 게이트 배선(21)과 동층의 중계 전극을 통하여 유기 EL 소자(10)의 하부 전극(12)과 전기적으로 접속된다. 제3 컨택트부(113)는, 전극부(120)의 상층에 형성되는 제1 층간 절연막(340) 및 제2 층간 절연막(350)을 관통하도록 하여 형성된 제3 컨택트 홀(구멍 부분)에 도전 재료가 메워짐으로써 구성되어 있다.

소스 배선(22)은, 도 10, 도 11a, 도 11b 및 도 12b에 나타내는 바와같이, 화소(100)의 열 방향(세로 방향)을 따라 라인형상으로 형성된다. 소스 배선(22)은, 제1 박막 트랜지스터(310)의 근방을 통과하도록 배치되고, 제1 소스 전극(310S)과 전기적으로 접속되도록 구성되어 있다.

본 실시 형태에서는, 라인형상의 소스 배선(22)의 일부가 제1 소스 전극(310S)으로서 기능하도록, 소스 배선(22)과 제1 반도체층(311)이 중첩하도록 형성되어 있다. 본 실시 형태에 있어서, 소스 배선(22)은, 도 4a 및 도 4b에 나타내는 TFT층(L1)으로서 제2 금속층(ML2)에 형성된다.

또한, 소스 배선(22)은, 제1 박막 트랜지스터(310)와의 중첩 부분 이외에 대해서는, 게이트 절연막(330) 상에 형성된다. 또한, 소스 배선(22)은, 후술하는 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)과, 제1 층간 절연막(340)을 통하여 입체 교차하도록 하여 구성되어 있다.

제1 전원 배선(23A)은, 소스 배선(22)과 마찬가지로, 화소(100)의 열방향(세로 방향)을 따라 라인형상으로 형성되어 있다. 제1 전원 배선(23A)은, 제2 박막 트랜지스터(320)의 근방을 통과하도록 배치되고, 제2 소스 전극(320S)과 전기적으로 접속되도록 구성되어 있다.

본 실시 형태에서는, 라인형상의 제1 전원 배선(23A)의 일부가 제2 소스 전극(320S)으로서 기능 하도록, 제1 전원 배선(23A)과 제2 반도체층(321)이 중첩하도록 형성되어 있다. 제1 전원 배선(23A)은, 정전위이며, 제2 박막 트랜지스터(320)의 제2 소스 전극(320S)에 대해서 전원이 공급된다. 본 실시 형태에 있어서, 제1 전원 배선(23A)은, 도 4a에 도시하는 TFT층(L1)으로서 제2 금속층(ML2)에 형성된다.

또한, 제1 전원 배선(23A)은, 제2 박막 트랜지스터(320)와의 중첩 부분 이외에 대해서는, 게이트 절연막(330) 상에 형성된다. 또한, 제1 전원 배선(23A)은, 후술하는 게이트 배선(21) 및 제2 전원 배선(23B)과, 제1 층간 절연막(340)을 통하여 입체 교차하도록 하여 구성되어 있다.

이와 같이 구성되는 소스 배선(22)과 제1 전원 배선(23A)은, 서로 평행하게 되도록 배치되어 있다. 또한, 상술과 같이, 소스 배선(22) 및 제1 전원 배선(23A)은, 한쌍의 제1 소스 전극(310S) 및 제1 드레인 전극(310D) 및 한쌍의 제2 소스 전극(320S) 및 제2 드레인 전극(320D)과 동층의 제2 금속층(ML2)에 형성되고, 동일한 금속막을 패터닝함으로써 형성된다.

제1 층간 절연막(340)은, 도 11a 및 도 11b에 나타내는 바와같이, 제1 박막 트랜지스터(310), 제2 박막 트랜지스터(320), 소스 배선(22) 및 제1 전원 배선(23A)을 덮도록 하여 형성된다. 제1 층간 절연막(340)은, TFT층(L1)의 최상층이며 하부에 형성되는 전극이나 배선 전체를 덮도록 구성된다.

게이트 배선(21)은, 도 9에 나타내는 바와같이, 화소(100)의 행방향(가로 방향)을 따라 라인형상으로 형성되어 있다. 또한, 게이트 배선(21)은, 도 11a에 나타내는 바와같이, 제1 층간 절연막(340) 상에 형성되어 있고, 도 4a에 나타내는 배선층(L2)으로서 제3 금속층(ML3)에 형성되어 있다. 즉, 게이트 배선(21)은, 제1 게이트 전극(310G) 등이 형성된 층(제1 금속층(ML1)) 및 제1 전원 배선(23A)이나 소스 배선(22) 등이 형성된 층(제2 금속층(ML2))과는 다른 층에 형성되어 있다.

또한, 게이트 배선(21)은, 제1 박막 트랜지스터(310)의 근방을 통과하도록 배치되고, 제1 게이트 전극(310G)과 전기적으로 접속되도록 구성되어 있다. 본 실시 형태에서는, 도 10 및 도 11a에 나타내는 바와같이, 게이트 배선(21)과 제1 게이트 전극(310G)은 입체 교차하도록 배치되어 있고, 그 입체 교차부(중첩 부분)에 있어서, 게이트 배선(21)과 제1 게이트 전극(310G)은, 제1 컨택트부(111)(제1 도전부)를 통하여 전기적으로 접속되어 있다.

제1 컨택트부(111)는, 게이트 배선(21)과 제1 게이트 전극(310G)이 중첩하는 위치에 있어서 두께 방향으로 형성된 제1 컨택트 홀(구멍)에 도전 부재가 메워짐으로써 구성된다. 본 실시 형태에서는, 도 11a에 나타내는 바와같이, 제1 컨택트부(111)는, 제1 층간 절연막(340) 및 게이트 절연막(330)을 관통하도록 하여 형성된 제1 컨택트 홀(구멍)에 게이트 배선(21)의 일부가 메워짐으로써 구성되어 있다.

제2 전원 배선(23B)은, 도 9에 나타내는 바와같이, 화소(100)의 행방향(가로 방향)을 따라 라인형상으로 형성되어 있다. 또한, 도 11b에 나타내는 바와같이, 제2 전원 배선(23B)은, 제1 층간 절연막(340) 상에 형성되어 있고, 도 4a에 나타내는 배선층(L2)으로서 제3 금속층(ML3)에 형성되어 있다. 즉, 제2 전원 배선(23B)은, 도 12a에 나타내는 바와같이, 게이트 배선(21)과 동층에 형성되어 있다.

또한, 제2 전원 배선(23B)은, 도 9에 나타내는 바와같이, 게이트 배선(21) 및 보조 배선(25)과 병행하도록, 게이트 배선(21)과 보조 배선(25)의 사이에 배치되어 있다. 또한, 제2 전원 배선(23B)은, 제1 전원 배선(23A)과 입체 교차하도록 하여 배치되어 있고, 그 입체 교차 부분(중첩 부분)에 있어서, 제2 전원 배선(23B)과 제1 전원 배선(23A)은, 두께 방향으로 형성된 제2 컨택트부(112)(제2 도전부)를 통하여 전기적으로 접속되어 있다. 따라서, 본 실시 형태에서는, 제2 전원 배선(23B)의 전위는 제1 전원 배선(23A)과 동일한 정전위가 된다.

제2 컨택트부(112)는, 도 11b에 나타내는 바와같이, 제1 층간 절연막(340)을 관통하도록 하여 형성된 제2 컨택트 홀(구멍)에 도전 재료가 메워짐으로써 구성되어 있다. 본 실시 형태에서는, 제2 컨택트부(112)는, 제2 컨택트 홀에 제2 전원 배선(23B)의 일부가 메워짐으로써 구성되어 있다. 또한, 본 실시 형태에 있어서, 제2 컨택트부(112)는, 도 9 및 도 10에 나타내는 바와같이, 16개(8행 2열) 형성했다.

또한, 본 실시 형태에 있어서, 제2 전원 배선(23B)을 구성하는 재료는, Al(알루미늄), Cu(구리), Ag(은)에서 선택되는 어느 1개의 원소로 구성할 수 있다. 또한, 제2 전원 배선(23B)을 다층 배선으로 하고, 제2 전원 배선(23B)을 구성하는 주배선이, Al, Cu, Ag에서 선택되는 어느 1개의 원소로 이루어지도록 구성할 수도 있다.

보조 배선(25)은, 도 9에 도시하는 바와같이, 화소(100)의 행방향(가로 방향)을 따라 라인형상으로 형성되어 있다. 또한, 도 11c에 도시하는 바와같이, 보조 배선(25)은, 제1 층간 절연막(340) 상에 형성되어 있고, 도 4b에 나타내는 배선층(L2)으로서 제3 금속층(ML3)에 형성되어 있다. 즉, 보조 배선(25)은, 도 12a에 나타내는 바와같이, 게이트 배선(21) 및 제2 전원 배선(23B)과 동층에 형성되어 있다.

또한, 보조 배선(25)은, 도 9에 도시하는 바와같이, 제2 전원 배선(23B)과 병행하도록 배치되어 있다. 또한, 보조 배선(25)은, 제1 전원 배선(23A)과 입체 교차하도록 하여 배치되어 있고, 그 입체 교차 부분(중첩 부분)에 형성된 제5 컨택트부(115)(제5 도전부)를 통하여, 도 11c에 나타내는 바와같이, 보조 배선(25)보다도 상층에 형성되는 상부 전극(14)과 전기적으로 접속되어 있다. 따라서, 본 실시 형태에서는, 보조 배선(25)의 전위는 상부 전극(14)과 동일한 전위가 된다.

제5 컨택트부(115)는, 도 11c에 나타내는 바와같이, 보조 배선(25) 상의 제2 층간 절연막(350)을 관통하도록 하여 형성된 제5 컨택트 홀(구멍)에 도전 재료가 메워짐으로써 구성되어 있다. 본 실시 형태에서는, 제5 컨택트부(115)는, 제5 컨택트 홀에 상부 전극(14)의 일부가 메워짐으로써 구성되어 있다. 또한, 본 실시 형태에 있어서, 제5 컨택트부(115)는, 도 8∼도 10에 도시하는 바와같이, 16개(8행 2열) 형성했다.

도 11c에 도시하는 바와같이, 제2 층간 절연막(350) 상에는, 유기 EL 소자(10)가 형성된다. 본 실시 형태에서는, 제2 층간 절연막(350) 상에는, 유기 EL 소자(10)의 하부 전극(12)이 형성된다. 하부 전극(12)은, 도 8에 도시하는 바와같이, 화소(100)마다 형성되어 있고, 제5 컨택트부(115)가 형성되는 부분을 제외하도록 하여 패턴 형성된다. 또한, 하부 전극(12) 상에는, 유기 발광층(13) 및 상부 전극(14)이 순차적으로 형성된다.

이와 같이, 본 실시 형태에 관련된 EL 표시 패널(1)은, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)은, 소스 배선(22) 및 제1 전원 배선(23A)과 직교함과 더불어 입체 교차하도록 배치되어 있다. 또한, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)은, 제1 층간 절연막(340) 상의 배선층(L2)으로서 제3 금속층(ML3)에 형성되어 있고, TFT층(L1)의 제1 금속층(ML1)에 형성되는 제1 게이트 전극(310G) 및 제2 게이트 전극(320G)과는 다른 층에 형성되어 있다. 또한, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)은, TFT층(L1)의 제2 금속층(ML2)에 형성되는 소스 배선(22) 및 제1 전원 배선(23A) 모두 다른 층에, 또한, 유기 EL층(L1)과도 다른 층에, 형성되어 있다.

다음에, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)의 제조 방법에 대해서, 도 13a∼도 13j를 이용하여 설명한다. 도 13a∼도 13j는, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널의 제조 방법의 각 공정을 모식적으로 나타낸 단면도이다. 또한, 도 13a∼도 13j는, 도 9의 X2－X2’선 단면에 대응한다.

우선, 도 13a에 나타내는 바와같이, 기판(300)을 준비한다. 기판(300)으로는, 석영 유리 등의 유리 재료에 의해 구성된 절연성의 기판을 이용할 수 있다. 또한, 기판(300)으로부터의 불순물의 확산을 방지하기 위해서, 산화 규소막 또는 질화 규소막으로 이루어지는 언더코팅층을 기판(300)의 상면에 형성해도 된다. 언더코팅층의 막 두께는 100㎚ 정도이다.

다음에, 순수(純水) 등으로 세정한 후, 스퍼터 등에 의해 내열성을 가지는 제1 금속막을 기판(300) 상의 전면에 성막하고, 그 후, 포토리소그래피 및 웨트 에칭 등에 의해 제1 금속막을 소정 형상으로 패터닝함으로써, 도 13b에 나타내는 바와같이, 제1 게이트 전극(310G) 및 제2 게이트 전극(320G)을 형성한다. 제1 금속막의 재료로는, 내열성이 있는 Mo, W, Ta, Ti, Ni 중 어느 하나의 금속, 또는, 이들 합금을 이용할 수 있다. 본 실시 형태에서는, Mo를 이용하여, 100㎚ 정도의 막 두께로 제1 금속막을 성막했다.

다음에, 도 13c에 나타내는 바와같이, 제1 게이트 전극(310G) 및 제2 게이트 전극(320G)을 덮도록 하여, 기판(300) 상의 전면에 게이트 절연막(330)을 형성한다. 게이트 절연막(330)의 재료로는, 산화 규소막(SiO₂), 질화 규소막(SiN), 또는 이들 복합막을 이용할 수 있다. 또한, 본 실시 형태에 있어서, 게이트 절연막(330)의 막 두께로서 200정도의 막 두께로 성막했다.

이어서, 도 13d에 나타내는 바와같이, 게이트 절연막(330) 상에, 비결정성 반도체막(301)을 성막한다. 본 실시 형태에서는, 비결정성 반도체막(301)으로서 비정질 실리콘막(아몰퍼스 실리콘막)을 이용하여, 플라즈마 CVD에 의해, 50㎚ 정도로 성막했다. 또한, 게이트 절연막(330) 및 비결정성 반도체막(301)은, 진공을 파괴하지 않고 연속 플라스마 CVD 등에 의해 성막할 수 있다.

이 후, 도 13d의 화살표로 표시하는 바와같이, 비결정성 반도체막(301)에 대해서 엑시머 레이저 등에 의한 레이저 광조사를 실시함으로써, 비결정성 반도체막(301)을 결정화하여 다결정성 반도체막으로 개질한다. 구체적으로는, 예를 들면, 비정질 실리콘막에 엑시머 레이저 등을 조사하여, 비정질 실리콘막의 온도를 소정의 온도 범위까지 상승시킴으로써 비정질 실리콘막을 결정화하여 결정 입경을 확대시켜 다결정성 반도체막으로 한다. 여기서, 소정의 온도 범위란, 예를 들면, 1100℃∼1414℃이다. 또한, 다결정성 반도체 내의 평균 결정 입경은, 20㎚∼60㎚이다.

여기서, 제1 게이트 전극(310G) 및 제2 게이트 전극(320G)은, 이 레이저광 조사 공정에 있어서 고온에 노출되므로, 상기의 온도 범위의 상한치(1414℃)보다도 융점이 높은 금속으로 구성하는 것이 바람직하다. 한편, 이후의 공정에 있어서 제2 금속층(ML2) 및 제3 금속층(ML3)에 형성되는 배선 및 전극은, 상기의 온도 범위의 하한치(1100℃)보다도 융점이 낮은 금속으로 형성해도 된다.

또한, 레이저 광의 조사전에, 전 처리로서, 400℃∼500℃에서 30분간의 어닐링 처리를 행하는 것이 바람직하다. 또한, 레이저 광의 조사 후는, 진공 중에서 몇초∼몇십초의 수소 플라즈마 처리를 행하는 것이 바람직하다.

다음에, 도 13e에 나타내는 바와같이, 포토리소그래피 및 웨트 에칭 등에 의해, 결정화한 비결정성 반도체막(301)을 섬 형상으로 패터닝하여, 제1 반도체층(311) 및 제2 반도체층(321)을 형성한다.

다음에, 도 13f에 나타내는 바와같이, 제1 드레인 전극(310D)과 제2 게이트 전극(320G)을 전기적으로 접속하기 위해서, 포토리소그래피 및 웨트 에칭 등에 의해, 게이트 절연막(330)을 관통하는 제4 컨택트 홀(CH4)을 형성한다.

다음에, 도 13g에 나타내는 바와같이, 스퍼터 등에 의해, 게이트 절연막(330)과 제1 반도체층(311) 및 제2 반도체층(321)을 덮도록 하여 제2 금속막(도시하지 않음)을 성막하고, 포토리소그래피 및 웨트 에칭 등에 의해 제2 금속막을 패터닝함으로써, 소스 배선(22), 제1 전원 배선(23A), 제1 소스 전극(310S) 및 제1 드레인 전극(310D) 및 제2 소스 전극(320S) 및 제2 드레인 전극(320D)을 소정 형상으로 형성한다. 이 때, 제2 금속막을 구성하는 재료가 제4 컨택트 홀(CH4)에도 충전되어, 제4 컨택트부(114)가 형성된다.

또한, 소스 배선(22), 제1 전원 배선(23A), 제1 소스 전극(310S) 및 제1 드레인 전극(310D) 및 제2 소스 전극(320S) 및 제2 드레인 전극(320D)을 구성하는 제2 금속막의 재료로는, 저저항 금속인 것이 바람직하고, Al, Cu, Ag중 어느 하나의 금속, 또는, 이들 합금을 이용할 수 있다. 본 실시 형태에서는, Al을 이용하여, 300㎚ 정도의 막 두께로 제2 금속막을 성막했다. 또한, Al의 상부, 하부, 혹은 양쪽에 Mo 등의 고내열성의 금속을 배리어 메탈로서 형성하는 것이 바람직하다. 배리어 메탈의 두께는 50㎚ 정도이다. 또한, 배선의 저저항화가 보다 요구되는 경우는, Al이 아니라 Cu를 이용하는 것이 바람직하다. 또한, 재료를 바꾸는 것이 아니라 제2 금속막의 두께를 증가시키는 것으로도 저저항화를 실현할 수 있다.

또한, 제1 소스 전극(310S)과 제1 반도체층(311)의 사이 및 제1 드레인 전극(310D)과 제1 반도체층(311)의 사이에는, 저저항 반도체막을 형성하는 것이 바람직하다. 이 저저항 반도체막은, 일반적으로, 불순물로서 인 등의 n형 도펀트가 도핑된 비정질 실리콘막, 혹은 불순물로서 붕소 등의 p형 도펀트가 도핑된 비정질 실리콘막이 이용된다. 저저항 반도체막의 막 두께로는 20㎚ 정도로 할 수 있다. 또한, 결정화된 제1 반도체층(311)과 저저항 반도체막(불순물이 도핑된 비정질 실리콘막)의 사이에, 비정질 실리콘으로 이루어지는 언도프(undope)(의도적으로 불순물을 도프하지 않는다)의 반도체막을 형성해도 상관없다. 이들 막을 형성함으로써, TFT 특성을 향상시키는 등, 원하는 TFT 특성을 얻을 수 있다. 또한, 제2 박막 트랜지스터(320)에 대해서도 동일하다.

다음에, 도 13h에 나타내는 바와같이, 플라즈마 CVD에 의해, 제1 소스 전극(310S), 제1 드레인 전극(310D), 제2 소스 전극(320S) 및 제2 드레인 전극(320D) 등의 노출되는 전극 및 배선을 덮도록 하여, 기판(300) 상의 전면에 제1 층간 절연막(340)을 형성한다. 제1 층간 절연막(340)은, 산화 규소막, 질화 규소막, 또는 이들 막의 적층막으로 구성할 수 있다.

다음에, 도 13i에 나타내는 바와같이, 제1 전원 배선(23A)과 제2 전원 배선(23B)을 접속하기 위해서, 포토리소그래피 및 에칭 등에 의해, 제1 층간 절연막(340)을 관통하는 제2 컨택트 홀(CH2)을 형성한다. 이 때, 도시하지 않지만, 제1 게이트 전극(310G)과 게이트 배선(21)을 접속하기 위해서, 제1 층간 절연막(340)및 게이트 절연막(330)을 연속적으로 관통하는 제1 컨택트 홀도 형성한다.

다음에, 도 13j에 나타내는 바와같이, 스퍼터 등에 의해 제1 층간 절연막(340) 상에 제3 금속막을 형성하고, 포토리소그래피 및 에칭 등에 의해 제3 금속막을 소정 형상으로 패터닝함으로써, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)을 형성한다. 이 때, 제3 금속막을 구성하는 재료가 제2 컨택트 홀(CH2) 및 제1 컨택트 홀(도시하지 않음)에도 충전되어, 제2 컨택트부(112) 및 제1 컨택트부(111)가 형성된다.

또한, 게이트 배선(21), 제2 전원 배선(23B) 및 보조 배선(25)을 구성하는 제3 금속막의 재료는, 저저항인 것이 바람직하고, 제2 금속층과 동일한 금속 재료로 구성할 수 있다. 예를 들면, 배리어 메탈로서 Mo를 50㎚ 형성한 후에, Al을 300㎚ 형성함으로써, 제3 금속막을 구성할 수 있다.

도시하지 않지만, 그 후, 플라즈마 CVD 등에 의해 제2 층간 절연막(350)을 형성한다. 제2 층간 절연막(350)은, 제1 층간 절연막(340)과 동일한 재료로 구성할 수 있고, 예를 들면, 산화 규소막, 질화 규소막, 또는 이들 막의 적층막으로 구성할 수 있다.

그 후, 제2 층간 절연막(350) 상에, 하부 전극(12), 유기 발광층(13) 및 상부 전극(14)을 순차적으로 형성한다. 또한, 도중, 보조 배선(25)을 노출하도록 하여 제2 층간 절연막(350)에 제5 컨택트 홀을 형성하고, 보조 배선(25)과 상부 전극(14)을 제5 컨택트 홀을 통하여 전기적으로 접속시킨다.

이상에 의해, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)을 제조할 수 있다.

이상, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)에 의하면, 게이트 배선(21)은, 제1 층간 절연막(340) 상의 TFT층(L2)에 형성되어 있고, 제1 게이트 전극(310G)(및 제2 게이트 전극(320G))과는 다른 층(상이한 층)에 배치된다. 이에 따라, 게이트 배선(21)과 제1 게이트 전극(310G)(및 제2 게이트 전극(320G))은, 각각에 적합한 재료를 선택할 수 있다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 의하면, 게이트 배선(21)은 제1 층간 절연막(340)의 상층에 배치되어 있고, 한편, 제1 전원 배선(23A)(또는 소스 배선(22))은, 제1 층간 절연막(340)의 하층이며 제1 드레인 전극(310D) 및 제2 소스 전극(320S)과 동층의 제2 금속층(ML2)(TFT층(L1))에 배치된다. 이에 따라, 게이트 배선(21)과 제1 전원 배선(23A)(또는 소스 배선(22))의 사이의 간격은, 제1 게이트 전극(310G)(또는 제2 게이트 전극(320G))과 제1 드레인 전극(310D)(또는 제2 소스 전극(320S))의 사이의 간격에는 의존하지 않고, 제1 드레인 전극(310D)(또는 제2 소스 전극(320S)) 상에 형성된 제1 층간 절연막(340)의 막 두께에 대응한다.

여기서, 제1 드레인 전극(310D)(또는 제2 소스 전극(320S)) 상에 형성된 제1 층간 절연막(340)은, 박막 반도체부(표시 장치용 박막 반도체 장치)의 표면을 보호하는 것이므로, 그 막 두께를 두껍게 했다고 해도 박막 반도체부로서의 성능에는 영향을 주지 않는다. 따라서, 제1 층간 절연막(340)의 막 두께를 크게 함으로써, 게이트 배선(21)과 제1 드레인 전극(310D)(또는 제2 소스 전극(320S))의 사이의 간격을 크게 할 수 있다. 이에 따라, 게이트 배선(21)과 제1 전원 배선(23A)(또는 소스 배선(22))의 사이의 막 두께간 거리를 확보할 수 있으므로, 게이트 배선(21)과 제1 전원 배선(23A)(및 소스 배선(22))의 사이의 기생 용량을 저감시킬 수 있다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 의하면, 제2 소스 전극(320S)과 전기적으로 접속되는 제1 전원 배선(23A)과 제2 전원 배선(23B)이 입체 교차하도록 배치되어 있고, 이들 제1 전원 배선(23A)과 제2 전원 배선(23B)은 제2 컨택트부(112)에 의해 전기적으로 접속되어 있다. 이에 따라, 제2 박막 트랜지스터(320)의 제2 소스 전극(320S)은, 세로 방향의 제1 전원 배선(23A)과 가로 방향의 제2 전원 배선(23B)의 쌍방향으로부터 전원 공급을 받을 수 있다. 따라서, 표시 장치가 대화면화함에 따라 표시 영역의 중앙 영역에서 발생하는 IR 드롭에 대해서, IR 드롭량을 저감할 수 있다. 이 결과, 표시 장치의 휘도 불균일을 저감시킬 수 있다. 특히, 유기 EL 표시 패널은 전류 구동형의 표시 패널이므로, 휘도 불균일을 억제하기 위해서는, 배선 저항을 낮추어 IR 드롭을 작게 하는 것이 바람직하다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 의하면, 제2 전원 배선(23B) 및 보조 배선(25)이, 제1 층간 절연막(340) 상에 있어서 게이트 배선(21)과 동층에 형성됨과 더불어 게이트 배선(21)과 병행하여 배치되어 있다. 이에 따라, 제1 층간 절연막(340) 상에 게이트 배선(21)을 배치함으로써 형성되는 요철의 오목부를, 제2 전원 배선(23B) 및 보조 배선(25)에 의해 메울 수 있다.

즉, 제2 전원 배선(23B) 및 보조 배선(25)에 의해, 제1 층간 절연막(340) 상의 요철을 경감시켜, 박막 반도체부의 평탄도를 향상시킬 수 있다. 이 결과, 제1 층간 절연막(340) 상의 요철이 상층에 주는 영향을 경감시킬 수 있다. 따라서, 박막 반도체부 상에 형성하는 유기 EL 소자(10)의 평탄성을 향상시킬 수 있으므로, EL 표시 패널의 발광 휘도 불균일 등을 억제할 수 있다. 또한, 이 경우, 유기 EL 소자(10)의 하층에 형성하는 제2 층간 절연막 등의 평탄화막을 후막화할 필요가 없으므로, 보다 박형의 EL 표시 패널을 실현할 수 있다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 의하면, 특정한 1개의 화소의 제2 박막 트랜지스터(320)에 대해서, 열방향의 제1 전원 배선(23A) 및 행방향의 제2 전원 배선(23B)의 쌍방향으로부터 전력을 공급할 수 있다. 이에 따라, 예를 들면, 어느 화소의 제2 박막 트랜지스터(320)에 접속되는 제1 전원 배선(23A)에 단선 불량 등이 있다고 해도, 다른 한쪽의 전원 배선인 제2 전원 배선(23B)에 의해 당해 화소의 제2 박막 트랜지스터(320)에 대해서 전력을 공급할 수 있다. 즉, 1개의 화소에 대해서 2개의 전원 배선에 의해 전력을 공급할 수 있다. 따라서, 화소 불량을 억제할 수 있으므로, EL 표시 패널에 있어서의 표시 불균일을 억제할 수 있다.

이와 같이, 본 실시 형태에 있어서, 제2 전원 배선(23B)은, 전원 공급용의 백업 배선으로서의 기능을 가짐과 더불어, 평탄화막으로서의 기능도 가진다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 의하면, EL 표시 패널의 대화면화에 따라 표시 화면의 중앙 영역에서 발생하는 전압 강하를 방지하기 위한 보조 배선(25)(EL 전원선)이, EL부(유기 EL층(L3))가 아니라, 배선층(L2), 즉 박막 반도체부에 배치되어 있다. 또한, 이 보조 배선(25)은, 제1 층간 절연막(340)의 상면에, 게이트 배선(21) 및 제2 전원 배선(23B)과 함께 병행하여 배치하고 있다. 이에 따라, 게이트 배선(21) 및 제2 전원 배선(23B)의 배치에 이용하고 있는 기존층을 유효 활용하여, 보조 배선(25)을 배치할 수 있다. 이와 같이, EL부에 배치한 보조 배선(25)을, 박막 반도체부의 기존층으로 옮김으로써, 박막 반도체부에 스페이스 상의 부담을 주지않고, 종래에 있어서 EL부의 보조 배선을 배치하기 위해서 이용했던 스페이스를 개방할 수 있다. 따라서, EL부에 있어서의 설계의 자유도를 확대할 수 있음과 더불어, 각 화소의 개구율을 증대시킬 수 있다.

이상, 본 실시 형태에 관련된 EL 표시 패널(1)에 있어서는, 게이트 배선(21)과 제1 전원 배선(23A)과, 게이트 배선(21)과 제1 전원 배선(23A)의 사이에 끼워지는 제1 층간 절연막(340)에 의해 형성되는 단위 면적당의 용량을 C_PAS로 하고, 제1 게이트 전극(310G)과, 제1 전원 배선(23A)과, 제1 게이트 전극(310G)과 제1 전원 배선(23A)의 사이에 끼워지는 게이트 절연막(330)에 의해 형성되는 단위 면적당의 용량을 C_GI로 하면, C_PAS＜C_GI인 것이 바람직하다.

즉, 게이트 배선(21)이 형성된 층인 제3 금속층(ML3)과 제1 전원 배선(23A)이 형성된 층인 제2 금속층(ML2)의 사이에 끼워진 제1 층간 절연막(340)에 의해 형성되는 단위 면적당의 용량(C_PAS)이, 제1 게이트 전극(310G)이 형성된 층인 제1 금속층(ML1)과 제1 전원 배선(23A)이 형성된 층인 제2 금속층(ML2)의 사이에 끼워진 게이트 절연막(330)에 의해 형성되는 단위 면적당 용량(C_GI)보다도 작은 것이 바람직하다.

이에 따라, 제1 층간 절연막(340)의 막 두께를 d_PAS로 하고, 게이트 절연막(330)의 막 두께를 d_GI로 하면, 제1 층간 절연막(340)과 게이트 절연막(330)이 동일한 재료인 경우에는, d_PAS＞d_GI로 할 수 있다. 이에 따라, 제1 층간 절연막(340) 상의 게이트 배선(21)과 제1 층간 절연막(340)의 아래의 제1 전원 배선(23A)의 사이의 간격을, 게이트 절연막(330)의 막 두께 이상으로 이간시킬 수 있으므로, 게이트 배선(21)과 제1 전원 배선(23A)의 사이의 기생 용량을 한층 저감시킬 수 있다. 또한, 마찬가지로, 게이트 배선(21)과 소스 배선(22)의 사이의 간격에 대해서도 게이트 절연막(330)의 막 두께 이상으로 이간시킬 수 있으므로, 게이트 배선(21)과 소스 배선(22)의 사이의 기생 용량에 대해서도 한층 저감시킬 수 있다.

보다 구체적으로는, 제1 층간 절연막(340)에 의해 형성되는 용량(C_PAS)은, 1.5×10(^－4F/㎡) 미만인 것이 바람직하다. 또한, 게이트 절연막(330)에 의해 형성되는 용량(C_GI)은, 1.5×10(^－4F/㎡) 이상인 것이 바람직하다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 있어서, 제2 전원 배선(23B)은, 도 9에 나타내는 바와같이, 제1 반도체층(311) 및 제2 반도체층(321)을 덮도록 구성되어 있으므로, 제1 반도체층(311) 및 제2 반도체층(321)은, 모두 p채널형이 되도록 구성하는 것이 바람직하다.

박막 트랜지스터의 반도체층(채널 영역)에 있어서는, 반도체층의 표면과 박막 트랜지스터를 피복하는 층간 절연막의 표면에는, 제조 시에 있어서 격자 결함이 발생하는 경우가 있다. 이 격자 결함이 발생하면 불안정한 계면 순위가 발생하여, 반도체층의 백 채널의 전위가 불안정해진다.

본 실시 형태에서는, p채널형인 제1 반도체층(311) 및 제2 반도체층(321)이, 정전위가 되는 제2 전원 배선(23B)과 중복하도록 구성되어 있고, 백 게이트가 있는 p채널 TFT를 구성할 수 있으므로, 백 채널의 전위를 안정되게 할 수 있다. 이 결과, 도 14에 나타내는 바와같이, 백 게이트가 있는 p채널 TFT인 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)에 대해서는, 백 게이트가 없는 p채널 TFT와 동등하게, 오프 리크 전류를 억제하면서, 외부 노이즈로부터의 영향을 더욱 저감한다고 하는 효과를 실현할 수 있다. 이는, 상기 백 게이트가 채널 영역의 상방을 덮으므로, 외부 노이즈에 대한 전자파 실드(Shield)로서 작용하기 때문이다. 따라서, 오프 특성도 뛰어나 외부 노이즈에 대해서도 강한 박막 트랜지스터를 가지는 EL 표시 패널을 실현할 수 있다.

또한, 제2 전원 배선(23B)의 적어도 일부가, 제1 반도체층(311) 또는 제2 반도체층(321)과 겹치도록 구성하면 효과가 있지만, 제2 전원 배선(23B)과 제1 반도체층(311) 또는 제2 반도체층(321)과는 완전히 겹치도록 구성하는 것이 바람직하다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 있어서, 제2 전원 배선(23B) 및 보조 배선(25)은, 게이트 배선(21)과 대략 동일한 막 두께, 즉, 게이트 배선(21)과 동일한 높이 또는 근사치의 높이로 형성됨과 더불어, 제2 전원 배선(23B) 및 보조 배선(25)의 쌍방을 조합한 폭은, 인접하는 2개의 게이트 배선(21)의 사이의 폭에 대응하는 폭을 가지도록 형성하는 것이 바람직하다. 또한, 제2 전원 배선(23B) 또는 보조 배선(25)과, 인접하는 2개의 게이트 배선(21)의 거리는 4㎛ 이상으로 하는 것이 바람직하다. 또한, 제2 전원 배선(23B)과 보조 배선(25)의 거리도 4㎛ 이상으로 하는 것이 바람직하다.

본 실시 형태에서는, 게이트 배선(21)이 제1 층간 절연막(340) 상에 형성되어 있으므로, 이대로는, 게이트 배선(21)의 막 두께분만큼, 게이트 배선(21)이 형성되지 않은 영역보다도 돌출하게 되어, 인접하는 게이트 배선(21)간에 오목부가 형성된다.

이에 대해서, 상술과 같이, 제2 전원 배선(23B) 및 보조 배선(25)을, 게이트 배선(21)과 대략 동일한 높이로 함과 더불어, 인접하는 2개의 게이트 배선(21)의 사이의 폭에 대응하는 폭으로 함으로써, 제2 전원 배선(23B) 및 보조 배선(25)에 의해 평탄성을 확보할 수 있다. 이에 따라, 상층에 형성하는 유기 EL 소자(10)의 평탄성을 향상시킬 수 있으므로, EL 표시 패널에 발생하는 발광 불균일을 억제할 수 있다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 있어서, 제2 전원 배선(23B) 및 보조 배선(25)은, 게이트 배선(21)과 대략 동일한 높이로 형성됨과 더불어, 인접하는 2개의 게이트 배선(21)의 사이를 메우도록 하여, 인접하는 2개의 게이트 배선(21)과 근접하여 배치되는 것이 바람직하다. 또한, 제2 전원 배선(23B) 및 보조 배선(25)도, 서로의 간격을 메우도록 하여, 서로 근접하여 배치되는 것이 바람직하다.

이에 따라, 인접하는 게이트 배선(21)간의 오목부를 제2 전원 배선(23B)에 의해 메울 수 있으므로, 평탄성을 확보할 수 있다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 있어서, 제2 전원 배선(23B)은, 게이트 배선(21)과 대략 동일한 높이로 형성됨과 더불어, 제1 전원 배선(23A)의 폭보다도 넓은 폭을 가지는 배선으로 하는 것이 바람직하다.

이에 따라, 박막 반도체부의 평탄성을 향상시킬 수 있다. 또한, 제2 전원 배선(23B)을 제1 전원 배선(23A)보다도 저저항화할 수 있으므로, 대화면화함에 따라 표시 영역의 중앙 영역에서 발생하는 IR 드롭에 대해서, 그 드롭량을 대폭 저감시킬 수 있다.

또한, 본 실시 형태에 관련된 EL 표시 패널(1)에 있어서, 제2 전원 배선(23B) 및 보조 배선(25)은, 균일한 막 두께로 구성되어 있고, 또한, 제2 전원 배선(23B)의 하층에 형성되는 구성의 표면 형상에 따라 형성되는 것이 바람직하다.

이에 따라, 제2 전원 배선(23B) 및 보조 배선(25)을, 제1 전원 배선(23A)의 폭보다도 넓은 폭을 가지는 평판 형상의 배선으로 할 수 있으므로, 제2 전원 배선(23B) 및 보조 배선(25)을 저저항 배선으로 할 수 있다. 따라서, 배선 저항이 보다 낮은 제2 전원 배선(23B)으로부터 제1 전원 배선(23A)을 통하여 제2 소스 전극(320S)에 대해서 전원 공급을 할 수 있으므로, 상기의 IR 드롭량을 대폭 저감시킬 수 있다.

(제1의 실시 형태의 변형예)

다음에, 본 발명의 제1의 실시 형태의 변형예에 관련된 EL 표시 패널(1’)에 대해서, 도 15를 이용하여 설명한다. 도 15는, 본 발명의 제1의 실시 형태의 변형예에 관련된 EL 표시 패널(1’)의 단면도이다. 또한, 도 15는, 도 11b의 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)의 단면도에 대응한다.

본 변형예에 관련된 EL 표시 패널(1’)은, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)과 기본적인 구성은 동일하다. 따라서, 도 15에 있어서, 도 11b에 나타내는 구성 요소와 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 있고, 상세한 설명은 생략화 또는 간략화한다. 또한, 도 11b에 나타내는 구성 이외의 구성은, 제1의 실시 형태와 같다.

본 변형예에 관련된 EL 표시 패널(1’)이, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)과 다른 점은, 제1 박막 트랜지스터(310)의 제1 반도체층 및 제2 박막 트랜지스터(320)의 제2 반도체층의 구성이다.

도 15에 나타내는 바와같이, 본 변형예에 관련된 EL 표시 패널(1’)은, 제1 박막 트랜지스터(310)의 제1 반도체층이, 다결정성 반도체막으로 이루어지는 제1 채널층(311A)과 비결정성 반도체막으로 이루어지는 제2 채널층(311B)으로 구성되어 있다. 또한, 제2 박막 트랜지스터(320)의 제2 반도체층도, 다결정성 반도체막으로 이루어지는 제1 채널층(321A)과 비결정성 반도체막으로 이루어지는 제2 채널층(321B)으로 구성되어 있다.

제1 채널층(311A) 및 제1 채널층(321A)은, 비정질 실리콘막(아몰퍼스 실리콘막)을 결정화함으로써 형성된 다결정성 반도체막으로 구성할 수 있다.

제2 채널층(311B) 및 제2 채널층(321B)은, 도 11b에 도시하는 제1 반도체층(311) 및 제2 반도체층(321)과 마찬가지로, 비정질 실리콘막(아몰퍼스 실리콘막)으로 구성할 수 있다.

다결정성 반도체막으로 이루어지는 제1 채널층(311A) 및 제1 채널층(321A)은, 비정질 실리콘막(아몰퍼스 실리콘막)을 레이저 조사에 의해 결정화함으로써 형성할 수 있다. 또한, 제1 채널층(311A)(또는 제1 채널층(321A))과, 제2 채널층(311B)(또는 제2 채널층(321B))은, 평면에서 보았을 때에 동일한 형상으로 되어 있고, 어느것이나 게이트 절연막(330) 상에 섬 형상으로 형성된다.

본 변형예에 관련된 EL 표시 패널(1’)은, 상술의 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)과 동일한 작용 효과를 가진다.

또한, 본 변형예에 관련된 EL 표시 패널(1’)은, 박막 트랜지스터에 있어서의 제1 반도체층 및 제2 반도체층이, 비정질 실리콘막으로 이루어지는 제2 채널층(311B)(또는 제2 채널층(321B))의 아래에, 다결정성 반도체막으로 이루어지는 제1 채널층(311A)(또는 제1 채널층(321A))이 형성되어 있다.

이에 따라, 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)에 있어서, 다결정성 반도체막으로 이루어지는 제1 채널층(311A) 및 제1 채널층(321A)에 의해, 캐리어 이동도를 높게 할 수 있으므로, 온 특성을 향상시킬 수 있다. 또한, 반도체층의 상층에는, 비정질 실리콘막으로 이루어지는 제2 채널층(311B) 및 제2 채널층(321B)이 형성되어 있으므로, 오프 특성을 유지할 수 있다.

(제2의 실시 형태)

다음에, 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)에 대해서, 도 16∼도 18을 이용하여 설명한다. 도 16은, 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널의 평면도이며, 유기 EL층(L1) 및 제2 층간 절연막을 투과한 상태를 나타내고 있다. 또한, 도 17은, 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널의 평면도이며, 유기 EL층(L1), 배선층(L2) 및 제1 층간 절연막을 투과한 상태를 나타내고 있다. 도 18은, 도 16의 X2－X2’선을 따라 절단한 단면도이다. 또한, 도 16의 X1－X1’선을 따라 절단한 단면은, 도 11a와 동일하다. 또한, 각 도면에 있어서, 유기 EL층(L3)에 형성되는 구성에 대해서는 생략하고 있다.

본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)은, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)과 기본적인 구성은 같다. 따라서, 도 16∼도 18에 있어서, 도 8∼도 10에 나타내는 구성 요소와 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 있고, 상세한 설명은 생략화 또는 간략화한다.

본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)이, 본 발명의 제1의 실시 형태에 관련된 EL 표시 패널(1)과 다른 점은, 제1 반도체층(311) 및 제2 반도체층의 채널형이 어느것이나 n채널형인 것으로, 그 결과, 제1의 실시 형태에 있어서의 소스 전극 및 드레인 전극의 각각이, 제2의 실시 형태에서는 반대로 드레인 전극 및 소스 전극으로 되어 있는 것, 및, 전원 배선(23)의 구성이다. 또한, 이 이외의 구성은, 제1의 실시 형태와 같다.

도 16∼도 18에 나타내는 바와같이, 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)에 있어서, 제2 전원 배선(23B)은, 제1 반도체층(311) 및 제2 반도체층(321)과 겹치지 않도록 구성되어 있고, 제1 반도체층(311) 상에 형성된 제1 개구부(131)와 제2 반도체층(321) 상에 형성된 제2 개구부(132)를 구비한다.

또한, 본 실시 형태에 있어서, 제1 반도체층(311) 및 제2 반도체층(321)은, 어느것이나 n채널형이 되도록 구성되어 있다.

이와 같이 구성되는 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)은, 제1의 실시 형태와 동일하게 하여 제조할 수 있다. 단, 본 실시 형태에서는, 제2 전원 배선(23B)에 제1 개구부(131) 및 제2 개구부(132)를 형성할 필요가 있다. 이는, 제3 금속막을 패터닝할 때, 제2 전원 배선(23B)과 제1 반도체층(311) 및 제2 반도체층(321)이 중복되는 부분에 개구를 형성함으로써, 상기의 제1 개구부(131) 및 제2 개구부(132)를 형성할 수 있다.

이상, 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)에 의하면, 제1의 실시 형태와 마찬가지로, 게이트 배선(21)과 제1 게이트 전극(310G)을 다른 층으로 구성할 수 있으므로, 각각에 적합한 재료를 선택할 수 있다. 또한, 게이트 배선(21)과 제1 전원 배선(23A)의 사이의 막 두께간 거리를 확보할 수 있으므로, 게이트 배선(21)과 제1 전원 배선(23A)의 사이의 기생 용량을 저감시킬 수 있다.

또한, 제1 전원 배선(23A)과 제2 전원 배선(23B)이 교차하도록 배치되므로, 제2 소스 전극(320S)은, 세로 방향의 제1 전원 배선(23A)과 가로 방향의 제2 전원 배선(23B)의 쌍방향으로부터 전원 공급을 받을 수 있다. 이 때문에, 대화면화에 따라 표시 영역의 중앙 영역에서 발생하는 IR 드롭을 저감시킬 수 있다.

또한, 제2 전원 배선(23B) 및 보조 배선(25)이, 게이트 배선(21)과 동층에 형성됨과 더불어 게이트 배선(21)과 병행하여 배치되어 있으므로, 제1 층간 절연막(340) 상에 형성한 게이트 배선(21)에 의해 생기는 요철을 경감시킬 수 있어, 평탄도를 향상시킬 수 있다.

또한, 1개의 화소에 대해서 제1 전원 배선(23A) 및 제2 전원 배선(23B)의 2개의 전원 배선에 의해 전력을 공급할 수 있다. 이에 따라, 화소 불량을 억제할 수 있으므로, 표시 장치에 있어서의 표시 불균일을 억제할 수 있다.

또한, 보조 배선(25)이, EL부가 아니라 박막 반도체부에 배치되고 있다. 따라서, EL부에 있어서의 설계의 자유도를 확대할 수 있음과 더불어, 각 화소의 개구율을 증대시킬 수 있다.

또한, 본 실시 형태에 관련된 EL 표시 패널(2)에 의하면, 이하의 작용 효과를 가진다.

n채널형인 제1 반도체층(311) 및 제2 반도체층(321)의 상방에 있어서, 정전위인 제2 전원 배선(23B)이 제1 층간 절연막(340) 상을 덮은 경우, 제1 반도체층(311) 및 제2 반도체층(321)의 백 채널에는 음의 캐리어가 유발되고, 이에 따라 오프 리크 전류가 발생한다. 따라서, 게이트 전압을 인가하지 않아도 전류가 발생하게 되므로, 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)의 오프 특성을 저하시키게 된다.

이에 대해, 본 실시 형태에 관련된 EL 표시 패널(2)은, n채널형인 제1 반도체층(311) 및 제2 반도체층(321)이, 정전위의 제2 전원 배선(23B)과 중복하지 않도록 구성되고, 백 게이트가 없는 n채널 TFT로서 구성되어 있다. 이 결과, 도 19에 도시하는 바와같이, 정전위인 제2 전원 배선(23B)에 의해, 백 게이트가 없는 n채널형 TFT인 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)에 대해서는, 백 게이트가 있는 n채널형 TFT와 비교해, 백 채널에 캐리어가 유발되는 것을 억제할 수 있다. 이 결과, 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)에 있어서의 오프 리크 전류를 저감시킬 수 있다. 따라서, 오프 특성이 뛰어난 박막 트랜지스터를 가지는 EL 표시 패널(2)을 실현할 수 있다.

또한, 제2 전원 배선(23B)의 적어도 일부가, 제1 반도체층(311) 또는 제2 반도체층(321)과 겹치지 않도록 구성하면 효과는 있지만, 제2 전원 배선(23B)과 제1 반도체층(311) 또는 제2 반도체층(321)은 조금도 겹치지 않도록 구성하는 것이 바람직하다.

(제2의 실시 형태의 변형예)

다음에, 본 발명의 제2의 실시 형태의 변형예에 관련된 EL 표시 패널(2’)에 대해서, 도 20을 이용하여 설명한다. 도 20은, 본 발명의 제2의 실시 형태의 변형예에 관련된 EL 표시 패널(2’)의 단면도이다. 또한, 도 20은, 도 18의 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)의 단면도에 대응한다.

본 변형예에 관련된 EL 표시 패널(2’)은, 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)과 기본적인 구성은 같다. 따라서, 도 20에 있어서, 도 18에 도시하는 구성 요소와 동일한 구성 요소에 대해서는, 같은 부호를 붙이고 있고, 상세한 설명은 생략화 또는 간략화한다. 또한, 도 18에 나타내는 구성 이외의 구성은, 제2의 실시 형태와 같다.

본 변형예에 관련된 EL 표시 패널(2’)이, 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)과 다른 점은, 제1 박막 트랜지스터(310)의 제1 반도체층 및 제2 박막 트랜지스터(320)의 제2 반도체층의 구성이다.

도 20에 나타내는 바와같이, 본 변형예에 관련된 EL 표시 패널(2’)은, 제1 박막 트랜지스터(310)의 제1 반도체층이, 다결정성 반도체막으로 이루어지는 제1 채널층(311A)과 비결정성 반도체막으로 이루어지는 제2 채널층(311B)으로 구성되어 있다. 또한, 제2 박막 트랜지스터(320)의 제2 반도체층도, 다결정성 반도체막으로 이루어지는 제1 채널층(321A)과 비결정성 반도체막으로 이루어지는 제2 채널층(321B)으로 구성되어 있다.

제1 채널층(311A) 및 제1 채널층(321A)은, 비정질 실리콘막(아몰퍼스 실리콘막)을 결정화함으로써 형성된 다결정성 반도체막으로 구성할 수 있다.

제2 채널층(311B) 및 제2 채널층(321B)은, 비정질 실리콘막(아몰퍼스 실리콘막)으로 구성할 수 있다.

다결정성 반도체막으로 이루어지는 제1 채널층(311A) 및 제1 채널층(321A)은, 비정질 실리콘막(아몰퍼스 실리콘막)을 레이저 조사에 의해 결정화함으로써 형성할 수 있다. 또한, 제1 채널층(311A)(또는 제1 채널층(321A))과, 제2 채널층(311B)(또는 제2 채널층(321B))은, 평면에서 보았을 때에 동일한 형상으로 되어 있고, 모두 게이트 절연막(330) 상에 섬 형상으로 형성된다.

본 변형예에 관련된 EL 표시 패널(2’)은, 상술의 본 발명의 제2의 실시 형태에 관련된 EL 표시 패널(2)과 동일한 작용 효과를 가진다.

또한, 본 변형예에 관련된 EL 표시 패널(2’)은, 박막 트랜지스터에 있어서의 제1 반도체층 및 제2 반도체층이, 비정질 실리콘막으로 이루어지는 제2 채널층(311B)(또는 제2 채널층(321B))의 아래에, 다결정성 반도체막으로 이루어지는 제1 채널층(311A)(또는 제1 채널층(321A))이 형성되어 있다.

이에 따라, 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)에 있어서, 다결정성 반도체막으로 이루어지는 제1 채널층(311A) 및 제1 채널층(321A)에 의해, 캐리어 이동도를 높게 할 수 있으므로, 온 특성을 향상시킬 수 있다. 또한, 반도체층의 상층에는, 비정질 실리콘막으로 이루어지는 제2 채널층(311B) 및 제2 채널층(321B)이 형성되어 있으므로, 오프 특성을 유지할 수 있다.

(실시예 1)

다음에, 본 발명의 각 실시 형태에 관련된 EL 표시 패널의 일예인 유기 EL 표시 패널에 대해서, 도 21a 및 도 21b를 이용하여 설명한다. 도 21a는, 본 발명에 관련된 유기 EL 표시 패널의 일예를 나타내는 단면 사시도이다. 도 21b는, 본 발명에 관련된 유기 EL 표시 패널의 다른 예를 나타내는 단면 사시도이다.

도 21a 및 도 21b에 나타내는 바와같이, 유기 EL 표시 패널의 복수의 화소(100)는, 3색(적색, 녹색, 청색)의 서브 화소(100R, 100G, 100B)에 의해 구성되어 있다. 서브 화소(100R, 100G, 100B)는, 각각 도 21a 및 도 21b의 깊이 방향으로 복수개 배열되어 있다(이를 「서브 화소열」로 표기한다).

도 21a는 라인 뱅크의 예를 나타내는 도면이며, 각 서브 화소열은, 뱅크(15)에 의해 서로 분리되어 있다. 도 21a에 나타내는 뱅크(15)는, 서로 인접하는 서브 화소열의 사이를 소스 배선(22)과 평행한 방향으로 연장하는 볼록부로 이루어지고, 표시 장치용 박막 반도체 어레이 장치(20) 상에 형성되어 있다. 환언하면, 각 서브 화소열은, 서로 인접하는 볼록부의 사이(즉, 뱅크(15)의 개구부)에, 각각 형성되어 있다.

하부 전극(12)은, 표시 장치용 박막 반도체 어레이 장치(20) 상(보다 구체적으로는, 제2 층간 절연막(350) 상)에서 또한 뱅크(15)의 개구부 내에, 서브 화소(100R, 100G, 100B)마다 형성되어 있다. 유기 발광층(13)은, 하부 전극(12)상에서 또한 뱅크(15)의 개구부 내에, 서브 화소열마다(즉, 각 열의 복수의 하부 전극(12)을 덮도록) 형성되어 있다. 상부 전극(14)은, 복수의 유기 발광층(13) 및 뱅크(15)상에서, 또한 모든 서브 화소(100R, 100G, 100B)를 덮도록, 연속적으로 형성되어 있다.

한편, 도 21b는 픽셀 뱅크의 예를 나타내는 도면이며, 각 서브 화소(100R, 100G, 100B)는, 뱅크(15)에 의해 서로 분리되어 있다. 도 21b에 나타내는 뱅크(15)는, 게이트 배선(21)에 평행하게 연장되는 돌기부와, 소스 배선(22)에 평행하게 연장되는 돌기부가 서로 교차하도록 형성되어 있다. 그리고, 이 돌기부로 둘러싸인 부분(즉, 뱅크(15)의 개구부)에 서브 화소(100R, 100G, 100B)가 형성되어 있다.

하부 전극(12)은, 표시 장치용 박막 반도체 어레이 장치(20) 상(보다 구체적으로는, 제2 층간 절연막(350) 상)에서 또한 뱅크(15)의 개구부 내에, 서브 화소(100R, 100G, 100B)마다 형성되어 있다. 마찬가지로, 유기 발광층(13)은, 하부 전극(12) 상에서 또한 뱅크(15)의 개구부 내에, 서브 화소(100R, 100G, 100B)마다 형성되어 있다. 상부 전극(14)은, 복수의 유기 발광층(13) 및 뱅크(15)(복수의 돌기) 상에서, 또한 모든 서브 화소(100R, 100G, 100B)를 덮도록, 연속적으로 형성되어 있다.

또한, 도 21a 및 도 21b에서는 생략하지만, 표시 장치용 박막 반도체 어레이 장치(20)에는, 각 서브 화소(100R, 100G, 100B)마다 화소 회로(30)가 형성되어 있다. 또한, 서브 화소(100R, 100G, 100B)는, 유기 발광층(13)의 특성(발광색)이 다른 것을 제외하고 동일한 구성이다.

(실시예 2)

다음에, 본 발명에 관련된 EL 표시 패널을 적용한 EL 표시 장치의 일예에 대해서, 도 22를 이용하여 설명한다. 도 22는, 본 발명에 관련된 EL 표시 장치의 일예를 나타내는 외관 사시도이다.

도 22에 나타내는 바와같이, 본 발명에 관련된 EL 표시 장치는, 텔레비젼 세트(400)이며, 본 발명에 관련된 EL 표시 패널을 내장한다.

이와 같이, 본 발명에 관련된 EL 표시 패널은, 플랫 패널 디스플레이 등으로서 이용할 수 있다. 또한, 본 발명에 관련된 EL 표시 패널은, 텔레비젼 세트 이외에도, 휴대 전화기 또는 퍼스널 컴퓨터 등의 모든 표시 장치에 적용할 수 있다.

이상, 본 발명에 관련된 EL 표시 패널, EL 표시 패널의 제조 방법, 및 EL 표시 장치에 대해서, 실시 형태 및 실시예에 의거하여 설명했는데, 본 발명은 이들 실시 형태 및 실시예에 한정되는 것은 아니다.

예를 들면, 본 실시 형태에 있어서, 제1 소스 전극(310S)과 제1 드레인 전극(310D)을 바꾸어 구성해도 상관없다. 구체적으로는, 도 3 및 도 4 등에 나타내는 제1 소스 전극(310S)이 제1 드레인 전극이며, 도 3 및 도 4 등에 나타내는 제1 드레인 전극(310D)이 제1 소스 전극인 구성이다. 마찬가지로, 제2 소스 전극(320S)과 제2 드레인 전극(320D)을 바꾸어 구성해도 상관없다. 구체적으로는, 도 3 및 도 4 등에 나타내는 제2 소스 전극(320S)이 제2 드레인 전극이며, 도 3 및 도 4 등에 나타내는 제2 드레인 전극(320D)이 제2 소스 전극인 구성이다.

또한, 본 실시 형태에 있어서, 제1 소스 전극(310S)은 라인형상의 소스 배선(22)의 일부로 했는데, 이에 한정되지 않는다. 예를 들면, 소스 배선(22)의 패턴 형성 시에, 소스 배선(22)의 일부로부터 행방향으로 연장하여 설치한 연장부를 패턴 형성하고, 당해 연장부와 별도 형성한 제1 소스 전극(310S)을 전기적으로 접속하도록 구성해도 상관없다.

마찬가지로, 본 실시 형태에 있어서, 제2 드레인 전극(320D)은 라인상의 제1 전원 배선(23A)의 일부로 했는데, 이에 한정되지 않는다. 예를 들면, 제1 전원 배선(23A)의 패턴 형성시에, 제1 전원 배선(23A)의 일부로부터 행방향으로 연장하여 설치한 연장부를 패턴 형성하고, 당해 연장부와 별도 형성한 제2 드레인 전극(320D)을 전기적으로 접속하도록 구성해도 상관없다.

또한, 본 실시 형태에 있어서, 제2 전원 배선(23B)은, 인접하는 게이트 배선(21)간에 있어서 1개 배열했는데, 이에 한정되지 않는다. 예를 들면, 인접하는 게이트 배선(21) 간에 있어서, 복수개의 제2 전원 배선(23B)을 배열해도 상관없다.

또한, 본 실시 형태에 있어서, 1화소에 2개의 박막 트랜지스터를 형성했는데, 이에 한정되지 않는다. 예를 들면, 1화소에 3개 이상의 박막 트랜지스터를 형성해도 상관없다. 이 경우, 박막 트랜지스터의 개수에 맞추어 제2 전원 배선(23B)을 복수개 배열해도 상관없다. 이에 따라, 복수의 제2 전원 배선(23B)을 통하여, 전력 공급이 필요한 박막 트랜지스터에 대해서 원하는 전력을 공급할 수 있다.

또한, 본 실시 형태에 있어서, 본 발명에 관련된 EL 표시 패널로서, 유기 EL 패널을 예시했는데, 이에 한정되지 않는다. 예를 들면, 본 발명에 관련된 EL 표시 패널로서, 무기 EL 패널이어도 상관없다.

그 외, 각 실시 형태 및 실시예에 대해서 당업자가 생각하는 각종 변형을 실시하여 얻어지는 형태나, 본 발명의 취지를 일탈하지 않는 범위에서 각 실시 형태 및 실시예에 있어서의 구성 요소 및 기능을 임의로 조합함으로써 실현되는 형태도 본 발명에 포함된다.

[산업상의 이용 가능성]

본 발명에 관련된 EL 표시 패널은, 텔레비젼 세트, 퍼스널 컴퓨터, 휴대전화 등의 표시 장치 등에 있어서 폭넓게 이용할 수 있다.

1, 1’, 2, 2’: EL 표시 패널　 9 :　표시 장치용 박막 반도체 장치
10 :　유기 EL 소자 　12 :　하부 전극
13 :　유기 발광층 　14 :　상부 전극
15 :　뱅크
20 :　표시 장치용 박막 반도체 어레이 장치
21, 921 : 게이트 배선 　22, 922 : 소스 배선
23A :　제1 전원 배선 　23B :　제2 전원 배선
25 :　보조 배선 　30 :　화소 회로
100 :　화소 　100R, 100G, 100B :　서브 화소
111 :　제1 컨택트부 　112 :　제2 컨택트부
113 :　제3 컨택트부 　114 :　제4 컨택트부
115 :　제5 컨택트부 　120 :　전극부
131, 132 : 개구부 　200 :　표시부
300, 900 : 기판 　300C :　콘덴서
301 :　비결정성 반도체막 　310 :　제1 박막 트랜지스터
310D :　제1 드레인 전극 　310G :　제1 게이트 전극
310S :　제1 소스 전극 311, 321, 911 : 반도체층
311A, 321A :　제1 채널층 　311B, 321B :　제2 채널층
320 :　제2 박막 트랜지스터 　320D :　제2 드레인 전극
320G :　제2 게이트 전극 　320S :　제2 소스 전극
330, 930 : 게이트 절연막 　340 :　제1 층간 절연막
350 :　제2 층간 절연막 400 :　텔레비젼 세트
910 :　박막 트랜지스터 　910D :　드레인 전극
910G :　게이트 전극 　910S :　소스 전극
940 :　층간 절연막

Claims (20)

1. EL부와, 상기 EL부의 발광을 제어하는 박막 반도체부를 구비하는 EL 표시 패널로서,
   상기 EL부는,
   양극 전극과, 음극 전극과, 상기 양극 전극과 상기 음극 전극의 사이에 개재하는 발광층을 포함하고,
   적어도 2개의 박막 트랜지스터를 포함하는 상기 박막 반도체부는,
   기판과,
   상기 기판 상에 형성된 게이트 전극과,
   상기 게이트 전극을 덮어 상기 기판 상에 형성된 게이트 절연막과,
   상기 게이트 절연막 상이며 상기 게이트 전극의 상방에 형성된 반도체층과,
   상기 반도체층의 상방에 형성된 제1 전극과,
   상기 제1 전극과 동층에 형성된 제2 전극과,
   상기 제2 전극과 전기적으로 접속되고, 당해 제 2 전극과 동층에 형성된 제1 전원 배선과,
   상기 제1 전극 및 상기 제2 전극을 덮어 상기 게이트 절연막의 상방에 형성된 제1 층간 절연막과,
   상기 게이트 전극이 형성된 층과는 상이한 층인 상기 제1 층간 절연막 상에 형성되고, 상기 제1 전원 배선과 교차하도록 배치된 게이트 배선과,
   상기 게이트 배선과 동층에 형성됨과 더불어 상기 게이트 배선과 병행하여 배치된 제2 전원 배선과,
   상기 제2 전원 배선과 동층에 형성됨과 더불어 상기 제2 전원 배선과 병행하여 배치된 보조 배선을 포함하고,
   상기 게이트 전극과 상기 게이트 배선은, 상기 게이트 절연막 및 상기 제1 층간 절연막을 관통하도록 설치된 제1 도전부를 통하여 전기적으로 접속되고,
   상기 제1 전원 배선과 상기 제2 전원 배선은, 상기 제1 층간 절연막을 관통하도록 설치된 제2 도전부를 통하여 전기적으로 접속되고,
   상기 보조 배선은, 상기 음극 전극과 전기적으로 접속되는, EL 표시 패널.
2. 청구항 1에 있어서,
   상기 제2 전원 배선 및 상기 보조 배선은, 상기 게이트 배선과 동일 또는 소정의 근사치의 높이로 형성되어 있고,
   상기 제2 전원 배선 및 상기 보조 배선은, 인접하는 2개의 상기 게이트 배선의 사이에 배치되고,
   상기 제2 전원 배선 및 상기 보조 배선의 쌍방을 조합한 폭은, 상기 인접하는 2개의 게이트 배선의 사이의 폭에 대응하는, EL 표시 패널.
3. 청구항 2에 있어서,
   상기 제2 전원 배선 또는 상기 보조 배선과, 상기 인접하는 2개의 게이트 배선의 거리는, 각각, 4㎛ 이상인, EL 표시 패널.
4. 청구항 1에 있어서,
   상기 제2 전원 배선 및 상기 보조 배선은, 상기 게이트 배선과 동일 또는 소정의 근사치의 높이로 형성되어 있고,
   상기 제2 전원 배선 및 상기 보조 배선은, 인접하는 2개의 상기 게이트 배선의 사이를 메우도록 하여, 당해 게이트 배선과 근접하여 배치되는, EL 표시 패널.
5. 청구항 1에 있어서,
   상기 제2 전원 배선 및 상기 보조 배선은, 상기 게이트 배선과 동일 또는 소정의 근사치의 높이로 형성되어 있고,
   상기 제2 전원 배선 및 상기 보조 배선은, 상기 제1 전원 배선의 폭보다 넓은 폭을 가지는 배선인, EL 표시 패널.
6. 청구항 2에 있어서,
   상기 제2 전원 배선 및 상기 보조 배선은, 모두, 균일한 막 두께를 가지고, 또한, 당해 전원 배선 및 당해 보조 배선의 하층의 표면 형상을 따라 형성되는, EL 표시 패널.
7. 청구항 1에 있어서,
   상기 반도체층은, n채널형이며,
   상기 제2 전원 배선의 적어도 일부가, 상기 반도체층과 겹치지 않도록 배치되는, EL 표시 패널.
8. 청구항 1에 있어서,
   상기 반도체층은, p채널형이며,
   상기 제2 전원 배선의 적어도 일부가, 상기 반도체층과 겹치도록 배치되는, EL 표시 패널.
9. 청구항 1에 있어서,
   상기 제1 전극은 소스 전극이며, 상기 제2 전극은 드레인 전극인, EL 표시 패널.
10. 청구항 1에 있어서,
    상기 제1 전극은 드레인 전극이며, 상기 제2 전극은 소스 전극인, EL 표시 패널.
11. 청구항 1에 있어서,
    상기 게이트 배선이 형성된 층과 상기 제1 전원 배선이 형성된 층의 사이에 끼워진 상기 제1 층간 절연막에 의해 형성되는 단위 면적당의 용량은, 상기 게이트 전극이 형성된 층과 상기 제1 전원 배선이 형성된 층의 사이에 끼워진 상기 게이트 절연막에 의해 형성되는 단위 면적당의 용량보다 작은, EL 표시 패널.
12. 청구항 11에 있어서,
    상기 제2 층간 절연막에 의해 형성되는 용량은, 1.5×10^－4F/㎡ 미만이며,
    상기 게이트 절연막에 형성되는 용량은, 1.5×10^－4F/㎡ 이상인, EL 표시 패널.
13. 청구항 1에 있어서,
    상기 반도체층은, 다결정성 반도체층을 포함하는, EL 표시 패널.
14. 청구항 1에 있어서,
    상기 제2 전원 배선 및 상기 보조 배선을 구성하는 재료는, Al, Cu, Ag에서 선택되는 어느 1개의 원소를 포함하는, EL 표시 패널.
15. 청구항 14에 있어서,
    상기 제2 전원 배선 및 상기 보조 배선은, 다층 배선이며,
    상기 제2 전원 배선 및 상기 보조 배선을 구성하는 주배선은, Al, Cu, Ag에서 선택되는 어느 1개로 이루어지는, EL 표시 패널.
16. 청구항 1에 있어서,
    상기 EL부는, 상기 발광층이 유기 발광층인 유기 EL부인, EL 표시 패널.
17. 청구항 1에 기재된 EL 표시 패널을 구비하는, EL 표시 장치.
18. 기판을 준비하는 제1 공정과,
    상기 기판 상에 게이트 전극을 형성하는 제2 공정과,
    상기 게이트 전극을 덮어 상기 기판 상에 게이트 절연막을 형성하는 제3 공정과,
    상기 게이트 절연막 상이며 상기 게이트 전극의 상방에 반도체층을 형성하는 제4 공정과,
    상기 반도체층의 상방에 제1 전극을 형성함과 더불어, 상기 제1 전극과 동층에 제2 전극 및 당해 제2 전극과 전기적으로 접속되는 제1 전원 배선을 형성하는 제5 공정과,
    상기 제1 전극 및 상기 제2 전극을 덮어 상기 게이트 절연막의 상방에 제1 층간 절연막을 형성하는 제6 공정과,
    상기 게이트 절연막 및 상기 제1 층간 절연막을 관통하는 제1 컨택트 홀, 및, 상기 제1 층간 절연막을 관통하는 제2 컨택트 홀을 형성하는 제7 공정과,
    상기 제1 층간 절연막 상에 금속막을 성막하여 당해 금속막을 패터닝함으로써, 상기 제1 전원 배선과 교차하도록 상기 제1 컨택트 홀을 통하여 상기 게이트 전극과 전기적으로 접속되는 게이트 배선을 형성함과 더불어, 상기 게이트 배선과 병행하도록 상기 제2 컨택트 홀을 통하여 상기 제1 전원 배선과 전기적으로 접속되는 제2 전원 배선을 형성하고, 또한, 상기 제2 전원 배선과 병행하도록 보조 배선을 형성하는 제8 공정과,
    상기 제1 층간 절연막, 상기 제2 전원 배선, 및 상기 보조 배선의 상면을 덮도록, 제2 층간 절연막을 형성하는 제9 공정과,
    상기 보조 전극 상에 있어서의 상기 제2 층간 절연막을 관통하는 제3 컨택트 홀을 형성하는 제10 공정과,
    상기 제2 층간 절연막의 상방에, 양극 전극과, 음극 전극과, 상기 양극 전극과 상기 음극 전극의 사이에 개재하는 발광층을 포함하는 EL부를 형성하는 제11 공정을 포함하고,
    상기 제11 공정에 있어서, 상기 제3 컨택트 홀을 통하여 상기 음극 전극과 상기 보조 배선을 전기적으로 접속하는, EL 표시 패널의 제조 방법.
19. 청구항 18에 있어서,
    상기 제4 공정에서 형성하는 반도체층은 비결정성 반도체막이며,
    상기 제4 공정과 상기 제5 공정의 사이에, 상기 비결정성 반도체막에 대해서 소정의 레이저 광을 조사하고, 상기 소정의 레이저 광의 조사에 의해 상기 비결정성 반도체막의 온도를 소정의 온도 범위로 하고, 상기 비결정성 반도체막을 결정화하는 공정을 포함하는, EL 표시 패널의 제조 방법.
20. 청구항 18에 있어서,
    상기 EL부는, 상기 발광층을 유기 발광층으로 형성한 유기 EL부인, EL 표시 패널의 제조 방법.

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