KR101294449B1 - Integrated circuits and manufacturing methods thereof - Google Patents

Abstract

Translated fromKorean

집적 회로는 제 1 유형 트랜지스터를 위한 제 1 확산 영역을 포함한다. 제 1 유형 트랜지스터는 제 1 드레인 영역과 제 1 소오스 영역을 포함한다. 제 2 유형 트랜지스터를 위한 제 2 확산 영역은 제 1 확산 영역으로부터 분리된다. 제 2 유형 트랜지스터는 제 2 드레인 영역과 제 2 소오스 영역을 포함한다. 게이트 전극은 라우팅 방향으로 제 1 확산 영역과 제 2 확산 영역을 가로질러 연속적으로 연장한다. 제 1 금속 구조체는 제 1 소오스 영역과 전기적으로 결합된다. 제 2 금속 구조체는 제 2 드레인 영역과 전기적으로 결합된다. 제 3 금속 구조체는 제 1 및 제 2 금속 구조체 위에 배치되어 이들 금속 구조체와 전기적으로 결합된다. 제 1 금속 구조체의 폭은 제 3 금속 구조체의 폭과 실질적으로 동일하거나 보다 크다.The integrated circuit includes a first diffusion region for the first type transistor. The first type transistor includes a first drain region and a first source region. The second diffusion region for the second type transistor is separated from the first diffusion region. The second type transistor includes a second drain region and a second source region. The gate electrode extends continuously across the first diffusion region and the second diffusion region in the routing direction. The first metal structure is electrically coupled with the first source region. The second metal structure is electrically coupled with the second drain region. The third metal structures are disposed over and electrically coupled to the first and second metal structures. The width of the first metal structure is substantially equal to or greater than the width of the third metal structure.

Description

Translated fromKorean

집적 회로 및 집적 회로의 제조 방법{INTEGRATED CIRCUITS AND MANUFACTURING METHODS THEREOF}INTEGRATED CIRCUITS AND MANUFACTURING METHODS THEREOF}

본 출원은 참고에 의해 전체 내용이 본 명세서에 포함되는, 2010년 5월 26일자로 출원된 "집적 회로 및 집적 회로의 제조 방법(INTEGRATED CIRCUITS AND MANUFACTURING METHOD THEREOF)"을 명칭으로 하는 미국 특허 출원 제 12/787,966 호의 일부 연속 출원이다.This application is a US patent application entitled "INTEGRATED CIRCUITS AND MANUFACTURING METHOD THEREOF", filed May 26, 2010, the entire contents of which are incorporated herein by reference. Some serial applications of 12 / 787,966.

본 발명은 개괄적으로 말하여 반도체 소자 분야에 관한 것으로, 보다 구체적으로 설명하자면, 집적 회로 및 집적 회로를 형성하기 위한 방법에 관한 것이다.The present invention relates generally to the field of semiconductor devices, and more specifically, to an integrated circuit and a method for forming an integrated circuit.

반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC의 재료 및 디자인의 기술적 진보에 의해 세대를 거듭할수록 IC는 점점 소형화되고 복잡해져 왔다. 그러나, 이러한 진보로 인해 IC의 처리 및 제조 과정도 보다 복잡해졌으며, 따라서, 이러한 진보를 실현하기 위해서는, IC의 처리 및 제조와 관련하여서도 유사한 개발이 요구된다.The semiconductor integrated circuit (IC) industry has achieved rapid growth. Due to technological advances in IC materials and designs, ICs have become smaller and more complex over generations. However, these advances have resulted in more complex processing and manufacturing processes for ICs, and therefore, similar developments are required for the processing and manufacturing of ICs in order to realize these advances.

IC의 발전 과정을 살펴 보면, 기하학적 크기[즉, 일 제조 공정을 사용하여 생성될 수 있는 가장 작은 구성 요소(또는 라인)]는 감소된 반면, 기능상 밀도(즉, 칩 단위 면적 당 상호 접속 소자의 개수)는 일반적으로 증가되어 왔다. 이러한 크기 축소 공정은 일반적으로, 생산 효율을 증대시키며 관련 비용을 낮춤으로써 여러 장점을 제공한다. 또한, 크기 축소를 통해 비교적 높은 전력 허용 손실(power dissipation) 값을 얻을 수 있으며, 이것은 상보형 금속 산화 반도체(CMOS) 소자와 같은 전력 소비율이 낮은 소자를 사용하여 표명될 수도 있다.Looking at the evolution of ICs, the geometric size (ie, the smallest component (or line) that can be generated using one manufacturing process) is reduced, while the functional density (i.e. the interconnect device per chip area) is reduced. Number has generally been increased. This size reduction process generally offers several advantages by increasing production efficiency and lowering associated costs. In addition, the size reduction can result in a relatively high power dissipation value, which may be manifested using low power consumption devices such as complementary metal oxide semiconductor (CMOS) devices.

본 발명의 목적은 개선된 집적 회로 및 집적 회로를 형성하기 위한 방법을 제공하는 것이다.It is an object of the present invention to provide an improved integrated circuit and a method for forming the integrated circuit.

본 발명의 일 태양에 있어서, 집적 회로는 제 1 유형 트랜지스터를 위한 제 1 확산 영역을 포함한다. 제 1 유형 트랜지스터는 제 1 드레인 영역과 제 1 소오스 영역을 포함한다. 제 2 유형 트랜지스터를 위한 제 2 확산 영역은 제 1 확산 영역으로부터 분리되어 있다. 제 2 유형 트랜지스터는 제 2 드레인 영역과 제 2 소오스 영역을 포함한다. 게이트 전극이 라우팅 방향으로 제 1 확산 영역과 제 2 확산 영역을 가로질러 연속적으로 연장한다. 제 1 금속 구조체가 상기 제 1 소오스 영역과 전기적으로 결합된다. 제 2 금속 구조체가 상기 제 2 드레인 영역과 전기적으로 결합된다. 제 3 금속 구조체가 제 1 및 제 2 금속 구조체 위에 배치되어 이들 금속 구조체와 전기적으로 결합된다. 제 1 금속 구조체의 폭은 제 3 금속 구조체의 폭과 실질적으로 동일하거나 보다 크다.In one aspect of the invention, an integrated circuit includes a first diffusion region for a first type transistor. The first type transistor includes a first drain region and a first source region. The second diffusion region for the second type transistor is separated from the first diffusion region. The second type transistor includes a second drain region and a second source region. The gate electrode extends continuously across the first diffusion region and the second diffusion region in the routing direction. A first metal structure is electrically coupled with the first source region. A second metal structure is electrically coupled with the second drain region. Third metal structures are disposed over and electrically coupled to the first and second metal structures. The width of the first metal structure is substantially equal to or greater than the width of the third metal structure.

본 발명에 따르면, 개선된 반도체 집적 회로 및 이를 형성하기 위한 방법을 달성할 수 있다.According to the present invention, an improved semiconductor integrated circuit and a method for forming the same can be achieved.

본 발명이 첨부 도면을 참조하여 아래의 상세한 설명을 읽음으로써 가장 잘 이해될 것이다. 당 산업 분야에 있어서의 표준 실시에 따른 다양한 특징부는 실제 크기로 도시되어 있지는 않으며 단지 예시를 위해 사용되고 있다. 사실, 다양한 특징부의 개수 및 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1a는 예시적인 집적 회로의 예시적인 층 배치도를 개략적으로 도시한 도면이다.
도 1b는 도 1a의 선 1B-1B를 따라 취한 예시적인 집적 회로를 도시한 단면도이다.
도 2a는 예시적인 집적 회로의 예시적인 층 배치도를 개략적으로 도시한 도면이다.
도 2b는 도 2a의 선 2B-2B를 따라 취한 예시적인 집적 회로를 도시한 단면도이다.
도 3은 예시적인 집적 회로 형성 방법을 도시한 순서도이다.
도 4a 내지 도 4e는 도 2a의 선 2B-2B를 따라 취한 다른 예시적인 집적 회로 형성 방법을 개략적으로 도시한 단면도이다.
도 5는 기판 보드 상에 배치된 예시적인 집적 회로를 포함하는 시스템을 개략적으로 도시한 도면이다.
도 6은 예시적인 집적 회로의 예시적인 층 배치도를 개략적으로 도시한 도면이다.The invention will be best understood by reading the following detailed description with reference to the accompanying drawings. Various features in accordance with standard practice in the industry are not shown to scale, and are used for illustrative purposes only. In fact, the number and dimensions of the various features may be arbitrarily increased or reduced for clarity of explanation.
1A is a schematic illustration of an exemplary layer layout of an exemplary integrated circuit.
FIG. 1B is a cross-sectional view illustrating an exemplary integrated circuit taken alongline 1B-1B in FIG. 1A.
2A is a schematic illustration of an exemplary layer layout of an exemplary integrated circuit.
FIG. 2B is a cross-sectional view illustrating an exemplary integrated circuit taken alongline 2B-2B in FIG. 2A.
3 is a flow chart illustrating an exemplary integrated circuit formation method.
4A-4E are cross-sectional views schematically illustrating another exemplary integrated circuit formation method taken alongline 2B-2B in FIG. 2A.
5 is a schematic illustration of a system including an exemplary integrated circuit disposed on a substrate board.
6 is a schematic illustration of an exemplary layer layout of an exemplary integrated circuit.

CMOS 소자의 경우, 트랜지스터의 소오스/드레인(S/D) 영역과 금속 층(M1) 사이의 전기 접속을 위해 콘택 플러그(contact plug)가 일반적으로 사용되고 있다. 일반적으로, 콘택 플러그는 층간 유전체(ILD) 층에 형성되어 있는 콘택 홀에 배치되어 있다. 마스크 층에 표시되는 콘택 홀은 정사각형이다. 마스크 층 상의 정사각형 패턴이 ILD 층으로 전사되어 원형이 된다. 따라서, 콘택 플러그는 상면도로 보아 실질적으로 원형이며, 트랜지스터가 형성되는 웨이퍼 표면과 직교한다. CMOS 소자의 기하학적 크기가 감소하면 트랜지스터의 S/D 저항이 증가함을 알 수 있다. 증가된 S/D 저항은 트랜지스터 또는 회로의 전기 성능, 예를 들어, 작동 전류, 속도, 주파수 등을 손상시킨다.In the case of a CMOS device, a contact plug is generally used for electrical connection between the source / drain (S / D) region of the transistor and the metal layer M1. In general, contact plugs are disposed in contact holes formed in an interlayer dielectric (ILD) layer. The contact holes shown in the mask layer are square. The square pattern on the mask layer is transferred to the ILD layer to be circular. Thus, the contact plug is substantially circular in top view and orthogonal to the wafer surface on which the transistor is formed. It can be seen that as the geometric size of the CMOS device decreases, the S / D resistance of the transistor increases. Increased S / D resistance compromises the electrical performance of the transistor or circuit, for example, operating current, speed, frequency, and the like.

아래의 설명을 통해 본 발명의 서로 다른 특징을 실시하기 위한 다수의 서로 다른 실시예 또는 예가 제공됨이 이해될 것이다. 본 발명을 간단 명료하게 설명하기 위하여 특정 예의 구성 요소 및 장치가 아래에 설명된다. 물론, 아래의 설명은 단지 예시를 위한 것으로 본 발명의 범위를 제한할 의도는 없다. 또한, 본 발명의 다양한 예에 있어서 도면 부호 및/또는 문자가 반복 사용될 수도 있다. 이러한 반복 사용은 단순성 및 명료성을 위한 것으로, 설명되고 있는 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다. 더욱이, 본 발명의 일 특징부 상에 존재하는, 연결된 및/또는 결합된 다른 특징부의 형성 방법과 관련하여, 일부 실시예에 있어서는 이들 특징부가 직접 접촉하는 방식으로 형성될 수도 있으며, 또한, 다른 실시예에 있어서는 이들 특징부 사이에 추가 특징부가 개재되어 특징부들이 직접 접촉하지 않는 방식으로 형성될 수도 있다. 또한, 공간상 상대적인 개념의 용어들, 예를 들어, "하부", "상부", "수평", "수직", "위", "아래", "상", "하", "상부", "저부" 등 뿐만 아니라 그 파생어(예를 들어, "수평 방향으로", "하방으로", "상방으로", 등)가 본 발명의 일 특징부와 다른 특징부 사이의 관계의 용이한 이해를 돕기 위해 사용된다. 이러한 공간상 상대적인 개념의 용어들은 특징부를 포함하는 소자의 서로 다른 배향 상태를 나타내기 위한 의도로 사용된다.It will be understood from the following description that a number of different embodiments or examples are provided to practice different features of the invention. Specific examples of components and devices are described below to simplify and clarify the present invention. Of course, the following description is for illustration only and is not intended to limit the scope of the invention. In addition, reference numerals and / or letters may be used repeatedly in various examples of the present invention. Such repeated use is for simplicity and clarity and does not indicate a relationship between the various embodiments and / or configurations that are being described. Moreover, with respect to methods of forming other connected and / or combined features present on one feature of the present invention, in some embodiments, these features may be formed in a direct contact manner, and also in other implementations. In an example, additional features may be interposed between these features in such a way that the features do not directly contact. Also, terms of spatially relative concepts such as "bottom", "top", "horizontal", "vertical", "up", "bottom", "top", "bottom", "top", “Bottom” and the like, as well as derivatives thereof (eg, “horizontally”, “downward,” “upward,” etc.) facilitate the understanding of the relationship between one feature of the present invention and another feature. Used to help. These spatially relative terms are used with the intention of indicating different orientation states of the device including the features.

도 1a는 예시적인 집적 회로의 예시적인 층 배치도를 개략적으로 도시한 도면이다. 도 1a의 예시도에는 확산 층, 게이트 전극 층 및 금속 구조체가 중첩 배치된 상태가 단순한 형태로 도시되어 있다. 도 1a에서, 집적 회로(100)는 N 타입 트랜지스터(105)에 전기적으로 결합되어 있는 P 타입 트랜지스터(101)를 포함할 수도 있다. 일부 실시예에서, 집적 회로(100)는 디지털 회로, 아날로그 회로, 혼합형 신호 회로, 정적 램(SRAM) 회로, 매입형 SRAM 회로, 동적 램(DRAM) 회로, 매입형 DRAM 회로, 예를 들어, FLASH EPROM, E²PROME과 같은 비휘발성 메모리 회로, 현장 프로그램 가능 게이트 회로, 또는 그 조합 회로일 수도 있다. 일부 실시예에서, P 타입 트랜지스터(101)와 N 타입 트랜지스터(105)는 CMOS 소자를 구비한 인버터, 논리 게이트 회로, 증폭기, 충전 펌프 회로, 또는 다른 회로에 전개될 수도 있다.1A is a schematic illustration of an exemplary layer layout of an exemplary integrated circuit. In the exemplary view of FIG. 1A, a state in which a diffusion layer, a gate electrode layer, and a metal structure are overlapped is illustrated in a simple form. In FIG. 1A, the integratedcircuit 100 may include aP type transistor 101 that is electrically coupled to anN type transistor 105. In some embodiments,integrated circuit 100 may include digital circuits, analog circuits, mixed signal circuits, static RAM (SRAM) circuits, embedded SRAM circuits, dynamic RAM (DRAM) circuits, embedded DRAM circuits, such as FLASH. It may be an EPROM, a nonvolatile memory circuit such as E² PROME, a field programmable gate circuit, or a combination thereof. In some embodiments, theP type transistor 101 and theN type transistor 105 may be deployed in an inverter, a logic gate circuit, an amplifier, a charge pump circuit, or other circuit having a CMOS element.

도 1a를 참조하면, 집적 회로(100)는 확산 영역(110, 120)을 포함할 수 있다. 확산 영역(110)은 P 타입 트랜지스터(101)의 소오스 영역(111)과 드레인 영역(113)을 포함할 수 있다. 확산 영역(120)은 N 타입 트랜지스터(105)의 소오스 영역(121)과 드레인 영역(123)을 포함할 수 있다. 확산 영역(110)은 절연 구조체(115)에 의해 확산 영역(120)으로부터 이격 배치될 수 있다. 절연 구조체(115)는 쉘로우 트렌치 절연(ST1:shallow trench isolation) 구조체 및/또는 실리콘 부분 산화(LOCOS:local oxidation of silicon) 구조체를 포함할 수 있다. 일부 실시예에서, 확산 영역(110, 120)은 폭(W₁, W₂)이 서로 다르다. 다른 실시예에서, 확산 영역(110)의 폭(W₁)이 확산 영역(120)의 폭(W₂) 보다 크다.Referring to FIG. 1A, theintegrated circuit 100 may includediffusion regions 110 and 120. Thediffusion region 110 may include asource region 111 and adrain region 113 of the P-type transistor 101. Thediffusion region 120 may include asource region 121 and adrain region 123 of the N-type transistor 105. Thediffusion region 110 may be spaced apart from thediffusion region 120 by the insulatingstructure 115. The insulatingstructure 115 may include a shallow trench isolation (ST1) structure and / or a local oxidation of silicon (LOCOS) structure. In some embodiments, thediffusion regions 110, 120 have different widths W₁ , W₂ . In another embodiment, the width W₁ of thediffusion region 110 is greater than the width W₂ of thediffusion region 120.

도 1a를 참조하면, 게이트 전극(130)은 게이트 전극(130)의 배선 방향으로 확산 영역(110, 120)을 가로질러 연속적으로 연장할 수 있다. 일부 실시예에서, 게이트 전극(130)은 P 타입 트랜지스터(101)와 N 타입 트랜지스터(105)용 게이트 전극부(130a, 130b)를 포함할 수 있다. 게이트 전극부(130a, 130b)는 전압을 수신하여, P 타입 트랜지스터(101)와 N 타입 트랜지스터(105)의 온-오프(on-off)를 제어하도록 구성될 수 있다. 도 1a의 배선 방향은 단지 예시적인 것임에 주목하여야 한다. 다른 실시예에서, 배선 방향은 수평 방향 또는 수평 방향에 대하여 경사진 방향일 수 있다.Referring to FIG. 1A, thegate electrode 130 may extend continuously across thediffusion regions 110 and 120 in the wiring direction of thegate electrode 130. In some embodiments, thegate electrode 130 may include thegate electrode portions 130a and 130b for the P-type transistor 101 and the N-type transistor 105. Thegate electrode parts 130a and 130b may be configured to receive a voltage to control on-off of the P-type transistor 101 and the N-type transistor 105. It should be noted that the wiring direction of FIG. 1A is merely exemplary. In another embodiment, the wiring direction may be a horizontal direction or a direction inclined with respect to the horizontal direction.

도 1a를 다시 참조하면, 금속 구조체(140)가 P 타입 트랜지스터(101)의 소오스 영역(111)과 전기적으로 결합될 수 있다. 금속 구조체(140)와 확산 영역(110)은 배선 방향으로 거리(D₁)에 걸쳐 중첩될 수 있다. 금속 구조체(150)가 P 타입 트랜지스터(101)와 N 타입 트랜지스터(105)의 드레인 영역(113, 123)과 전기적으로 결합될 수 있다. 금속 구조체(150)와 확산 영역(110)은 배선 방향으로 거리(D₂)에 걸쳐 중첩될 수 있다. 거리(D₁)가 거리(D₂)보다 길다. 일부 실시예에서, 금속 구조체(140)는 소오스 영역(111)과 직접 접촉한다. 금속 구조체(150)는 드레인 영역(113, 123)과 직접 접촉한다.Referring back to FIG. 1A, themetal structure 140 may be electrically coupled with thesource region 111 of the P-type transistor 101. Themetal structure 140 and thediffusion region 110 may overlap the distance D₁ in the wiring direction. Themetal structure 150 may be electrically coupled to thedrain regions 113 and 123 of the P-type transistor 101 and the N-type transistor 105. Themetal structure 150 and thediffusion region 110 may overlap the distance D₂ in the wiring direction. The distance D₁ is longer than the distance D₂ . In some embodiments, themetal structure 140 is in direct contact with thesource region 111. Themetal structure 150 is in direct contact with thedrain regions 113 and 123.

도 1a를 참조하면, 금속 구조체(160)는 N 타입 트랜지스터(101)의 소오스 영역(121)과 전기적으로 결합될 수 있다. 금속 구조체(160)와 확산 영역(120)은 배선 방향으로 거리(D₃)로 중첩될 수 있다. 금속 구조체(150)와 확산 영역(120)은 배선 방향으로 거리(D₄)로 중첩될 수 있다. 일부 실시예에서, 거리(D₃)가 거리(D₄)보다 길다. 다른 실시예에서, 거리(D₃)가 거리(D₂)보다 길다. 일부 실시예에서, 금속 구조체(160)는 소오스 영역(121)과 직접 접촉한다.Referring to FIG. 1A, themetal structure 160 may be electrically coupled to thesource region 121 of the N-type transistor 101. Themetal structure 160 and thediffusion region 120 may overlap each other at a distance D₃ in the wiring direction. Themetal structure 150 and thediffusion region 120 may overlap at a distance D₄ in the wiring direction. In some embodiments, distance D₃ is longer than distance D₄ . In another embodiment, the distance D₃ is longer than the distance D₂ . In some embodiments,metal structure 160 is in direct contact withsource region 121.

도 1a에 도시된 구조체는 예시적으로 간단한 형태로 도시되어 있음에 주목하여야 한다. 일부 실시예에서, 거리(D₁)와 거리(D₂)의 합이 실질적으로 폭(W₁)과 동일할 수 있다. 다른 실시예에서, 거리(D₁)와 거리(D₂)의 합이 폭(W₁)보다 크거나 작을 수 있다. 또 다른 실시예에서, 거리(D₃)와 거리(D₄)의 합이 실질적으로 폭(W₂)과 동일할 수 있다. 또 다른 실시예에서, 거리(D₃)와 거리(D₄)의 합이 폭(W₂)보다 크거나 작을 수 있다.It should be noted that the structure shown in FIG. 1A is illustratively shown in simple form. In some embodiments, the sum of the distance D₁ and the distance D₂ may be substantially equal to the width W₁ . In another embodiment, the sum of the distance D₁ and the distance D₂ may be greater than or less than the width W₁ . In yet another embodiment, the sum of the distance D₃ and the distance D₄ may be substantially equal to the width W₂ . In yet another embodiment, the sum of the distance D₃ and the distance D₄ may be greater than or less than the width W₂ .

또한, 용어 "금속 구조체"가 예정된 거리로 연속적으로 연장하는 금속 라인, 금속 와이어, 금속 로프, 금속 스트링, 금속 코드, 금속 슬레이트 또는 금속 구조체를 의미할 수 있음에 주목하여야 한다. 일부 실시예에서, 금속 구조체(140, 150, 160)는 금속 제로(M0) 층으로 간주될 수 있다.It should also be noted that the term “metal structure” may mean a metal line, metal wire, metal rope, metal string, metal cord, metal slate or metal structure that extends continuously to a predetermined distance. In some embodiments,metal structures 140, 150, 160 may be considered to be metal zero (M0) layers.

일부 실시예에서, 거리(D₁) 대 폭(W₁)의 비는 대략 0.75:1 내지 1:1이며, 거리(D₂) 대 폭(W₁)의 비는 대략 0.1:1 내지 0.33:1이다. 다른 실시예에서, 거리(D₃) 대 폭(W₂)의 비는 대략 0.75:1 내지 1:1이며, 거리(D₄) 대 폭(W₂)의 비는 대략 0.1:1 내지 0.33:1이다.In some embodiments, the ratio of distance D₁ to width W₁ is approximately 0.75: 1 to 1: 1, and the ratio of distance D₂ to width W₁ is approximately 0.1: 1 to 0.33: 1 In another embodiment, the ratio of distance D₃ to width W₂ is approximately 0.75: 1 to 1: 1, and the ratio of distance D₄ to width W₂ is approximately 0.1: 1 to 0.33: 1

금속 구조체(140, 150, 160)는 개개의 소오스 영역과 드레인 영역을 전기적으로 결합하기 위하여 각각 확산 영역(110) 및/또는 확산 영역(120)에 걸쳐 적어도 부분적으로 연장할 수 있음에 주목하여야 한다. 이러한 적어도 부분적으로 연속적으로 연장하는 구조체에 의해, 트랜지스터의 소오스/드레인(S/D) 저항이 감소될 수 있다.It should be noted that themetal structures 140, 150, 160 may extend at least partially over thediffusion region 110 and / or thediffusion region 120, respectively, to electrically couple the individual source and drain regions. . By such at least partially continuously extending structure, the source / drain (S / D) resistance of the transistor can be reduced.

또한, 거리(D₂) 및 거리(D₄)는 각각 확산 영역(110)의 일 가장자리(110a)로부터 반대측 가장자리(110b)로 그리고 확산 영역(120)의 일 가장자리(120a)로부터 반대측 가장자리(120b)로 연속적으로 연장하지 않음에 주목하여야 한다. 금속 구조체(150)는 라우팅 방향으로 확산 영역(110, 120)을 완전히 덮는 형태로 형성되어 있지 않다. 이러한 구조체에 의해, 각각의 금속 구조체(140, 150, 160)와 게이트 전극부(130) 사이의 기생 용량 및/또는 금속 구조체(140, 150, 160) 중의 기생 용량이 감소될 수 있다. 저항 및/또는 기생 용량을 변경함으로써, 바람직한 수준의 전기 특성, 예를 들어, 집적 회로(100)의 작동 속도, 작동 주파수 등이 달성될 수 있다.Further, distance D₂ and distance D₄ are each from oneedge 110a ofdiffusion region 110 toopposite edge 110b and oneedge 120a ofdiffusion region 120 fromopposite edge 120b. Note that it does not extend continuously). Themetal structure 150 is not formed to completely cover thediffusion regions 110 and 120 in the routing direction. By such a structure, the parasitic capacitance between themetal structures 140, 150, 160 and thegate electrode 130 and / or the parasitic capacitance in themetal structures 140, 150, 160 may be reduced. By varying the resistance and / or parasitic capacitance, desirable levels of electrical characteristics, such as operating speed, operating frequency, and the like of theintegrated circuit 100 can be achieved.

표 1에는 다양한 핑거(finger)를 구비한 적어도 하나의 인버터에 대한 속도 시뮬레이션 결과가 기재되어 있다. 표 1에 나타내어진 바와 같이, D₁/W₁, D₂/W₁, D₃/W₂ 및 D₄/W₂의 크기를 갖는 기부 구조가 사용되고 있다. 상기 각각의 기부 구조는 라우팅 방향으로 확산 영역(110 또는 120)을 완전히 덮는 형태의 금속 구조체(140, 150, 160)를 구비한다. 기부 구조의 시뮬레이션 속도는 1로 가정하기로 한다.Table 1 lists the speed simulation results for at least one inverter with various fingers. As shown in Table 1, base structures having sizes D₁ / W₁ , D₂ / W₁ , D₃ / W_2, and D₄ / W₂ are used. Each base structure includesmetal structures 140, 150, 160 that completely cover thediffusion regions 110 or 120 in the routing direction. The simulation speed of the base structure is assumed to be 1.

D₁/W₁과 D₃/W₂의 비는 1/1이며 D₂/W₁과 D₄/W₂의 비는 1/1이다The ratio of D₁ / W₁ to D₃ / W₂ is 1/1 and the ratio of D₂ / W₁ to D₄ / W₂ is 1/1D₁/W₁과 D₃/W₂의 비는 1/1이며 D₂/W₁과 D₄/W₂의 비는 0.33/1이다The ratio of D₁ / W₁ and D₃ / W₂ is 1/1 and the ratio of D₂ / W₁ and D₄ / W₂ is 0.33 / 1.D₁/W₁과 D₃/W₂의 비는 0.75/1이며 D₂/W₁과 D₄/W₂의 비는 0.33/1이다The ratio of D₁ / W₁ and D₃ / W₂ is 0.75 / 1 and the ratio of D₂ / W₁ and D₄ / W₂ is 0.33 / 1.1개의 핑거One finger1One1.0961.0961.1041.1044개의 핑거4 fingers1One1.0881.0881.0891.08924개의 핑거24 fingers1One1.0841.0841.0811.081

기부 구조와 비교하여, 중간 열에 나타내어진 바와 같이, D₁/W₁과 D₃/W₂의 비는 1/1이며 D₂/W₁과 D₄/W₂의 비는 0.33/1인 예시적인 구조는 각각 1개의 핑거 구조와, 4개의 핑거 구조 그리고 24개의 핑거 구조에 대하여 9.6%, 8.8% 및 8.4%의 속도 이득을 제공할 수 있다. 우측 열에 나타내어진 바와 같이, D₁/W₁과 D₃/W₂의 비는 0.75/1이며 D₂/W₁과 D₄/W₂의 비는 0.33/1인 다른 예시적인 구조는 각각 1개의 핑거 구조와, 4개의 핑거 구조 그리고 24개의 핑거 구조에 대하여 10.4%, 8.9% 및 8.1%의 속도 이득을 제공할 수 있다. D₁/W₁, D₂/W₁, D₃/W₂ 및 D₄/W₂의 수정 및/또는 변경을 통해 인버터의 예상하지 못한 속도 이득을 달성할 수도 있음을 알 수 있을 것이다.Compared to the base structure, as shown in the middle row, the ratio of D₁ / W₁ to D₃ / W₂ is 1/1 and the ratio of D₂ / W₁ and D₄ / W₂ is 0.33 / 1 The conventional structure can provide speed gains of 9.6%, 8.8% and 8.4% for one finger structure, four finger structures and 24 finger structures, respectively. As shown in the right column, the other exemplary structures in which the ratio of D₁ / W₁ to D₃ / W₂ are 0.75 / 1 and the ratio of D₂ / W₁ and D₄ / W₂ are 0.33 / 1 are each 1 Speed gains of 10.4%, 8.9% and 8.1% for four finger structures, four finger structures and 24 finger structures. It will be appreciated that modifications and / or changes to D₁ / W₁ , D₂ / W₁ , D₃ / W₂ and D₄ / W₂ may achieve unexpected speed gains of the inverter.

도 1b는 도 1a의 선 1B-1B를 따라 취한 예시적인 집적 회로를 도시한 단면도이다. 주목하는 바와 같이, 도 1a는 집적 회로(100)의 여러 개의 층의 배치도를 간단한 형태로 도시한 도면이다. 도 1b의 단면도를 통해 집적 회로(100)의 추가 특징부를 알 수 있다.FIG. 1B is a cross-sectional view illustrating an exemplary integrated circuit taken alongline 1B-1B in FIG. 1A. As noted, FIG. 1A illustrates, in simplified form, a layout view of several layers ofintegrated circuit 100. The cross-sectional view of FIG. 1B reveals additional features of theintegrated circuit 100.

도 1b를 참조하면, P 타입 트랜지스터(101)와 N 타입 트랜지스터(105)가 기판(103)에 형성될 수 있다. 주목하는 바와 같이, P 타입 트랜지스터(101)와 N 타입 트랜지스터(105)는 절연 구조체(115)에 의해 분리될 수 있다. 일부 실시예에서, 기판(103)은 단원소 반도체 재료, 화합물 반도체 재료, 합금 반도체 재료 또는 다른 적당한 재료 또는 그 조합물을 포함할 수도 있다. 단원소 반도체 재료는 단결정질, 다결정질 또는 무정형 구조의 실리콘 또는 게르마늄을 포함할 수 있다. 화합물 반도체 재료는 탄화 규소, 갈륨 비소, 인화 갈륨, 인화 인듐, 비화 인듐 및 인듐 안티몬을 포함할 수 있다. 합금 반도체 재료는 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및 GaInAsP를 포함할 수 있다. 일 실시예에서, 합금 반도체 기판은 Si와 Ge 조성이 일 위치에서의 일 비율로부터 다른 위치에서의 다른 비율로 변하는 기울기를 갖는 SiGe 특징을 나타낼 수도 있다. 다른 실시예에서, SiGe 합금이 실리콘 기판 위에 형성된다. 다른 실시예에서, SiGe 기판에 변형 응력이 인가된다. 또한, 반도체 기판은 실리콘 온 인슐레이터(SOI)와 같은 절연체 상의 반도체 또는 박막 트랜지스터(TFT)일 수도 있다. 일부 예에서, 반도체 기판은 도핑 에피텍셜 층 또는 매립 층을 포함할 수도 있다. 다른 예에서, 화합물 반도체 기판은 복층 구조체를 포함할 수도 있으며, 또는 복층 화합물 반도체 구조체를 포함할 수도 있다.Referring to FIG. 1B, aP type transistor 101 and anN type transistor 105 may be formed on thesubstrate 103. As noted, theP type transistor 101 and theN type transistor 105 may be separated by the insulatingstructure 115. In some embodiments, thesubstrate 103 may comprise a single element semiconductor material, a compound semiconductor material, an alloy semiconductor material or other suitable material or combination thereof. The single element semiconductor material may include silicon or germanium in a monocrystalline, polycrystalline or amorphous structure. The compound semiconductor material may include silicon carbide, gallium arsenide, gallium phosphide, indium phosphide, indium arsenide, and indium antimony. Alloy semiconductor materials may include SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP and GaInAsP. In one embodiment, the alloy semiconductor substrate may exhibit SiGe features with a slope in which the Si and Ge compositions vary from one ratio at one location to another at another location. In another embodiment, a SiGe alloy is formed over a silicon substrate. In another embodiment, strain stress is applied to the SiGe substrate. The semiconductor substrate may also be a semiconductor or thin film transistor (TFT) on an insulator, such as a silicon on insulator (SOI). In some examples, the semiconductor substrate may include a doped epitaxial layer or a buried layer. In another example, the compound semiconductor substrate may comprise a multilayer structure, or may comprise a multilayer compound semiconductor structure.

일부 실시예에서, N 타입 웰(well) 영역(107) 및/또는 P 타입 웰 영역(109)이 각각 P 타입 트랜지스터(101)와 N 타입 트랜지스터(105)용 기판(103)에 임의로 형성될 수 있다. N 타입 웰 영역(107)은 비소(As), 인(P), 다른 5족 성분 또는 그 조합 성분과 같은 도펀트를 구비할 수 있다. P 타입 웰 영역(109)은 붕소(B) 및/또는 다른 3족 성분과 같은 도펀트를 포함할 수 있다.In some embodiments, Ntype well region 107 and / or Ptype well region 109 may be arbitrarily formed insubstrate 103 forP type transistor 101 andN type transistor 105, respectively. have. The Ntype well region 107 may have a dopant such as arsenic (As), phosphorus (P), anotherGroup 5 component, or a combination thereof. Ptype well region 109 may include dopants such as boron (B) and / or other Group III components.

도 1b를 참조하면, P 타입 트랜지스터(101)는 소오스 영역(111)과 드레인 영역(113)을 포함할 수 있다. 일부 실시예에서, 소오스 영역(111)과 드레인 영역(113)은 P 타입 트랜지스터(101)의 채널(도면 부호가 표시되지 않음)에 응력을 인가할 수 있는 구조체(111c 또는 113c)를 각각 포함할 수 있다. 채널의 응력 구조체는 P 타입 트랜지스터(101)의 전기적 특성, 예를 들어, 전류량을 변경하도록 채널 내부의 캐리어의 이동성을 변경할 수 있다. 일부 실시예에서, 소오스 영역(111)과 드레인 영역(113)의 구조체(111c, 113c)는 각각 돌출 소오스 및 돌출 드레인으로 간주할 수 있다. 다른 실시예에서, 각각의 구조체(111c, 113c)는 단일 SiGe 또는 Si_XGe_1-x 층, 복층 SiGe 또는 Si_XGe_1-x구조체, 에피텍셜 구조체, 화합물 재료 구조체, P 타입 트랜지스터(101)의 캐리어 이동성을 변경할 수 있는 다른 재료, 또는 그 조합물을 포함할 수 있다.Referring to FIG. 1B, the P-type transistor 101 may include asource region 111 and adrain region 113. In some embodiments,source region 111 and drainregion 113 may each include astructure 111c or 113c capable of applying stress to a channel (not shown) of P-type transistor 101. Can be. The stress structure of the channel can change the mobility of the carrier inside the channel to change the electrical characteristics of the P-type transistor 101, for example the amount of current. In some embodiments, thestructures 111c and 113c of thesource region 111 and thedrain region 113 may be regarded as protruding sources and protruding drains, respectively. In other embodiments, eachstructure 111c, 113c is a single SiGe or Si_X Ge_1-x layer, a multilayer SiGe or Si_X Ge_1-x structure, epitaxial structure, compound material structure,P type transistor 101 Other materials that may alter the carrier mobility of, or combinations thereof.

일부 실시예에서, 소오스 영역(111)과 드레인 영역(113)은 각각, P 타입 저농도 도핑 드레인(LDD)(113a, 113b)을 임의로 포함할 수 있다. P 타입 LDD(113a, 113b)는 각각 N 타입 웰 영역(107)의 도펀트와 정반대 유형의 도펀트를 포함할 수 있다. 다른 실시예에서, 소오스 영역(111)과 드레인 영역(113)은 각각 실리사이드 영역(111b, 113b)을 포함할 수 있다. 실리사이드 영역(111b, 113b)은 니켈 실리사이드(NiSi), 니켈 플라티늄 실리사이드(NiPtSi), 니켈 플라티늄 게르마늄 실리사이드(NiPtGeSi), 니켈 게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 플라티늄 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적당한 재료 또는 그 조합 재료와 같은 적어도 하나의 재료를 포함할 수도 있다.In some embodiments,source region 111 and drainregion 113 may each optionally include P-type low concentration doped drain (LDD) 113a, 113b. TheP type LDDs 113a and 113b may each include a dopant of a type opposite to that of the Ntype well region 107. In another embodiment, thesource region 111 and thedrain region 113 may includesilicide regions 111b and 113b, respectively. Thesilicide regions 111b and 113b include nickel silicide (NiSi), nickel platinum silicide (NiPtSi), nickel platinum germanium silicide (NiPtGeSi), nickel germanium silicide (NiGeSi), ytterbium silicide (YbSi), platinum silicide (PtSi), and iridium And at least one material, such as (IrSi), erbium silicide (ErSi), cobalt silicide (CoSi), other suitable materials, or combinations thereof.

도 1b를 다시 참조하면, 게이트 전극부(130a)는 계면 유전 층(117a)을 포함할 수 있다. 계면 유전 층(117a)은 기판(103) 위에 배치될 수 있다. 이러한 계면 유전 층(117a)은 산화 실리콘, 질화 실리콘, 질산화 실리콘, 다른 게이트 유전 재료 또는 그 조합물과 같은 재료를 포함할 수도 있다.Referring back to FIG. 1B, thegate electrode 130a may include aninterfacial dielectric layer 117a. Theinterfacial dielectric layer 117a may be disposed over thesubstrate 103. This interfacialdielectric layer 117a may include materials such as silicon oxide, silicon nitride, silicon nitrate, other gate dielectric materials, or combinations thereof.

일부 실시예에서, 게이트 전극부(130a)는 적어도 하나의 고유전 상수(k)를 갖춘 층과, 적어도 하나의 금속 일 함수(work function) 층을 포함할 수 있는 복층 구조체(131)를 포함할 수 있다. 상기 적어도 하나의 고유전 상수 층은 계면 층(117a) 위에 형성될 수 있다. 고유전 층은 HfO₂, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 다른 적당한 고유전 재료 또는 그 조합물과 같은 고유전 재료를 포함할 수 있다. 일부 실시예에서, 고유전 재료는 또한, 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 규산염, 금속 질산화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 산화 실리콘, 질화 실리콘, 질산화 실리콘, 산화 지르코늄, 산화 티타늄, 산화 알루미늄, 하프늄 디옥사이드 알루미나 합금, 다른 적당한 재료 또는 그 조합물 중에서 선택될 수도 있다.In some embodiments, thegate electrode portion 130a may include a layer having at least one high dielectric constant k and amultilayer structure 131 that may include at least one metal work function layer. Can be. The at least one high dielectric constant layer may be formed on theinterfacial layer 117a. The high dielectric layer can include high dielectric materials such as HfO₂ , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, other suitable high dielectric materials or combinations thereof. In some embodiments, the high dielectric material can also be a metal oxide, metal nitride, metal silicate, transition metal oxide, transition metal nitride, transition metal silicate, metal nitride, metal aluminate, zirconium silicate, zirconium aluminate, silicon oxide, nitride Silicon, silicon nitride, zirconium oxide, titanium oxide, aluminum oxide, hafnium dioxide alumina alloys, other suitable materials or combinations thereof.

일부 실시예에서, 복층 구조체(131)의 적어도 하나의 금속 일 함수 층은 적어도 하나의 P 금속 일 함수 층과 적어도 하나의 N 금속 일 함수 층을 포함할 수 있다. 다른 실시예에서, 게이트 전극부(130a)의 적어도 하나의 일 금속 일 함수 층은 N 타입 금속 일 함수 층 없이 단지 적어도 하나의 P 타입 금속 일 함수 층을 포함할 수 있다. 일부 실시예에서, P 타입 일 함수 층의 재료는 루테늄, 팔라듐, 플라티늄, 코발트, 니켈, 전도성 금속 산화물과 같은 조성물 및/또는 다른 적당한 재료를 포함할 수 있다. N 타입 금속 재료는 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 금속 탄화물(예를 들어, 탄화 하프늄, 탄화 지르코늄, 탄화 티타늄, 탄화 알루미늄), 알루미나이드와 같은 조성물 및/또는 다른 적당한 재료를 포함할 수 있다.In some embodiments, at least one metal work function layer of themultilayer structure 131 may include at least one P metal work function layer and at least one N metal work function layer. In another embodiment, at least one work metal work function layer ofgate electrode portion 130a may include only at least one P type metal work function layer without an N type metal work function layer. In some embodiments, the material of the P type work function layer may include compositions such as ruthenium, palladium, platinum, cobalt, nickel, conductive metal oxides and / or other suitable materials. Type N metal materials may include compositions such as hafnium, zirconium, titanium, tantalum, aluminum, metal carbides (eg, hafnium carbide, zirconium carbide, titanium carbide, aluminum carbide), aluminide, and / or other suitable materials. have.

일부 실시예에서, 복층 구조체(131)는 적어도 하나의 확산 배리어를 포함할 수 있다. 적어도 하나의 확산 배리어는 게이트 유전 재료와 일 함수 금속 재료의 사이에 배치될 수 있다. 확산 배리어는 일 함수 금속 재료의 금속 이온이 게이트 유전 재료 내로 확산되는 것을 방지하도록 구성될 수 있다. 확산 배리어는 산화 알루미늄, 알루미늄, 질화 알루미늄, 티타늄, 질화 티타늄(TiN), 탄탈륨, 질화 탄탈륨, 다른 적당한 재료 및/또는 그 조합 재료와 같은 적어도 하나의 재료를 포함할 수도 있다.In some embodiments, themultilayer structure 131 may include at least one diffusion barrier. At least one diffusion barrier can be disposed between the gate dielectric material and the work function metal material. The diffusion barrier can be configured to prevent metal ions of the work function metal material from diffusing into the gate dielectric material. The diffusion barrier may comprise at least one material, such as aluminum oxide, aluminum, aluminum nitride, titanium, titanium nitride (TiN), tantalum, tantalum nitride, other suitable materials, and / or combination materials thereof.

도 1b를 참조하면, 게이트 전극부(130a)는 전도성 층(135a)을 포함할 수 있다. 전도성 층(135a)은 복층 구조체(131)에 의해 둘러싸이도록 형성될 수 있다. 이러한 전도성 층(135a)은 알루미늄, 구리, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, RuO₂ 및/또는 다른 적당한 재료와 같은 적어도 하나의 재료로 형성될 수 있다.Referring to FIG. 1B, thegate electrode 130a may include aconductive layer 135a. Theconductive layer 135a may be formed to be surrounded by themultilayer structure 131. Thisconductive layer 135a may be formed of at least one material, such as aluminum, copper, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, RuO₂ and / or other suitable materials. .

도 1b를 다시 참조하면, N 타입 트랜지스터(105)는 소오스 영역(121)과 드레인 영역(123)을 포함할 수 있다. 일부 실시예에서, 소오스 영역(121)과 드레인 영역(123)은 각각, N 타입 저농도 도핑 드레인(LDD)(121a, 123a)을 임의로 포함할 수 있다. N 타입 LDD(121a, 123a)는 P 타입 웰 영역(109)의 도펀트와 정반대 유형의 도펀트를 포함할 수 있다. 다른 실시예에서, 소오스 영역(121)과 드레인 영역(123)은 각각 실리사이드 영역(121b, 123b)을 포함할 수 있다. 실리사이드 영역(121b, 123b)은 실리사이드 영역(111b, 113b)의 금속 재료와 동일하거나 유사한 금속 재료를 포함할 수 있다.Referring back to FIG. 1B, the N-type transistor 105 may include asource region 121 and adrain region 123. In some embodiments, thesource region 121 and thedrain region 123 may each optionally include N type low concentration doped drain (LDD) 121a, 123a. TheN type LDDs 121a and 123a may include dopants of a type opposite to that of the Ptype well region 109. In another embodiment, thesource region 121 and thedrain region 123 may includesilicide regions 121b and 123b, respectively. Thesilicide regions 121b and 123b may include a metal material that is the same as or similar to that of thesilicide regions 111b and 113b.

다른 실시예에서, 소오스 영역(121)과 드레인 영역(123)은 각각 응력 구조체(도시하지 않음)를 포함할 수 있다. 응력 구조체는 N 타입 트랜지스터(105)의 채널에서의 캐리어의 이동성을 변경할 수 있다. 일부 실시예에서, 응력 구조체는 각각, 단일 SiC 또는 Si_xC_1-x 층, 복층 SiC 또는 Si_xC_1-x구조체, 에피텍셜 구조체, 화합물 재료 구조체, N 타입 트랜지스터(105)의 캐리어 이동성을 변경할 수 있는 다른 재료 또는 그 조합물을 포함할 수 있다.In other embodiments, thesource region 121 and thedrain region 123 may each comprise a stress structure (not shown). The stress structure can change the mobility of the carrier in the channel of the N-type transistor 105. In some embodiments, the stress structures each comprise a single SiC or Si_x C_1-x layer, a multilayer SiC or Si_x C_1-x structure, an epitaxial structure, a compound material structure, and carrier mobility of theN type transistor 105, respectively. Other materials or combinations thereof that can be modified.

도 1b를 다시 참조하면, 게이트 전극부(130b)는 계면 유전 층(117b)을 포함할 수 있다. 계면 유전 층(117b)은 기판(103) 위에 배치될 수 있다. 계면 유전 층(117b)은 산화 실리콘, 질화 실리콘, 질산화 실리콘, 다른 게이트 유전 재료 및/또는 그 조합물과 같은 재료를 포함할 수도 있다.Referring back to FIG. 1B, thegate electrode 130b may include aninterfacial dielectric layer 117b. Theinterfacial dielectric layer 117b may be disposed over thesubstrate 103. Theinterfacial dielectric layer 117b may include materials such as silicon oxide, silicon nitride, silicon nitride oxide, other gate dielectric materials, and / or combinations thereof.

일부 실시예에서, 게이트 전극부(130b)는 적어도 하나의 고유전 상수(k) 층과 적어도 하나의 금속 일 함수 층을 포함할 수 있는 복층 구조체(133)를 포함할 수 있다. 적어도 하나의 고유전 층은 계면 층(117b) 위에 형성될 수 있다. 일부 실시예에서, 복층 구조체(133)의 적어도 하나의 고유전 층은 복층 구조체(131)의 고유전 층과 동일하거나 유사할 수 있다.In some embodiments, thegate electrode portion 130b may include amultilayer structure 133 that may include at least one high dielectric constant (k) layer and at least one metal work function layer. At least one high dielectric layer may be formed over theinterface layer 117b. In some embodiments, at least one high dielectric layer of themultilayer structure 133 may be the same as or similar to the high dielectric layer of themultilayer structure 131.

일부 실시예에서, 게이트 전극부(130b)의 적어도 하나의 금속 일 함수 층은 P 타입 금속 일 함수 층 없이 단지 적어도 하나의 N 타입 금속 일 함수 층을 포함할 수 있다. 일부 실시예에서, N 타입 금속 재료는 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 금속 탄화물(예를 들어, 탄화 하프늄, 탄화 지르코늄, 탄화 티타늄, 탄화 알루미늄), 알루미나이드와 같은 조성물 및/또는 다른 적당한 재료를 포함할 수 있다.In some embodiments, at least one metal work function layer ofgate electrode portion 130b may include only at least one N type metal work function layer without a P type metal work function layer. In some embodiments, the N type metal material is a composition such as hafnium, zirconium, titanium, tantalum, aluminum, metal carbides (eg, hafnium carbide, zirconium carbide, titanium carbide, aluminum carbide), aluminide, and / or other suitable Material may be included.

일부 실시예에서, 복층 구조체(133)는 적어도 하나의 확산 배리어를 포함할 수 있다. 적어도 하나의 확산 배리어는 게이트 유전 재료와 일 함수 금속 재료의 사이에 배치될 수 있다. 확산 배리어는 일 함수 금속 재료의 금속 이온이 게이트 유전 재료 내로 확산되는 것을 방지하도록 구성될 수 있다. 확산 배리어는 산화 알루미늄, 알루미늄, 질화 알루미늄, 티타늄, 질화 티타늄(TiN), 탄탈륨, 질화 탄탈륨, 다른 적당한 재료 및/또는 그 조합 재료와 같은 적어도 하나의 재료를 포함할 수도 있다.In some embodiments, themultilayer structure 133 may include at least one diffusion barrier. At least one diffusion barrier can be disposed between the gate dielectric material and the work function metal material. The diffusion barrier can be configured to prevent metal ions of the work function metal material from diffusing into the gate dielectric material. The diffusion barrier may comprise at least one material, such as aluminum oxide, aluminum, aluminum nitride, titanium, titanium nitride (TiN), tantalum, tantalum nitride, other suitable materials, and / or combination materials thereof.

도 1b를 참조하면, 게이트 전극부(130b)는 전도성 층(135b)을 포함할 수 있다. 전도성 층(135b)은 복층 구조체(133)에 의해 둘러싸이도록 형성될 수 있다. 이러한 전도성 층(135b)은 전도성 층(135a)의 재료와 동일하거나 유사한 적어도 하나의 재료로 형성될 수 있다.Referring to FIG. 1B, thegate electrode 130b may include aconductive layer 135b. Theconductive layer 135b may be formed to be surrounded by themultilayer structure 133. Theconductive layer 135b may be formed of at least one material that is the same as or similar to the material of theconductive layer 135a.

도 1b를 참조하면, 스페이서(141a, 141b)가 각각, 게이트 전극부(130a, 130b)의 측벽에 임의로 배치될 수 있다. 스페이서(141a, 141b)는 산화 실리콘, 질화 실리콘, 질산화 실리콘, 다른 유전 재료 또는 그 조합 재료와 같은 적어도 하나의 재료로 형성될 수 있다.Referring to FIG. 1B, spacers 141a and 141b may be arbitrarily disposed on sidewalls of thegate electrode portions 130a and 130b, respectively.Spacers 141a and 141b may be formed of at least one material, such as silicon oxide, silicon nitride, silicon nitride oxide, another dielectric material, or a combination thereof.

도 1b를 참조하면, 적어도 하나의 유전 층(151)이 기판(103) 위에 스페이서(104a, 104b)의 둘레에 배치될 수 있다. 적어도 하나의 유전 층(151)은 인 도핑 규산염 유리(PSG), 붕소 도핑 규산염 유리(BSG), 붕소 인 도핑 규산염 유리(BPSG), 비도핑 규산염 유리(USG), 산화 실리콘, 질화 실리콘, 질산화 실리콘, 저유전 상수 재료, 다른 유전 재료 또는 그 조합 재료와 같은 적어도 하나의 재료를 포함할 수 있다.Referring to FIG. 1B, at least onedielectric layer 151 may be disposed around the spacers 104a and 104b over thesubstrate 103. At least onedielectric layer 151 includes phosphorous doped silicate glass (PSG), boron doped silicate glass (BSG), boron phosphorus doped silicate glass (BPSG), undoped silicate glass (USG), silicon oxide, silicon nitride, silicon nitride At least one material, such as a low dielectric constant material, another dielectric material, or a combination material thereof.

일부 실시예에서, 적어도 하나의 식각 저지 층(ESL:etch stop layer)(153)이 적어도 하나의 유전 층(151) 위에 배치될 수 있다. 적어도 하나의 ESL(153)은 질화 실리콘, 질산화 실리콘, 실리콘 탄화물, 실리콘 옥시카바이드, 다른 유전 재료 또는 그 조합 재료와 같은 적어도 하나의 재료를 포함할 수 있다.In some embodiments, at least one etch stop layer (ESL) 153 may be disposed over at least onedielectric layer 151. The at least oneESL 153 may include at least one material, such as silicon nitride, silicon nitride, silicon carbide, silicon oxycarbide, other dielectric materials, or combinations thereof.

도 1b를 참조하면, 적어도 하나의 유전 층(153)이 적어도 하나의 ESL(153) 위에 배치될 수 있다. 적어도 하나의 유전 층(153)은 예를 들어, 플라즈마 강화 옥사이드(PEOX), 비도핑 규산염 유리(USG), 인 도핑 규산염 유리(PSG), 붕소 도핑 규산염 유리(BSG), 붕소 인 도핑 규산염 유리(BPSG), 산화 실리콘, 질화 실리콘, 질산화 실리콘, 저유전 상수 재료, 다른 유전 재료 또는 그 조합 재료와 같은 적어도 하나의 재료를 포함할 수 있다.Referring to FIG. 1B, at least onedielectric layer 153 may be disposed over at least oneESL 153. The at least onedielectric layer 153 is, for example, plasma enhanced oxide (PEOX), undoped silicate glass (USG), phosphorus doped silicate glass (PSG), boron doped silicate glass (BSG), boron phosphorus doped silicate glass ( BPSG), silicon oxide, silicon nitride, silicon nitride, low dielectric constant material, other dielectric materials or combination materials thereof.

도 1b에서, 금속 구조체(140, 150, 160)는 유전 층(151, 155)과 ESL(153)을 관통하여 배치될 수 있다. 일부 실시예에서, 금속 구조체(140, 150, 160)는 각각 바닥 영역에 적어도 하나의 배리어 층(도시하지 않음)을 포함할 수 있다. 배리어 층은 산화 알루미늄, 알루미늄, 질화 알루미늄, 티타늄, 질화 티타늄(TiN), 탄탈륨, 질화 탄탈륨, 다른 적당한 재료 및/또는 그 조합물과 같은 적어도 하나의 재료를 포함할 수도 있다. 다른 실시예에서, 금속 구조체(140, 150, 160)는 각각, 알루미늄, 구리, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, RuO₂ 및/또는 다른 적당한 재료와 같은 적어도 하나의 재료로 형성될 수 있다.In FIG. 1B, themetal structures 140, 150, 160 may be disposed through thedielectric layers 151, 155 and theESL 153. In some embodiments, themetal structures 140, 150, 160 may each include at least one barrier layer (not shown) in the bottom region. The barrier layer may comprise at least one material, such as aluminum oxide, aluminum, aluminum nitride, titanium, titanium nitride (TiN), tantalum, tantalum nitride, other suitable materials and / or combinations thereof. In other embodiments, themetal structures 140, 150, 160 may be formed of aluminum, copper, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, RuO₂ and / or other suitable materials, respectively. The same may be formed of at least one material.

일부 실시예에서, 금속 구조체(140, 160)는 소오스 영역(111, 121)과 직접 접촉할 수 있다. 금속 구조체(150)는 드레인 영역(113, 123)과 직접 접촉할 수 있다. 다른 실시예에서, 금속 구조체(140, 160)는 실리사이드 영역(111b, 121b)과 직접 접촉할 수 있다. 금속 구조체(150)는 실리사이드 영역(113b, 123b)과 직접 접촉할 수 있다.In some embodiments, themetal structures 140 and 160 may be in direct contact with thesource regions 111 and 121. Themetal structure 150 may directly contact thedrain regions 113 and 123. In other embodiments, themetal structures 140 and 160 may be in direct contact with the silicide regions 111b and 121b. Themetal structure 150 may be in direct contact with thesilicide regions 113b and 123b.

일부 실시예에서, 다른 유전 재료, 비아 플러그(via plug), 금속 영역 및/또는 금속 라인(도시하지 않음)이 상호 접속을 위한 게이트 전극부(130a, 130b)의 위에 형성될 수 있다. 유전 층은 산화 실리콘, 질화 실리콘, 질산화 실리콘, 저유전 상수 재료, 초저유전 상수 재료 또는 그 조합물과 같은 재료를 포함할 수도 있다. 비아 플러그, 금속 영역 및/또는 금속 라인은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 질화 티타늄, 질화 탄탈륨, 니켈 실리사이드, 코발트 실리사이드, 다른 적절한 전도성 재료 및/또는 그 조합물과 같은 재료를 포함할 수 있다. 비아 플러그, 금속 영역 및/또는 금속 라인이 증착, 포토리소그래피 및 에칭 공정 및/또는 그 조합 공정과 같은 다른 적당한 공정에 의해 형성될 수 있다.In some embodiments, other dielectric materials, via plugs, metal regions and / or metal lines (not shown) may be formed over thegate electrode portions 130a and 130b for interconnection. The dielectric layer may comprise materials such as silicon oxide, silicon nitride, silicon nitride oxide, low dielectric constant material, ultra low dielectric constant material, or a combination thereof. Via plugs, metal regions and / or metal lines may include materials such as tungsten, aluminum, copper, titanium, tantalum, titanium nitride, tantalum nitride, nickel silicide, cobalt silicide, other suitable conductive materials and / or combinations thereof. have. Via plugs, metal regions and / or metal lines may be formed by other suitable processes such as deposition, photolithography and etching processes and / or combinations thereof.

도 2a는 예시적인 집적 회로의 예시적인 층 배치도를 개략적으로 도시한 도면이다. 도 1a에서와 동일한 도 2a의 항목은 도 1에서의 도면 부호에 100을 더한 숫자로 지시되어 있다. 도 2a에서, 집적 회로(200)는 각각 소오스 영역(211, 221)과 드레인 영역(213, 223) 중 하나와 직접 접촉하는 복수 개의 금속 구조체, 예를 들어, 금속 구조체(270a 내지 270d)를 포함할 수 있다. 일부 실시예에서, 금속 구조체(270a 내지 270d)는 라우팅 방향으로 개개의 금속 구조체(240, 250, 260)와 적어도 부분적으로 중첩될 수 있다.2A is a schematic illustration of an exemplary layer layout of an exemplary integrated circuit. Items in FIG. 2A that are the same as in FIG. 1A are indicated by numerals plus 100 in FIG. 1. In FIG. 2A, integratedcircuit 200 includes a plurality of metal structures, eg,metal structures 270a-270d, in direct contact with one ofsource regions 211, 221 anddrain regions 213, 223, respectively. can do. In some embodiments, themetal structures 270a-270d may at least partially overlap theindividual metal structures 240, 250, 260 in the routing direction.

일부 실시예에서, 각각의 금속 구조체(270a 내지 270d)의 폭은 개개의 금속 구조체(240, 250, 260)의 폭과 실질적으로 동일할 수 있다. 다른 실시예에서, 금속 구조체(270a 내지 270d)는 개개의 금속 구조체(240, 250, 260)보다 넓거나 좁을 수 있다. 일부 실시예에서, 금속 구조체(270a 내지 270d)는 M01 금속 구조체로 간주할 수 있으며, 금속 구조체(240, 250, 260)는 M02 금속 구조체로 간주할 수 있다.In some embodiments, the width of eachmetal structure 270a-270d may be substantially the same as the width of theindividual metal structures 240, 250, 260. In other embodiments, themetal structures 270a-270d may be wider or narrower than theindividual metal structures 240, 250, 260. In some embodiments,metal structures 270a through 270d may be considered to be M01 metal structures, andmetal structures 240, 250, and 260 may be considered to be M02 metal structures.

일부 실시예에서, 각각의 금속 구조체(270a 내지 270d)는 확산 영역(210)의 일 가장자리(210a)로부터 반대측 가장자리(210b)로 또는 확산 영역(220)의 일 가장자리(220a)로부터 반대측 가장자리(220b)로 연속적으로 연장할 수 있다. 다른 실시예에서, 각각의 금속 구조체(270a 내지 270d)는 확산 영역(210)에 걸쳐 연장할 수 있으며, 또는 확산 영역(210)의 폭(W_1')의 대략 5% 이하의 거리만큼 가장자리(210a, 210b)로부터 짧게 연장할 수 있다. 또 다른 실시예에서, 각각의 금속 구조체(270a 내지 270d)는 확산 영역(220)에 걸쳐 연장할 수 있으며, 또는 확산 영역(220)의 폭(W_2')의 대략 5% 이하의 거리만큼 가장자리(220a, 220b)로부터 짧게 연장할 수 있다.In some embodiments, eachmetal structure 270a-270d is from oneedge 210a ofdiffusion region 210 toopposite edge 210b or from oneedge 220a ofdiffusion region 220 to opposite edge 220b. ) Can be extended continuously. In other embodiments, eachmetal structure 270a-270d may extend over thediffusion region 210, or an edge (by about 5% or less of the width W_{1 ′} of the diffusion region 210). It can extend shortly from 210a, 210b. In another embodiment, eachmetal structure 270a-270d can extend over thediffusion region 220, or edge by a distance of approximately 5% or less of the width W_{2 ′} of thediffusion region 220. It can extend shortly from (220a, 220b).

일부 실시예에서, 금속 구조체(240)와 확산 영역(210)은 라우팅 방향으로 거리(D_1')에 걸쳐 중첩될 수 있다. 금속 구조체(250)와 확산 영역(210)은 라우팅 방향으로 거리(D_2')에 걸쳐 중첩될 수 있다. 거리(D_1')가 거리(D_2')보다 길다. 금속 구조체(260)와 확산 영역(220)은 라우팅 방향으로 거리(D_3')에 걸쳐 중첩될 수 있다. 금속 구조체(250)와 확산 영역(210)은 라우팅 방향으로 거리(D_4')에 걸쳐 중첩될 수 있다. 일부 실시예에서, 거리(D_3')가 거리(D_4')보다 길다. 다른 실시예에서, 거리(D_3')가 거리(D_2')보다 길다. 또 다른 실시예에서, 도 1a를 참조하여 전술한 거리(D₁, D₂, D₃ 및/또는 D₄)가 각각 거리(D_1', D_2', D_3' 및/또는 D_4')보다 길 수도 있다.In some embodiments,metal structure 240 anddiffusion region 210 may overlap over distance D_{1 ′} in the routing direction. Themetal structure 250 and thediffusion region 210 may overlap the distance D_{2 ′} in the routing direction. The distance D_{1 '} is longer than the distance D_2' . Themetal structure 260 and thediffusion region 220 may overlap the distance D_{3 ′} in the routing direction. Themetal structure 250 and thediffusion region 210 may overlap the distance D_{4 ′} in the routing direction. In some embodiments, distance D_{3 '} is longer than distance D_4' . In another embodiment, the distance D_{3 '} is longer than the distance D_2' . In yet another embodiment, the distances D₁ , D₂ , D₃ and / or D₄ described above with reference to FIG. 1A are respectively distances D_{1 ′} , D_{2 ′} , D_{3 ′} and / or D_{4 ′.} It may be longer than).

일부 실시예에서, 거리(D_1')와 거리(D_2')의 합이 실질적으로 폭(W_1')과 동일할 수 있다. 다른 실시예에서, 거리(D_1')와 거리(D_2')의 합이 폭(W_1')보다 크거나 작을 수 있다. 또 다른 실시예에서, 거리(D_3')와 거리(D_4')의 합이 실질적으로 폭(W_2')과 동일할 수 있다. 또 다른 실시예에서, 거리(D_3')와 거리(D_4')의 합이 폭(W_2')보다 크거나 작을 수 있다.In some embodiments, the sum of the distance D_{1 ′} and the distance D_{2 ′} may be substantially equal to the width W_{1 ′} . In another embodiment, the sum of the distance D_{1 ′} and the distance D_{2 ′} may be greater or less than the width W_{1 ′} . In yet another embodiment, the sum of the distance D_{3 '} and the distance D_4' may be substantially equal to the width W_{2 '} . In yet another embodiment, the sum of the distance D_{3 '} and the distance D_4' may be greater or less than the width W_{2 '} .

도 2b는 도 2a의 선 2B-2B를 따라 취한 예시적인 집적 회로를 도시한 단면도이다. 도 2b에서, 금속 구조체(270a 내지 270d)는 각각 소오스 영역(211)과, 드레인 영역(213, 223) 그리고 소오스 영역(221)과 직접 접촉할 수 있다. 금속 구조체(240, 250, 260)는 각각, 금속 구조체(270a 내지 270d)를 통해 소오스 영역(211), 드레인 영역(213, 223) 그리고 소오스 영역(221)과 전기적으로 결합될 수 있다. 일부 실시예에서, 금속 구조체(270a 내지 270d)는 유전 층(251)과 ESL(253)을 관통하여 배치되어, 각각 실리사이드 영역(211b, 213b, 221b, 223b)과 직접 접촉할 수 있다.FIG. 2B is a cross-sectional view illustrating an exemplary integrated circuit taken alongline 2B-2B in FIG. 2A. In FIG. 2B, themetal structures 270a to 270d may directly contact thesource region 211, thedrain regions 213 and 223, and thesource region 221, respectively. Themetal structures 240, 250, and 260 may be electrically coupled to thesource region 211, thedrain regions 213 and 223, and thesource region 221 through themetal structures 270a to 270d, respectively. In some embodiments, themetal structures 270a-270d may be disposed through thedielectric layer 251 and theESL 253 to be in direct contact with thesilicide regions 211b, 213b, 221b, and 223b, respectively.

일부 실시예에서, 각각의 금속 구조체(270a 내지 270d)는 바닥 영역에 적어도 하나의 배리어 층(도시하지 않음)을 포함할 수 있다. 배리어 층은 산화 알루미늄, 알루미늄, 질화 알루미늄, 티타늄, 질화 티타늄(TiN), 탄탈륨, 질화 탄탈륨, 다른 적당한 재료 및/또는 그 조합 재료와 같은 적어도 하나의 재료를 포함할 수도 있다. 일부 실시예에서, 각각의 금속 구조체(270a 내지 270d)는 알루미늄, 구리, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, RuO₂, 및/또는 다른 적당한 재료와 같은 적어도 하나의 재료로 형성될 수 있다. 다른 실시예에서, 금속 구조체(270a 내지 270d)는 각각 텅스텐으로 형성될 수 있으며, 금속 구조체(240, 250, 260)는 각각 구리로 형성될 수 있다.In some embodiments, eachmetal structure 270a-270d may include at least one barrier layer (not shown) in the bottom region. The barrier layer may comprise at least one material, such as aluminum oxide, aluminum, aluminum nitride, titanium, titanium nitride (TiN), tantalum, tantalum nitride, other suitable materials, and / or combination materials thereof. In some embodiments, eachmetal structure 270a-270d is formed of aluminum, copper, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, RuO₂ , and / or other suitable materials. It may be formed of at least one material. In other embodiments, themetal structures 270a to 270d may each be formed of tungsten, and themetal structures 240, 250, and 260 may each be formed of copper.

일부 실시예에서, 금속 구조체(270a 내지 270d)의 상면은 전도성 층(235a, 235b)의 상면과 실질적으로 동일한 평면일 수 있다. 용어 "실질적으로 동일한 평면"은 금속 구조체(270a 내지 270d)의 상면이 예를 들어, ESL(253)의 두께에 해당하는 거리만큼 전도성 층(235a, 235b)의 상면보다 높게 위치할 수 있음을 의미할 수 있다. 일부 실시예에서, 용어 "실질적으로 동일한 평면"은 에치 백(etch back) 공정 또는 화학 기계적 연마(CMP) 공정으로부터 초래하는 금속 구조체(270a 내지 270d)의 상면 상의 과잉 연마(dishing) 효과로 인해 금속 구조체(270a 내지 270d)의 상면이 ESL(253)의 상면보다 낮게 위치할 수 있음을 의미할 수 있다. 다른 실시예에서, 용어 "실질적으로 동일한 평면"은 에치 백(etch back) 공정 또는 화학 기계적 연마(CMP) 공정으로부터 초래하는 금속 구조체(270a 내지 270d)의 상면 상의 과잉 연마 효과로 인해 금속 구조체(270a 내지 270d)의 상면이 전도성 층(235a, 235b)의 상면보다 낮게 위치할 수 있음을 의미할 수 있다.In some embodiments, the top surfaces of themetal structures 270a-270d may be substantially the same plane as the top surfaces of theconductive layers 235a, 235b. The term “substantially the same plane” means that the top surfaces of themetal structures 270a-270d can be positioned higher than the top surfaces of theconductive layers 235a, 235b, for example, by a distance corresponding to the thickness of theESL 253. can do. In some embodiments, the term “substantially the same plane” refers to a metal due to the excessive polishing effect on the top surface of themetal structures 270a to 270d resulting from an etch back process or a chemical mechanical polishing (CMP) process. The upper surfaces of thestructures 270a to 270d may be lower than the upper surface of theESL 253. In another embodiment, the term “substantially the same plane” refers to themetal structure 270a due to the excessive polishing effect on the top surface of themetal structures 270a to 270d resulting from an etch back process or a chemical mechanical polishing (CMP) process. To 270d) may be lower than the top surfaces of theconductive layers 235a and 235b.

도 2a 및 도 2b를 참조하면, 금속 구조체(270a 내지 270d)가 금속 구조체(240, 250, 260)와 개개의 소오스 영역(211), 드레인 영역(213, 223) 및 소오스 영역(221) 사이의 전기 접속부용으로 전개될 수 있음을 알 수 있다. 금속 구조체(270a 내지 270d)는 실질적으로 라우팅 방향으로 개개의 확산 영역(210, 220)을 덮을 수 있다. 소오스 영역과 드레인 영역에 대한 금속 구조체(270a 내지 270d)의 저항은 바람직하게 감소될 수 있다. 일부 실시예에서, 전기 접속부용으로 전개될 수 있는 금속 구조체(240, 250, 260)의 중첩 거리(D_1' 내지 D_4')가 감소될 수 있다. 또한, 금속 구조체(270a 내지 270d)의 상면은 전도성 층(235a, 235b)의 상면과 실질적으로 동일한 평면일 수 있음을 알 수 있다. 금속 구조체(270a 및 270b) 사이 및 금속 구조체(270c 및 270d) 사이의 기생 용량은 낮다.2A and 2B,metal structures 270a through 270d are formed betweenmetal structures 240, 250, and 260 andindividual source regions 211,drain regions 213, 223, andsource regions 221. It can be seen that it can be deployed for electrical connections. Themetal structures 270a-270d may cover therespective diffusion regions 210, 220 substantially in the routing direction. The resistance of themetal structures 270a to 270d with respect to the source and drain regions can be preferably reduced. In some embodiments, overlapping distances D_{1 ′} through D_{4 ′ of} metal structures 240, 250, 260 that can be deployed for electrical connections can be reduced. In addition, it can be seen that the top surfaces of themetal structures 270a to 270d may be substantially the same plane as the top surfaces of theconductive layers 235a and 235b. The parasitic capacitance between themetal structures 270a and 270b and between themetal structures 270c and 270d is low.

도 3은 집적 회로를 형성하기 위한 예시적인 일 방법을 도시한 순서도이다. 도 4a 내지 도 4e는 도 2a의 선 2B-2B를 따라 취한 집적 회로(200)를 형성하기 위한 다른 예시적인 방법을 개략적으로 도시한 단면도이다. 도 3에서, 집적 회로를 형성하기 위한 방법(300)은 기판 상의 제 1 확산 영역과 제 2 확산 영역을 형성하는 단계(공정(310))를 포함할 수 있다.3 is a flow chart illustrating one exemplary method for forming an integrated circuit. 4A-4E are schematic cross-sectional views of another exemplary method for forming theintegrated circuit 200 taken alongline 2B-2B in FIG. 2A. In FIG. 3, amethod 300 for forming an integrated circuit may include forming a first diffusion region and a second diffusion region on a substrate (step 310).

일부 실시예에서, 공정(310)에서는 도 2a 및 도 4a에 도시된 바와 같이 기판(203) 상에 확산 영역(210, 220)이 형성될 수 있다. 일부 실시예에서, 공정(310)은 확산 영역(220)으로부터 확산 영역(210)을 분리하는 절연 구조체(215)를 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 절연 구조체(215)의 형성은 포토리소그래피 공정에 의해 반도체 기판(203)을 패터닝하는 단계와, 기판에 트렌치를 에칭(예를 들어, 건식 에칭, 습식 에칭 및/또는 플라즈마 에칭 공정을 사용)하는 단계, 그리고 유전 재료로 트렌치를 충전(예를 들어, 화학 증착 공정을 사용)하는 단계를 포함할 수도 있다. 일부 실시예에서, 절연 구조체(215)는 산화 실리콘 또는 질화 실리콘으로 충전된 열 산화 라이너 층과 같은 복층 구조체를 포함할 수도 있다. 일부 실시예에서, 공정(310)은 STI 공정 또는 LOCOS 공정으로 간주할 수 있다.In some embodiments, in process 310,diffusion regions 210 and 220 may be formed onsubstrate 203 as shown in FIGS. 2A and 4A. In some embodiments, process 310 may include forming an insulatingstructure 215 that separatesdiffusion region 210 fromdiffusion region 220. In some embodiments, the formation of the insulatingstructure 215 may include patterning thesemiconductor substrate 203 by a photolithography process, and etching (eg, dry etching, wet etching, and / or plasma etching processes) the substrate. And filling the trench with a dielectric material (eg, using a chemical vapor deposition process). In some embodiments, insulatingstructure 215 may include a multilayer structure, such as a layer of thermal oxide liner filled with silicon oxide or silicon nitride. In some embodiments, process 310 may be considered an STI process or a LOCOS process.

도 4a를 참조하면, 일부 실시예에서, N 타입 웰 영역(207) 및/또는 P 타입 웰 영역(209)이 각각 확산 영역(201)과 확산 영역(205)에 임의로 형성될 수 있다. N 타입 웰 영역(207) 및/또는 P 타입 웰 영역(209)은, 예를 들어, 포토리소그래피 공정 및 이온 이식 공정에 의해 형성될 수 있다. 일부 실시예에서, N 타입 웰 영역(207) 및/또는 P 타입 웰 영역(209)의 도펀트를 활성화하기 위하여 열처리 공정 및/또는 급속 열처리 공정(RTP)이 수행될 수 있다.Referring to FIG. 4A, in some embodiments, an Ntype well region 207 and / or a Ptype well region 209 may be arbitrarily formed in thediffusion region 201 and thediffusion region 205, respectively. The Ntype well region 207 and / or Ptype well region 209 may be formed by, for example, a photolithography process and an ion implantation process. In some embodiments, a heat treatment process and / or a rapid heat treatment process (RTP) may be performed to activate the dopants of the Ntype well region 207 and / or Ptype well region 209.

도 3을 참조하면, 방법(300)은 제 1 확산 영역에 제 1 유형의 트랜지스터를 형성하기 위해 드레인 영역과 소오스 영역을 형성하는 단계(공정(320))를 포함할 수 있다. 도 4a에 도시된 바와 같은 P 타입 트랜지스터(201)를 형성하는 일부 실시예에서, 공정(320)에서는 소오스 영역(211)과 드레인 영역(213)을 형성할 수 있다. 일부 실시예에서, 소오스 영역(211)과 드레인 영역(213)은 각각, 예를 들어, 포토리소그래피 및 이온 이식 공정에 의해 형성될 수 있는 P 타입 고농도 도핑 영역을 포함할 수 있다.Referring to FIG. 3,method 300 may include forming a drain region and a source region to form a first type of transistor in a first diffusion region (step 320). In some embodiments of forming the P-type transistor 201 as shown in FIG. 4A, thesource region 211 and thedrain region 213 may be formed in theprocess 320. In some embodiments,source region 211 and drainregion 213 may each comprise a P-type heavily doped region, which may be formed, for example, by photolithography and ion implantation processes.

다른 실시예에서, 공정(320)은 소오스 영역(211)과 드레인 영역(213)에 각각 구조체(211c, 213c)를 형성하는 단계를 포함할 수 있다. 구조체(211c, 213c)는 P 타입 트랜지스터(201)의 채널에 응력을 인가할 수 있다. 일부 실시예에서, 구조체(211c, 213c)는 에피텍셜 공정, 감압 화학 증착(RPCVD) 공정, 분자 빔 에피택시(MBE) 공정, 화학 증착(CVD) 공정, 금속 유기 화학 증착(MOCVD) 공정, 원자 층 증착(ALD) 공정, 복층 에피택셜 공정 또는 그 조합 방법에 의해 형성될 수 있다.In another embodiment, theprocess 320 may include formingstructures 211c and 213c in thesource region 211 and thedrain region 213, respectively. Thestructures 211c and 213c may apply stress to a channel of the P-type transistor 201. In some embodiments, thestructures 211c and 213c may comprise an epitaxial process, a reduced pressure chemical vapor deposition (RPCVD) process, a molecular beam epitaxy (MBE) process, a chemical vapor deposition (CVD) process, a metal organic chemical vapor deposition (MOCVD) process, atomic It may be formed by a layer deposition (ALD) process, a multilayer epitaxial process, or a combination thereof.

일부 실시예에서, 공정(320)은 임의로, 스페이서(241a)의 아래에 P 타입 LDD(211a, 213a)를 형성하는 단계를 포함할 수 있다. P 타입 LDD(211a, 213a)는, 예를 들어, 경사각 이온 이식 공정에 의해 형성될 수 있다. 일부 실시예에서, 게이트 전극부를 형성하는 공정(340)에 앞서, 실리사이드 영역이 기판(211c, 213c) 상에 형성될 수 있다. 이러한 공정을 실리사이드 전기 형성 공정으로 간주할 수 있다. 다른 실시예에서, 공정(320)은 도 4c를 참조하여 아래에 설명되는 실리사이드 영역(211b, 211c)을 형성하는 단계를 포함할 수 있다. 다른 일부 실시예에서, 소오스 영역(211)과 드레인 영역(213)의 도펀트를 활성화하기 위하여 열처리 공정 및/또는 급속 열처리 공정(RTP)이 임의로 수행될 수 있다.In some embodiments,process 320 may optionally include forming P-type LDDs 211a and 213a under spacers 241a. TheP type LDDs 211a and 213a may be formed by, for example, an oblique angle ion implantation process. In some embodiments, silicide regions may be formed on thesubstrates 211c and 213c prior to theprocess 340 of forming the gate electrode portion. This process can be considered a silicide electroforming process. In another embodiment,process 320 may include formingsilicide regions 211b and 211c described below with reference to FIG. 4C. In some other embodiments, a heat treatment process and / or a rapid heat treatment process (RTP) may optionally be performed to activate the dopants of thesource region 211 and thedrain region 213.

도 3을 참조하면, 방법(300)은 제 2 확산 영역에 제 2 유형의 트랜지스터를 형성하기 위해 드레인 영역과 소오스 영역을 형성하는 단계[공정(330)]를 포함할 수 있다. 도 4a에 도시된 바와 같은 N 타입 트랜지스터(205)를 형성하는 일부 실시예에서, 공정(330)에서는 소오스 영역(221)과 드레인 영역(223)을 형성할 수 있다. 일부 실시예에서, 소오스 영역(221)과 드레인 영역(223)은 각각, 예를 들어, 포토리소그래피 및 이온 이식 공정에 의해 형성될 수 있는 N 타입 고농도 도핑 영역을 포함할 수 있다.Referring to FIG. 3,method 300 may include forming a drain region and a source region (step 330) to form a second type of transistor in a second diffusion region. In some embodiments of forming the N-type transistor 205 as shown in FIG. 4A, thesource region 221 and thedrain region 223 may be formed in theprocess 330. In some embodiments,source region 221 and drainregion 223 may each comprise an N type heavily doped region, which may be formed by, for example, photolithography and ion implantation processes.

다른 실시예에서, 공정(330)은 소오스 영역(211)과 드레인 영역(213)에 각각 응력 구조체(도시하지 않음)를 형성하는 단계를 포함할 수 있다. 상기 응력 구조체는 구조체(211c, 213c)에 의해 제공되는 응력과 반대 방향으로 N 타입 트랜지스터(205)의 채널에 응력을 인가할 수 있다. 이러한 응력 구조체는 에피텍셜 공정, 감압 화학 증착(RPCVD) 공정, 분자 빔 에피택시(MBE) 공정, 화학 증착(CVD) 공정, 금속 유기 화학 증착(MOCVD) 공정, 원자 층 증착(ALD) 공정, 복층 에피택셜 공정 또는 그 조합 방법에 의해 형성될 수 있다.In another embodiment,process 330 may include forming a stress structure (not shown) insource region 211 and drainregion 213, respectively. The stress structure may apply stress to a channel of the N-type transistor 205 in a direction opposite to the stress provided by thestructures 211c and 213c. Such stress structures include epitaxial process, reduced pressure chemical vapor deposition (RPCVD) process, molecular beam epitaxy (MBE) process, chemical vapor deposition (CVD) process, metal organic chemical vapor deposition (MOCVD) process, atomic layer deposition (ALD) process, multilayer It may be formed by an epitaxial process or a combination thereof.

일부 실시예에서, 공정(330)은 임의로, 스페이서(241b)의 아래에 N 타입 LDD(221a, 223a)를 형성하는 단계를 포함할 수 있다. N 타입 LDD(221a, 223a)는, 예를 들어, 경사각 이온 이식 공정에 의해 형성될 수 있다. 일부 실시예에서, 게이트 전극부를 형성하는 공정(340)에 앞서, 실리사이드 영역이 소오스 영역(211)과 드레인 영역(213)에 형성될 수 있다. 이러한 공정을 실리사이드 전기 형성 공정으로 간주할 수 있다. 다른 실시예에서, 공정(330)은 도 4c를 참조하여 아래에 설명되는 실리사이드 영역(221b, 221c)을 형성하는 단계를 포함할 수 있다. 다른 일부 실시예에서, 소오스 영역(221)과 드레인 영역(223)의 도펀트를 활성화하기 위하여 열처리 공정 및/또는 급속 열처리 공정(RTP)이 임의로 수행될 수 있다. 도 3을 참조하여 전술한 공정(320, 330)의 순서는 바뀔 수 있음에 주목하여야 한다. 예를 들어, 공정(330)이 공정(320)보다 먼저 수행될 수 있다. 또한, 각각의 공정(320, 330)의 공정 단계 및/또는 그 순서가 변경 및/또는 뒤바뀔 수 있음에 주목하여야 한다. 본 출원의 영역이 전술한 바로만 제한되는 것은 아니다.In some embodiments,process 330 may optionally include formingN type LDDs 221a, 223a underspacers 241b. TheN type LDDs 221a and 223a may be formed by, for example, an oblique angle ion implantation process. In some embodiments, a silicide region may be formed in thesource region 211 and thedrain region 213 prior to theprocess 340 of forming the gate electrode portion. This process can be considered a silicide electroforming process. In another embodiment,process 330 may include formingsilicide regions 221b and 221c described below with reference to FIG. 4C. In some other embodiments, a heat treatment process and / or a rapid heat treatment process (RTP) may optionally be performed to activate the dopants of thesource region 221 and thedrain region 223. It should be noted that the order of theprocesses 320 and 330 described above with reference to FIG. 3 may be reversed. For example,process 330 may be performed beforeprocess 320. It should also be noted that the process steps and / or order of eachprocess 320, 330 may be changed and / or reversed. The scope of the present application is not limited only to the foregoing.

도 3을 참조하면, 방법(300)은 제 1 확산 영역과 제 2 확산 영역을 가로질러 연속적으로 연장하는 게이트 전극을 형성하는 단계를 포함할 수 있다(공정(340)). 일부 실시예에서, 방법은 도 2a에 도시된 바와 같은 게이트 전극(230)을 형성하는 단계를 포함할 수 있다.Referring to FIG. 3, themethod 300 may include forming a gate electrode that extends continuously across the first diffusion region and the second diffusion region (step 340). In some embodiments, the method may include forming agate electrode 230 as shown in FIG. 2A.

게이트 전극(230)은 게이트 전기 형성 공정 또는 게이트 후기 형성 공정에 의해 형성될 수 있다. 게이트 후기 형성 공정을 이용하는 일부 실시예에서, 공정(340)은 도 4a에 도시된 바와 같이 기판(203) 위에 더미 게이트 전극(232a, 232b)을 형성하는 단계를 포함할 수 있다. 더미 게이트 전극(232a, 232b)은 폴리실리콘, 무정형 실리콘, 산화 실리콘, 질화 실리콘, 유전 층(251) 및/또는 스페이서(241a, 241b)와 실질적으로 식각률이 다른 재료와 같은 적어도 하나의 재료로 형성될 수 있다. 일부 실시예에서, 더미 게이트 전극(232a, 232b)은 CVD 공정에 의해 형성될 수 있다.Thegate electrode 230 may be formed by a gate electrical formation process or a gate late formation process. In some embodiments using a later gate forming process,process 340 may include formingdummy gate electrodes 232a and 232b oversubstrate 203 as shown in FIG. 4A. Thedummy gate electrodes 232a and 232b are formed of at least one material such as polysilicon, amorphous silicon, silicon oxide, silicon nitride,dielectric layer 251 and / or a material having a substantially different etching rate from thespacers 241a and 241b. Can be. In some embodiments,dummy gate electrodes 232a and 232b may be formed by a CVD process.

공정(340)은, 예를 들어, 습식 에칭 공정, 건식 에칭 공정 또는 그 조합 방법에 의해 더미 게이트 전극(232a, 232b)을 제거하는 단계를 포함할 수 있다. 더미 게이트 전극(232a, 232b)을 제거한 후, 공정(340)은 기판(203) 위에 게이트 전극부(230a, 230b)를 형성하는 단계를 포함할 수 있다. 게이트 전극부(230a, 230b)는 각각 복층 구조체(231, 233)와 전도성 층(235a, 235b)을 포함할 수 있다. 복층 구조체(231, 233)는, 예를 들어, ALD 공정, CVD 공정, 물리적 증착(PVD) 공정, 감압 CVD(RPCVD) 공정, PECVD 공정, MOCVD 공정 또는 그 조합 방법과 같은 적당한 공정에 의해 형성될 수 있다. 전도성 층(235a, 235b)은, 예를 들어, ALD 공정, CVD 공정, 물리적 증착(PVD) 공정, 감압 CVD(RPCVD) 공정, PECVD 공정, MOCVD 공정, 도금 공정, 스퍼터링 공정, 또는 그 조합 방법과 같은 적당한 공정에 의해 형성될 수 있다. 게이트 전극부(230a, 230b)의 형성 후, ESL(253)이, 예를 들어, CVD 공정에 의해 게이트 전극부(230a, 230b) 위에 형성될 수 있다.Theprocess 340 may include removing thedummy gate electrodes 232a and 232b by, for example, a wet etching process, a dry etching process, or a combination thereof. After removing thedummy gate electrodes 232a and 232b, theprocess 340 may include forming thegate electrode portions 230a and 230b on thesubstrate 203. Thegate electrode portions 230a and 230b may include themultilayer structures 231 and 233 and theconductive layers 235a and 235b, respectively. Themultilayer structures 231 and 233 may be formed by a suitable process such as, for example, an ALD process, a CVD process, a physical vapor deposition (PVD) process, a reduced pressure CVD (RPCVD) process, a PECVD process, a MOCVD process, or a combination thereof. Can be. Theconductive layers 235a and 235b may include, for example, an ALD process, a CVD process, a physical vapor deposition (PVD) process, a reduced pressure CVD (RPCVD) process, a PECVD process, a MOCVD process, a plating process, a sputtering process, or a combination thereof. It can be formed by the same suitable process. After formation of thegate electrode portions 230a and 230b, anESL 253 may be formed over thegate electrode portions 230a and 230b by, for example, a CVD process.

도 3을 다시 참조하면, 방법(300)은 제 1 금속 구조체와, 제 2 금속 구조체 및 제 3 금속 구조체를 형성하는 단계(공정(350))를 포함할 수 있다. 제 1 금속 구조체는 제 1 소오스 영역과 전기적으로 결합될 수 있으며, 제 2 금속 구조체는 제 1 드레인 영역 및 제 2 드레인 영역과 전기적으로 결합될 수 있고, 제 3 금속 구조체는 제 2 소오스 영역과 전기적으로 결합될 수 있다.Referring again to FIG. 3, themethod 300 may include forming a first metal structure, a second metal structure, and a third metal structure (step 350). The first metal structure may be electrically coupled with the first source region, the second metal structure may be electrically coupled with the first drain region and the second drain region, and the third metal structure may be electrically coupled with the second source region. Can be combined.

도 1b에 도시된 단면도와 유사한 방식으로 금속 구조체를 형성하는 일부 실시예에서, 유전 층(155)이 ESL(153)의 위에 형성될 수 있다. 금속 구조체(140, 150, 160)가 유전 층(151, 155) 및 ESL(153)을 관통하여 형성될 수 있으므로, 금속 구조체(140, 150, 160)는 개개의 소오스 및 드레인 영역(111, 113, 121, 123)과 직접 접촉할 수 있다.In some embodiments forming a metal structure in a manner similar to the cross-sectional view shown in FIG. 1B, adielectric layer 155 may be formed over theESL 153. Sincemetal structures 140, 150, 160 may be formed throughdielectric layers 151, 155 andESL 153,metal structures 140, 150, 160 may have individual source and drainregions 111, 113. , 121, 123 may be in direct contact.

도 2a 및 도 2b에 도시된 구조체와 유사한 방식으로 금속 구조체를 형성하는 일부 실시예에서, 방법(300)은 개개의 금속 구조체(240, 250, 260)와 전기적으로 결합되는 금속 구조체(270a, 270b)를 형성하는 단계를 추가로 포함할 수 있다. 일부 실시예에서, 방법(300)은 유전 층(251)과 ESL(253)을 통하여 개구(271a, 271c)를 형성하는 단계를 포함할 수 있다. 도 4c에 도시된 바와 같이, 개구(271a 내지 271c)에 의해 개개의 소오스 및 드레인 영역(211, 213, 221, 223)이 적어도 부분적으로 노출될 수 있다.In some embodiments of forming a metal structure in a manner similar to the structure shown in FIGS. 2A and 2B, themethod 300 is ametal structure 270a, 270b that is electrically coupled with anindividual metal structure 240, 250, 260. It may further comprise the step of forming). In some embodiments, themethod 300 may include formingopenings 271a and 271c through thedielectric layer 251 and theESL 253. As shown in FIG. 4C, individual source and drainregions 211, 213, 221, and 223 may be at least partially exposed byopenings 271a through 271c.

일부 실시예에서, 개구(271a 내지 271c)를 형성한 후, 실리사이드 영역(211b, 213b, 221b, 223b)이 개개의 소오스 및 드레인 영역(211, 213, 221, 223)에 형성될 수 있다. 주목하는 바와 같이, 복층 구조체(231, 233)의 고유전 상수 층과 계면 층(217a, 217b)의 형성 후 도 4c에 도시된 실리사이드 영역(211b, 213b, 221b, 223b)이 형성된다. 실리사이드 영역(211b, 213b, 221b, 223b)은 복층 구조체(231, 233)의 고유전 상수 층과 계면 층(217a, 217b)을 형성하는 열처리 주기와 무관하다. 일부 실시예에서, 전술한 바와 같이 실리사이드 영역(211b, 213b, 221b, 223b)을 형성하는 공정을 실리사이드 후기 형성 공정으로 간주할 수 있다.In some embodiments, after forming theopenings 271a-271c,silicide regions 211b, 213b, 221b, 223b may be formed in the individual source and drainregions 211, 213, 221, 223. As noted, thesilicide regions 211b, 213b, 221b, and 223b shown in FIG. 4C are formed after the formation of the high dielectric constant layers and theinterfacial layers 217a and 217b of themultilayer structures 231 and 233. Thesilicide regions 211b, 213b, 221b, and 223b are independent of the heat treatment cycle for forming the high dielectric constant layer and theinterfacial layers 217a and 217b of themultilayer structure 231 and 233. In some embodiments, the process of formingsilicide regions 211b, 213b, 221b, and 223b as described above may be regarded as a later silicide formation process.

도 4d를 참조하면, 방법(300)은 개개의 소오스 및 드레인 영역(211, 213, 221, 223)과 직접 접촉하는 금속 구조체(270a 내지 270d)를 형성하는 단계를 포함할 수 있다. 금속 구조체(270a 내지 270d)는, 예를 들어, PVD 공정, CVD 공정, ALD 공정, 스퍼터링 공정, 도금 공정, 다른 적당한 방법 또는 그 조합 방법을 사용한 증착에 의해 형성될 수 있다.Referring to FIG. 4D, themethod 300 may include formingmetal structures 270a-270d in direct contact with individual source and drainregions 211, 213, 221, 223. Themetal structures 270a to 270d may be formed by deposition using, for example, a PVD process, a CVD process, an ALD process, a sputtering process, a plating process, another suitable method, or a combination thereof.

도 4e를 참조하면, 공정(350)(도 3에 도시됨)은 개개의 금속 구조체(270a 내지 270d)와 전기적으로 결합되는 금속 구조체(240, 250, 260)를 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 공정(350)은 유전 층(255)을 관통하는 개구(도면 부호가 표시되지 않음)를 형성하는 단계를 포함할 수 있다. 상기 개구는 개개의 금속 구조체(270a 내지 270d)를 적어도 부분적으로 노출시킬 수 있다. 이후, 금속 구조체(240, 250, 260)가 개구의 내부에 형성되어, 개개의 금속 구조체(270a 내지 270d)와 전기적으로 결합될 수 있다. 일부 실시예에서, 금속 구조체(240, 250, 260)는, 예를 들어, PVD 공정, CVD 공정, ALD 공정, 스퍼터링 공정, 플레이팅 공정, 다른 적당한 방법 및/또는 그 조합 방법을 사용한 증착에 의해 형성될 수 있다.Referring to FIG. 4E, process 350 (shown in FIG. 3) may include formingmetal structures 240, 250, and 260 that are electrically coupled withindividual metal structures 270a through 270d. . In some embodiments,process 350 may include forming an opening (not shown) throughdielectric layer 255. The opening may at least partially expose theindividual metal structures 270a-270d. Thereafter,metal structures 240, 250, and 260 may be formed in the openings and electrically coupled to theindividual metal structures 270a to 270d. In some embodiments, themetal structures 240, 250, 260 are formed by deposition using, for example, PVD processes, CVD processes, ALD processes, sputtering processes, plating processes, other suitable methods, and / or combinations thereof. Can be formed.

도 5는 기판 보드 상에 배치된 예시적인 집적 회로를 포함하는 시스템을 개략적으로 도시한 도면이다. 도 5에서, 시스템(500)은 기판 보드(501) 위에 배치되는 집적 회로(502)를 포함할 수 있다. 기판 보드(501)는, 일부 실시예에서, 인쇄 회로 보드(PCB), 인쇄 배선 보드 및/또는 직접 회로를 지탱할 수 있는 다른 캐리어를 포함할 수 있다. 집적 회로(502)는 도 1a 및 도 1b 그리고 도 2a 및 도 2b를 참조하여 전술한 집적 회로(100 또는 200)와 유사할 수 있다. 집적 회로(502)는 기판 보드(501)와 전기적으로 결합될 수 있다. 일부 실시예에서, 집적 회로(502)는 범프(bump:505)를 통해 기판 보드(501)와 전기적으로 결합될 수 있다. 다른 실시예에서, 집적 회로(502)는 와이어 접합(도시하지 않음)을 통해 기판 보드(501)와 전기적으로 결합될 수 있다. 일부 실시예에서, 시스템(500)은 컴퓨터, 무선 통신 장치, 컴퓨터 관련 주변 구성, 오락기 등과 같은 전자 시스템의 일부를 구성할 수 있다.5 is a schematic illustration of a system including an exemplary integrated circuit disposed on a substrate board. In FIG. 5,system 500 may includeintegrated circuit 502 disposed oversubstrate board 501. Thesubstrate board 501 may, in some embodiments, include a printed circuit board (PCB), a printed wiring board, and / or another carrier capable of supporting the integrated circuit. Theintegrated circuit 502 may be similar to theintegrated circuit 100 or 200 described above with reference to FIGS. 1A and 1B and FIGS. 2A and 2B. Theintegrated circuit 502 may be electrically coupled with thesubstrate board 501. In some embodiments, theintegrated circuit 502 may be electrically coupled with thesubstrate board 501 through abump 505. In other embodiments, theintegrated circuit 502 may be electrically coupled with thesubstrate board 501 through wire bonding (not shown). In some embodiments,system 500 may form part of an electronic system, such as a computer, a wireless communication device, computer-related peripherals, a game machine, or the like.

일부 실시예에서, 집적 회로(502)를 포함하는 시스템(500)은 이른바, 시스템 온 칩(SOC) 또는 시스템 온 집적 회로(SOIC) 소자라 불리우는 하나의 IC 형태로 전체 시스템이 제공될 수 있다. SOC/SOIC 소자는, 예를 들어, 휴대폰, 개인용 정보 단말기(PDA), 디지털 VCR, 디지털 캠코더, 디지털 카메라, MP3 플레이어 등을 단일 집적 회로로 실시하기 위해 필요한 모든 회로 소자를 제공할 수도 있다.In some embodiments,system 500 includingintegrated circuit 502 may be provided with the entire system in the form of one IC, so-called system on chip (SOC) or system on integrated circuit (SOIC) device. The SOC / SOIC device may provide all the circuit elements necessary to implement, for example, a mobile phone, a personal digital assistant (PDA), a digital VCR, a digital camcorder, a digital camera, an MP3 player, etc. in a single integrated circuit.

도 6은 예시적인 집적 회로의 예시적인 층 배치도를 개략적으로 도시한 도면이다. 도 2a에서와 동일한 도 6의 항목은 도 2a에서와 동일한 도면 부호에 100을 더한 숫자로 지시되어 있다. 도 6에서, 집적 회로(600)는 각각 상이한 유형의 트랜지스터(601, 605)용으로 구성되며 서로 분리되어 있는 확산 영역(610, 620)을 포함한다. 예를 들어, 확산 영역(610)은 P 타입 트랜지스터용으로 구성되며 확산 영역(620)은 N 타입 트랜지스터용으로 구성된다. 트랜지스터(601)는 확산 영역(610)에 소오스 영역(611)과 드레인 영역(613)을 포함한다. 트랜지스터(605)는 확산 영역(620)에 소오스 영역(621)과 드레인 영역(623)을 포함한다.6 is a schematic illustration of an exemplary layer layout of an exemplary integrated circuit. The items in FIG. 6 that are the same as in FIG. 2A are indicated by the same reference numerals as in FIG. 2A plus 100. In FIG. 6, integratedcircuit 600 includesdiffusion regions 610 and 620, each configured for different types oftransistors 601 and 605, and separated from one another. For example,diffusion region 610 is configured for P type transistors and diffusion region 620 is configured for N type transistors. Thetransistor 601 includes asource region 611 and adrain region 613 in thediffusion region 610. Thetransistor 605 includes asource region 621 and adrain region 623 in the diffusion region 620.

도 6을 참조하면, 게이트 전극(630)을 포함하는 집적 회로(600)는 라우팅 방향으로 확산 영역(610, 620)을 가로질러 연속적으로 연장한다. 일부 실시예에서, 집적 회로(600)는 복수 개의 금속 구조체, 예를 들어, 각각 소오스 영역(611, 621) 및 드레인 영역(613, 623)과 직접 접촉하는 금속 구조체(670a 내지 670d)를 포함한다. 집적 회로(600)는 금속 구조체(670a, 670b, 670d, 670c)와 각각 전기적으로 결합되며 이들 금속 구조체 위에 배치되는 금속 구조체(640, 650, 660)를 포함할 수 있다. 일부 실시예에서, 금속 구조체(650)는 금속 구조체(670b)로부터 금속 구조체(670d)로 연속적으로 연장한다.Referring to FIG. 6, theintegrated circuit 600 including thegate electrode 630 extends continuously across thediffusion regions 610 and 620 in the routing direction. In some embodiments, integratedcircuit 600 includes a plurality of metal structures, forexample metal structures 670a-670d in direct contact withsource regions 611, 621 anddrain regions 613, 623, respectively. .Integrated circuit 600 may includemetal structures 640, 650, and 660 that are electrically coupled to and disposed overmetal structures 670a, 670b, 670d, and 670c, respectively. In some embodiments, themetal structure 650 extends continuously from themetal structure 670b to themetal structure 670d.

일부 실시예에서, 금속 구조체(670b)의 폭(W_M1)은 금속 구조체(650)의 폭(W_M2)과 실질적으로 동일하거나 보다 크다. 다른 실시예에서, 폭(W_M1) 대 폭(W_M2)의 비는 대략 1:1 내지 대략 2:1의 범위일 수 있다. 또 다른 실시예에서, 폭(W_M1) 대 폭(W_M2)의 비는 대략 1.3:1 내지 대략 1.6:1의 범위일 수 있다.In some embodiments, the width W_M1 of themetal structure 670b is substantially equal to or greater than the width W_M2 of themetal structure 650. In another embodiment, the ratio of width W_M1 to width W_M2 may range from about 1: 1 to about 2: 1. In yet another embodiment, the ratio of width W_M1 to width W_M2 may range from about 1.3: 1 to about 1.6: 1.

일부 실시예에서, 금속 구조체(670d)의 폭(W_M3)은 금속 구조체(650)의 폭(W_M2)과 실질적으로 동일하거나 보다 크다. 다른 실시예에서, 폭(W_M3) 대 폭(W_M2)의 비는 대략 1:1 내지 대략 2:1의 범위일 수 있다. 또 다른 실시예에서, 폭(W_M1) 대 폭(W_M2)의 비는 대략 1.3:1 내지 대략 1.6:1의 범위일 수 있다.In some embodiments, the width W_M3 of themetal structure 670d is substantially equal to or greater than the width W_M2 of themetal structure 650. In other embodiments, the ratio of width W_M3 to width W_M2 may range from about 1: 1 to about 2: 1. In yet another embodiment, the ratio of width W_M1 to width W_M2 may range from about 1.3: 1 to about 1.6: 1.

일부 실시예에서, 금속 구조체(670a)의 폭(W_M4)은 금속 구조체(660)의 폭(W_M5)과 실질적으로 동일하거나 보다 크다. 다른 실시예에서, 폭(W_M4) 대 폭(W_M5)의 비는 대략 1:1 내지 대략 2:1의 범위일 수 있다. 또 다른 실시예에서, 폭(W_M4) 대 폭(W_M5)의 비는 대략 1.3:1 내지 대략 1.6:1의 범위일 수 있다.In some embodiments, the width W_M4 of themetal structure 670a is substantially equal to or greater than the width W_M5 of the metal structure 660. In other embodiments, the ratio of width W_M4 to width W_M5 may range from about 1: 1 to about 2: 1. In yet another embodiment, the ratio of width W_M4 to width W_M5 may range from about 1.3: 1 to about 1.6: 1.

일부 실시예에서, 금속 구조체(670c)의 폭(W_M6)은 금속 구조체(660)의 폭(W_M7)과 실질적으로 동일하거나 보다 크다. 다른 실시예에서, 폭(W_M6) 대 폭(W_M7)의 비는 대략 1:1 내지 대략 2:1의 범위일 수 있다. 또 다른 실시예에서, 폭(W_M6) 대 폭(W_M7)의 비는 대략 1.3:1 내지 대략 1.6:1의 범위일 수 있다.In some embodiments, the width W_M6 of themetal structure 670c is substantially equal to or greater than the width W_M7 of the metal structure 660. In another embodiment, the ratio of width W_M6 to width W_M7 may range from about 1: 1 to about 2: 1. In yet another embodiment, the ratio of width W_M6 to width W_M7 may range from approximately 1.3: 1 to approximately 1.6: 1.

적어도 하나의 폭(W_M1, W_M3, W_M4, 또는 W_M6)이 폭((W_M2, W_M5, W_M76)과 실질적으로 동일하거나 보다 크다는 점에 주목하여야 한다. 일부 실시예에서, 금속 구조체(670a 내지 670d) 중 하나만이 보다 넓게 형성되며 집적 회로(600)에 적용된다. 다른 실시예에서, 금속 구조체(670a 내지 670d) 중 두 개 이상이 보다 넓으며 집적 회로(600)에 적용된다. 또 다른 실시예에서, 모든 금속 구조체(670a 내지 670d)가 개개의 금속 구조체(640, 650, 660)보다 넓다.It should be noted that at least one width W_M1 , W_M3 , W_M4 , or W_M6 is substantially the same as or greater than the width W_M2 , W_M5 , W_M76 . In some embodiments, the metal Only one of thestructures 670a-670d is wider and applied to theintegrated circuit 600. In other embodiments, two or more of themetal structures 670a-670d are wider and applied to theintegrated circuit 600. In another embodiment, allmetal structures 670a-670d are wider thanindividual metal structures 640, 650, 660.

주목하는 바와 같이, 금속 구조체(640, 650, 660 및/또는 670a 내지 670d)의 폭 및/또는 길이를 조절함으로써 집적 회로(600)의 접촉 저항 및/또는 기생 용량을 변경할 수 있다. 접촉 저항 및/또는 기생 용량의 변경은 집적 회로(600)의 작동 속도에 영향을 미칠 수도 있다. 예를 들어, 각각의 금속 구조체(640, 650, 660)의 폭은 각각의 시료(I 내지 V)의 경우에 대략 20 nm의 값으로 고정된다. 시료(I 내지 V)의 각각의 금속 구조체(670a 내지 670d)의 폭은 대략 26nm, 30nm, 32nm, 34nm 및 38nm이다. 이에 따라, 금속 구조체(670a 내지 670d)와 개개의 금속 구조체(640, 650, 660)의 폭 비는 각각, 시료(I 내지 V)의 경우에 1.3:1, 1.5:1, 1.6:1, 1.7:1 및 1.9:1이다. 전술한 금속 구조체(670a 내지 670d)의 크기는 단지 예시적으로 주어진 것임에 주목하여야 한다. 일부 실시예에서, 금속 구조체(670a 내지 670d)의 크기는 적용된 기술적 중심점에 따라 크기가 축소 또는 확대될 수 있다. 적용 범위가 이로만 제한되는 것은 아니다.As noted, the contact resistance and / or parasitic capacitance of theintegrated circuit 600 can be varied by adjusting the width and / or length of themetal structures 640, 650, 660 and / or 670a through 670d. Changes in contact resistance and / or parasitic capacitance may affect the operating speed of theintegrated circuit 600. For example, the width of eachmetal structure 640, 650, 660 is fixed at a value of approximately 20 nm for each sample I-V. The width of eachmetal structure 670a to 670d of the samples I to V is approximately 26 nm, 30 nm, 32 nm, 34 nm and 38 nm. Accordingly, the width ratios of themetal structures 670a to 670d and theindividual metal structures 640, 650, and 660 are 1.3: 1, 1.5: 1, 1.6: 1, and 1.7 in the case of the samples I to V, respectively. : 1 and 1.9: 1. It should be noted that the sizes of themetal structures 670a-670d described above are given by way of example only. In some embodiments, the size of themetal structures 670a-670d may be reduced or enlarged in size depending on the technical center point applied. The scope of application is not limited thereto.

표 2에는 전술한 바와 같은 폭 비의 변경에 따라 집적 회로의 작동 속도와 접촉 저항 그리고 기생 용량을 포함하는 시뮬레이션 결과가 기재되어 있다.Table 2 lists the simulation results including the operating speed, contact resistance and parasitic capacitance of the integrated circuit as the width ratio is changed as described above.

시료 ISample I시료 IISample II시료 IIISample III시료 IVSample IV시료 VSample V폭 비Width rain1.3:11.3: 11.5:11.5: 11.6:11.6: 11.7:11.7: 11.9:11.9: 1기생 용량Parasitic capacity1One1One1One1One1One접촉 저항Contact resistance1One0.980.980.970.970.960.960.950.95작동 속도Working speed1One1.0141.0141.021.021.0281.0281.0371.037

본 출원인은 금속 구조체(640, 650, 660 및/또는 670a 내지 670d)간의 폭 비 변경이 집적 회로의 작동 속도와 관련하여 예상하지 못한 개선을 달성할 수 있음을 발견하였다. 표 2에 나타내어진 바와 같이, 폭 비가 1.3:1인 시료(I)의 집적 회로가 베이스로서 사용되고 있다. 금속 구조체(640, 650, 660)의 폭이 동일한 경우 시료(I 내지 V)의 기생 용량이 동일함을 알 수 있다. 또한, 시료(I 내지 V)의 금속 구조체(670a 내지 670d)의 폭의 증가로 인해 접촉 저항이 점차적으로 감소함을 알 수 있다. 접촉 저항 증가에 의해, 집적 회로의 작동 속도가 금속 구조체(670a 내지 670d)의 폭이 증가함에 따라 증가한다.Applicants have found that changing the width ratio betweenmetal structures 640, 650, 660 and / or 670a through 670d can achieve unexpected improvements in terms of the operating speed of the integrated circuit. As shown in Table 2, an integrated circuit of the sample I having a width ratio of 1.3: 1 is used as the base. When the widths of themetal structures 640, 650, and 660 are the same, it can be seen that the parasitic capacities of the samples I to V are the same. In addition, it can be seen that the contact resistance gradually decreases due to the increase in the width of themetal structures 670a to 670d of the samples I to V. FIG. By increasing the contact resistance, the operating speed of the integrated circuit increases as the width of themetal structures 670a-670d increases.

집적 회로(600)가 도 3을 참조하여 전술한 방법(300)과 동일하거나 실질적으로 유사한 방법 및/또는 도 4a 내지 도 4e를 참조하여 전술한 공정 단계에 의해 형성될 수 있음에 주목하여야 한다. 방법의 상세한 설명은 반복 기재되지 않는다. 또한, 집적 회로(600)가 도 5를 참조하여 전술한 시스템(500)에 적용될 수 있음에 주목하여야 한다.It should be noted that theintegrated circuit 600 may be formed by the same or substantially similar method as themethod 300 described above with reference to FIG. 3 and / or by the process steps described above with reference to FIGS. 4A-4E. The details of the method are not described repeatedly. It should also be noted that theintegrated circuit 600 may be applied to thesystem 500 described above with reference to FIG. 5.

본 용례의 실시예에 있어서, 집적 회로는 제 1 유형 트랜지스터를 위한 제 1 확산 영역을 포함한다. 제 1 유형 트랜지스터는 제 1 드레인 영역과 제 1 소오스 영역을 포함한다. 제 2 유형 트랜지스터를 위한 제 2 확산 영역은 제 1 확산 영역으로부터 분리된다. 제 2 유형 트랜지스터는 제 2 드레인 영역과 제 2 소오스 영역을 포함한다. 게이트 전극은 라우팅 방향으로 제 1 확산 영역과 제 2 확산 영역을 가로질러 연속적으로 연장한다. 제 1 금속 구조체는 제 1 소오스 영역과 전기적으로 결합된다. 제 2 금속 구조체는 제 2 드레인 영역과 전기적으로 결합된다. 제 3 금속 구조체는 제 1 및 제 2 금속 구조체 위에 배치되어 이들 금속 구조체와 전기적으로 결합된다. 제 1 금속 구조체의 폭은 제 3 금속 구조체의 폭과 실질적으로 동일하거나 보다 크다.In an embodiment of this application, an integrated circuit includes a first diffusion region for a first type transistor. The first type transistor includes a first drain region and a first source region. The second diffusion region for the second type transistor is separated from the first diffusion region. The second type transistor includes a second drain region and a second source region. The gate electrode extends continuously across the first diffusion region and the second diffusion region in the routing direction. The first metal structure is electrically coupled with the first source region. The second metal structure is electrically coupled with the second drain region. The third metal structures are disposed over and electrically coupled to the first and second metal structures. The width of the first metal structure is substantially equal to or greater than the width of the third metal structure.

당업자라면 다수의 실시예의 전술한 개략적인 특징으로부터 본 발명의 태양을 보다 잘 이해될 수 있을 것이다. 또한, 당 업자라면 본 발명을 사용하여 전술한 실시예와 동일한 장점을 달성하며 및/또는 동일한 목적을 수행하기 위한 다른 공정 및 구조체를 용이하게 설계 또는 수정할 수도 있음을 알 수 있을 것이다. 당업자라면 또한, 이러한 등가의 구성이 본 발명의 정신 및 영역으로부터 벗어나지 않으며 본 발명의 정신 및 영역으로부터 벗어남이 없이 다양한 변경, 대안 및 변형이 이루어질 수도 있음을 이해할 수 있을 것이다.Those skilled in the art will be able to better understand aspects of the present invention from the foregoing schematic features of a number of embodiments. It will also be appreciated by those skilled in the art that the present invention may be readily designed or modified to achieve the same advantages as the embodiments described above and / or to perform the same purposes. Those skilled in the art will also appreciate that such equivalent constructions do not depart from the spirit and scope of the present invention and that various changes, alternatives, and modifications may be made without departing from the spirit and scope of the present invention.

100 : 집적 회로 101 : P 타입 트랜지스터
105 : N 타입 트랜지스터 110, 120 : 확산 영역
111 : 소오스 영역 113 : 드레인 영역
115 : 절연 구조체 130 : 게이트 전극100: integrated circuit 101: P type transistor
105:N type transistor 110, 120: diffusion region
111: source region 113: drain region
115: insulating structure 130: gate electrode

Claims (10)

Translated fromKorean

집적 회로로서,
제 1 유형 트랜지스터를 위한 제 1 확산 영역으로서, 상기 제 1 유형 트랜지스터는 상기 제 1 확산 영역 내에 제 1 드레인 영역과 제 1 소오스 영역을 포함하는 것인 상기 제 1 확산 영역;
상기 제 1 확산 영역으로부터 분리되어 있는, 제 2 유형 트랜지스터를 위한 제 2 확산 영역으로서, 상기 제 2 유형 트랜지스터는 상기 제 2 확산 영역 내에 제 2 드레인 영역과 제 2 소오스 영역을 포함하는 것인 상기 제 2 확산 영역;
라우팅 방향으로 상기 제 1 확산 영역과 상기 제 2 확산 영역을 가로질러 연속적으로 연장하는 게이트 전극;
상기 제 1 드레인 영역과 전기적으로 결합되는 제 1 금속 구조체;
상기 제 2 드레인 영역과 전기적으로 결합되는 제 2 금속 구조체;
상기 제 1 금속 구조체 및 상기 제 2 금속 구조체 위에 배치되며 이들 금속 구조체와 전기적으로 결합되는 제 3 금속 구조체 - 상기 제 1 금속 구조체의 폭은 상기 제 3 금속 구조체의 폭보다 큼 - ;
상기 제 1 소오스 영역과 전기적으로 결합되는 제 4 금속 구조체;
상기 제 4 금속 구조체 위에 배치되며 상기 제 4 금속 구조체와 전기적으로 결합되는 제 5 금속 구조체 - 상기 제 5 금속 구조체와 상기 제 1 확산 영역은 상기 라우팅 방향으로 제 1 거리만큼 중첩되고, 상기 제 3 금속 구조체와 상기 제 1 확산 영역은 상기 라우팅 방향으로 제 2 거리만큼 중첩되며, 상기 제 1 거리는 상기 제 2 거리보다 긴 것임 - ;
상기 제 2 소오스 영역과 전기적으로 결합되는 제 6 금속 구조체; 및
상기 제 6 금속 구조체 위에 배치되며 상기 제 6 금속 구조체와 전기적으로 결합되는 제 7 금속 구조체 - 상기 제 7 금속 구조체와 상기 제 2 확산 영역은 상기 라우팅 방향으로 제 3 거리만큼 중첩되며, 상기 제 3 금속 구조체와 상기 제 2 확산 영역은 상기 라우팅 방향으로 제 4 거리만큼 중첩되고, 상기 제 3 거리는 제 4 거리보다 긴 것임 -
를 포함하는, 집적 회로.As an integrated circuit,
A first diffusion region for a first type transistor, wherein the first type transistor comprises a first drain region and a first source region in the first diffusion region;
A second diffusion region for a second type transistor, separate from the first diffusion region, wherein the second type transistor includes a second drain region and a second source region in the second diffusion region; 2 diffusion regions;
A gate electrode continuously extending across said first diffusion region and said second diffusion region in a routing direction;
A first metal structure electrically coupled with the first drain region;
A second metal structure electrically coupled with the second drain region;
A third metal structure disposed over and electrically coupled to the first metal structure and the second metal structure, the width of the first metal structure being greater than the width of the third metal structure;
A fourth metal structure electrically coupled with the first source region;
A fifth metal structure disposed over the fourth metal structure and electrically coupled to the fourth metal structure, wherein the fifth metal structure and the first diffusion region overlap each other by the first distance in the routing direction, and the third metal The structure and the first diffusion region overlap in the routing direction by a second distance, the first distance being longer than the second distance;
A sixth metal structure electrically coupled with the second source region; And
A seventh metal structure disposed on the sixth metal structure and electrically coupled to the sixth metal structure, wherein the seventh metal structure and the second diffusion region overlap each other by a third distance in the routing direction, and the third metal The structure and the second diffusion region overlap a fourth distance in the routing direction, the third distance being longer than a fourth distance −
≪ / RTI >제 1 항에 있어서, 상기 제 1 금속 구조체의 폭 대 상기 제 3 금속 구조체의 폭의 비는 1:1 보다 크고 2:1 이하인 것인 집적 회로.The integrated circuit of claim 1 wherein the ratio of the width of the first metal structure to the width of the third metal structure is greater than 1: 1 and less than 2: 1.제 1 항에 있어서, 상기 제 1 금속 구조체 및 상기 제 2 금속 구조체는 각각 상기 제 1 확산 영역 및 상기 제 2 확산 영역의 일 가장자리로부터 반대측 가장자리로 상기 라우팅 방향으로 연속적으로 연장되는 것인 집적 회로.The integrated circuit of claim 1, wherein the first metal structure and the second metal structure each extend continuously in the routing direction from one edge of the first diffusion region to the opposite edge of the second diffusion region.삭제delete제 1 항에 있어서, 상기 제 1 확산 영역은 제 1 폭을 구비하며, 상기 제 1 거리 대 상기 제 1 폭의 비는 0.75:1 내지 1:1의 범위이고, 상기 제 2 거리 대 상기 제 1 폭의 비는 0.1:1 내지 0.33:1의 범위인 것인 집적 회로.The method of claim 1, wherein the first diffusion region has a first width, wherein the ratio of the first distance to the first width is in the range of 0.75: 1 to 1: 1, and wherein the second distance to the first Wherein the ratio of widths ranges from 0.1: 1 to 0.33: 1.제 1 항에 있어서, 상기 제 4 금속 구조체의 폭 대 상기 제 5 금속 구조체의 폭의 비는 1:1 내지 2:1의 범위인 것인 집적 회로.The integrated circuit of claim 1 wherein the ratio of the width of the fourth metal structure to the width of the fifth metal structure is in the range of 1: 1 to 2: 1.삭제delete집적 회로로서,
제 1 유형 트랜지스터를 위한 제 1 확산 영역으로서, 상기 제 1 유형 트랜지스터는 상기 제 1 확산 영역 내에 제 1 드레인 영역과 제 1 소오스 영역을 포함하는 것인 상기 제 1 확산 영역;
상기 제 1 확산 영역으로부터 분리되어 있는, 제 2 유형 트랜지스터를 위한 제 2 확산 영역으로서, 상기 제 2 유형 트랜지스터는 상기 제 2 확산 영역 내에 제 2 드레인 영역과 제 2 소오스 영역을 포함하는 것인 상기 제 2 확산 영역;
라우팅 방향으로 상기 제 1 확산 영역과 상기 제 2 확산 영역을 가로질러 연속적으로 연장하는 게이트 전극;
상기 제 1 드레인 영역과 전기적으로 결합되는 제 1 금속 구조체;
상기 제 2 드레인 영역과 전기적으로 결합되는 제 2 금속 구조체;
상기 제 1 금속 구조체 및 상기 제 2 금속 구조체 위에 배치되며 이들 금속 구조체와 전기적으로 결합되는 제 3 금속 구조체로서, 상기 제 1 금속 구조체의 폭 대 상기 제 3 금속 구조체의 폭의 비가 1.3:1 내지 1.6:1의 범위인 것인 상기 제 3 금속 구조체;
상기 제 1 소오스 영역과 전기적으로 결합되는 제 4 금속 구조체;
상기 제 4 금속 구조체 위에 배치되며 상기 제 4 금속 구조체와 전기적으로 결합되는 제 5 금속 구조체 - 상기 제 5 금속 구조체와 상기 제 1 확산 영역은 상기 라우팅 방향으로 제 1 거리만큼 중첩되고, 상기 제 3 금속 구조체와 상기 제 1 확산 영역은 상기 라우팅 방향으로 제 2 거리만큼 중첩되며, 상기 제 1 거리는 상기 제 2 거리보다 긴 것임 -
상기 제 2 소오스 영역과 전기적으로 결합되는 제 6 금속 구조체; 및
상기 제 6 금속 구조체 위에 배치되며 상기 제 6 금속 구조체와 전기적으로 결합되는 제 7 금속 구조체 - 상기 제 7 금속 구조체와 상기 제 2 확산 영역은 상기 라우팅 방향으로 제 3 거리만큼 중첩되며, 상기 제 3 금속 구조체와 상기 제 2 확산 영역은 상기 라우팅 방향으로 제 4 거리만큼 중첩되고, 상기 제 3 거리는 상기 제 4 거리보다 긴 것임 -
를 포함하는, 집적 회로.As an integrated circuit,
A first diffusion region for a first type transistor, wherein the first type transistor comprises a first drain region and a first source region in the first diffusion region;
A second diffusion region for a second type transistor, separate from the first diffusion region, wherein the second type transistor includes a second drain region and a second source region in the second diffusion region; 2 diffusion regions;
A gate electrode continuously extending across said first diffusion region and said second diffusion region in a routing direction;
A first metal structure electrically coupled with the first drain region;
A second metal structure electrically coupled with the second drain region;
A third metal structure disposed on the first metal structure and the second metal structure and electrically coupled to the metal structure, wherein a ratio of the width of the first metal structure to the width of the third metal structure is 1.3: 1 to 1.6 The third metal structure having a range of: 1;
A fourth metal structure electrically coupled with the first source region;
A fifth metal structure disposed over the fourth metal structure and electrically coupled to the fourth metal structure, wherein the fifth metal structure and the first diffusion region overlap each other by the first distance in the routing direction, and the third metal The structure and the first diffusion region overlap a second distance in the routing direction, the first distance being longer than the second distance −
A sixth metal structure electrically coupled with the second source region; And
A seventh metal structure disposed on the sixth metal structure and electrically coupled to the sixth metal structure, wherein the seventh metal structure and the second diffusion region overlap each other by a third distance in the routing direction, and the third metal The structure and the second diffusion region overlap a fourth distance in the routing direction, the third distance being longer than the fourth distance −
≪ / RTI >삭제delete집적 회로로서,
제 1 유형 트랜지스터를 위한 제 1 확산 영역으로서, 상기 제 1 유형 트랜지스터는 상기 제 1 확산 영역 내에 제 1 드레인 영역과 제 1 소오스 영역을 포함하는 것인 상기 제 1 확산 영역;
상기 제 1 확산 영역으로부터 분리되어 있는, 제 2 유형 트랜지스터를 위한 제 2 확산 영역으로서, 상기 제 2 유형 트랜지스터는 상기 제 2 확산 영역 내에 제 2 드레인 영역과 제 2 소오스 영역을 포함하는 것인 상기 제 2 확산 영역;
라우팅 방향으로 상기 제 1 확산 영역과 상기 제 2 확산 영역을 가로질러 연속적으로 연장하는 게이트 전극;
상기 제 1 드레인 영역과 전기적으로 결합되는 제 1 금속 구조체;
상기 제 2 드레인 영역과 전기적으로 결합되는 제 2 금속 구조체;
상기 제 1 금속 구조체 및 상기 제 2 금속 구조체 위에 배치되며 이들 금속 구조체와 전기적으로 결합되는 제 3 금속 구조체로서, 상기 제 1 금속 구조체의 폭 대 상기 제 3 금속 구조체의 폭의 비가 1.3:1 내지 1.6:1의 범위인 것인 상기 제 3 금속 구조체;
상기 제 1 소오스 영역과 전기적으로 결합되는 제 4 금속 구조체;
상기 제 4 금속 구조체 위에 배치되며 상기 제 4 금속 구조체와 전기적으로 결합되는 제 5 금속 구조체;
상기 제 2 소오스 영역과 전기적으로 결합되는 제 6 금속 구조체; 및
상기 제 6 금속 구조체 위에 배치되며 상기 제 6 금속 구조체와 전기적으로 결합되는 제 7 금속 구조체
를 더 포함하고, 상기 제 5 금속 구조체와 상기 제 1 확산 영역은 상기 라우팅 방향으로 제 1 거리만큼 중첩되고, 상기 제 3 금속 구조체와 상기 제 1 확산 영역은 상기 라우팅 방향으로 제 2 거리만큼 중첩되며, 상기 제 1 확산 영역은 제 1 폭을 갖고, 상기 제 1 거리 대 상기 제 1 폭의 비는 0.75:1 내지 1:1의 범위이고, 상기 제 2 거리 대 상기 제 1 폭의 비는 0.1:1 내지 0.33:1의 범위이며, 상기 제 7 금속 구조체와 상기 제 2 확산 영역은 상기 라우팅 방향으로 제 3 거리만큼 중첩되며, 상기 제 3 금속 구조체와 상기 제 2 확산 영역은 상기 라우팅 방향으로 제 4 거리만큼 중첩되고, 상기 제 2 확산 영역은 제 2 폭을 갖고, 상기 제 3 거리 대 상기 제 2 폭의 비는 0.75:1 내지 1:1의 범위이고, 상기 제 4 거리 대 상기 제 2 폭의 비는 0.1:1 내지 0.33:1의 범위인 것인 집적 회로.As an integrated circuit,
A first diffusion region for a first type transistor, wherein the first type transistor comprises a first drain region and a first source region in the first diffusion region;
A second diffusion region for a second type transistor, separate from the first diffusion region, wherein the second type transistor includes a second drain region and a second source region in the second diffusion region; 2 diffusion regions;
A gate electrode continuously extending across said first diffusion region and said second diffusion region in a routing direction;
A first metal structure electrically coupled with the first drain region;
A second metal structure electrically coupled with the second drain region;
A third metal structure disposed on the first metal structure and the second metal structure and electrically coupled to the metal structure, wherein a ratio of the width of the first metal structure to the width of the third metal structure is 1.3: 1 to 1.6 The third metal structure having a range of: 1;
A fourth metal structure electrically coupled with the first source region;
A fifth metal structure disposed on the fourth metal structure and electrically coupled with the fourth metal structure;
A sixth metal structure electrically coupled with the second source region; And
A seventh metal structure disposed on the sixth metal structure and electrically coupled with the sixth metal structure.
Wherein the fifth metal structure and the first diffusion region overlap each other by the first distance in the routing direction, and the third metal structure and the first diffusion region overlap each other by the second distance in the routing direction. Wherein the first diffusion region has a first width and the ratio of the first distance to the first width is in the range of 0.75: 1 to 1: 1, and the ratio of the second distance to the first width is 0.1: 1 to 0.33: 1, wherein the seventh metal structure and the second diffusion region overlap each other by a third distance in the routing direction, and the third metal structure and the second diffusion region are fourth in the routing direction. Overlapping by a distance, the second diffusion region having a second width, wherein the ratio of the third distance to the second width is in the range of 0.75: 1 to 1: 1, and the fourth distance to the second width And the ratio is in the range of 0.1: 1 to 0.33: 1.

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