KR101211113B1 - Clock and data recovery circuit including binary phase detector - Google Patents

Abstract

Translated fromKorean

수신 데이터와 다 위상 복원된 클럭들의 위상 차이를 비교하여 그에 따른 업/다운 신호들을 출력하는 2n+1(여기서, n은 1 이상의 자연수) 개의 바이너리 위상 검출기(binary phase detector); 상기 바이너리 위상 검출기들로부터 입력되는 업/다운 신호들에 상응하는 업/다운 전류를 생성하는, 상기 바이너리 위상 검출기들의 개수와 동수(同數)로 구성되는 챠지 펌프(charge pump); 상기 챠지 펌프들로부터 입력되는 업/다운 전류에 상응하는 아날로그 전압 조정 신호를 출력하는 루프 필터; 상기 아날로그 전압 조정 신호에 따라 변화된 주파수의 클럭을 출력하는 전압 제어 오실레이터(VCO); 상기 전압 제어 오실레이터로부터 출력되는 클럭으로부터 상호 간 미세한 위상 차이(Dq)를 갖는 다 위상 복원된 클럭들을 출력하는 다 위상 클럭 발생기; 및 수신 데이터를 상기 다 위상 복원된 클럭들 중 어느 한 클럭으로 샘플링하여 복원된 데이터를 출력하는 D 플립플롭을 포함하는 클럭 및 데이터 복원 회로가 제공된다.2n + 1 binary phase detectors for comparing the phase difference between the received data and the multi-phase reconstructed clocks and outputting up / down signals accordingly; A charge pump configured to equal the number of the binary phase detectors to generate an up / down current corresponding to the up / down signals inputted from the binary phase detectors; A loop filter outputting an analog voltage adjustment signal corresponding to an up / down current input from the charge pumps; A voltage controlled oscillator (VCO) for outputting a clock of a frequency changed according to the analog voltage adjustment signal; A multi-phase clock generator for outputting multi-phase reconstructed clocks having a fine phase difference Dq from each other from a clock output from the voltage controlled oscillator; And a D flip-flop for sampling received data with one of the multi-phase recovered clocks and outputting the recovered data.

Description

Translated fromKorean

바이너리 위상 검출기를 포함하는 클럭 및 데이터 복원 회로{CLOCK AND DATA RECOVERY CIRCUIT INCLUDING BINARY PHASE DETECTOR}CLOCK AND DATA RECOVERY CIRCUIT INCLUDING BINARY PHASE DETECTOR}

본 발명은 클럭 및 데이터 복원 회로에 관한 것으로, 보다 구체적으로는 고속 직렬통신 등에서 NRZ (non return to zero) 형태의 비주기적 수신 데이터로부터 클럭을 복원하고, 복원된 클럭 신호를 이용하여 다시 데이터를 복원하는 클럭 및 데이터 복원회로에 관한 것이다.
The present invention relates to a clock and data recovery circuit, and more particularly, to recover a clock from non-periodic received data in the form of non return to zero (NRZ) in high speed serial communication, and to restore the data again using the restored clock signal. The present invention relates to a clock and data recovery circuit.

종래의 클럭 및 데이터 복원 회로는 바이너리 위상 검출기(binary phase detector)와 선형 위상 검출기(linear phase detector) 중 어느 하나를 선택하여 설계되었다. 특히 초고속 동작을 하는 클럭 및 데이터 복원회로는 속도, 전력 소모 및 구현의 용이함으로 인하여 일반적으로 바이너리 위상 검출기가 선호되고 있다.Conventional clock and data recovery circuits are designed by selecting one of a binary phase detector and a linear phase detector. In particular, clock and data recovery circuits that operate at high speed are generally favored by binary phase detectors due to speed, power consumption, and ease of implementation.

일반적인 바이너리 위상 검출기를 포함하는 클럭 및 데이터 복원회로의 구성 및 특징을 간단히 설명하면 다음과 같다. 도 1은 종래의 바이너리 위상 검출기를 사용한 클럭 및 데이터 복원 회로를 나타내는 블록도로서, 일반적으로 바이너리 위상 검출기(binary phase detector, 100), 챠지 펌프(charge pump, 200), 루프 필터(loop filter, 300), 전압 제어 오실레이터(VCO, 400) 및 D 플립플롭(D flipflop, 600)으로 구성된다.The configuration and features of a clock and data recovery circuit including a general binary phase detector will be briefly described as follows. 1 is a block diagram illustrating a clock and data recovery circuit using a conventional binary phase detector. In general, abinary phase detector 100, acharge pump 200, and aloop filter 300 are shown. ), A voltage controlled oscillator (VCO) 400 and a D flipflop (600).

바이너리 위상 검출기를 사용할 경우, 수신 데이터와 복원된 클럭의 위상 차이에 따른 챠지 펌프의 출력 전류는, 도 2에 도시한 바와 같이 비선형 특성을 갖는다. 즉, 수신 데이터가 복원된 클럭보다 위상이 빠를 경우 챠지 펌프의 전류는 +I₀가 되고, 반대로 수신 데이터가 복원된 클럭보다 위상이 느릴 경우 챠지 펌프의 전류는 -I₀가 된다. 이렇게 바이너리 위상 검출기는 수신 데이터와 복원된 클럭 중에서 어느 것이 위상이 더 빠른지 만을 검출하고, 그에 따른 챠지 펌프의 전류(이 경우 +I₀ 또는 -I₀)를 출력할 뿐, 수신 데이터와 복원된 클럭의 위상 차이의 크기를 검출하지는 못하는 한계를 갖는다.When the binary phase detector is used, the output current of the charge pump according to the phase difference between the received data and the restored clock has a nonlinear characteristic as shown in FIG. That is, when the received data is out of phase with the recovered clock, the charge pump current becomes + I_0. On the contrary, when the received data is out of phase with the recovered clock, the charge pump current becomes −I₀ . In this way, the binary phase detector detects only the phase of the received data and the recovered clock is faster, and outputs the current of the charge pump accordingly (+ I₀ or -I_{0 in} this case). There is a limit in not detecting the magnitude of the phase difference.

이러한 바이너리 위상 검출기의 비선형 특성은 클럭 및 데이터 복원 회로가 수신 데이터의 지터를 트래킹(jitter tracking)할 때, 수신 데이터와 복원된 클럭의 위상 차이에 상관없이 항상 일정한 속도로 수신 데이터의 지터를 트래킹하기 때문에, 도 3에 도시된 바와 같이 지터 트래킹 (jitter tracking) 시 슬루잉(slewing) 문제가 발생하며, 이는 바이너리 위상 검출기를 사용하는 클럭 및 데이터 복원 회로의 지터 톨러런스(jitter tolerance) 성능이 제한되는 주된 요인이 된다.
The nonlinear nature of these binary phase detectors ensures that when the clock and data recovery circuits track jitter of the received data, they always track the jitter of the received data at a constant rate regardless of the phase difference between the received data and the recovered clock. As a result, as shown in FIG. 3, slewing problems occur during jitter tracking, which is a major limitation in jitter tolerance performance of clock and data recovery circuits using binary phase detectors. It becomes a factor.

본 발명은 바이너리 위상 검출기(binary phase detector)의 비선형 위상 검출기 이득(nonlinear phase detector gain)으로 인하여 발생하는 수신 데이터의 지터 트래킹 (jitter tracking) 시 슬루잉(slewing) 문제를 해결하는 것을 목적으로 하는 클럭 및 데이터 복원 회로에 관한 것이다.
SUMMARY OF THE INVENTION The present invention is directed to a clock aimed at solving a slewing problem in jitter tracking of received data caused by a nonlinear phase detector gain of a binary phase detector. And a data recovery circuit.

본 발명의 일 측면에 따르면, 수신 데이터와 다 위상 복원된 클럭들의 위상 차이를 비교하여 그에 따른 업/다운 신호들을 출력하는 2n+1(여기서, n은 1 이상의 자연수) 개의 바이너리 위상 검출기(binary phase detector); 상기 바이너리 위상 검출기들로부터 입력되는 업/다운 신호들에 상응하는 업/다운 전류를 생성하는, 상기 바이너리 위상 검출기들의 개수와 동수(同數)로 구성되는 챠지 펌프(charge pump); 상기 챠지 펌프들로부터 입력되는 업/다운 전류에 상응하는 아날로그 전압 조정 신호를 출력하는 루프 필터; 상기 아날로그 전압 조정 신호에 따라 변화된 주파수의 클럭을 출력하는 전압 제어 오실레이터(VCO); 상기 전압 제어 오실레이터로부터 출력되는 클럭으로부터 상호 간 미세한 위상 차이(Dq)를 갖는 다 위상 복원된 클럭들을 출력하는 다 위상 클럭 발생기; 및 수신 데이터를 상기 다 위상 복원된 클럭들 중 어느 한 클럭으로 샘플링하여 복원된 데이터를 출력하는 D 플립플롭을 포함하는 클럭 및 데이터 복원 회로가 제공된다.
According to an aspect of the present invention, 2n + 1 binary phase detectors (n, where n is a natural number of 1 or more) for comparing the phase difference between the received data and the multi-phase reconstructed clocks and outputting corresponding up / down signals. detector); A charge pump configured to equal the number of the binary phase detectors to generate an up / down current corresponding to the up / down signals inputted from the binary phase detectors; A loop filter outputting an analog voltage adjustment signal corresponding to an up / down current input from the charge pumps; A voltage controlled oscillator (VCO) for outputting a clock of a frequency changed according to the analog voltage adjustment signal; A multi-phase clock generator for outputting multi-phase reconstructed clocks having a fine phase difference Dq from each other from a clock output from the voltage controlled oscillator; And a D flip-flop for sampling received data with one of the multi-phase recovered clocks and outputting the recovered data.

본 발명의 실시예에 의하면, 종래의 클럭 및 데이터 복원회로와 달리 새로이 제안하는 홀수 개의 바이너리 위상 검출기(binary phase detector)들과 동수의 챠지 펌프들을 사용하여 구현함으로써, 수신 데이터와 복원된 클럭 간의 위상 차이가 클 경우, 보다 큰 챠지 펌프 전류를 루프 필터에 흐르게 하여 지터 트래킹(jitter tracking) 시 슬루잉(slewing) 문제를 완화하고, 클럭 및 데이터 복원 회로의 지터 톨러런스 (jitter tolerance) 성능을 향상시키는 장점을 가지고 있다.
According to an embodiment of the present invention, unlike the conventional clock and data recovery circuit, the phase between the received data and the recovered clock is implemented by using the newly proposed odd number of binary phase detectors and the same number of charge pumps. Larger differences allow larger charge pump currents to flow through the loop filter to mitigate slewing during jitter tracking and improve jitter tolerance in clock and data recovery circuits Have

도 1은 종래의 바이너리 위상 검출기(binary phase detector)를 사용한 클럭 및 데이터 복원 회로를 나타내는 블록도.
도 2는 도 1의 종래의 바이너리 위상 검출기(binary phase detector)를 사용할 경우, 수신 데이터와 복원된 클럭의 위상 차이에 따른 챠지 펌프 출력 전류를 나타낸 도면.
도 3은 바이너리 위상 검출기(binary phase detector)를 사용할 경우, 시간에 따라 복원된 클럭의 위상이 수신 데이터의 위상을 트래킹하는 파형을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 3개의 바이너리 위상 검출기(binary phase detector)들을 사용한 클럭 및 데이터 복원 회로를 나타내는 블록도.
도 5는 도 4에서와 같이 3개의 바이너리 위상 검출기(binary phase detector)들을 사용할 경우, 수신 데이터와 복원된 클럭의 위상 차이에 따른 챠지 펌프 출력 전류를 나타낸 도면.
도 6은 본 발명의 다른 실시예에 따른 5개의 바이너리 위상 검출기(binary phase detector)들을 사용한 클럭 및 데이터 복원 회로를 나타내는 블록도.
도 7은 도 6에서와 같이 5개의 바이너리 위상 검출기(binary phase detector)들을 사용할 경우, 수신 데이터와 복원된 클럭의 위상 차이에 따른 챠지 펌프 출력 전류를 나타낸 도면.1 is a block diagram illustrating a clock and data recovery circuit using a conventional binary phase detector.
FIG. 2 is a diagram illustrating a charge pump output current according to a phase difference between received data and a restored clock when the conventional binary phase detector of FIG. 1 is used.
3 shows waveforms in which the phase of a clock recovered over time tracks the phase of received data when using a binary phase detector;
4 is a block diagram illustrating a clock and data recovery circuit using three binary phase detectors in accordance with one embodiment of the present invention.
FIG. 5 is a diagram illustrating a charge pump output current according to a phase difference between received data and a restored clock when using three binary phase detectors as in FIG. 4; FIG.
6 is a block diagram illustrating a clock and data recovery circuit using five binary phase detectors in accordance with another embodiment of the present invention.
FIG. 7 is a diagram illustrating a charge pump output current according to a phase difference between received data and a restored clock when five binary phase detectors are used as shown in FIG. 6.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention may be variously modified and have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. In addition, numerals (e.g., first, second, etc.) used in the description of the present invention are merely an identifier for distinguishing one component from another.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 관하여 상세히 설명한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 일 실시예에 따른 3개의 바이너리 위상 검출기(binary phase detector)를 사용한 클럭 및 데이터 복원 회로를 나타내는 블록도이다.4 is a block diagram illustrating a clock and data recovery circuit using three binary phase detectors according to an embodiment of the present invention.

도 1에 도시한 종래의 바이너리 위상 검출기(binary phase detector, 100) 와 챠지 펌프(charge pump, 200)를 사용한 클럭 및 데이터 복원 회로에 추가적으로 두 개의 바이너리 위상 검출기(110, 120), 두 개의 챠지 펌프(210, 220) 및 상호 간 미세한 위상 차이(Dq)를 갖는 다 위상 클럭들을 출력하는 다 위상 클럭 발생기(500)를 포함하여 구성된다. 도 4에 도시된 다 위상 클럭 발생기(500)는 일례로 3개의 위상을 갖는 클럭들을 출력하고 있다.In addition to the clock and data recovery circuit using the conventionalbinary phase detector 100 and thecharge pump 200 shown in FIG. 1, twobinary phase detectors 110 and 120 and two charge pumps are shown. And amulti-phase clock generator 500 for outputting themulti-phase clocks 210 and 220 and the fine phase difference Dq therebetween. Themulti-phase clock generator 500 shown in FIG. 4 outputs clocks having three phases as an example.

따라서, 본 발명의 일 실시예에 따른 클럭 및 데이터 복원회로는, 수신 데이터와 복원된 다 위상 클럭들의 위상 차이를 비교하여 그에 따른 업/다운 신호들을 출력하는 3개의 바이너리 위상 검출기(100, 110, 120), 상기 3개의 바이너리 위상 검출기(100, 110, 120)들로부터 입력되는 업/다운 신호들에 상응하는 업/다운 전류를 생성하는 3개의 챠지 펌프(200, 210, 220), 상기 3개의 챠지 펌프(200, 210, 220)들로부터 입력되는 업/다운 전류에 상응하는 아날로그 전압 조정 신호를 출력하는 루프 필터(300), 상기 아날로그 전압 조정 신호에 따라 주파수가 변하는 전압 제어 오실레이터(VCO, 400), 상기 전압 제어 오실레이터(400)로부터 출력되는 클럭으로부터 상호 미세한 위상 차이(Dq)를 갖는 다 위상 복원된 클럭들을 출력하는 다 위상 클럭 발생기(500), 및 수신 데이터를 상기 다 위상 복원된 클럭들 중 어느 한 클럭으로 샘플링하여 복원된 데이터를 출력하는 D 플립플롭(600)으로 구성될 수 있다.Accordingly, the clock and data recovery circuits according to an embodiment of the present invention compare three phase differences between the received data and the restored multi-phase clocks and output three up / down signals according to the threebinary phase detectors 100, 110,. 120, threecharge pumps 200, 210, and 220 which generate up / down currents corresponding to up / down signals input from the threebinary phase detectors 100, 110, and 120; Aloop filter 300 for outputting an analog voltage adjustment signal corresponding to an up / down current input from thecharge pumps 200, 210, and 220, and a voltagecontrol oscillator VCO 400 having a frequency varying according to the analog voltage adjustment signal. ), Amulti-phase clock generator 500 for outputting multi-phase reconstructed clocks having mutually fine phase differences Dq from the clock output from the voltage controlledoscillator 400, and receiving data. And outputting the restored data by sampling one clock with the phase of the recovered clock can be composed of a D flip-flop 600.

여기서, 바이너리 위상 검출기(100, 110, 120) 각각은, 수신 데이터와 복원된 클럭의 위상 차이를 비교하여, 수신 데이터의 위상이 복원된 클럭의 위상보다 앞서면(즉, 빠르면) 업 신호를 출력하고, 뒤지면(즉, 느리면) 다운 신호를 출력한다. 이러한 업 신호 또는 다운 신호는, 각 바이너리 위상 검출기(100, 110, 120)의 출력단과 연결된 챠지 펌프(200, 210, 220)로 입력된다.Here, each of thebinary phase detectors 100, 110, and 120 compares the phase difference between the received data and the restored clock, and outputs an up signal when the phase of the received data is ahead of (ie, is faster than) the recovered clock. If it is behind (ie slow), it outputs a down signal. The up signal or the down signal is input to thecharge pumps 200, 210, and 220 connected to the output terminals of thebinary phase detectors 100, 110, and 120.

이 경우, 챠지 펌프(200, 210, 220)는 바이너리 위상 검출기(100, 110, 120)로부터 각각 입력된 업/다운 신호에 상응하는 업/다운 전류를 생성하게 된다. 이를 위해, 챠지 펌프(200, 210, 220) 각각에는 업 전류를 생성하는 업 전류원 및 다운 전류를 생성하는 다운 전류원이 포함될 수 있다.In this case, thecharge pumps 200, 210, and 220 generate up / down currents corresponding to the up / down signals respectively input from thebinary phase detectors 100, 110, and 120. To this end, each of thecharge pumps 200, 210, and 220 may include an up current source for generating an up current and a down current source for generating a down current.

루프 필터(300)는 챠지 펌프(200, 210, 220)들로부터 입력되는 업/다운 전류에 상응하는 아날로그 전압 조정 신호를 출력한다. 구체적으로, 루프 필터(300)는, 챠지 펌프(200, 210, 220)의 출력단과 접지 사이에 서로 직렬 연결된 저항(R) 및 제1 캐패시터(C₁)와, 챠지 펌프(200, 210, 220)의 출력단과 접지 사이에 연결된 제2 캐패시터(C₂)를 포함하여 구성될 수 있다. 이에 따라, 챠지 펌프(200, 210, 220)들로부터 출력된 업/다운 전류는 루프 필터(300)를 거치면서 전압 제어 오실레이터(400)의 조정 전압으로 바뀌게 된다.Theloop filter 300 outputs an analog voltage adjustment signal corresponding to the up / down currents input from thecharge pumps 200, 210, and 220. In detail, theloop filter 300 includes a resistor R and a first capacitor C₁ connected in series with each other between the output terminal of thecharge pumps 200, 210, and 220, and thecharge pumps 200, 210, and 220. It may be configured to include a second capacitor (C₂ ) connected between the output terminal and ground. Accordingly, the up / down currents output from thecharge pumps 200, 210, and 220 are changed to the adjustment voltages of thevoltage control oscillator 400 while passing through theloop filter 300.

전압 제어 오실레이터(400)는, 상기 루프 필터(300)에서 출력되는 아날로그 전압 조정 신호에 따라 변화된 주파수 및 위상을 갖는 클럭을 복원하고, 복원된 클럭을 다 위상 클럭 발생기(500)로 피드백시킨다.Thevoltage control oscillator 400 restores a clock having a frequency and a phase changed according to the analog voltage adjustment signal output from theloop filter 300, and feeds the recovered clock back to themulti-phase clock generator 500.

다 위상 클럭 발생기(500)는, 전압 제어 오실레이터(400)로부터 출력된 클럭을 입력받고, 상호 미세한 위상 차이(Dq)를 갖는 다 위상 복원된 클럭들을 출력한다. 이러한 다 위상 클럭 발생기(500)는 도 4에 도시된 바와 같이, 복수의 미세 지연셀들로 구성될 수 있다. 이때, 미세 지연셀은 바이너리 위상 검출기(100, 110, 120)의 개수와 동수로 구성될 수 있다. 그리고 미세 지연셀은 복원된 클럭의 주파수에 따라서, 구체적으로 인버터(inverter)로 구현되거나, 저이득 차동 증폭기(low gain differential amplifier)로 구현되거나, 또는 전송선(transmission line)등으로 구현될 수 있다.Themulti-phase clock generator 500 receives a clock output from thevoltage control oscillator 400 and outputs multi-phase reconstructed clocks having a fine phase difference Dq. Themulti-phase clock generator 500 may be composed of a plurality of fine delay cells, as shown in FIG. In this case, the fine delay cell may be configured to be equal to the number ofbinary phase detectors 100, 110, and 120. In addition, the fine delay cell may be embodied as an inverter, a low gain differential amplifier, or a transmission line according to the frequency of the recovered clock.

그리고 D 플리플롭(600)은, 수신 데이터 및 상기 다 위상 클럭 발생기(500)에 의해 복원된 클럭들 중 어느 한 클럭을 입력받고, 수신 데이터를 상기 다 위상 복원된 클럭들 중 입력된 어느 한 클럭으로 샘플링하여 복원 데이터를 생성(출력)한다.The D flip-flop 600 receives one of received data and one of clocks recovered by themulti-phase clock generator 500, and receives the received data from one of the multi-phase recovered clocks. Sampling is used to generate (output) the reconstructed data.

이상에서는 도 4의 클럭 및 데이터 복원 회로의 상세 구성에 대하여 설명하였는 바, 이하, 도 4의 클럭 및 데이터 복원 회로의 특징에 대하여 설명하기로 한다. 이를 위해, 도 4에서 종래의 챠지 펌프(200) 의 전류량을 I₀라고 하고, 본 발명의 일 실시예에 따라 추가된 두 개의 챠지 펌프(210, 220)의 전류량을 I₁이라 가정한다.The detailed configuration of the clock and data recovery circuit of FIG. 4 has been described above. Hereinafter, the features of the clock and data recovery circuit of FIG. 4 will be described. To this end, in FIG. 4, the current amount of theconventional charge pump 200 is referred to as I₀ , and the current amount of the twocharge pumps 210 and 220 added according to the embodiment of the present invention is assumed to be I₁ .

제1 케이스로서, 도 4의 다 위상 클럭 발생기(500)로부터 출력된 3개의 위상을 갖는 클럭들의 위상이 모두 수신 데이터의 위상 보다 느릴 경우, 첫 번째 챠지 펌프(210) 의 전류는 I₁, 두 번째 챠지 펌프(200)의 전류는 I₀ 그리고 세 번째 챠지 펌프(220)의 전류는 I₁이 되어 총 I₀+2I₁의 전류가 3개의 챠지 펌프(200, 210, 220)들로부터 출력된다.As a first case, when the phases of the clocks having three phases output from themulti-phase clock generator 500 of FIG. 4 are all slower than the phase of the received data, the current of thefirst charge pump 210 is I₁ , two. The current of thefirst charge pump 200 is I₀ and the current of thethird charge pump 220 is I₁ , so that a total of I₀ + 2I₁ is output from the threecharge pumps 200, 210, and 220. .

제2 케이스로서, 도 4의 다 위상 클럭 발생기(500)로부터 출력된 3개의 위상을 갖는 클럭들 중 위상이 제일 빠른 클럭의 위상이 수신 데이터의 위상 보다 빠르고, 나머지 두 클럭들의 위상이 수신 데이터의 위상 보다 느릴 경우, 첫 번째 챠지 펌프(210)의 전류는 -I₁, 두 번째 챠지 펌프(200)의 전류는 I₀ 그리고 세 번째 챠지 펌프(220)의 전류는 I₁이 되어 총 I₀의 전류가 3개의 챠지 펌프(200, 210, 220)들로부터 출력된다.As a second case, among the clocks having three phases output from themulti-phase clock generator 500 of FIG. 4, the phase of the clock having the fastest phase is faster than the phase of the received data, and the phases of the remaining two clocks When it is slower than the phase, the current of thefirst charge pump 210 is -I₁ , the current of thesecond charge pump 200 is I_0, and the current of thethird charge pump 220 is I₁ , so that the total I₀ Current is output from the threecharge pumps 200, 210, 220.

제3 케이스로서, 도 4의 다 위상 클럭 발생기(500)로부터 출력된 3개의 위상을 갖는 클럭들 중 위상이 빠른 두 클럭의 위상이 수신 데이터의 위상 보다 빠르고, 나머지 클럭의 위상이 수신 데이터의 위상 보다 느릴 경우, 첫 번째 챠지 펌프(210)의 전류는 -I₁, 두 번째 챠지 펌프(200)의 전류는 -I₀ 그리고 세 번째 챠지 펌프(220)의 전류는 I₁이 되어 총 -I₀의 전류가 3개의 챠지 펌프(200, 210, 220)들로부터 출력된다.As a third case, of the clocks having three phases output from themulti-phase clock generator 500 of FIG. If it is slower, the current of thefirst charge pump 210 is -I₁ , the current of thesecond charge pump 200 is -I_0, and the current of thethird charge pump 220 is I₁ , resulting in a total of -I_0. The current of is output from the three charge pumps (200, 210, 220).

마지막 제4 케이스로서, 도 4의 다 위상 클럭 발생기(500)로부터 출력된 3개의 위상을 갖는 클럭들의 위상이 모두 수신 데이터의 위상 보다 빠를 경우, 첫 번째 챠지 펌프(210)의 전류는 -I₁, 두 번째 챠지 펌프(200)의 전류는 -I₀ 그리고 세 번째 챠지 펌프(220)의 전류는 -I₁이 되어 총 -I₀-2I₁의 전류가 3개의 챠지 펌프(200, 210, 220)들로부터 출력된다.As a fourth case, when the phases of the three phase clocks output from themulti-phase clock generator 500 of FIG. 4 are all faster than the phase of the received data, the current of thefirst charge pump 210 is -I_1. The current of thesecond charge pump 200 is -I₀ and the current of thethird charge pump 220 is -I₁ , so that the total of -I₀ -2I₁ is threecharge pumps 200, 210, and 220. Are output from

위와 같이 3개의 챠지 펌프(200, 210, 220)들의 출력 전류는, 수신 데이터와 복원된 클럭의 위상 차이에 따라 달라지며, 이를 도시하면 도 5와 같게 된다.As described above, the output currents of the three charge pumps 200, 210, and 220 depend on the phase difference between the received data and the restored clock, which is illustrated in FIG. 5.

여기서, 도 5의 본 발명에 따른 바이너리 위상 검출기 이득 곡선과 도 3의 종래의 바이너리 위상 검출기 이득 곡선을 상호 비교하면, 본 발명의 일 실시예에 따른 바이너리 위상 검출기는, 수신 데이터와 복원된 클럭의 위상 차이(q)가 클 경우, 보다 큰 챠지 펌프 전류를 출력함으로써, 지터 트래킹시 슬루잉(slewing) 문제를 완화하고, 따라서 클럭 및 데이터 복원회로의 지터 톨러런스(jitter tolerance) 성능을 개선함을 알 수 있다.
Here, when comparing the binary phase detector gain curve of FIG. 5 with the conventional binary phase detector gain curve of FIG. If the phase difference q is large, outputting a larger charge pump current alleviates the slewing problem during jitter tracking, thus improving the jitter tolerance performance of the clock and data recovery circuitry. Can be.

아울러, 도 4에 도시된 클럭 및 데이터 복원 회로에 두 개의 바이너리 위상 검출기(130, 140)와 두 개의 챠지 펌프(230, 240)를 더 추가하고, 다 위상 클럭 발생기(500)에서 5개의 위상을 갖는 클럭들을 출력함으로써, 도 6과 같이 5개의 바이너리 위상 검출기(100, 110, 120, 130, 140)와 5개의 챠지 펌프(200, 210, 220, 230, 240)를 갖는 클럭 및 데이터 복원회로를 구현할 수도 있다. 여기서, 도 6은 본 발명의 다른 실시예에 따른 5개의 바이너리 위상 검출기(binary phase detector)들을 사용한 클럭 및 데이터 복원 회로를 나타내는 블록도이다.In addition, twobinary phase detectors 130 and 140 and two charge pumps 230 and 240 are further added to the clock and data recovery circuit illustrated in FIG. 4, and five phases of themulti-phase clock generator 500 are added. The clock and data recovery circuit having fivebinary phase detectors 100, 110, 120, 130 and 140 and five charge pumps 200, 210, 220, 230 and 240 as shown in FIG. It can also be implemented. 6 is a block diagram illustrating a clock and data recovery circuit using five binary phase detectors according to another embodiment of the present invention.

이 경우에도, 도 7에 도시한 바와 같이, 수신 데이터와 복원된 클럭의 보다 세분화된 위상 차이(q)에 따라 챠지펌프 전류의 크기가 변화됨을 알 수 있다. 보다 구체적인 설명을 위해, 도 6에서, 종래의 챠지 펌프(200) 의 전류량을 I₀라고 하고, 도 4의 실시예에서와 같이 추가된 두 개의 챠지 펌프(210, 220)의 전류량을 I₁이라 하고, 도 6의 실시예에서 새롭게 추가된 두 개의 차지 펌프(230, 240)의 전류량을 I₂라 가정하여, 본 발명의 다른 실시예에 따른 클럭 및 데이터 복원회로의 특징을 설명하면 다음과 같다. 이는 앞선 도 4 및 도 5의 설명에서와 유사하게 설명될 수 있다.In this case also, as shown in FIG. 7, it can be seen that the magnitude of the charge pump current changes according to the more detailed phase difference q between the received data and the restored clock. For more detailed description, in FIG. 6, the current amount of theconventional charge pump 200 is referred to as I₀ , and the current amount of the two charge pumps 210 and 220 added as in the embodiment of FIG. 4 is referred to as I₁ . 6, the characteristics of the clock and data recovery circuits according to another embodiment of the present invention will be described on the assumption that the current amounts of the two newly added charge pumps 230 and 240 are I₂ . . This can be explained similarly to the description of the foregoing FIGS. 4 and 5.

제1 케이스로서, 도 6의 다 위상 클럭 발생기(500)로부터 출력된 5개의 위상을 갖는 클럭들의 위상이 모두 수신 데이터의 위상 보다 느릴 경우, 첫 번째 챠지 펌프(230) 의 전류는 I₂, 두 번째 챠지 펌프(210)의 전류는 I₁, 세 번째 챠지 펌프(200)의 전류는 I₀, 네 번째 챠지 펌프(220)의 전류는 I₁, 그리고 다섯 번째 챠지 펌프(240)의 전류는 I₂가 되어 총 I₀+2I₁+2I₂ 의 전류가 5개의 챠지 펌프(200, 210, 220, 230, 240)들로부터 출력된다.As a first case, when the phases of the clocks having five phases output from themulti-phase clock generator 500 of FIG. 6 are all slower than the phase of the received data, the current of thefirst charge pump 230 is I₂ , two. The current of thefirst charge pump 210 is I₁ , the current of thethird charge pump 200 is I₀ , the current of thefourth charge pump 220 is I₁ , and the current of thefifth charge pump 240 is I._The total current of I₀ + 2I₁ + 2I₂ is output from two charge pumps 200, 210, 220, 230, and 240.

제2 케이스로서, 도 6의 다 위상 클럭 발생기(500)로부터 출력된 5개의 위상을 갖는 클럭들의 위상 중 제일 빠른 클럭의 위상이 수신 데이터의 위상 보다 빠르고, 나머지 4개의 클럭들의 위상이 수신 데이터의 위상 보다 느릴 경우, 첫 번째 챠지 펌프(230) 의 전류는 -I₂, 두 번째 챠지 펌프(210)의 전류는 I₁, 세 번째 챠지 펌프(200)의 전류는 I₀, 네 번째 챠지 펌프(220)의 전류는 I₁, 그리고 다섯 번째 챠지 펌프(240)의 전류는 I₂가 되어 총 I₀+2I₁의 전류가 5개의 챠지 펌프(200, 210, 220, 230, 240)들로부터 출력된다.As a second case, the phase of the fastest clock among the phases of the five phases output from themulti-phase clock generator 500 of FIG. 6 is faster than the phase of the received data, and the phases of the remaining four clocks of the received data If it is slower than the phase, the current of thefirst charge pump 230 is -I₂ , the current of thesecond charge pump 210 is I₁ , the current of thethird charge pump 200 is I₀ , and the fourth charge pump ( The current at 220 is I₁ and thefifth charge pump 240 is at I₂ so that a total of I₀ + 2I₁ is output from the five charge pumps 200, 210, 220, 230, and 240. do.

제3 케이스로서, 도 6의 다 위상 클럭 발생기(500)로부터 출력된 5개의 위상을 갖는 클럭들의 위상 중 빠른 순의 2개의 클럭의 위상이 수신 데이터의 위상 보다 빠르고, 나머지 3개의 클럭들의 위상이 수신 데이터의 위상 보다 느릴 경우, 첫 번째 챠지 펌프(230) 의 전류는 -I₂, 두 번째 챠지 펌프(210)의 전류는 -I₁, 세 번째 챠지 펌프(200)의 전류는 I₀, 네 번째 챠지 펌프(220)의 전류는 I₁, 그리고 다섯 번째 챠지 펌프(240)의 전류는 I₂가 되어 총 I₀의 전류가 5개의 챠지 펌프(200, 210, 220, 230, 240)들로부터 출력된다.As a third case, the phase of the two clocks in the order of the clock of the five phases output from themulti-phase clock generator 500 of Figure 6 is faster than the phase of the received data, the phase of the remaining three clocks When the phase of the received data is slower, the current of thefirst charge pump 230 is -I₂ , the current of thesecond charge pump 210 is -I₁ , the current of thethird charge pump 200 is I₀ , and yes. The current of thefirst charge pump 220 is I₁ , and the current of thefifth charge pump 240 is I₂ , so that the total I₀ current is from the five charge pumps 200, 210, 220, 230, and 240. Is output.

제4 케이스로서, 도 6의 다 위상 클럭 발생기(500)로부터 출력된 5개의 위상을 갖는 클럭들의 위상 중 빠른 순의 3개의 클럭의 위상이 수신 데이터의 위상 보다 빠르고, 나머지 2개의 클럭들의 위상이 수신 데이터의 위상 보다 느린 경우, 첫 번째 챠지 펌프(230) 의 전류는 -I₂, 두 번째 챠지 펌프(210)의 전류는 -I₁, 세 번째 챠지 펌프(200)의 전류는 -I₀, 네 번째 챠지 펌프(220)의 전류는 I₁, 그리고 다섯 번째 챠지 펌프(240)의 전류는 I₂가 되어 총 -I₀ 의 전류가 5개의 챠지 펌프(200, 210, 220, 230, 240)들로부터 출력된다.As a fourth case, among the phases of the clocks having five phases output from themulti-phase clock generator 500 of FIG. When the phase of the received data is slower, the current of thefirst charge pump 230 is -I₂ , the current of thesecond charge pump 210 is -I₁ , the current of thethird charge pump 200 is -I₀ , and so on. The current of thefourth charge pump 220 is I₁ , and the current of thefifth charge pump 240 is I₂ , so that the total of -I₀ is five charge pumps 200, 210, 220, 230, and 240. Are output from them.

제5 케이스로서, 도 6의 다 위상 클럭 발생기(500)로부터 출력된 5개의 위상을 갖는 클럭들의 위상 중 빠른 순의 4개의 클럭의 위상이 수신 데이터의 위상 보다 빠르고, 나머지 1개의 클럭(즉, 가장 느린 클럭)의 위상이 수신 데이터의 위상 보다 느린 경우, 첫 번째 챠지 펌프(230) 의 전류는 -I₂, 두 번째 챠지 펌프(210)의 전류는 -I₁, 세 번째 챠지 펌프(200)의 전류는 -I₀, 네 번째 챠지 펌프(220)의 전류는 -I₁, 그리고 다섯 번째 챠지 펌프(240)의 전류는 I₂가 되어 총 -I₀-2I₁ 의 전류가 5개의 챠지 펌프(200, 210, 220, 230, 240)들로부터 출력된다.As a fifth case, the phase of the four clocks in the highest order among the phases of the five phase clocks output from themulti-phase clock generator 500 of FIG. If the phase of the slowest clock) is slower than the phase of the received data, the current of thefirst charge pump 230 is -I₂ , the current of thesecond charge pump 210 is -I₁ , and thethird charge pump 200. The current of -I₀ , the current of thefourth charge pump 220 is -I₁ , and the current of thefifth charge pump 240 is I₂ , so that the total of -I₀ -2I₁ is five charge pumps. Outputs from (200, 210, 220, 230, 240).

마지막 제6 케이스로서, 도 6의 다 위상 클럭 발생기(500)로부터 출력된 5개의 위상을 갖는 클럭들의 위상이 모두 수신 데이터의 위상 보다 빠른 경우, 첫 번째 챠지 펌프(230) 의 전류는 -I₂, 두 번째 챠지 펌프(210)의 전류는 -I₁, 세 번째 챠지 펌프(200)의 전류는 -I₀, 네 번째 챠지 펌프(220)의 전류는 -I₁, 그리고 다섯 번째 챠지 펌프(240)의 전류는 -I₂가 되어 총 -I₀-2I₁-2I₂ 의 전류가 5개의 챠지 펌프(200, 210, 220, 230, 240)들로부터 출력된다.
As the sixth case, when the phases of the five phase clocks output from themulti-phase clock generator 500 of FIG. 6 are all faster than the phase of the received data, the current of thefirst charge pump 230 is -I_2. , The current of thesecond charge pump 210 is -I₁ , the current of thethird charge pump 200 is -I₀ , the current of thefourth charge pump 220 is -I₁ , and the fifth charge pump 240 ) Is -I₂ so that a total of -I₀ -2I₁ -2I₂ is output from the five charge pumps 200, 210, 220, 230, and 240.

상술한 바와 같은 본 발명에 따른 클럭 및 데이터 복원회로에서, 사용하는 바이너리 위상 검출기의 개수는 반드시 도 4 및 도 6과 같이 3개 또는 5개로 한정되는 것은 아니다. 바이너리 위상 검출기 이득은 사용되는 바이너리 위상 검출기의 개수가 일곱 개, 아홉 개로 증가할수록 점점 더 선형적인 특성을 갖게 되고, 따라서 클럭 및 데이터 복원회로의 지터 톨러런스 성능이 보다 더 개선될 수 있다. 하지만, 사용되는 바이너리 위상 검출기의 개수가 증가함에 따라 전력 소모 및 회로 면적이 커지고, 구현이 복잡해지는 단점이 있으므로, 적정한 바이너리 위상 검출기의 개수는 사용하는 공정, 설계자의 취향 및 경험에 따라 결정될 수 있다.In the clock and data recovery circuit according to the present invention as described above, the number of binary phase detectors used is not necessarily limited to three or five as shown in FIGS. The binary phase detector gain becomes more linear as the number of binary phase detectors used increases to seven or nine, so that the jitter tolerance performance of the clock and data recovery circuits can be further improved. However, as the number of binary phase detectors used increases, power consumption, circuit area, and implementation complexity are complicated. Therefore, an appropriate number of binary phase detectors may be determined according to a process, a designer's taste, and experience. .

이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.
Although the above has been described with reference to embodiments of the present invention, those skilled in the art may variously modify the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. And can be changed easily.

100 : 종래의 바이너리 위상 검출기 (binary phase detector)
110, 120, 130, 140 : 본 발명에서 추가된 바이너리 위상 검출기 (binary phase detector)
200 : 종래의 챠지펌프 (charge pump) 회로
210, 220, 230, 240 : 본 발명에서 추가된 챠지 펌프 (charge pump) 회로
300 : 루프 필터 (loop filter)
400 : 전압 제어 오실레이터 (voltage controlled oscillator)
500 : 다 위상 클럭 발생기
600 : D 플립플롭 (D flipflop)100: conventional binary phase detector
110, 120, 130, 140: binary phase detector added in the present invention
200: conventional charge pump (charge pump) circuit
210, 220, 230, 240: Charge pump circuit added in the present invention
300: loop filter
400: voltage controlled oscillator
500: Multi Phase Clock Generator
600: D flipflop

Claims (5)

Translated fromKorean

수신 데이터와 다 위상 복원된 클럭들의 위상 차이를 비교하여 그에 따른 업/다운 신호들을 출력하는 2n+1(여기서, n은 1 이상의 자연수) 개의 바이너리 위상 검출기(binary phase detector);
상기 바이너리 위상 검출기들로부터 입력되는 업/다운 신호들에 상응하는 업/다운 전류를 생성하는, 상기 바이너리 위상 검출기들의 개수와 동수(同數)로 구성되는 챠지 펌프(charge pump);
상기 챠지 펌프들로부터 입력되는 업/다운 전류에 상응하는 아날로그 전압 조정 신호를 출력하는 루프 필터;
상기 아날로그 전압 조정 신호에 따라 변화된 주파수의 클럭을 출력하는 전압 제어 오실레이터(VCO);
상기 전압 제어 오실레이터로부터 출력되는 클럭으로부터 상호 간 미세한 위상 차이(Dq)를 갖는 다 위상 복원된 클럭들을 출력하는 다 위상 클럭 발생기; 및
수신 데이터를 상기 다 위상 복원된 클럭들 중 어느 한 클럭으로 샘플링하여 복원된 데이터를 출력하는 D 플립플롭
을 포함하는 클럭 및 데이터 복원 회로.2n + 1 binary phase detectors for comparing the phase difference between the received data and the multi-phase reconstructed clocks and outputting up / down signals accordingly;
A charge pump configured to equal the number of the binary phase detectors to generate an up / down current corresponding to the up / down signals inputted from the binary phase detectors;
A loop filter outputting an analog voltage adjustment signal corresponding to an up / down current input from the charge pumps;
A voltage controlled oscillator (VCO) for outputting a clock of a frequency changed according to the analog voltage adjustment signal;
A multi-phase clock generator for outputting multi-phase reconstructed clocks having a fine phase difference Dq from each other from a clock output from the voltage controlled oscillator; And
A D flip-flop that samples received data into one of the multi-phase recovered clocks and outputs the recovered data
Clock and data recovery circuit comprising a.제1항에 있어서,
상기 다 위상 클럭 발생기는 미세한 위상 차이(Dq)에 해당하는 지연 시간을 갖는 미세 지연셀들로 구성되는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
The method of claim 1,
The multi-phase clock generator is composed of fine delay cells having a delay time corresponding to a fine phase difference (Dq).
제2항에 있어서,
상기 미세 지연셀들은 상기 바이너리 위상 검출기들의 개수와 동수(同數)로 구성되고, 상기 미세 지연셀들 각각은 상호간 동일한 위상 차이(Dq) 만큼씩 쉬프트된 복원 클럭을 출력하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.The method of claim 2,
The fine delay cells comprise the same number as the number of binary phase detectors, and each of the fine delay cells outputs a recovered clock shifted by the same phase difference Dq. Data recovery circuit.제3항에 있어서,
상기 미세 지연셀들 각각으로부터 출력된 복원 클럭은, 상기 바이너리 위상 검출기들로 1 대 1로 매칭되어 입력되는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
The method of claim 3,
And a reconstructed clock output from each of the fine delay cells is input in a one-to-one match to the binary phase detectors.
제1항에 있어서,
상기 루프 필터는, 상기 챠지 펌프들의 출력단과 접지 사이에 서로 직렬 연결된 저항(R) 및 제1 캐패시터(C₁)와, 상기 챠지 펌프들의 출력단과 접지 사이에 연결된 제2 캐패시터(C₂)를 포함하여 구성되는 것을 특징으로 하는 클럭 및 데이터 복원 회로.The method of claim 1,
The loop filter includes a resistor (R) and a first capacitor (C₁ ) connected in series with each other between the output terminal and the ground of the charge pumps, and a second capacitor (C₂ ) connected between the output terminal and the ground of the charge pumps. Clock and data recovery circuit, characterized in that configured to.

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