KR101156060B1 - Method for fabricating semiconductor device with buried gate - Google Patents

Abstract

PURPOSE: A method for manufacturing a semiconductor device equipped with a buried gate is provided to improve process margin of a bit line formation process by forming a bit line in a cell area before forming a peripheral gate. CONSTITUTION: A first interlayer insulating film(42) is formed on a substrate(31). A storage node contact hole(43) is formed by selectively etching the first interlayer insulating film. A storage node contact plug(44) is formed by burying the storage node contact hole with conductive material. A damascene pattern(45) is formed by selectively etching the first interlayer insulating film of a cell area. A bit line(47) is formed inside the damascene pattern. A bit line spacer is formed on a sidewall of the damascene pattern before forming the bit line. A peripheral gate is formed in a peripheral area.

Description

Translated fromKorean

매립게이트를 구비한 반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH BURIED GATE}Method for manufacturing semiconductor device with buried gate {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH BURIED GATE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a method of manufacturing a semiconductor device having a buried gate (BG).

현재 반도체 제조공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 원하는 소자특성을 확보하는데 어려움이 있다. 이에 따라 최근에는 게이트를 기판에 매립하여 형성하는 매립게이트(Buried Gate, BG)가 도입되었다.As the miniaturization progresses in the semiconductor manufacturing process, various device characteristics and processes are becoming difficult. In particular, the formation of the gate structure, the bit line structure, the contact structure, and the like shows a limit toward 40 nm or less, and even if the structure is formed, it is difficult to secure desired device characteristics. Accordingly, recently, buried gates (BGs), which are formed by embedding a gate in a substrate, have been introduced.

도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to the related art.

도 1a에 도시된 바와 같이, 셀영역과 페리영역을 갖는 기판(11)에 활성영역(13)을 정의하는 소자분리막(12)을 형성한 다음, 셀영역의 기판(11) 상에 랜딩플러그(14)를 형성하고, 기판(11)에는 매립게이트를 형성한다. 매립게이트는 기판에 형성된 트렌치(15), 트렌치(15) 표면상에 형성된 게이트절연막(미도시), 트렌치를 일부 매립하는 게이트전극(16) 및 나머지 트렌치(15)를 매립하는 게이트하드마스크막(17)을 포함한다. 이어서, 기판(11) 상에 셀영역을 덮고, 페리영역을 오픈하는 캡핑막(18)을 형성한 다음, 캡핑막(18)을 이용하여 페리영역의 기판(11)을 노출시킨다.As shown in FIG. 1A, anisolation layer 12 defining anactive region 13 is formed on asubstrate 11 having a cell region and a ferry region, and then a landing plug ( 14 and a buried gate is formed in thesubstrate 11. The buried gate may include atrench 15 formed in a substrate, a gate insulating film (not shown) formed on the surface of thetrench 15, agate electrode 16 partially filling the trench, and a gate hard mask layer filling the remaining trench 15 ( 17). Subsequently, acapping film 18 covering the cell region and opening the ferry region is formed on thesubstrate 11, and then thesubstrate 11 of the ferry region is exposed using thecapping film 18.

도 1b에 도시된 바와 같이, 페리영역에 페리게이트절연막(19), 페리게이트전극(20) 및 페리게이트하드마스크막(21)이 순차적으로 적층된 구조의 페리게이트(22)를 형성한다. 이어서, 페리게이트(22) 측벽에 스페이서(23)를 형성하고, 셀영역을 캡핑막(18)을 제거한다. 이어서, 기판(11) 전면에 페리게이트(22)를 덮는 층간절연막(24)을 형성한다.As shown in FIG. 1B, aferrite gate 22 having a structure in which theferrite insulating layer 19, theferrite gate electrode 20, and the ferritehard mask layer 21 are sequentially stacked is formed in the ferrite region. Subsequently,spacers 23 are formed on the sidewalls of theferrite 22, and thecapping layer 18 is removed from the cell region. Subsequently, aninterlayer insulating film 24 covering theferrite gate 22 is formed on the entire surface of thesubstrate 11.

도 1c에 도시된 바와 같이, 셀영역에 층간절연막(24)을 관통하여 랜딩플러그(14)에 접하는 스토리지노드콘택플러그(26) 및 층간절연막(24)에 형성된 다마신패턴(27)을 일부 매립하는 비트라인(29)을 형성한다. 여기서, 미설명 도면부호 '25'는 스토리지노드콘택홀, '28'은 비트라인스페이서, '30'은 비트라인하드마스크막이다.As shown in FIG. 1C, the storagenode contact plug 26 and thedamascene pattern 27 formed in theinterlayer insulating layer 24 are partially buried through theinterlayer insulating layer 24 in the cell region and in contact with thelanding plug 14. Thebit line 29 is formed. Here,reference numeral 25 denotes a storage node contact hole, 28 denotes a bit line spacer, and 30 denotes a bit line hard mask layer.

하지만, 종래기술에 따른 반도체 장치 제조방법은 페리게이트(22)를 형성한 이후에 스토리지노드콘택플러그(26) 및 비트라인(29)을 형성하기 때문에 이들 형성공정에 대한 공정마진이 저하되는 문제점이 있다. 이는 페리게이트(22) 형성공정과 스토리지노드콘택플러그(26) 형성공정 및 비트라인(29) 형성공정 사이에 진행되는 공정들에서 발생하는 공정 산포를 모두 포함한 상태에서 스토리지노드콘택플러그(26) 형성공정 및 비트라인(29) 형성공정이 진행되기 때문이다. 상술한 스토리지노드콘택플러그(26) 형성공정에 대한 공정마진 저하는 스토리지노드콘택플러그(26)의 콘택특성을 저하시키고, 높이 산포를 유발하여 후속 스토리지노드 형성공정에 대한 난이도를 증가시키는 문제점이 있다. 그리고, 비트라인(29) 형성공정에 대한 공정마진 저하는 비트라인(29)의 콘택특성을 저하시키고, 높이 산포를 유발하여 비트라인(29)의 저항을 증가시키거나, 비트라인(29) 저항 산포를 유발하는 문제점이 있다.
However, since the semiconductor device manufacturing method according to the related art forms the storagenode contact plug 26 and thebit line 29 after theferrite gate 22 is formed, the process margin for these forming processes is reduced. have. This is because the storagenode contact plug 26 is formed in a state that includes all process dispersions occurring between the process of forming theferrite gate 22, the process of forming the storagenode contact plug 26, and the process of forming thebit line 29. This is because the process and thebit line 29 forming process are performed. Degradation of the process margin for the storagenode contact plug 26 forming process described above has a problem of lowering the contact characteristics of the storagenode contact plug 26 and causing a height spread to increase the difficulty of subsequent storage node forming processes. . In addition, the process margin reduction for the process of forming thebit line 29 lowers the contact characteristics of thebit line 29, causes a height distribution, and increases the resistance of thebit line 29, or the resistance of thebit line 29. There is a problem that causes dispersion.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스토리지노드콘택플러그 형성공정 및 비트라인 형성공정에 대한 공정마진을 향상시킬 수 있는 매립게이트를 구비한 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and provides a semiconductor device manufacturing method having a buried gate that can improve the process margin for the storage node contact plug forming process and the bit line forming process. There is a purpose.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 셀영역과 페리영역을 갖는 기판의 상기 셀영역의 기판에 매립게이트를 형성하는 단계; 상기 기판상에 제1층간절연막을 형성하는 단계; 상기 셀영역의 제1층간절연막을 선택적으로 식각하여 다마신패턴을 형성하는 단계; 상기 다마신패턴 내부에 비트라인을 형성하는 단계; 및 상기 페리영역에 페리게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method including: forming a buried gate in a substrate of a cell region of a substrate having a cell region and a ferry region; Forming a first interlayer insulating film on the substrate; Selectively etching the first interlayer dielectric layer of the cell region to form a damascene pattern; Forming a bit line in the damascene pattern; And forming a ferrite in the ferry region.

또한, 본 발명의 반도체 장치 제조방법은 상기 다마신패턴을 형성하기 이전에, 상기 제1층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계; 및 상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그를 형성하는 단계를 더 포함할 수 있다.
The method of manufacturing a semiconductor device of the present invention may further include forming a storage node contact hole by selectively etching the first interlayer insulating layer before the damascene pattern is formed; And forming a storage node contact plug to fill the storage node contact hole.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 셀영역과 페리영역을 갖는 기판의 상기 셀영역에 랜딩플러그를 형성함과 동시에 매립게이트를 형성하는 단계; 상기 기판상에 제1층간절연막을 형성하는 단계; 상기 셀영역의 제1층간절연막을 선택적으로 식각하여 상기 랜딩플러그를 노출시키는 다마신패턴을 형성하는 단계; 상기 다마신패턴 아래 랜딩플러그를 제거하는 단계; 상기 랜딩플러그가 제거된 영역 및 상기 다마신패턴 내부에 비트라인을 형성하는 단계; 및 상기 페리영역에 페리게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of forming a buried gate while simultaneously forming a landing plug in the cell region of a substrate having a cell region and a ferry region; Forming a first interlayer insulating film on the substrate; Selectively etching the first interlayer dielectric layer of the cell region to form a damascene pattern exposing the landing plug; Removing a landing plug under the damascene pattern; Forming a bit line in the region where the landing plug is removed and in the damascene pattern; And forming a ferrite in the ferry region.

또한, 본 발명의 반도체 장치 제조방법은 상기 다마신패턴을 형성하기 이전에, 상기 제1층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계; 및 상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그를 형성하는 단계를 더 포함할 수 있다.
The method of manufacturing a semiconductor device of the present invention may further include forming a storage node contact hole by selectively etching the first interlayer insulating layer before the damascene pattern is formed; And forming a storage node contact plug to fill the storage node contact hole.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은 페리게이트를 형성하기 이전에 셀영역에 스토리지노드콘택플러그 및 비트라인을 형성함으로써, 공정 산포에 기인한 스토리지노드콘택플러그 형성공정 및 비트라인 형성공정에 대한 공정마진 저하를 방지할 수 있는 효과가 있다.
The present invention, based on the above-mentioned problem solving means, forms the storage node contact plug and the bit line in the cell region before forming the ferrite, thereby forming the storage node contact plug forming process and the bit line forming process due to process dispersion. There is an effect that can prevent a decrease in process margin.

도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to the prior art.
2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 매립게이트를 구비한 반도체 장치에서 스토리지노드콘택플러그 형성공정 및 비트라인 형성공정에 대한 공정마진을 향상시킬 수 있는 반도체 장치 제조방법을 제공한다. 이를 위해, 본 발명은 셀영역에 스토리지노드콘택플러그 및 비트라인을 형성한 다음에 페리영역에 페리게이트를 형성하는 것을 특징으로 한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. The present invention to be described later provides a method of manufacturing a semiconductor device capable of improving process margins for a storage node contact plug forming process and a bit line forming process in a semiconductor device having a buried gate. To this end, the present invention is characterized by forming a storage node contact plug and a bit line in the cell region and then forming a ferrite in the ferry region.

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이다.2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역과 페리영역을 갖는 기판(31) 상에 패드산화막(32A)과 하드마스크폴리실리콘막(32B)이 순차적으로 적층된 제1하드마스크패턴(32)을 형성한다. 제1하드마스크패턴(32)은 후속 공정을 통해 형성될 랜딩플러그의 높이를 고려하여 600Å 내지 1500Å 범위의 두께를 갖도록 형성할 수 있다.As shown in FIG. 2A, a firsthard mask pattern 32 in which apad oxide film 32A and a hardmask polysilicon film 32B are sequentially stacked is formed on asubstrate 31 having a cell region and a ferry region. do. The firsthard mask pattern 32 may be formed to have a thickness in the range of 600 mW to 1500 mV in consideration of the height of the landing plug to be formed through a subsequent process.

다음으로, 제1하드마스크패턴(32)을 식각장벽으로 기판(31)을 식각하여 소자분리트렌치를 형성하고, 소자분리트렌치를 절연물질로 매립하여 활성영역(34)을 정의하는 소자분리막(33)을 형성한다.Subsequently, thedevice isolation trench 33 is formed by etching thesubstrate 31 using the firsthard mask pattern 32 as an etch barrier, and forming the device isolation trench, and filling the device isolation trench with an insulating material to define theactive region 34. ).

다음으로, 셀영역의 제1하드마스크패턴(32)을 선택적으로 제거하여 활성영역(34)을 노출시키는 홈(35)을 형성한다.Next, the firsthard mask pattern 32 of the cell region is selectively removed to form thegroove 35 exposing theactive region 34.

도 2b에 도시된 바와 같이, 홈(35)을 매립하도록 기판(31) 전면에 랜딩플러그용 도전막(36)을 형성한 후에, 소자분리막(33)이 노출될때까지 평탄화공정을 실시한다. 이때, 랜딩플러그용 도전막(36)은 폴리실리콘막으로 형성할 수 있고, 평탄화공정을 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.As shown in FIG. 2B, after the conductive plug 36 for the landing plug is formed on the entire surface of thesubstrate 31 to fill thegroove 35, the planarization process is performed until thedevice isolation layer 33 is exposed. In this case, the landing plug conductive film 36 may be formed of a polysilicon film, and the planarization process may be performed using chemical mechanical polishing (CMP).

다음으로, 셀영역에 매립게이트를 형성하기 위하여 랜딩플러그용 도전막(36)이 형성된 기판(31) 상에 제2하드마스크패턴(37)을 형성한다. 일례로, 제2하드마스크패턴(37)은 질화막으로 형성할 수 있다.Next, a secondhard mask pattern 37 is formed on thesubstrate 31 on which the landing plug conductive film 36 is formed to form the buried gate in the cell region. For example, the secondhard mask pattern 37 may be formed of a nitride film.

도 2c에 도시된 바와 같이, 제2하드마스크패턴(37)을 식각장벽으로 랜딩플러그용 도전막(36), 활성영역(34) 및 소자분리막(33)을 식각한다. 이로써, 활성영역(34)과 소자분리막(33)을 동시에 가로지르는 다수의 트렌치(38)가 형성됨과 동시에 랜딩플러그(36A)가 형성된다.As illustrated in FIG. 2C, the landing plug conductive layer 36, theactive region 34, and thedevice isolation layer 33 are etched using the secondhard mask pattern 37 as an etch barrier. As a result, a plurality oftrenches 38 simultaneously crossing theactive region 34 and thedevice isolation layer 33 are formed and alanding plug 36A is formed.

다음으로, 트렌치(38) 표면상에 게이트절연막(미도시)을 형성한다. 일례로, 게이트절연막은 열산화법(ThermalOxidation)을 사용하여 실리콘산화막(SiO₂)으로 형성할 수 있다.Next, a gate insulating film (not shown) is formed on thetrench 38 surface. For example, the gate insulating layer may be formed of a silicon oxide layer (SiO₂ ) by thermal oxidation.

다음으로, 트렌치(38)를 일부 매립하는 게이트전극(39)을 형성한다. 게이트전극(39)은 금속막, 금속산화막, 금속질화막, 금속실리사이드막을 포함하는 금속성막으로 형성할 수 있다.Next, agate electrode 39 which partially fills thetrench 38 is formed. Thegate electrode 39 may be formed of a metal film including a metal film, a metal oxide film, a metal nitride film, and a metal silicide film.

다음으로, 게이트전극(39) 상에 나머지 트렌치(38)를 매립하는 실링막(40)을 형성한다. 일례로, 실링막(40)은 질화막으로 형성할 수 있다.Next, asealing film 40 for filling theremaining trenches 38 is formed on thegate electrode 39. For example, thesealing film 40 may be formed of a nitride film.

상술한 공정과정을 통해 셀영역의 기판(31)에 다수의 매립게이트를 형성할 수 있으며, 매립게이트 형성공정간 페리영역 형성된 제2하드마스크패턴(37)에 의하여 페리영역의 기판(31)이 손실(또는 손상)되는 것을 방지할 수 있다.Through the above-described process, a plurality of buried gates may be formed on thesubstrate 31 of the cell region, and thesubstrate 31 of the ferry region is formed by the secondhard mask pattern 37 formed in the ferry region between the buried gate forming processes. Loss (or damage) can be prevented.

도 2d에 도시된 바와 같이, 기판(31) 전면에 식각정지막(41) 및 제1층간절연막(42)을 순차적으로 형성한다. 식각정지막(41)과 제1층간절연막(42)은 서로 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 일례로, 식각정지막(41)은 질화막으로 형성할 수 있고, 제1층간절연막(42)은 산화막으로 형성할 수 있다.As shown in FIG. 2D, anetch stop film 41 and a first interlayerinsulating film 42 are sequentially formed on the entire surface of thesubstrate 31. Theetch stop layer 41 and the firstinterlayer dielectric layer 42 may be formed of a material having an etch selectivity with each other. For example, theetch stop film 41 may be formed of a nitride film, and the firstinterlayer insulating film 42 may be formed of an oxide film.

다음으로, 스토리지노드콘택플러그 예정지역의 제1층간절연막(42), 식각방지막(41) 및 제2하드마스크패턴(37)을 선택적으로 식각하여 랜딩플러그(36A)를 노출시키는 스토리지노드콘택홀(43)을 형성한다. 이때, 스토리지노드콘택홀(43)은 각각의 스토리지노드콘택플러그 예정지역을 오픈하는 홀타입(Hole type), 인접한 스토리지노드콘택플러그 예정지역을 동시에 오픈하는 바타입(Bar type) 및 매립게이트와 평행한 방향으로 연장되어 동일 선상에 위치하는 스토리지노드콘택플러그 예정지역을 모두 오픈하는 라인타입(Line type)으로 이루어진 그룹으로부터 선택된 어느 하나의 타입으로 형성할 수 있다.Next, the storage node contact hole exposing thelanding plug 36A by selectively etching the firstinterlayer insulating layer 42, theetch stop layer 41, and the secondhard mask pattern 37 in the storage node contact plug planned region ( 43). At this time, the storagenode contact hole 43 is parallel to the hole type (Hole type) for opening each storage node contact plug planned area, the bar type (open type) for simultaneously opening the adjacent storage node contact plug planned area, and the buried gate. The storage node contact plugs extending in one direction may be formed in any one type selected from the group consisting of line types that open all storage node contact plug scheduled regions.

다음으로, 스토리지노드콘택홀(43)을 도전물질로 매립하여 스토리지노드콘택플러그(44)를 형성한다.Next, the storagenode contact plug 43 is filled with a conductive material to form the storagenode contact plug 44.

여기서, 본 발명은 페리영역에 페리게이트를 형성하기 이전에 제1층간절연막(42)을 형성하고, 스토리지노드콘택홀(43) 및 스토리지노드콘택플러그(44)를 형성하기 때문에 기존의 공정 산포에 의하여 스토리지노드콘택플러그(44) 형성공정에 대한 공정마진이 저하되는 것을 방지할 수 있다.Here, the present invention forms the firstinterlayer insulating film 42 and the storagenode contact hole 43 and the storage node contact plug 44 before forming the ferrite in the ferry region. As a result, the process margin of the storage node contact plug 44 forming process may be prevented from being lowered.

도 2e에 도시된 바와 같이, 제1층간절연막(42), 식각정지막(41) 및 제2하드마스크패턴(37)을 선택적으로 식각하여 랜딩플러그(36A)를 노출시키는 다마신패턴(45)을 형성한다. 이때, 다마신패턴(45)은 매립게이트와 교차하는 방향으로 연장된 라인패턴으로 형성할 수 있다.As shown in FIG. 2E, thedamascene pattern 45 exposing thelanding plug 36A by selectively etching the firstinterlayer insulating layer 42, theetch stop layer 41, and the secondhard mask pattern 37. To form. In this case, thedamascene pattern 45 may be formed as a line pattern extending in a direction crossing the buried gate.

다음으로, 다마신패턴(45) 아래 랜딩플러그(36A)를 제거한다. 이때, 다마신패턴(45) 아래 랜딩플러그(36A)를 제거하는 이유는 기형성된 스토리지노드콘택플러그(44)와 다마신패턴(45) 내부에 형성될 비트라인 사이의 쇼트를 방지함과 동시에 후속 페리게이트 형성공정에 대한 공정마진을 향상시키기 위함이다. 다마신패턴(45) 아래 랜딩플러그(36A)는 도면에 도시된 바와 같이, 모두 제거하거나, 또는 일부만 제거할 수 있다.Next, thelanding plug 36A under thedamascene pattern 45 is removed. At this time, the reason for removing thelanding plug 36A under thedamascene pattern 45 is to prevent the short between the pre-formed storagenode contact plug 44 and the bit line to be formed in thedamascene pattern 45 and at the same time. This is to improve the process margin for the ferrigate formation process. Thelanding plug 36A below thedamascene pattern 45 may be removed or partially removed, as shown in the figure.

참고로, 스토리지노드콘택홀(43)을 바타입 또는 라인타입으로 형성한 경우에는 다마신패턴(45) 형성공정시 제1층간절연막(42)과 더불어서 스토리지노드콘택플러그(44)를 식각하여 인접한 스토리지노드콘택플러그(44) 사이를 전기적으로 분리시킨다. 따라서, 스토리지노드콘택홀(43)을 바타입 또는 라인타입으로 형성한 경우에는 다마신패턴(45) 형성공정이 완료된 시점에서 실질적으로 스토리지노드콘택플러그(44)가 형성된다.For reference, when the storagenode contact hole 43 is formed in a bar type or a line type, the storagenode contact plug 44 is etched in addition to the firstinterlayer insulating layer 42 during thedamascene pattern 45 forming process. Electrically disconnect between the storage node contact plugs 44. Therefore, when the storagenode contact hole 43 is formed in the bar type or the line type, the storagenode contact plug 44 is substantially formed when thedamascene pattern 45 forming process is completed.

도 2f에 도시된 바와 같이, 다마신패턴(45) 측벽에 비트라인스페이서(46)를 형성한다. 비트라인스페이서(46)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.As shown in FIG. 2F, thebit liner spacer 46 is formed on the side wall of thedamascene pattern 45. Thebit liner 46 may be formed of any single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, or may be formed as a laminated film in which these layers are stacked.

다음으로, 다마신패턴(45) 아래 랜딩플러그(36A)가 제거된 공간 및 다마신패턴(45)을 일부 매립하는 비트라인(47)을 형성한다. 비트라인(47)은 기판(31)과 접하며, 금속성막으로 형성할 수 있다. 비트라인(47)은 다마신패턴(45)을 매립하도록 금속성막을 증착한 다음, 전면식각공정 예컨대, 에치백을 실시하는 일련의 공정과정을 통해 형성할 수 있다.Next, a space in which thelanding plug 36A is removed and abit line 47 partially filling thedamascene pattern 45 are formed below thedamascene pattern 45. Thebit line 47 is in contact with thesubstrate 31 and may be formed of a metallic film. Thebit line 47 may be formed through a series of processes in which a metal film is deposited to fill thedamascene pattern 45 and then subjected to a front etching process, for example, an etch back.

한편, 비트라인(47)과 기판(31) 사이의 콘택저항을 감소시키기 위하여 이들 사이에 오믹콘택층(미도시)을 형성할 수도 있다. 이때, 오믹콘택층은 금속실리사이드로 형성할 수 있다. 일례로, 다마신패턴(45) 형성공정시 랜딩플러그(36A)를 일부만 제거한 경우에는 잔류하는 랜딩플러그와 금속을 반응시켜 오믹콘택층을 형성할 수 있다. 또한, 랜딩플러그(36A)를 완전히 제거한 경우에도 기판(31)과 금속을 반응시켜 오믹콘택층을 형성할 수 있다.On the other hand, in order to reduce the contact resistance between thebit line 47 and thesubstrate 31, an ohmic contact layer (not shown) may be formed therebetween. In this case, the ohmic contact layer may be formed of metal silicide. For example, when only part of thelanding plug 36A is removed during thedamascene pattern 45 forming process, the ohmic contact layer may be formed by reacting the remaining landing plug with a metal. In addition, even when thelanding plug 36A is completely removed, the ohmic contact layer may be formed by reacting thesubstrate 31 with the metal.

다음으로, 비트라인(47) 상에 나머지 다마신패턴(45)을 매립하는 비트라인하드마스크막(48)을 형성한다. 비트라인하드마스크막(48)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.Next, a bit linehard mask film 48 is formed on thebit line 47 to fill the remainingdamascene pattern 45. The bit linehard mask film 48 may be formed of any single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, or a laminated film in which they are stacked.

여기서, 본 발명은 페리영역에 페리게이트를 형성하기 이전에 다마신패턴(45) 및 비트라인(47)을 형성하기 때문에 기존의 공정 산포에 의하여 비트라인(47) 형성공정에 대한 공정마진이 저하되는 것을 방지할 수 있다.In the present invention, since thedamascene pattern 45 and thebit line 47 are formed before the ferrite is formed in the ferry region, the process margin for thebit line 47 forming process decreases due to the existing process dispersion. Can be prevented.

도 2g에 도시된 바와 같이, 비트라인(47)이 형성된 기판(31) 상에 셀영역을 덮고, 페리영역을 오픈하는 캡핑막(49)을 형성한다. 캡핑막(49)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.As shown in FIG. 2G, acapping layer 49 is formed on thesubstrate 31 on which thebit line 47 is formed and covers the cell region and opens the ferry region. The cappingfilm 49 may be formed of any single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, or a laminated film in which these are stacked.

다음으로, 캡핑막(49)을 식각장벽으로 페리영역에 잔류하는 제1층간절연막(42), 식각정지막(41), 제2하드마스크패턴(37) 및 제1하드마스크패턴(32)을 제거하여 페리영역의 기판(31)을 노출시킨다. 이때, 캡핑막(49)을 이용하여 페리영역의 기판(31)을 노출시키는 과정에서 페리영역에 잔류하는 제1층간절연막(42), 식각정지막(41), 제2하드마스크패턴(37) 및 제1하드마스크패턴(32)을 모두 제거하기 때문에 페리영역은 셀영역에 스토리지노드콘택플러그(44) 및 비트라인(47)을 형성하는 과정에서 발생된 공정 산포에 대한 영향을 받지 않는다.Next, the firstinterlayer insulating film 42, theetch stop film 41, the secondhard mask pattern 37, and the firsthard mask pattern 32, which remain in the ferry region with thecapping film 49 as an etch barrier, are formed. It removes and exposes the board |substrate 31 of a ferry area | region. In this case, the firstinterlayer insulating layer 42, theetch stop layer 41, and the secondhard mask pattern 37 remaining in the ferry region in the process of exposing thesubstrate 31 of the ferry region by using thecapping layer 49. Since the firsthard mask pattern 32 is removed, the ferry region is not affected by the process spread generated during the formation of the storagenode contact plug 44 and thebit line 47 in the cell region.

여기서, 페리영역의 기판(31)을 노출시키는 과정에서 소자분리막(33)이 일부 손실될 수 있다. 이때, 후속 공정을 보다 용이하게 진행하기 위하여 활성영역(34)의 표면과 소자분리막(33)의 표면이 동일 평면상에 위치하도록 공정을 진행한다.Here, thedevice isolation layer 33 may be partially lost in the process of exposing thesubstrate 31 of the ferry region. At this time, to facilitate the subsequent process, the process is performed such that the surface of theactive region 34 and the surface of thedevice isolation layer 33 are located on the same plane.

도 2h에 도시된 바와 같이, 페리영역에 페리게이트절연막(50), 페리게이트전극(51), 페리게이트하드마스크막(52)이 순차적으로 적층된 구조의 페리게이트(53)를 형성한다. 이때, 페리게이트(53)보다 셀영역의 비트라인(47)을 먼저 형성함에 따라 페리게이트(53)의 높이를 조절하기 용이하며, 후속 공정(예컨대, 평탄화공정)시 셀영역에 기형성된 구조물이 손상되는 것을 방지하기 위하여 페리게이트(53)의 상부면은 제1층간절연막(42)의 상부면과 동일하거나, 또는 제1층간절연막(42)의 상부면보다 높게 형성할 수 있다.As shown in FIG. 2H, theferrite gate 53 having a structure in which the ferritegate insulating film 50, theferrite gate electrode 51, and the ferrite gatehard mask film 52 are sequentially stacked is formed in the ferry region. At this time, thebit line 47 of the cell region is formed earlier than theferrite gate 53 so that the height of theferrite gate 53 can be easily adjusted. In order to prevent damage, the upper surface of theferrite gate 53 may be the same as the upper surface of the firstinterlayer insulating layer 42 or higher than the upper surface of the firstinterlayer insulating layer 42.

다음으로, 페리게이트(53) 측벽에 스페이서(54)를 형성한다.Next,spacers 54 are formed on the sidewalls of theferry gate 53.

다음으로, 기판(31) 전면에 제2층간절연막(55)을 형성한 다음, 페리게이트하드마스크막(52)이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정을 화학적기계적연마법을 사용하여 실시할 수 있다.Next, the secondinterlayer insulating film 55 is formed on the entire surface of thesubstrate 31, and then the planarization process is performed until the ferritehard mask film 52 is exposed. At this time, the planarization process can be carried out using chemical mechanical polishing.

상술한 본 발명의 매립게이트를 구비한 반도체 장치 제조방법에 따르면, 페리게이트(53)를 형성하기 이전에 셀영역에 스토리지노드콘택플러그(44) 및 비트라인(47)을 형성함으로써, 공정 산포에 기인한 스토리지노드콘택플러그(44) 형성공정 및 비트라인(47) 형성공정에 대한 공정마진 저하를 방지할 수 있다.
According to the above-described method of manufacturing a semiconductor device having a buried gate, the storagenode contact plug 44 and thebit line 47 are formed in the cell region prior to the formation of theferrite gate 53, thereby forming a process dispersion. Due to the storage node contact plug 44 formation process and thebit line 47 formation process due to the process margin reduction can be prevented.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

31 : 기판32 : 제1하드마스크패턴
33 : 소자분리막34 : 활성영역
35 : 홈36A : 랜딩플러그
37 : 제2하드마스크패턴38 : 트렌치
39 : 게이트전극40 : 게이트하드마스크막
41 : 식각정지막42 : 제1층간절연막
43 : 스토리지노드콘택홀44 : 스토리지노드콘택플러그
45 : 다마신패턴46 : 비트라인스페이서
47 : 비트라인48 : 비트라인하드마스크막
49 : 캡핑막50 : 페리게이트절연막
51 : 페리게이트전극52 : 페리게이트하드마스크막
53 : 페리게이트54 : 스페이서
55 : 제2층간절연막31 substrate 32: first hard mask pattern
33device isolation layer 34 active region
35: groove 36A: landing plug
37: second hard mask pattern 38: trench
39: gate electrode 40: gate hard mask film
41: etch stop film 42: first interlayer insulating film
43: storage node contact hole 44: storage node contact plug
45: damascene pattern 46: beat liner
47: bit line 48: bit line hard mask film
49capping film 50 ferrigate insulating film
51ferrite gate electrode 52 ferrite gate mask film
53: ferrigate 54: spacer
55 second interlayer insulating film

Claims (17)

Translated fromKorean

셀영역과 페리영역을 갖는 기판의 상기 셀영역 기판에 매립게이트를 형성하는 단계;
상기 기판상에 제1층간절연막을 형성하는 단계;
상기 셀영역의 제1층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계;
상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그를 형성하는 단계;
상기 셀영역의 제1층간절연막을 선택적으로 식각하여 다마신패턴을 형성하는 단계;
상기 다마신패턴 내부에 비트라인을 형성하는 단계; 및
상기 페리영역에 페리게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Forming a buried gate in the cell region substrate of the substrate having a cell region and a ferry region;
Forming a first interlayer insulating film on the substrate;
Selectively etching the first interlayer insulating layer in the cell region to form a storage node contact hole;
Forming a storage node contact plug to fill the storage node contact hole;
Selectively etching the first interlayer dielectric layer of the cell region to form a damascene pattern;
Forming a bit line in the damascene pattern; And
Forming a ferry gate in the ferry region;
≪ / RTI >
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee.제1항에 있어서,
상기 비트라인을 형성하기 이전에
상기 다마신패턴 측벽에 비트라인스페이서를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.The method of claim 1,
Before forming the bit line
And forming a bit liner spacer on the sidewalls of the damascene pattern.청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee.제1항에 있어서,
상기 스토리지노드콘택홀은 홀타입, 바타입 또는 라인타입으로 형성하는 반도체 장치 제조방법.
The method of claim 1,
The storage node contact hole is a semiconductor device manufacturing method of forming a hole type, bar type or line type.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid.제1항에 있어서,
상기 다마신패턴은 상기 매립게이트와 교차하는 방향으로 연장된 라인패턴으로 형성하는 반도체 장치 제조방법.
The method of claim 1,
And the damascene pattern is formed as a line pattern extending in a direction crossing the buried gate.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee.제1항에 있어서,
상기 페리게이트를 형성하기 이전에,
상기 기판상에 상기 셀영역을 덮고, 상기 페리영역을 오픈하는 캡핑막을 형성하는 단계; 및
상기 캡핑막을 이용하여 상기 페리영역의 기판을 노출시키는 단계
를 더 포함하는 반도체 장치 제조방법.
The method of claim 1,
Prior to forming the ferrite,
Forming a capping layer covering the cell region on the substrate and opening the ferry region; And
Exposing the substrate of the ferry region using the capping layer;
A semiconductor device manufacturing method further comprising.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid.제1항에 있어서,
상기 페리게이트의 상부면은 상기 제1층간절연막의 상부면과 동일하거나, 또는 더 높게 형성하는 반도체 장치 제조방법.
The method of claim 1,
And an upper surface of the ferrite is the same as or higher than an upper surface of the first interlayer insulating layer.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee.제6항에 있어서,
상기 페리게이트를 형성한 이후에
상기 기판 전면에 페리게이트를 덮는 제2층간절연막을 형성하는 단계; 및
상기 페리게이트 상부면이 노출될때까지 평탄화공정을 실시하는 단계
를 더 포함하는 반도체 장치 제조방법.
The method of claim 6,
After forming the ferry gate
Forming a second interlayer insulating film overlying the periphery of the substrate; And
Performing a planarization process until the upper surface of the ferrite gate is exposed.
A semiconductor device manufacturing method further comprising.
셀영역과 페리영역을 갖는 기판의 상기 셀영역에 랜딩플러그 및 매립게이트를 형성하는 단계;
상기 기판상에 제1층간절연막을 형성하는 단계;
상기 셀영역의 제1층간절연막을 선택적으로 식각하여 상기 랜딩플러그를 노출시키는 스토리지노드콘택홀을 형성하는 단계;
상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그를 형성하는 단계;
상기 셀영역의 제1층간절연막을 선택적으로 식각하여 상기 랜딩플러그를 노출시키는 다마신패턴을 형성하는 단계;
상기 다마신패턴 아래 랜딩플러그를 제거하는 단계;
상기 랜딩플러그가 제거된 영역 및 상기 다마신패턴 내부에 비트라인을 형성하는 단계; 및
상기 페리영역에 페리게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Forming a landing plug and a buried gate in the cell region of the substrate having a cell region and a ferry region;
Forming a first interlayer insulating film on the substrate;
Selectively etching the first interlayer dielectric layer of the cell region to form a storage node contact hole exposing the landing plug;
Forming a storage node contact plug to fill the storage node contact hole;
Selectively etching the first interlayer dielectric layer of the cell region to form a damascene pattern exposing the landing plug;
Removing a landing plug under the damascene pattern;
Forming a bit line in the region where the landing plug is removed and in the damascene pattern; And
Forming a ferry gate in the ferry region;
≪ / RTI >
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee.제8항에 있어서,
상기 비트라인을 형성하기 이전에
상기 랜딩플러그가 제거된 영역 및 상기 다마신패턴 측벽에 비트라인스페이서를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
The method of claim 8,
Before forming the bit line
And forming a bit liner spacer in the region where the landing plug is removed and the sidewall of the damascene pattern.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee.제8항에 있어서,
상기 스토리지노드콘택홀은 홀타입, 바타입 또는 라인타입으로 형성하는 반도체 장치 제조방법.
The method of claim 8,
The storage node contact hole is a semiconductor device manufacturing method of forming a hole type, bar type or line type.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee.제8항에 있어서,
상기 다마신패턴은 상기 매립게이트와 교차하는 방향으로 연장된 라인패턴으로 형성하는 반도체 장치 제조방법.The method of claim 8,
And the damascene pattern is formed as a line pattern extending in a direction crossing the buried gate.청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee.제8항에 있어서,
상기 다마신패턴 아래 랜딩플러그를 제거하는 단계는,
상기 랜딩플러그를 소정 두께 잔류시키는 타겟으로 진행하거나, 또는 상기 기판이 노출되는 타겟으로 진행하는 반도체 장치 제조방법.
The method of claim 8,
Removing the landing plug under the damascene pattern,
And proceeding to a target for leaving the landing plug at a predetermined thickness or to a target to which the substrate is exposed.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee.제8항에 있어서,
상기 비트라인 아래 오믹콘택층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
The method of claim 8,
And forming an ohmic contact layer under the bit line.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee.제8항에 있어서,
상기 페리게이트를 형성하기 이전에,
상기 기판상에 상기 셀영역을 덮고, 상기 페리영역을 오픈하는 캡핑막을 형성하는 단계; 및
상기 캡핑막을 이용하여 상기 페리영역의 기판을 노출시키는 단계
를 더 포함하는 반도체 장치 제조방법.

The method of claim 8,
Prior to forming the ferrite,
Forming a capping layer covering the cell region on the substrate and opening the ferry region; And
Exposing the substrate of the ferry region using the capping layer;
A semiconductor device manufacturing method further comprising.

청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment.제8항에 있어서,
상기 제1층간절연막의 상부면보다 상기 페리게이트의 상부면이 더 높도록 형성하는 반도체 장치 제조방법.
The method of claim 8,
And forming an upper surface of the ferrite gate higher than an upper surface of the first interlayer insulating film.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee.제15항에 있어서,
상기 페리게이트를 형성한 이후에
상기 기판 전면에 페리게이트를 덮는 제2층간절연막을 형성하는 단계; 및
상기 페리게이트 상부면이 노출될때까지 평탄화공정을 실시하는 단계
를 더 포함하는 반도체 장치 제조방법.
16. The method of claim 15,
After forming the ferry gate
Forming a second interlayer insulating film overlying the periphery of the substrate; And
Performing a planarization process until the upper surface of the ferrite gate is exposed.
A semiconductor device manufacturing method further comprising.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee.제8항에 있어서,
상기 매립게이트 및 랜딩플러그를 형성하는 단계는,
상기 기판상에 랜딩플러그용 도전막을 형성하는 단계;
상기 랜딩플러그용 도전막 및 상기 기판을 선택적으로 식각하여 트렌치를 형성함과 동시에 랜딩플러그를 형성하는 단계; 및
상기 트렌치 내부에 매립게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.The method of claim 8,
Forming the buried gate and the landing plug,
Forming a conductive film for landing plug on the substrate;
Selectively etching the conductive film for the landing plug and the substrate to form a trench and simultaneously forming a landing plug; And
Forming a buried gate in the trench
≪ / RTI >

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