KR101121858B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 갭필(gap-fill) 공정을 용이하게 수행하기 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 다수개의 게이트 및 금속배선을 포함한다.
게이트 또는 금속배선을 형성하기 위해서는 콘택홀(contact hole) 또는 트렌치(trench)의 내부에 형성하고자 하는 물질을 채우는 갭필(gap-fill) 공정을 수행한다. 한편, 반도체 소자의 집적도가 증가하면서 게이트 및 금속배선의 폭 및 간격이 좁아짐에 따라, 콘택홀 또는 트렌치의 내부에 보이드(void) 또는 심(seam)의 발생으로 인하여 갭필 공정이 점차 어려워지고 있다.
도 1은 종래기술에 따른 반도체 소자의 문제점을 설명하기 위한 단면도이다.
반도체 소자의 제조 공정 중, 갭필(gap-fill) 공정을 설명하기 위하여, 반도체 소자의 일부 단면을 예를 들어 도시하였다.
반도체 소자는 접합영역(10a)이 형성된 반도체 기판(10)의 상부에 제1 층간 절연막(12) 및 콘택 플러그(14)가 형성된다. 제1 층간 절연막(12)의 상부에는 식각 정지 패턴(16) 및 제2 층간 절연 패턴(18)이 형성되고, 콘택 플러그(14)의 상부에는 트렌치(T1)가 형성된다. 트렌치(T1)를 포함한 제2 층간 절연 패턴(18)과 식각 정지 패턴(16) 및 콘택 플러그(14)의 표면을 따라 장벽막(20) 및 시드층(22)이 순차적으로 형성된다. 장벽막(20) 및 시드층(22)은 주로 물리적 기상 증착(physical vapor deposition; PVD) 방식의 증착법으로 형성된다. 이때, 트렌치(T1)의 상부 폭과 하부 폭이 유사한 경우(또,는 동일한 경우), 장벽막(20) 및 시드층(22)을 형성하는 공정시, 트렌치(T1)가 형성된 제2 층간 절연 패턴(18)의 상부에서 오버행(over-hang; OH1) 현상이 발생할 수 있다. 오버행(OH1)이 발생하면, 트렌치(T1)의 하부보다 상부에서 장벽막(20) 및 시드층(22)이 더 두껍게 형성된다. 이에 따라, 트렌치(T1)의 상부 폭이 하부 폭 보다 좁아진다. 오버행(OH1)이 발생된 상태에서 금속배선용 금속막(24)을 형성하면, 트렌치(T1)의 내부에 보이드(A1)가 발생할 수 있다. 즉, 오버행(OH1)의 발생으로 인하여 트렌치(T1)의 상부 폭이 좁아지게 되고, 이로 인해 금속막(24)이 트렌치(T1)의 저면을 채우기 이전에 상부가 모두 덮여 보이드(A1)가 발생할 수 있다.
보이트(A1)가 발생한 상태에서 후속 식각 공정을 수행하면, 보이드(A1)가 노출될 수 있으며, 노출된 부분으로 식각 액 또는 식각 가스가 침투하여 금속막(24)의 내부에 식각 손상이 발생할 수 있다.
이러한 식각 손상은 금속배선의 저항을 증가시키는 요인이 될 수 있으며, 특히, 반도체 소자의 전기적 특성을 열화시킬 수 있으므로, 반도체 소자의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 제조 공정 중, 갭필(gap-fill) 공정 시 보이드(void)의 발생을 방지하도록 한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 하부보다 상부의 식각 속도가 더 빠른 층간 절연막을 형성한다. 층간 절연막에 트렌치를 형성한다. 트렌치의 상부 폭이 하부 폭보다 넓어지도록 하기 위한 세정공정을 실시한다. 트렌치의 내부에 금속막을 채우는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에, 상부로 갈수록 식각 액에 의한 식각 속도가 빠른 물성을 갖는 층간 절연막을 형성한다. 층간 절연막에 트렌치를 형성한다. 트렌치의 하부 폭보다 상부 폭이 더 넓어지도록 세정공정을 실시한다. 트렌치를 포함한 층간 절연막의 표면을 따라 장벽막 및 시드막을 형성한다. 트렌치의 내부가 채워지도록 시드막의 상부에 금속막을 형성한다. 층간 절연막이 노출되도록 평탄화 공정을 실시하여 트렌치의 내부에 금속배선을 형성하는 단계로 구분되는 금속배선을 포함하는 반도체 소자의 제조 방법으로 이루어진다.
층간 절연막은 PE-TEOS막 또는 SiO2막으로 형성한다.
층간 절연막은 RF 파워를 점차 감소시키면서 형성하거나, O2 유량을 점차 감소시키면서 형성하거나, 반도체 기판과 샤워헤드 간의 거리를 점차 넓히면서 형성한다.
또는, 층간 절연막은 RF 파워 및 O2 유량은 점차 감소시키고 반도체 기판과 샤워헤드 간의 거리는 점차 넓히면서 형성한다.
세정공정은 습식 식각 공정으로 실시하며, BOE 또는 HF 용액을 사용하여 실시한다.
장벽막은 Co(Cobalt), TiN 또는 TaN 중 어느 하나의 막으로 형성하며, 금속막은 Cu(Copper) 또는 W(Tungsten)으로 형성한다.
본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 목표 두께의 1/n의 두께로 제1 층간 절연막을 형성한다. 제1 층간 절연막의 상부에 목표 두께의 1/n의 두께로 복수의 제n 층간 절연막들을 형성하되, 상부에 형성되는 층간 절연막일수록 제1 층간 절연막을 형성하는 공정보다 RF 파워 및 O2 유량은 점차 감소시키고 반도체 기판과 샤워헤드 간의 거리는 점차 넓히면서 형성한다. 제n 내지 제1 층간 절연막에 트렌치를 형성한다. 제n 층간 절연막 사이의 개구부 폭이 제1 층간 절연막 사이에 형성된 트렌치의 개구부 폭보다 넓어지도록 세정 공정을 실시한다. 트렌치를 포함한 제1 내지 제n 층간 절연막의 표면을 따라 장벽막 및 시드막을 형성한다. 시드막의 상부에 금속막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
제1 내지 제n 층간 절연막을 형성하는 단계들은 동일한 챔버 내에서 인시추(in-situ) 방식으로 수행한다.
본 발명은, 트렌치 또는 콘택홀 상부 폭을 하부 폭보다 넓게 형성함으로써 갭필(gap-fill) 공정 시 보이드(void) 또는 심(seam)의 발생을 방지할 수 있다. 이에 따라, 금속배선 또는 콘택 플러그의 저항 증가를 방지하여 반도체 소자의 전기적 특성 열화를 억제시킬 수 있다.
도 1은 종래기술에 따른 반도체 소자의 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 3은 층간 절연막의 증착 공정 조건에 따른 식각 선택비를 설명하기 위한 그래프이다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 3은 층간 절연막의 증착 공정 조건에 따른 식각 선택비를 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 접합영역(200a)이 형성된 반도체 기판(200)의 상부에 제1 층간 절연막(202) 및 콘택 플러그(204)를 형성한다. 바람직하게는, 반도체 기판(200) 상에 제1 층간 절연막(202)을 형성하고, 제1 층간 절연막(202)에 접합영역(200a)이 노출되도록 콘택홀을 형성한 후, 콘택홀의 내부에 금속물질을 채워 콘택 플러그(204)를 형성한다.
제1 층간 절연막(202) 및 콘택 플러그(204)의 상부에 식각 정지막(206), 제2 층간 절연막(208), 하드 마스크막(210) 및 반사 방지막(212)을 형성하고, 반사 방지막(212)의 상부에 트렌치가 형성될 영역에 개구부(OP1)가 형성된 포토레지스트 패턴(214)을 형성한다.
식각 정지막(106)은 질화막(206)으로 형성할 수 있으며, 제2 층간 절연막(208)은 PE-TEOS(plasma enhanced tetra ethyl ortho silicate)막으로 형성할 수 있다. 하드 마스크막(210)은 비정질 카본막(amorphous carbon layer; ACL)으로 형성할 수 잇으며, 반사 방지막은 SiON막으로 형성할 수 있다.
특히, 제2 층간 절연막(208)은 하부에서 상부로 갈수록 식각 선택비(wet etch rate; WER)가 증가하도록 형성하는 것이 바람직하다. 즉, 동일한 식각 공정에서 제2 층간 절연막(208)의 하부보다 상부의 식각 속도가 더 빠르도록 한다. 이는, 제2 층간 절연막(208)의 물성을 높이별로 다르게 형성함으로써 이룰 수 있다.
구체적으로, 다음의 그래프를 참조하여 제2 층간 절연막(208)의 형성 방법을 설명하도록 한다.
도 3은 층간 절연막의 증착 공정 조건에 따른 식각 선택비를 설명하기 위한 그래프이다.
제2 층간 절연막(208)을 PE-TEOS막(또는 SiO2막)으로 형성할 경우, 증착 공정 시 RF 파워(RF power)를 감소시키거나, O2 유량(O2 flow)을 감소시키거나 또는 반도체 기판(200)과 샤워헤드(shower head; 챔버 내부에서 가스가 주입되는 헤드) 간의 거리(Spacing)를 넓힐수록 식각 선택비(WER)는 증가하게 된다. 이와 반대로, 증착 공정시 RF 파워(RF power)를 증가시키거나, O2 유량(O2 flow)을 증가시키거나 또는 반도체 기판(200)와 샤워헤드 간의 거리(Spacing)를 좁힐수록 식각 선택비(WER)는 감소하게 된다. 본 발명에서는 제2 층간 절연막(208)의 상부로 갈수록 식각 선택비(WER)를 증가시켜야 하므로(즉, 식각 속도를 하부보다 빠르게 해야 하므로), RF 파워를 점차 감소시키는 방법, O2 유량을 점차 감소시키는 방법, 또는 반도체 기판과 샤워헤드 간의 거리를 점차 넓히는 3가지 방법 중 어느 하나 또는 이들 중 다수의 방법을 혼합하여 증착 공정을 진행할 수 있다. 특히, 상술한 3가지 방법을 동시에 적용할 경우, 일정한 공정 조건을 적용할 때보다 식각 선택비(WER)를 적어도 3배 이상 증가시킬 수 있다.
또는, 제2 층간 절연막(208)의 최종 두께를 다수의 구간으로 나누고, 각 구간 별로 공정 조건을 변화시켜 제2 층간 절연막(208)을 형성할 수도 있다. 예를 들면, 제2 층간 절연막(208)의 최종 두께를 3 구간으로 나누는 경우, 제1 구간에서는 식각 정지막(206)의 상부에 목표두께의 1/3에 해당하는 두께로 제2 층간 절연막(208i)을 형성한다. 제2 구간에서는 제1 구간에서 형성한 제2 층간 절연막(208i)의 두께와의 합이 목표두께의 2/3에 해당 되도록 제2 층간 절연막(208ii)을 형성한다. 이어서, 제3 구간에서는 목표두께가 되도록 제2 층간 절연막(208iii)을 형성한다. 이때, 제2 구간에서는 제1 구간보다 RF 파워를 감소시키고, O2 유량을 감소시키며, 반도체 기판과 샤워헤드 간의 거리를 넓혀 제1 구간에서 형성한 제2 층간 절연막(208i)보다 식각 선택비(WER)가 낮은 제2 층간 절연막(208ii)을 형성한다. 제3 구간에서는 제2 구간보다 RF 파워를 감소시키고, O2 유량을 감소시키며, 반도체 기판과 샤워헤드 간의 거리를 넓힘으로써 제2 구간에서 형성한 제2 층간 절연막(208ii)보다 식각 선택비(WER)가 낮은 제2 층간 절연막(208iii)을 형성한다. 제1 구간 내지 제3 구간은 동일한 챔버 내에서 인시추(in-situ) 방식으로 진행할 수 있다. 또는, 층간 절연막의 목표두께를 3구간 보다 많은 n구간으로 나누고, 그에 따라 식각 선택비를 조절하여 형성할 수도 있다.
도 2b를 참조하면, 포토레지스트 패턴(214)을 식각 마스크로 이용하여 반사 방지막(212) 및 하드 마스크막(210)을 패터닝하는 식각 공정을 실시한다. 이로써, 반사 방지 패턴(212a) 및 하드 마스크 패턴(210a)을 형성할 수 있다.
도 2c를 참조하면, 포토레지스트 패턴(도 2b의 214) 및 반사 방지 패턴(도 2b의 212a)를 제거한 후, 하드 마스크 패턴(210a)을 식각 마스크로 이용하는 식각 공정을 실시하여 제2 층간 절연막(208) 및 식각 정지막(206)을 패터닝한다. 이로써, 제2 층간 절연 패턴(208a) 및 식각 정지 패턴(206a)을 형성하면서 금속배선이 형성될 영역에 트렌치(T1)를 형성할 수 있다. 트렌치(T1)는 저면으로 콘택 플러그(204)가 노출되도록 형성하되, 정렬 마진을 위하여 콘택 플러그(204)보다 넓은 폭을 갖도록 형성하는 것이 바람직하다.
도 2d를 참조하면, 하드 마스크 패턴(210a)을 제거한 후, 제2 층간 절연 패턴(208a)의 표면 상에 잔류할 수 있는 잔류물을 제거하기 위한 세정 공정을 실시한다. 세정 공정은 습식 식각 공정으로 실시할 수 있으며, 산화막을 제거할 수 있는 식각액을 사용하여 실시할 수 있다. 예를 들면, 세정 공정은 BOE 또는 HF 용액을 사용하여 실시할 수 있다.
특히, 제2 층간 절연 패턴(208a)도 세정 공정을 수행하는 동안 일부 제거될 수 있다. 구체적으로, 제2 층간 절연 패턴(208a)의 하부 영역보다 상부 영역의 식각 선택비(WER)가 높으므로, 제2 층간 절연 패턴(208a)의 상부 영역이 하부 영역보다 빠르게 제거된다.
이에 따라, 트렌치(T1)의 상부 개구부 폭(W1)이 하부 폭(W2) 보다 넓어지게 되며, 세정 공정의 시간을 조절하여 트렌치(T1)의 상부 및 하부 개구부 폭(W1 및 W2)의 비율을 조절할 수 있다.
도 2e를 참조하면, 제2 층간 절연 패턴(208a), 식각 정지 패턴(206a) 및 노출된 콘택 플러그(204)의 표면을 따라 장벽막(216) 및 시드층(seed layer; 218)을 형성한다. 장벽막(216)은 후속 형성할 금속배선의 확산(diffusion)을 방지하기 위하여 형성하며, Ti(Titanium), Ta(Tantalum), Ru(Ruthenium), Co(Cobalt), TaN 또는 TiN 중 어느 하나의 막으로 형성할 수 있다. 시드층(218)은 후속 형성할 금속막(도 2f의 220)을 용이하게 형성하기 위하여 형성하는 것이 바람직하다. 장벽막(216) 및 시드층(218)은 물리적 기상 증착(physical vapor deposition; PVD) 방식으로 형성할 수 있다. 이때, 트렌치(T1)의 상부 폭(W1)이 하부 폭(W2)보다 넓으므로 장벽막(216) 및 시드층(218)을 물리적 기상 증착(PVD) 방식으로 형성하여도, 제2 층간 절연 패턴(208a)의 상부에 오버행(over-hang) 현상이 발생하는 것을 억제시킬 수 있다.
도 2f를 참조하면, 트렌치(T1)의 내부가 채워지도록 시드층(218)의 상부에 금속배선용 금속막(220)을 형성한다. 금속막(220)은 Cu(Copper) 또는 W(Tungsten)으로 형성할 수 있다. 특히, 트렌치(T1)의 상부 개구부의 폭이 하부보다 넓고 제2 층간 절연 패턴(208a)의 상부에 장벽막(216) 및 시드층(218)의 오버행이 발생하지 않으므로, 트렌치(T1)의 내부를 채우는 갭필(gap-fill) 공정시 트렌치(T1)의 내부에 보이드(void) 또는 심(seam)이 발생하지 않는다. 금속막(220)은 트렌치(T1)의 내부를 충분히 채우기 위하여 2000Å 내지 10000Å의 두께로 형성할 수 있다.
도 2g를 참조하면, 금속막(220)이 제2 층간 절연 패턴(208a)의 상부가 노출되도록 평탄화 공정(chemical mechanical polishing; CMP)을 실시한다. 이로써, 각각의 트렌치(T1) 내부에 장벽 패턴(216a), 시드 패턴(218a) 및 금속배선(220a)을 형성할 수 있다.
상술한 바와 같이, 제2 층간 절연막(도 2a의 208)을 형성하는 공정 시, 공정 조건을 변화시켜 높이별로 제2 층간 절연막(208)의 물성을 다르게 형성할 수 있다. 이에 따라, 후속 세정 공정으로 트렌치(도 2d의 T1)의 상부 개구부의 폭이 하부보다 넓어지도록 할 수 있으므로, 후속 금속배선용 금속막의 갭필(gap-fill) 공정을 용이하게 수행할 수 있다.
즉, 트렌치의 내부에 보이드(void) 또는 심(seam)의 발생을 방지함으로써 금속배선(도 220a)의 저항 증가를 억제할 수 있으며, 이로 인해 반도체 소자의 전기적 특성 열화를 방지할 수 있다.
또한, 본 발명은 금속배선의 형성 공정에 한정되지 않으며, 다마신(damascene) 공정을 적용하는 갭필 공정에 적용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
10, 200 : 반도체 기판10a, 200a : 접합영역
12, 202 : 제1 층간 절연막14, 204 : 콘택 플러그
16, 206a : 식각 정지 패턴18, 210a : 제2 층간 절연 패턴
214 : 포토레지스트 패턴20, 216 : 장벽막
22, 218 : 시드층24, 220 : 금속막
220a : 금속배선T1 : 트렌치
OH1 : 오버행A1 : 보이드
W1 : 제1 폭W2 : 제2 폭
12, 202 : 제1 층간 절연막14, 204 : 콘택 플러그
16, 206a : 식각 정지 패턴18, 210a : 제2 층간 절연 패턴
214 : 포토레지스트 패턴20, 216 : 장벽막
22, 218 : 시드층24, 220 : 금속막
220a : 금속배선T1 : 트렌치
OH1 : 오버행A1 : 보이드
W1 : 제1 폭W2 : 제2 폭
Claims (14)
- 반도체 기판 상에 하부보다 상부의 식각 속도가 더 빠른 층간 절연막을 형성하는 단계;
상기 층간 절연막에 트렌치를 형성하는 단계;
상기 트렌치의 상부 개구부의 폭이 하부 개구부의 폭보다 넓어지도록 하기 위한 세정공정을 실시하는 단계; 및
상기 트렌치의 내부에 금속막을 채우는 단계를 포함하는 반도체 소자의 제조 방법. - 반도체 기판 상에, 상부로 갈수록 식각 액에 의한 식각 속도가 빠른 물성을 갖는 층간 절연막을 형성하는 단계;
상기 층간 절연막에 트렌치를 형성하는 단계;
상기 트렌치의 하부 개구부의 폭보다 상부 개구부의 폭이 더 넓어지도록 세정공정을 실시하는 단계;
상기 트렌치를 포함한 상기 층간 절연막의 표면을 따라 장벽막 및 시드막을 형성하는 단계;
상기 트렌치의 내부가 채워지도록 상기 시드막의 상부에 금속막을 형성하는 단계; 및
상기 층간 절연막이 노출되도록 평탄화 공정을 실시하여 상기 트렌치의 내부에 금속배선을 형성하는 단계로 구분되는 금속배선을 포함하는 반도체 소자의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 층간 절연막은 PE-TEOS막 또는 SiO2막으로 형성하는 반도체 소자의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 층간 절연막은 RF 파워를 점차 감소시키면서 형성하는 반도체 소자의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 층간 절연막은 O2 유량을 점차 감소시키면서 형성하는 반도체 소자의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 층간 절연막은 상기 반도체 기판과 샤워헤드 간의 거리를 점차 넓히면서 형성하는 반도체 소자의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 층간 절연막은 RF 파워 및 O2 유량은 점차 감소시키고 상기 반도체 기판과 샤워헤드 간의 거리는 점차 넓히면서 형성하는 반도체 소자의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 세정공정은 습식 식각 공정으로 실시하는 반도체 소자의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 세정공정은 BOE 또는 HF 용액을 사용하여 실시하는 반도체 소자의 제조 방법. - 제2항에 있어서,
상기 장벽막은 Ti(Titanium), Ta(Tantalum), Ru(Ruthenium), Co(Cobalt), TiN 또는 TaN 중 어느 하나의 막으로 형성하는 반도체 소자의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 금속막은 Cu(Copper) 또는 W(Tungsten)으로 형성하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 세정공정을 실시하는 단계에서, 상기 층간 절연막 상의 잔류물을 동시에 제거하는 반도체 소자의 제조 방법. - 반도체 기판 상에 목표 두께의 1/n의 두께로 제1 층간 절연막을 형성하는 단계;
상기 제1 층간 절연막의 상부에 상기 목표 두께의 1/n의 두께로 복수의 제n 층간 절연막들을 형성하되, 상부에 형성되는 층간 절연막일수록 상기 제1 층간 절연막을 형성하는 공정보다 RF 파워 및 O2 유량은 점차 감소시키고 상기 반도체 기판과 샤워헤드 간의 거리는 점차 넓히면서 형성하는 단계;
상기 제n 내지 제1 층간 절연막에 트렌치를 형성하는 단계;
상기 제n 층간 절연막 사이의 개구부 폭이 상기 제1 층간 절연막 사이에 형성된 상기 트렌치의 개구부 폭보다 넓어지도록 세정 공정을 실시하는 단계;
상기 트렌치를 포함한 상기 제1 내지 제n 층간 절연막의 표면을 따라 장벽막 및 시드막을 형성하는 단계; 및
상기 시드막의 상부에 금속막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제13항에 있어서,
상기 제1 내지 제n 층간 절연막을 형성하는 단계들은 동일한 챔버 내에서 인시추(in-situ) 방식으로 수행하는 반도체 소자의 제조 방법.
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