KR101076813B1 - Semiconductor Device and Method for Manufacturing the same - Google Patents

Abstract

Translated fromKorean

본 발명은 서로 다른 상기 활성 영역의 양 외곽이 한 번에 노출되는 마스크를 이용하여 제 1 스토리지노드 콘택을 형성함으로써, 상기 제 1 스토리지노드 콘택과 상기 활성 영역의 오버랩 마진(Margin)을 확보할 수 있고, 상기 제 1 스토리지노드 콘택 상에 제 2 스토리지노드 콘택을 라인(Line) 타입으로 형성함으로써, 비트 라인 콘택과의 쇼트(Short)를 방지할 수 있으며, 상기 제 2 스토리지노드 콘택의 상부 CD(Critical Dimension)를 최대한 확보하여 후속 공정 중 형성되는 하부 전극과의 저항을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.According to an exemplary embodiment of the present invention, a first storage node contact may be formed by using a mask in which two outer regions of different active regions are exposed at one time, thereby securing an overlap margin of the first storage node contact and the active region. In addition, by forming a second storage node contact in a line type on the first storage node contact, a short with a bit line contact can be prevented, and an upper CD of the second storage node contact It provides a semiconductor device and a method of manufacturing the same that can secure the critical dimension (maximum) to improve the resistance with the lower electrode formed during subsequent processes.

Description

Translated fromKorean

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어서 스토리지노드 콘택의 마진 확보와 비트 라인과의 쇼트를 방지할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same, which can prevent a margin of a storage node contact and a short circuit with a bit line in manufacturing a highly integrated semiconductor device.

반도체는 전기 전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간 영역에 속하는 물질로서, 반도체에 불순물을 첨가하고 도체를 연결하여 트랜지스터와 같은 반도체 소자를 생성하는데 사용된다. 이러한 반도체 소자를 이용하여 데이터 저장 등의 여러 가지 기능을 수행하는 장치를 반도체 장치라 한다.A semiconductor is a class of materials according to electrical conductivity, and is a material belonging to an intermediate region of a conductor and a non-conductor. The semiconductor is used to add semiconductor impurities and connect conductors to create semiconductor devices such as transistors. A device that performs various functions such as data storage using such a semiconductor device is called a semiconductor device.

이러한 반도체 장치가 점점 고집적화되면서 반도체 칩 크기가 감소하고, 이에 따라 칩 내에 형성되는 다수의 반도체 소자의 크기도 감소하게 되었다.As the semiconductor devices are increasingly integrated, semiconductor chip sizes are reduced, and thus, the size of a plurality of semiconductor devices formed in the chip is also reduced.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.1 is a plan view illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1을 참조하면, 반도체 기판(100)상에 바(Bar) 형의 6F2 구조의 활성 영역(110)이 아일랜드(Island) 타입으로 배열되어 정의되고, 활성 영역(110) 사이의 영역에 소자분리막(미도시)이 형성된다.Referring to FIG. 1, anactive region 110 having a bar-shaped 6F2 structure is arranged and arranged in an island type on asemiconductor substrate 100, and a device isolation layer is formed in the region between theactive regions 110. (Not shown) is formed.

다음에는, 활성 영역(110)의 길이 방향에 대하여 비스듬한 방향으로 교차하는 게이트(120)가 형성된다. 복수의 게이트(120)는 하나의 활성 영역(110)을 3등분하되, 게이트(120) 사이에 노출되는 활성 영역(110)의 양 외곽 영역에는 각각 제 1 스토리지노드 콘택(130)이 형성되고 중심부에는 비트 라인 콘택(140)이 형성된다. 이때, 제 1 스토리지노드 콘택(130)은 홀 타입으로 형성되어있다.Next, agate 120 intersecting in an oblique direction with respect to the longitudinal direction of theactive region 110 is formed. The plurality ofgates 120 divides oneactive region 110 into three portions, and firststorage node contacts 130 are formed at both outer regions of theactive region 110 exposed between thegates 120, respectively, Thebit line contact 140 is formed therein. In this case, the firststorage node contact 130 is formed in a hole type.

다음에는, 상기 비트 라인 콘택(140)의 상부에는 비트 라인(150)이 형성된다. 이때, 비트 라인(150)은 라인(Line) 구조로 되어있다.Next, abit line 150 is formed on thebit line contact 140. At this time, thebit line 150 has a line structure.

이후, 제 1 스토리지노드 콘택(130) 상부에는 제 2 스토리지노드 콘택(160)을 형성한다. 이때, 제 2 스토리지노드 콘택(160)은 홀(Hole) 타입으로 형성되어 있다.Thereafter, a secondstorage node contact 160 is formed on the firststorage node contact 130. In this case, the secondstorage node contact 160 is formed in a hole type.

전술한 반도체 소자의 제조 방법에서, 상기 제 1 및 제 2 스토리지노드 콘택은 모두 홀(Hole) 타입으로 형성하기 때문에 30nm 이하의 고집적화된 반도체 소자에서는 구현이 불가능하며, 스토리지노드 콘택(SNC)과 활성 영역의 오버랩 마진(Margin)을 개선하기 위하여 콘택의 CD(Critical Dimension)를 크게 형성하면 인접한 비트라인 콘택과 SAC(Self-aligned contact) 페일이 발생하는 문제점이 있다.In the above-described method of manufacturing a semiconductor device, since the first and second storage node contacts are all formed in a hole type, they cannot be implemented in a highly integrated semiconductor device of 30 nm or less, and the storage node contact (SNC) and the active In order to improve a region's overlap margin, if a CD is formed to have a large critical dimension, adjacent bit line contacts and self-aligned contact (SAC) fail may occur.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 서로 다른 상기 활성 영역의 양 외곽이 한 번에 노출되는 마스크를 이용하여 제 1 스토리지노드 콘택을 형성함으로써, 상기 제 1 스토리지노드 콘택과 상기 활성 영역의 오버랩 마진(Margin)을 확보할 수 있고, 상기 제 1 스토리지노드 콘택 상에 제 2 스토리지노드 콘택을 라인(Line) 타입으로 형성함으로써, 비트 라인 콘택과의 쇼트(Short)를 방지할 수 있으며, 상기 제 2 스토리지노드 콘택의 상부 CD(Critical Dimension)를 최대한 확보하여 후속 공정 중 형성되는 하부 전극과의 저항을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.In order to solve the above-mentioned problems, the present invention forms a first storage node contact by using a mask in which both outer sides of the different active areas are exposed at one time, thereby forming the first storage node contact and the active area. It is possible to secure an overlap margin of, and by forming a second storage node contact in a line type on the first storage node contact, it is possible to prevent a short with the bit line contact. Provided are a semiconductor device and a method of manufacturing the same, which can improve resistance to a lower electrode formed during a subsequent process by securing the upper critical dimension of the second storage node contact to the maximum.

본 발명은 반도체 기판상에 형성된 홀(Hole) 구조의 제 1 스토리지 노드 콘택 및 상기 제 1 스토리지 노드 콘택 상에 형성된 라인(Line) 구조의 제 2 스토리지 노드 콘택을 포함하는 반도체 소자를 제공한다.The present invention provides a semiconductor device including a first storage node contact having a hole structure formed on a semiconductor substrate and a second storage node contact having a line structure formed on the first storage node contact.

아울러, 본 발명은 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성 영역을 포함한 전면에 절연막을 형성하는 단계, 제 1 스토리지노드 콘택 마스크를 이용하여 상기 절연막을 식각하여 제 1 스토리지노드 콘택 영역을 형성하는 단계, 상기 제 1 스토리지노드 콘택 영역에 도전 물질을 매립하여 제 1 스토리지노드 콘택을 형성하는 단계 및 상기 제 1 스토리지노드 콘택 상에 라인 구조의 제 2 스토리지노드 콘택을 형성하는 단계를 포함하는 반도체 소자의 제 조 방법을 제공한다.The present invention also provides a method of forming an isolation layer defining an active region on a semiconductor substrate, forming an insulating layer on the entire surface including the active region, and etching the insulating layer using a first storage node contact mask. Forming a storage node contact region, filling a conductive material in the first storage node contact region to form a first storage node contact, and forming a second storage node contact in a line structure on the first storage node contact It provides a method for manufacturing a semiconductor device comprising the step of.

바람직하게는, 상기 제 1 스토리지노드 콘택 마스크는 서로 다른 상기 활성 영역의 양 외곽이 한 번에 노출되도록 상기 절연막을 식각하는 것을 특징으로 한다.Preferably, the first storage node contact mask may etch the insulating layer so that both outer regions of different active regions are exposed at once.

바람직하게는, 상기 도전 물질을 매립한 후, 상기 도전 물질을 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하는 것을 더 포함한다.Preferably, the method further comprises embedding the conductive material, followed by etching or etching the conductive material.

바람직하게는, 상기 제 2 스토리지노드 콘택을 형성하는 단계는 상기 제 1 스토리지 노드 콘택 및 상기 절연막을 일부 식각하여 제 2 스토리지노드 콘택 영역을 형성하는 단계 및 상기 제 2 스토리지노드 콘택 영역에 도전 물질을 매립하는 것을 포함한다.The forming of the second storage node contact may include forming a second storage node contact region by partially etching the first storage node contact and the insulating layer, and forming a conductive material on the second storage node contact region. Involves landfilling.

본 발명은 서로 다른 상기 활성 영역의 양 외곽이 한 번에 노출되는 마스크를 이용하여 제 1 스토리지노드 콘택을 형성함으로써, 상기 제 1 스토리지노드 콘택과 상기 활성 영역의 오버랩 마진(Margin)을 확보할 수 있고, 상기 제 1 스토리지노드 콘택 상에 제 2 스토리지노드 콘택을 라인(Line) 타입으로 형성함으로써, 비트 라인 콘택과의 쇼트(Short)를 방지할 수 있으며, 상기 제 2 스토리지노드 콘택의 상부 CD(Critical Dimension)를 최대한 확보하여 후속 공정 중 형성되는 하부 전극과의 저항을 개선할 수 있는 장점이 있다.According to an exemplary embodiment of the present invention, a first storage node contact may be formed by using a mask in which two outer regions of different active regions are exposed at one time, thereby securing an overlap margin of the first storage node contact and the active region. In addition, by forming a second storage node contact in a line type on the first storage node contact, a short with a bit line contact can be prevented, and an upper CD of the second storage node contact Critical Dimension) has the advantage of improving the resistance with the lower electrode formed during the subsequent process to maximize the.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.2 is a plan view illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2를 참조하면, 반도체 기판(300)상에 바(Bar) 형의 6F2 구조의 활성 영역(310)이 아일랜드(Island) 타입으로 배열되어 정의되고, 활성 영역(310) 사이의 영역에 소자분리막(미도시)이 형성된다.Referring to FIG. 2, anactive region 310 having a bar-like 6F2 structure is arranged and arranged in an island type on asemiconductor substrate 300, and a device isolation layer is formed in the region between theactive regions 310. (Not shown) is formed.

다음에는, 활성 영역(310)의 길이 방향에 대하여 비스듬한 방향으로 교차하는 게이트(320)가 형성된다. 복수의 게이트(320)는 하나의 활성 영역(310)을 3등분 하되, 게이트(320) 사이에 노출되는 활성 영역(310)의 양 외곽 영역에는 각각 제 1 스토리지노드 콘택(370)이 형성되고, 활셩 영역(310)의 중심부에는 비트 라인 콘택(340)이 형성된다. 이후, 상기 비트 라인 콘택(340)의 상부에는 상기 게이트(320)와 수직으로 교차하는 비트 라인(350)이 형성된다. 이때, 비트 라인(350)은 라인 구조가 바람직하다.Next, agate 320 intersecting in an oblique direction with respect to the longitudinal direction of theactive region 310 is formed. The plurality ofgates 320 divides oneactive region 310 into three parts, and firststorage node contacts 370 are formed in both outer regions of theactive region 310 exposed between thegates 320. Thebit line contact 340 is formed at the center of theactive region 310. Thereafter, abit line 350 perpendicular to thegate 320 is formed on thebit line contact 340. At this time, thebit line 350 is preferably a line structure.

여기서, 제 1 스토리지노드 콘택(370) 형성 시, 도 2와 같이 서로 다른 활성 영역(310)의 외곽 영역을 한 번에 노출하는 타원형 마스크를 이용하는 것이 바람직하다.Here, when forming the firststorage node contact 370, it is preferable to use an elliptical mask that exposes the outer regions of the differentactive regions 310 at once as shown in FIG. 2.

이후, 제 1 스토리지노드 콘택(370) 상부에는 제 2 스토리지노드 콘택(380)을 형성한다. 이때, 제 2 스토리지노드 콘택(380)은 라인(Line) 구조로 형성하는 것이 바람직하다.Thereafter, a secondstorage node contact 380 is formed on the firststorage node contact 370. In this case, the secondstorage node contact 380 may be formed in a line structure.

도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면 도들로서, 도 2의 A-A' 절단면을 도시한 것이다.3A to 3D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention, and illustrate a cross-sectional view taken along line A-A 'of FIG.

도 3a를 참조하면, 반도체 기판(300)상에 활성 영역(310)을 정의하는 소자분리막(320)을 형성한다. 이때, 소자분리막(320)은 STI(Shallow trench isolation) 공정을 통해 HDP(High density plasma) 산화막으로 형성하는 것이 바람직하다. 도시되지는 않았지만, 소자분리막(320)을 포함하는 전체 표면상에 감광막을 형성한 후, 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다. 감광막 패턴을 마스크를 사용하여 활성 영역(310) 및 소자분리막(320)을 식각하여 리세스를 형성한다. 상기 리세스에 도전 물질을 매립하여 매립 게이트(미도시)를 형성한다.Referring to FIG. 3A, anisolation layer 320 defining anactive region 310 is formed on asemiconductor substrate 300. In this case, thedevice isolation layer 320 is preferably formed of a high density plasma (HDP) oxide film through a shallow trench isolation (STI) process. Although not shown, after the photoresist film is formed on the entire surface including thedevice isolation layer 320, the photoresist pattern is formed by an exposure and development process using a recess mask. The recess is formed by etching theactive region 310 and thedevice isolation layer 320 using the photoresist pattern as a mask. A buried gate (not shown) is formed by filling a conductive material in the recess.

다음에는, 상기 매립 게이트를 포함한 전면에 제 1 층간 절연막(330)을 형성한 후, 상기 제 1 층간 절연막(330)을 식각하여 상기 활성 영역(310)을 노출하는 비트 라인 콘택 영역(미도시)을 형성한다. 이후, 비트 라인 콘택 영역에 도전 물질을 매립한 후, 평탄화 식각하여 비트 라인 콘택(340)을 완성한다.Next, after forming the firstinterlayer insulating layer 330 on the entire surface including the buried gate, the bit line contact region (not shown) for etching the firstinterlayer insulating layer 330 to expose theactive region 310. To form. Subsequently, after the conductive material is filled in the bit line contact region, thebit line contact 340 is completed by planarization etching.

다음에는, 상기 비트 라인 콘택(340) 상에 도전층(345) 및 하드마스크층(355)으로 구성된 비트 라인(350)을 형성한다.Next, abit line 350 including aconductive layer 345 and ahard mask layer 355 is formed on thebit line contact 340.

다음에는, 상기 비트 라인(350)을 포함한 전면에 제 2 층간 절연막(360)을 형성한다. 이후, 제 2 층간 절연막(360) 상에 감광막을 형성한 후, 제 1 스토리지 노드 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 활성 영역(310)이 노출될 때까지 상기 제 2 층간 절연막(360) 및 제 1 층간 절연막(330)을 식각하여 제 1 스토리지노드 콘택 영역 (미도시)을 형성한다. 이때, 제 1 스토리지노드 콘택 마스크는 상기 제 1 스토리지노드 콘택 영역을 형성하기 위해서 이용하되, 기존의 홀(Hole) 타입이 아닌 서로 다른 활성 영역(310)의 외곽 영역을 한 번에 노출하는 타원형이 바람직하다.Next, a secondinterlayer insulating layer 360 is formed on the entire surface including thebit line 350. Subsequently, after the photoresist layer is formed on the secondinterlayer insulating layer 360, a photoresist pattern (not shown) is formed by an exposure and development process using a first storage node contact mask. The secondinterlayer insulating layer 360 and the firstinterlayer insulating layer 330 are etched to form a first storage node contact region (not shown) using the photoresist pattern as a mask until theactive region 310 is exposed. In this case, a first storage node contact mask is used to form the first storage node contact region, and an elliptical shape that exposes the outer regions of differentactive regions 310 at one time instead of the existing hole type is formed. desirable.

여기서, 제 1 스토리지노드 콘택 마스크를 이용하여 상기 활성 영역(310)이 노출될 때까지 제 2 및 제 1 층간 절연막(360, 330)을 식각 시, 하부의 비트 라인(350)은 하드마스크층(355)으로 둘러싸여 있기 때문에 상기 하드마스크층(355)과 상기 층간 절연막(360, 330)의 식각 선택비 차이를 이용하여 SAC(Self-aligned contact) 공정을 실시함으로써 상기 제 1 스토리지 노드 콘택 영역을 형성할 수 있다. 이러한, SAC 공정을 통한 제 1 스토리지노드 콘택 영역의 형성 방법은 하부의 활성 영역(310)과의 오버랩 마진(Margin)을 향상시킬 수 있다.Here, when the second and firstinterlayer insulating layers 360 and 330 are etched by using the first storage node contact mask until theactive region 310 is exposed, thelower bit line 350 may be formed of a hard mask layer ( The first storage node contact region is formed by performing a self-aligned contact (SAC) process using an etch selectivity difference between thehard mask layer 355 and theinterlayer insulating layers 360 and 330 because of being surrounded by 355. can do. The method of forming the first storage node contact region through the SAC process may improve an overlap margin with the loweractive region 310.

다음에는, 상기 제 1 스토리지노드 콘택 영역을 포함한 전면에 도전 물질을 매립한 후, 에치백(Etchback) 또는 평탄화 식각(chemical mechanical polishing)하여 제 1 스토리지노드 콘택(370)을 형성한다.Next, after the conductive material is buried in the entire surface including the first storage node contact region, the firststorage node contact 370 is formed by etching or planar etching.

도 3b 및 도 3c를 참조하면, 상기 제 1 스토리지노드 콘택(370)을 포함한 전면에 감광막을 형성한 후, 제 2 스토리지노드 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 제 2 층간 절연막(360) 및 상기 제 1 스토리지노드 콘택(370)을 일부 제거하여 제 2 스토리지노드 콘택 영역(미도시)을 형성한다. 이때, 제 2 스토리지노드 콘택 영역은 라인 구조로 형성되는 것이 바람직하다.3B and 3C, after forming a photoresist film on the entire surface including the firststorage node contact 370, a photoresist pattern (not shown) is formed by an exposure and development process using a second storage node contact mask. . The secondinterlayer insulating layer 360 and the firststorage node contact 370 are partially removed using a photoresist pattern as a mask to form a second storage node contact region (not shown). In this case, the second storage node contact region may be formed in a line structure.

상기 제 2 스토리지노드 콘택 영역을 형성하기 위해서 절연막을 별도로 증착 하지 않고, 상기 층간 절연막(360) 및 상기 제 1 스토리지노드 콘택(370)을 에치백 공정으로 일부 제거한 후, 도전 물질을 상기 제 2 스토리지노드 콘택 영역에 증착함으로써, 종래의 절연막 증착 및 식각 공정 단계를 줄일 수 있고, 상기 절연막 식각 공정을 실시하지 않기 때문에 하부의 비트 라인(350)과의 쇼트(short)를 방지할 수 있는 장점을 가진다.After the insulating layer is partially deposited to form the second storage node contact region, theinterlayer insulating layer 360 and the firststorage node contact 370 are partially removed by an etch back process, and then a conductive material is removed from the second storage node. By depositing in the node contact region, the conventional insulating film deposition and etching process steps can be reduced, and since the insulating film etching process is not performed, a short with thelower bit line 350 can be prevented. .

도 3d를 참조하면, 제 2 스토리지노드 콘택 영역에 도전 물질을 증착한 후, 상기 도전 물질을 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하여 제 2 스토리지노드 콘택(380)을 형성한다. 이때, 라인 형상의 제 2 스토리지 노드 콘택 영역에 형성된 제 2 스토리지노드 콘택(380)의 상부 CD(Critical Dimension)는 기존의 홀 구조의 콘택 보다 더 넓기 때문에 후속 공정 중 형성되는 하부 전극과의 저항을 개선할 수 있다.Referring to FIG. 3D, after depositing a conductive material on the second storage node contact region, the conductive material is etched back or by chemical mechanical polishing to form a secondstorage node contact 380. At this time, since the upper CD of the secondstorage node contact 380 formed in the line-shaped second storage node contact region is wider than the contact of the conventional hole structure, the resistance with the lower electrode formed during the subsequent process is increased. It can be improved.

전술한 바와 같이, 본 발명은 서로 다른 상기 활성 영역의 양 외곽이 한 번에 노출되는 마스크를 이용하여 제 1 스토리지노드 콘택을 형성함으로써, 상기 제 1 스토리지노드 콘택과 상기 활성 영역의 오버랩 마진(Margin)을 확보할 수 있고, 상기 제 1 스토리지노드 콘택 상에 제 2 스토리지노드 콘택을 라인(Line) 타입으로 형성함으로써, 비트 라인 콘택과의 쇼트(Short)를 방지할 수 있으며, 상기 제 2 스토리지노드 콘택의 상부 CD(Critical Dimension)를 최대한 확보하여 후속 공정 중 형성되는 하부 전극과의 저항을 개선할 수 있는 장점이 있다.As described above, the present invention forms a first storage node contact by using a mask in which both outer sides of the different active regions are exposed at one time, thereby overlapping the margin between the first storage node contact and the active region. ), And by forming a second storage node contact in a line type on the first storage node contact, a short with a bit line contact can be prevented, and the second storage node The upper CD (Critical Dimension) of the contact as possible to secure the maximum has the advantage of improving the resistance with the lower electrode formed during the subsequent process.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.1 is a plan view showing a semiconductor device and a method of manufacturing the same according to the prior art.

도 2는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.2 is a plan view showing a semiconductor device and a manufacturing method according to the present invention.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.3A to 3C are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

Claims (5)

Translated fromKorean

삭제delete반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계;Forming an isolation layer defining an active region on the semiconductor substrate;상기 활성 영역을 포함한 전면에 절연막을 형성하는 단계;Forming an insulating film on the entire surface including the active region;서로 다른 상기 활성 영역의 양 외곽이 한 번에 노출되도록 제 1 스토리지노드 콘택 마스크를 이용하여 상기 절연막을 식각하여 제 1 스토리지노드 콘택 영역을 형성하는 단계;Forming a first storage node contact region by etching the insulating layer using a first storage node contact mask so that both outer regions of the different active regions are exposed at one time;상기 제 1 스토리지노드 콘택 영역에 도전 물질을 매립하여 제 1 스토리지노드 콘택을 형성하는 단계; 및Filling a first storage node contact with a conductive material in the first storage node contact region; And상기 제 1 스토리지노드 콘택 상에 라인 구조의 제 2 스토리지노드 콘택을 형성하는 단계Forming a second storage node contact in a line structure on the first storage node contact;를 포함하는 반도체 소자의 제조 방법.Wherein the semiconductor device is a semiconductor device.삭제delete청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid.제 2 항에 있어서,The method of claim 2,상기 도전 물질을 매립한 후, 상기 도전 물질을 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하는 것을 더 포함하는 반도체 소자의 제조 방법.After the filling of the conductive material, the method of manufacturing a semiconductor device further comprising the etching (Etchback) or planar etching (Chemical Mechanical Polishing).청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee.제 2 항에 있어서,The method of claim 2,상기 제 2 스토리지노드 콘택을 형성하는 단계는The forming of the second storage node contact may include상기 제 1 스토리지 노드 콘택 및 상기 절연막을 일부 식각하여 제 2 스토리지노드 콘택 영역을 형성하는 단계; 및Partially etching the first storage node contact and the insulating layer to form a second storage node contact region; And상기 제 2 스토리지노드 콘택 영역에 도전 물질을 매립하는 것을 포함하는 반도체 소자의 제조 방법.And embedding a conductive material in the second storage node contact region.

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