KR100952578B1 - Manufacturing method of planar capacitor and manufacturing method of semiconductor device using same - Google Patents

Abstract

Translated fromKorean

본 발명은 평면 캐패시터의 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 캐패시터의 유전체막의 두께를 감소시켜 캐패시터의 정전용량을 증가시키는 한편, 상기 유전체막의 감소에 따라 야기되는 문턱전압의 감소, 누설전류의 증가, 동작 전류의 감소, 유전체막의 신뢰성 감소 및 GOI(Gate Oxide Integrity) 특성 저하 등을 해결할 수 있는 평면 캐패시터의 제조방법 및 이를 이용한 반도체 소자의 제조방법을 개시한다.
The present invention relates to a method of manufacturing a planar capacitor and a method of manufacturing a semiconductor device using the same, wherein the capacitance of the capacitor is increased by reducing the thickness of the dielectric film of the capacitor, while reducing the threshold voltage caused by the reduction of the dielectric film, Disclosed are a method of manufacturing a planar capacitor and a method of manufacturing a semiconductor device using the same, which can solve an increase in leakage current, a decrease in operating current, a decrease in reliability of a dielectric film, and a decrease in gate oxide integrity (GOI) characteristics.

MPDL, 평면 캐패시터, GOIMPDL, Planar Capacitors, GOI

Description

Translated fromKorean

평면 캐패시터의 제조방법 및 이를 이용한 반도체 소자의 제조방법{Method for manufacturing a planar capacitor and method for manufacturing a semiconductor device using the same}Method for manufacturing a planar capacitor and method for manufacturing a semiconductor device using the same}            

도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 따른 평면 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a planar capacitor according to an exemplary embodiment of the present invention.

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 MPDL(Merged Planar DRAM and Logic) 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.2A to 2H are cross-sectional views illustrating a method of manufacturing a merged planar DRAM and logic (MPDL) device according to a preferred embodiment of the present invention.

도 3은 도 1c에 도시된 'A' 부위를 확대하여 도시한 도면이다.3 is an enlarged view of a portion 'A' illustrated in FIG. 1C.

도 4는 도 1e에 도시된 'B' 부위를 확대하여 도시한 도면이다.4 is an enlarged view illustrating a portion 'B' illustrated in FIG. 1E.

도 5는 도 1f에 도시된 'C' 부위를 확대하여 도시한 도면이다.FIG. 5 is an enlarged view of a portion 'C' shown in FIG. 1F.

도 6a 내지 도 6c는 도 1d 및 도 1e에서 실시되는 산화공정 및 질화공정에 따른 질화층의 프로파일(profile)을 설명하기 위하여 도시한 도면이다.6A to 6C are diagrams for explaining a profile of a nitride layer according to an oxidation process and a nitriding process performed in FIGS. 1D and 1E.

도 7은 본 발명의 실시예에 따른 유전체막의 프로파일을 설명하기 위하여 도시한 도면이다.7 is a diagram illustrating a profile of a dielectric film according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명>         <Explanation of symbols for the main parts of the drawings>

102, 202 : 반도체 기판 104, 208 : 어닐공정    102, 202:semiconductor substrate 104, 208: annealing process                

106, 212 : 질소 이온주입공정    106, 212: nitrogen ion implantation process

108, 214 : 질소 주입층 114a 및 114b : 질화층    108, 214:nitrogen injection layers 114a and 114b: nitride layers

110 : 산화막 112 : RPN 공정    110: oxide film 112: RPN process

114a, 114b : 질화층 116, 216 : 유전체막    114a and 114b:nitride layers 116 and 216: dielectric film

118 : 폴리실리콘층 120, 220 : RTP 어닐공정    118:polysilicon layer 120, 220: RTP annealing process

122, 222 : 캐패시터    122, 222 capacitors

204 : 소자 분리막 206 : 웰    204: device separator 206: well

224 : 트랜지스터 226 : HLD막    224transistor 226 HLD film

228 : 소오스 및 드레인 이온주입공정    228 Source and drain ion implantation process

230 : 소오스 및 드레인 접합영역    230 source and drain junction regions

232 : LDD 스페이서 234 : 금속 살리사이드층
232: LDD spacer 234: metal salicide layer

본 발명은 평면 캐패시터 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 특히 MOS(Metal Oxide Semiconductor)형 캐패시터(capacitor), 즉 평면 캐패시터(planar capacitor)의 제조방법과, 상기 평면 캐패시터와 트랜지스터(또는, 셀)를 포함하는 MPDL(Merged Planar DRAM and Logic) 소자의 제조방법에 관한 것이다.BACKGROUND OF THEINVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a planar capacitor and a method for manufacturing a semiconductor device using the same. In particular, a method of manufacturing a MOS (metal oxide semiconductor) capacitor, that is, a planar capacitor, and a planar capacitor and a transistor ( Alternatively, the present invention relates to a method for manufacturing a merged planar DRAM and logic (MPDL) device including a cell).                        

일반적으로, MPDL(Merged Planar DRAM and Logic) 소자에서의 평면 캐패시터의 제조공정을 간략하게 설명하면 다음과 같다. 우선, 소자 분리막이 형성된 p형 반도체 기판에 웰 이온주입(well implant) 공정을 실시하여 캐패시터의 하부전극으로 기능하는 웰(well)을 형성한다. 그런 다음, 순수 산화공정(pure oxidation)을 실시하여 상기 반도체 기판 상에 유전체막(dielectric film)으로 기능하는 게이트 산화막(gate oxide film)을 형성한다. 그런 다음, 전체 구조 상부에 폴리실리콘층(polysilicon layer)을 증착한 후 패터닝하여 캐패시터의 상부전극을 형성한다.In general, the manufacturing process of the planar capacitor in the merged planar DRAM and logic (MPDL) device will be briefly described as follows. First, a well ion implantation process is performed on a p-type semiconductor substrate on which an isolation layer is formed to form a well that functions as a lower electrode of a capacitor. Then, pure oxidation is performed to form a gate oxide film functioning as a dielectric film on the semiconductor substrate. Then, a polysilicon layer is deposited on the entire structure and then patterned to form an upper electrode of the capacitor.

상기에서 설명한 바와 같이 MPDL 소자에서는 산화공정을 실시하여 동일한 두께로 트랜지스터의 게이트 산화막과 캐패시터의 유전체막을 형성한다. 이에 따라, 유전체막의 두께에 많은 제약이 따르게 된다. 최근, MPDL 소자가 점점 고집적화되고, 대용량의 디램(DRAM) 셀(cell)이 요구되면서 정전용량(capacitance)이 큰 유전체막의 필요성이 더욱 커지고 있다. 유전체막의 정전용량을 증가시키기 위해서는 유전체막의 두께(thickness)가 감소되어야 한다. 그러나, 유전체막의 두께를 감소시키는 경우에는 항복전압(breakdown voltage)의 감소, 누설전류(leakage current)의 증가, 동작전류의 감소 및 신뢰성의 감소 등의 문제가 야기된다. 또한, 평면 캐패시터를 이용하여 디램을 구성하는 경우에는 정전용량의 감소에 따라 리프레쉬 타임(refresh time)을 증가시키는데 한계가 있다. 따라서, 디램 신뢰성 향상에도 문제점이 발생할 수 있으며, 이로 인해 MPDL 소자를 비롯한 반도체 소자 제조방법에 많은 제약이 따르게 된다.
As described above, in the MPDL device, an oxidation process is performed to form the gate oxide film of the transistor and the dielectric film of the capacitor with the same thickness. Accordingly, many restrictions are placed on the thickness of the dielectric film. In recent years, as MPDL devices are increasingly integrated and a large capacity DRAM cell is required, the need for a dielectric film having a large capacitance is increasing. In order to increase the capacitance of the dielectric film, the thickness of the dielectric film must be reduced. However, when the thickness of the dielectric film is reduced, problems such as a decrease in breakdown voltage, an increase in leakage current, a decrease in operating current, and a decrease in reliability are caused. In addition, in the case of configuring the DRAM using a planar capacitor, there is a limit to increasing the refresh time according to the reduction of the capacitance. Therefore, problems may also arise in improving the DRAM reliability, which leads to many limitations in the manufacturing method of semiconductor devices including MPDL devices.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, MPDL 소자에서 평면 캐패시터의 유전체막의 두께를 감소시켜 정전용량을 증가시킬 수 있는 평면 캐패시터의 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a planar capacitor which can increase capacitance by reducing the thickness of the dielectric film of the planar capacitor in an MPDL device. .

또한, 본 발명은 평면 캐패시터의 유전체막의 두께를 감소시킴에 따라 야기되는 항복전압의 감소, 누설전류의 증가, 동작전류의 감소 및 신뢰성의 감소 등과 같은 소자의 특성 저하를 해결할 수 있는 평면 캐패시터의 제조방법을 제공하는데 다른 목적이 있다.In addition, the present invention provides a planar capacitor that can solve the deterioration of device characteristics such as a decrease in breakdown voltage, an increase in leakage current, a decrease in operating current, and a decrease in reliability caused by reducing the thickness of the dielectric film of the planar capacitor. There is another purpose in providing a method.

또한, 본 발명은 평면 캐패시터의 유전체막의 두께가 감소된 만큼 GOI(Gate Oxide Integrety) 특성을 향상시킬 수 있는 평면 캐패시터의 제조방법을 제공하는데 또 다른 목적이 있다.In addition, another object of the present invention is to provide a method of manufacturing a planar capacitor capable of improving the gate oxide integrety (GOI) characteristics as the thickness of the dielectric film of the planar capacitor is reduced.

또한, 본 발명은 소자 신뢰성 향상을 위하여 특성이 개선된(advanced) 평면 캐패시터와 트랜지스터를 포함하는 MPDL 소자의 제조방법을 제공하는데 또 다른 목적이 있다.
Another object of the present invention is to provide a method for manufacturing an MPDL device including an advanced planar capacitor and a transistor for improving device reliability.

본 발명의 일측면에 따르면, 웰 이온주입공정을 실시하여 반도체 기판 내에 웰을 형성하는 단계와, 질소 이온주입공정을 실시하여 상기 반도체 기판 내에 질소 주입층을 형성하는 단계와, 산화공정 및 질화공정 또는 상기 질화공정 및 상기 산 화공정을 순차적으로 실시하여 상기 반도체 기판 상에 적어도 하나의 질화층이 포함된 유전체막을 형성하는 단계와, 전체 구조 상부에 폴리실리콘층을 증착하는 단계와, 열처리공정을 실시하여 상기 질소 주입층 내에 존재하는 질소 이온을 외부로 확산시켜 제거함으로써 상기 질소 주입층이 제거되는 단계와, 상기 폴리실리콘층 및 상기 유전체막을 패터닝하는 단계를 포함하는 평면 캐패시터의 제조방법을 제공한다.According to one aspect of the present invention, a well ion implantation process is performed to form a well in a semiconductor substrate, a nitrogen ion implantation process is performed to form a nitrogen injection layer in the semiconductor substrate, an oxidation process and a nitriding process Or sequentially performing the nitriding and oxidizing processes to form a dielectric film including at least one nitride layer on the semiconductor substrate, depositing a polysilicon layer over the entire structure, and performing a heat treatment process. And removing the nitrogen injection layer by diffusing and removing nitrogen ions present in the nitrogen injection layer to the outside, and patterning the polysilicon layer and the dielectric film. .

또한, 본 발명의 다른 측면에 따르면, 캐패시터 영역과 트랜지스터 영역으로 정의되는 반도체 기판을 제공하는 단계와, 웰 이온주입공정을 실시하여 상기 반도체 기판 내에 웰을 형성하는 단계와, 상기 반도체 기판 상에 게이트 산화막용 열산화막을 형성하는 단계와, 상기 캐패시터 영역만 오픈되는 마스크를 이용한 질소 이온주입공정을 실시하여 상기 캐패시터 영역의 상기 반도체 기판의 상부영역에 질소 주입층을 형성하는 단계와, 상기 마스크를 이용한 세정공정을 실시하여 상기 캐패시터 영역의 상기 열산화막을 제거하는 단계와, 상기 마스크를 제거하고, 산화공정 및 질화공정 또는 질화공정 및 산화공정을 순차적으로 실시하여 상기 단계에서 상기 열산화막이 제거된 부위에 적어도 하나의 질화층을 포함하는 캐패시터용 유전체막을 형성하는 단계와, 전체 구조 상부에 폴리실리콘층을 증착하는 단계와, 열처리공정을 실시하여 상기 단계에서 형성된 상기 질소 주입층을 제거하는 단계와, 상기 폴리실리콘층, 상기 유전체막 및 상기 열산화막을 패터닝하여 상기 캐패시터 영역에는 캐패시터를 형성하고, 상기 트랜지스터 영역에는 트랜지스터를 형성하는 단계와, 상기 캐패시터와 상기 트랜지스터 사이에 살리사이드층 형성방지용 절연막을 형성하는 단계와, 소오스 및 드레인 이온주입공정을 실시하여 상기 트랜지스터의 양측의 상기 반도체 기판에 소오스 및 드레인 접합영역을 형성하는 단계와, 전체 구조 상부에 금속층을 증착하고, 열처리공정을 적어도 1회 실시하여 상기 캐패시터, 상기 트랜지스터 및 상기 소오스 및 드레인 접합영역의 상부에 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.In addition, according to another aspect of the invention, providing a semiconductor substrate defined by a capacitor region and a transistor region, performing a well ion implantation process to form a well in the semiconductor substrate, a gate on the semiconductor substrate Forming a nitrogen oxide layer on an upper region of the semiconductor substrate in the capacitor region by forming a thermal oxide layer for an oxide layer, performing a nitrogen ion implantation process using a mask that opens only the capacitor region, and using the mask. Performing a cleaning process to remove the thermal oxide film in the capacitor region, removing the mask, and sequentially performing an oxidation process, a nitriding process, a nitriding process, and an oxidation process to remove the thermal oxide film in the step. Forming a capacitor dielectric film including at least one nitride layer on the substrate Depositing a polysilicon layer over the entire structure, performing a heat treatment process to remove the nitrogen injection layer formed in the step, and patterning the polysilicon layer, the dielectric film, and the thermal oxide film. Forming a capacitor in the capacitor region, forming a transistor in the transistor region, forming an insulating film for preventing the formation of a salicide layer between the capacitor and the transistor, and performing a source and drain ion implantation process to perform the transistor. Forming a source and drain junction region on the semiconductor substrate on both sides of the substrate; depositing a metal layer over the entire structure; and performing a heat treatment process at least once to form the capacitor, the transistor, and the source and drain junction region. Forming a metal silicide layer It provides a method for producing a semiconductor device also.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 따른 평면 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1a 내지 도 1g에서 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.1A to 1G are cross-sectional views illustrating a method of manufacturing a planar capacitor according to an exemplary embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1A to 1G indicate the same components having the same function.

도 1a를 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(102)을 제공한다. 이때, 전처리 세정공정은 DHF(Diluted HF; 50:1의 비율로 H₂0로 희석된 HF용액)와 SC-1(NH₄OH/H₂O₂/H₂O 용액이 소정 비율로 혼합된 용액)을 이용하여 실시하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H₂O로 희석된 HF와 NH₄F의 혼합용액[1:4 내지 1:7])와 SC-1을 이용하여 실시하는 것이 바 람직하다.Referring to FIG. 1A, asemiconductor substrate 102 having an upper surface cleaned through a pretreatment cleaning process is provided. At this time, the pretreatment washing process is a mixture of DHF (Diluted HF; HF solution diluted with H₂ 0 at a ratio of 50: 1) and SC-1 (NH₄ OH / H₂ O₂ / H₂ O solution at a predetermined ratio). Solution) or BOE (Buffer Oxide Etchant; mixed solution of HF and NH₄ F diluted with H₂ O at a ratio of 100: 1 or 300: 1 [1: 4 to 1: 7]) and SC It is preferable to do this using -1.

한편, 반도체 기판(102)에는 반도체 기판(102)을 활성영역과 필드영역으로 정의하기 위한 소자 분리막(도시하지 않음)이 형성될 수 있다. 이 경우, 소자 분리막은 STI(Shallow Trench Isolation) 스킴(scheme)을 이용하여 형성하거나, LOCOS(LOCal Oxidation of silicon) 스킴(scheme)을 이용하여 형성한다. 소자 분리막은 고집적화를 구현하기 위하여 LOCOS 스킴 대신에 STI 스킴을 이용하여 형성하는 것이 바람직하다.Meanwhile, an isolation layer (not shown) may be formed in thesemiconductor substrate 102 to define thesemiconductor substrate 102 as an active region and a field region. In this case, the device isolation layer is formed using a shallow trench isolation (STI) scheme, or a LOCOS (LOCal Oxidation of Silicon) scheme. In order to achieve high integration, the device isolation layer is preferably formed using an STI scheme instead of the LOCOS scheme.

이어서, 반도체 기판(102)에 대하여 웰 이온주입(well implant)공정을 실시하여 반도체 기판(102) 내에 웰(도시하지 않음)을 형성한다. 웰은 구현하고자 하는 소자의 물성 특성에 따라 p-웰 또는 n-웰로 형성된다. p-웰은 'p^-' 불순물인 보론(boron)을 주입하여 형성한다. n-웰은 'n^-' 불순물인 인(phosphorous)을 주입하여 형성한다.Subsequently, a well ion implantation process is performed on thesemiconductor substrate 102 to form a well (not shown) in thesemiconductor substrate 102. Wells are formed as p-wells or n-wells depending on the physical properties of the device to be implemented. p- well it is 'p^-' is formed by implanting of boron (boron) dopant. n- wells 'n^-' is formed by implanting phosphorus (phosphorous) impurity.

도 1b를 참조하면, 웰에 대하여 어닐(anneal)공정(104)을 실시한다. 이와 같이, 어닐공정(104)을 실시하는 이유는 캐패시터의 정전용량을 증가시키기 위함이다. 어닐공정(104)을 실시하는 경우 웰에 주입된 불순물의 농도가 높아지며, 이에 따라 정전용량도 증가하게 된다.Referring to FIG. 1B, ananneal process 104 is performed on the wells. As such, the reason for performing theannealing process 104 is to increase the capacitance of the capacitor. When theannealing process 104 is performed, the concentration of impurities injected into the well is increased, thereby increasing the capacitance.

어닐공정(104)을 실시하여 웰 내의 도핑농도를 증가시키면, 후속 캐패시터 유전체막의 일렉트릭컬(electrical) 두께가 감소하게 되는 효과가 있으며, 이를 일렉트리컬 산화막으로 환산하면 2 내지 3Å의 두께가 감소하는 효과가 발생하게 된 다. 다시 말하면, 불순물의 농도가 높아지면 단위면적당 Rs(Sheet Resistance)는 작아지게 되고, 캐리어(carrier)의 이동도(density)가 크게 된다. 따라서, 불순물 농도가 높아져 축적용량(accumulation capacitance)이 증가되는 정도는 실제 캐패시터 유전체막의 두께가 감소되어 정전용량이 증가되는 정도와 거의 유사하다. 이 것을 일렉트리컬 산화막 두께로 환산하면 2 내지 3Å 정도가 된다. 따라서, 본 발명의 바람직한 실시예에서는 일렉트리컬 산화막의 두께가 2 내지 3Å 정도의 두께가 되도록 불순물 농도를 증가시킨다.Increasing the doping concentration in the well by performing theannealing process 104 has the effect of reducing the electrical thickness of the subsequent capacitor dielectric film, which is reduced to 2 to 3 kW in terms of the electrical oxide film. Effect occurs. In other words, as the concentration of impurities increases, sheet resistance (Rs) per unit area decreases, and the carrier density increases. Therefore, the degree to which the impurity concentration is increased to increase the accumulation capacitance is almost the same as that to which the capacitance of the actual capacitor dielectric film is reduced to increase the capacitance. When converted into the thickness of the electrical oxide film, it is about 2 to 3 kV. Therefore, in the preferred embodiment of the present invention, the impurity concentration is increased so that the thickness of the electric oxide film is about 2 to 3 kPa.

예컨대, 어닐공정(104)은 퍼니스(furnace)를 이용하여 다음과 같은 단계로 이루어진다. 먼저, 반도체 기판(102)을 퍼니스 내부로 로딩(loading) 시킨다. 그런 다음, 상기 퍼니스 내부로 질소(N₂) 가스를 유입시켜 질소 분위기(N₂ ambient)를 형성한다. 그런 다음, 상기 퍼니스 내부를 850℃(±100℃) 온도 범위로 유지시킨 상태에서 10분(±2분) 동안 유지한다. 그런 다음, 반도체 기판(102)을 상기 퍼니스 외부로 언로딩(unloading)시켜 공정을 마무리 한다.For example, theannealing process 104 consists of the following steps using a furnace. First, thesemiconductor substrate 102 is loaded into the furnace. Then, nitrogen (N₂ ) gas is introduced into the furnace to form a nitrogen atmosphere (N₂ ambient). The furnace interior is then held for 10 minutes (± 2 minutes) while maintaining the furnace interior at a temperature range of 850 ° C. (± 100 ° C.). Then, thesemiconductor substrate 102 is unloaded out of the furnace to finish the process.

상기에서 설명한 어닐공정(104) 단계는 이해의 편의를 위해 일례로 설명하였을 뿐 이에 한정되는 것이 아니다. 즉, 어닐공정(104) 단계는 서로 바뀔 수 있다. 한편, 어닐공정(104)은 거의 100% 질소 분위기에서 850℃의 온도로 10분 동안 실시하는 것이 바람직하다. 여기서, 어닐공정(104)을 거의 100%의 질소 분위기에서 실시하는 이유는 산소(O₂)가 유입되는 경우, 산소에 의해 반도체 기판(102) 상부 표면에 소정의 산화막이 형성되기 때문이다.Theannealing step 104 described above has been described as an example for convenience of understanding but is not limited thereto. In other words, the steps of theannealing process 104 may be interchanged. On the other hand, theannealing step 104 is preferably carried out for 10 minutes at a temperature of 850 ℃ in almost 100% nitrogen atmosphere. The reason why theannealing process 104 is performed in a nitrogen atmosphere of about 100% is because a predetermined oxide film is formed on the upper surface of thesemiconductor substrate 102 by oxygen when oxygen (O₂ ) is introduced.

도 1c를 참조하면, 질소 이온주입(nitrogen implant)공정(106)을 실시한다. 이로써, 도 3에 도시된 바와 같이 반도체 기판(102)의 상부 영역에는 다량의 질소(108a)가 주입되어 질소 주입층(108)이 형성된다. 이와 같이, 질소 이온주입공정(106)을 실시하는 이유는 캐패시터의 유전체막의 두께를 감소시키기 위함이다. 즉, 반도체 기판(102) 내에 질소 주입층(114)을 형성함으로써 후속 캐패시터의 유전체막을 형성하기 위하여 도 1d에서 실시되는 열산화(thermal oxidation)공정시 형성되는 산화막(110)의 두께를 제어할 수 있다.Referring to FIG. 1C, a nitrogenion implantation process 106 is performed. As a result, as shown in FIG. 3, a large amount ofnitrogen 108a is injected into the upper region of thesemiconductor substrate 102 to form thenitrogen injection layer 108. Thus, the reason for performing the nitrogenion implantation step 106 is to reduce the thickness of the dielectric film of the capacitor. That is, by forming the nitrogen injection layer 114 in thesemiconductor substrate 102 to control the thickness of theoxide film 110 formed during the thermal oxidation process performed in FIG. 1D to form the dielectric film of the subsequent capacitor. have.

예컨대, 질소 이온주입공정(106)은 질소 이온(원자량; 14)을 이용하여 2e14atoms/cm²(±0.5e14atoms/cm²)의 도즈(dose), 10KeV(±1KeV)의 이온주입에너지로 실시한다. 바람직하게는, 질소 이온을 이용하여 2e14atoms/cm²의 도즈, 10KeV의 이온주입에너지로 실시한다.For example, the nitrogenion implantation step 106 is performed using a ion of 2e14 atoms / cm² (± 0.5e14 atoms / cm² ) and 10KeV (± 1 KeV) ion using nitrogen ions (atomic weight) 14. . Preferably, nitrogen ion is used to carry out a dose of 2e14 atoms / cm² and an ion implantation energy of 10 KeV.

한편, 질소 이온주입공정(106)시 반도체 기판(102)의 상부 표면이 손상을 입게 되는 경우가 발생된다. 이러한 반도체 기판(102)의 상부 표면의 손상을 방지하기 위하여 질소 이온주입공정(106) 전에 반도체 기판(102) 상에 질소 이온주입공정(106)의 버퍼층(buffer layer) 또는 베리어층(barrier layer)으로 열산화막(thermal oxide; 도시하지 않음)을 형성할 수 있다. 이 경우, 열산화막은 50Å(±10Å)으로 형성한다. 바람직하게는 50Å으로 형성한다.On the other hand, during the nitrogenion implantation process 106, the upper surface of thesemiconductor substrate 102 is damaged. In order to prevent damage to the upper surface of thesemiconductor substrate 102, a buffer layer or a barrier layer of the nitrogenion implantation process 106 on thesemiconductor substrate 102 before the nitrogenion implantation process 106. The thermal oxide (thermal oxide (not shown)) can be formed. In this case, the thermal oxide film is formed to 50 mV (± 10 mV). Preferably it is formed at 50 kPa.

상기에서 질소 이온주입공정(106)을 실시하기 전에 반도체 기판(102) 상에 열산화막을 형성하는 경우, 도 3에 도시된 바와 같이 질소 이온주입공정(106)에 의 해 열산화막과 반도체 기판(102)의 계면(interface)에 질화층(114a)이 아주 미미하게 형성된다.In the case where the thermal oxide film is formed on thesemiconductor substrate 102 before the nitrogenion implantation process 106 is performed, the thermal oxide film and the semiconductor substrate are formed by the nitrogenion implantation process 106 as shown in FIG. 3. At the interface of 102, thenitride layer 114a is formed very insignificantly.

도 1d를 참조하면, 도 1c에서 열산화막을 형성하는 경우에는 세정공정을 실시하여 상기 열산화막을 제거한다. 이때, 세정공정은 BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H₂O로 희석된 HF와 NH₄F의 혼합용액[1:4 내지 1:7])를 이용하여 실시한다.Referring to FIG. 1D, when the thermal oxide film is formed in FIG. 1C, a cleaning process is performed to remove the thermal oxide film. At this time, the washing process is performed using BOE (Buffer Oxide Etchant; mixed solution of HF and NH₄ F diluted with H₂ O at a ratio of 100: 1 or 300: 1 [1: 4 to 1: 7]). .

이어서, 전체 구조 상부에 대하여 열 산화공정(thermal oxidation) 또는 ISSG(In-Situ Steam Generation-wet)을 실시한다. 이로써, 반도체 기판(102) 상에 캐패시터 유전체막용 산화막(SiO₂, 110)이 형성된다. 이때, 열 산화공정은 습식(wet) 또는 건식(dry) 산화공정으로 실시한다. 습식 산화공정은 습식 H₂/O₂ 분위기에서 700 내지 900℃로 40 내지 60초 동안 실시한다. 바람직하게는 습식 H₂/O₂ 분위기에서 800℃로 50초 동안 실시한다.Subsequently, thermal oxidation or In-Situ Steam Generation-wet (ISSG) is performed on the entire structure. As a result, oxide films (SiO₂ , 110) for a capacitor dielectric film are formed on thesemiconductor substrate 102. At this time, the thermal oxidation process is performed by a wet or dry oxidation process. The wet oxidation process is carried out at 700 to 900 ° C. for 40 to 60 seconds in a wet H₂ / O₂ atmosphere. Preferably it is carried out at 800 ° C. for 50 seconds in a wet H₂ / O₂ atmosphere.

도 1e를 참조하면, 도 1d에서 실시되는 열 산화공정과 인시튜(in-situ)로 질화공정(112)을 실시한다. 질화공정(112)은 NO, N₂0, NH₃, RPN(Remote Plasma Nitridation) 또는 DPN(Decoupled Plasma Nitridation)으로 실시한다. 이로써, 도 4에 도시된 바와 같이, 산화막(110)의 상부영역에 질화층(114b)이 형성된다. 여기서, 질화층(114b)은 산화막(110)의 상부에 형성되는 것으로 도시되어 있으나, 실제로는 질화층(114)의 상부가 산화막(110) 두께의 80 내지 90% 지점에 위치된다. 또 한, 질화층(114b)은 산화막(110) 전체 두께의 1/3 정도의 두께로 형성하는 것이 바람직하다. 이로써, 질화층(114a), 산화막(110) 및 질화층(114b)으로 이루어진 유전체막(116)이 형성된다.Referring to FIG. 1E, thenitriding process 112 is performed in-situ with the thermal oxidation process performed in FIG. 1D.Nitriding process 112 is performed by NO, N₂ O, NH₃ , RPN (Remote Plasma Nitridation) or DPN (Decoupled Plasma Nitridation). As a result, as shown in FIG. 4, thenitride layer 114b is formed in the upper region of theoxide film 110. Here, thenitride layer 114b is illustrated as being formed on theoxide film 110, but the upper portion of the nitride layer 114 is actually positioned at 80 to 90% of the thickness of theoxide film 110. In addition, thenitride layer 114b is preferably formed to a thickness of about 1/3 of the total thickness of theoxide film 110. As a result, thedielectric film 116 including thenitride layer 114a, theoxide film 110, and thenitride layer 114b is formed.

일례로, RPN 공정은 상기 산화공정이 실시되는 동일 챔버(chamber) 내에서 다음과 같은 단계로 이루어진다. 먼저, 산화공정이 완료된 후 챔버 내부로 질소(N₂) 가스를 유입시켜 질소 분위기(N₂ ambient)를 형성한다. 그런 다음, 상기 챔버 내부를 400℃(±100℃) 온도 범위로 유지시킨 상태에서 10분(±2분) 동안 유지한다. 그런 다음, 반도체 기판(102)을 상기 챔버 외부로 언로딩시켜 공정을 마무리 한다. 여기서, RPN 공정단계는 이해의 편의를 위해 일례로 설명하였을 뿐 이에 한정되는 것이 아니다. 즉, RPN 공정단계는 서로 바뀔 수 있다. 한편, RPN 공정은 질소 분위기에서 400℃의 온도로 10분 동안 실시하는 것이 바람직하다.In one example, the RPN process consists of the following steps in the same chamber in which the oxidation process is carried out. First, after the oxidation process is completed, nitrogen (N₂ ) gas is introduced into the chamber to form a nitrogen atmosphere (N₂ ambient). Then, the inside of the chamber is maintained for 10 minutes (± 2 minutes) while maintaining the temperature in the 400 ℃ (± 100 ℃) range. Then, thesemiconductor substrate 102 is unloaded out of the chamber to complete the process. Here, the RPN process step has been described as an example for convenience of understanding but is not limited thereto. In other words, the RPN process steps may be interchanged. On the other hand, the RPN process is preferably carried out for 10 minutes at a temperature of 400 ℃ in a nitrogen atmosphere.

한편, 본 발명의 바람직한 실시예에 따른 캐패시터 제조방법은 도 1d 및 도 1e에서 설명한 내용에 한정되는 것이 아니다. 예컨대, 도 1d에서 실시되는 열 산화공정 전에 먼저 도 1e에서 실시되는 질화공정(112), 예컨대 NO 어닐공정을 실시하여 질화층을 형성한 후 후속으로 재산화(reoxidation) 공정을 실시하여 산화막을 형성할 수도 있다. 이 경우에는 반도체 기판(102) 상부에 질화층이 먼저 형성되고, 후속 재산화공정에 의해 질화층과 반도체 기판(102) 사이에 산화막이 성장되게 된다.Meanwhile, the capacitor manufacturing method according to the preferred embodiment of the present invention is not limited to the contents described with reference to FIGS. 1D and 1E. For example, prior to the thermal oxidation process performed in FIG. 1D, anitriding process 112, for example, an annealing process performed in FIG. 1E is first performed to form a nitride layer, and subsequently an oxidation process is performed to form an oxide film. You may. In this case, a nitride layer is first formed on thesemiconductor substrate 102, and an oxide film is grown between the nitride layer and thesemiconductor substrate 102 by a subsequent reoxidation process.

상기 도 1d 및 도 1e에서 실시되는 산화공정 및 질화공정(112)에 따라 변화 되는 질화층의 농도(concentration) 및 깊이(depth)를 도 6a 내지 도 6c를 통해 설명하기로 한다.Concentration and depth of the nitride layer changed according to the oxidation process and thenitriding process 112 performed in FIGS. 1D and 1E will be described with reference to FIGS. 6A to 6C.

도 6a는 먼저 열 산화공정을 실시한 후 인-시튜로 NO 어닐공정을 실시하는 경우 질화층(114b)의 프로파일(profile)을 도시한 도면이다. 이 경우에는 도 6a에 도시된 바와 같이, 열 산화공정에 의해 반도체 기판(Si) 상에 산화막(SiO₂)이 먼저 형성된 후, NO 어닐공정에 의해 산화막(SiO₂)과 반도체 기판(Si)의 계면 사이에 질화층(114b)이 형성된다.FIG. 6A is a diagram illustrating a profile of thenitride layer 114b when a thermal oxidation process is first performed and then an NO annealing process is performed in-situ. In this case, as shown in FIG. 6A, an oxide film (SiO₂ ) is first formed on the semiconductor substrate (Si) by a thermal oxidation process, and then the oxide film (SiO₂ ) and the semiconductor substrate (Si) are formed by a NO annealing process. Thenitride layer 114b is formed between interfaces.

도 6b는 먼저 NO 어닐공정을 실시한 후 재산화공정을 실시하는 경우 질화층(114b)의 프로파일을 도시한 도면이다. 이 경우에는 도 6b에 도시된 바와 같이, NO 어닐공정에 의해 반도체 기판(Si) 상에 질화층(114b)이 먼저 형성된 후, 재산화공정에 의해 질화층(114b)과 반도체 기판(Si) 사이에 산화막(SiO₂)이 성장되어 형성된다.FIG. 6B shows a profile of thenitride layer 114b when the NO annealing process is performed first and then the reoxidation process is performed. In this case, as shown in FIG. 6B, thenitride layer 114b is first formed on the semiconductor substrate Si by the NO annealing process, and then between thenitride layer 114b and the semiconductor substrate Si by the reoxidation process. An oxide film (SiO₂ ) is grown on it.

도 6c는 먼저 열산화공정을 실시한 후 플라즈마 질화(plasma nitridation)공정을 실시하는 경우 질화층(114b)의 프로파일을 도시한 도면이다. 이 경우에는 도 6c에 도시된 바와 같이, 열 산화공정에 의해 반도체 기판(Si) 상에 산화막(SiO₂)이 먼저 형성된 후, 플라즈마 질화공정에 의해 산화막(SiO₂)과 반도체 기판(Si)의 계면 사이에 질화층(114b)이 형성된다.FIG. 6C illustrates a profile of thenitride layer 114b when the thermal oxidation process is performed first and then the plasma nitridation process is performed. In this case, as shown in FIG. 6C, an oxide film (SiO₂ ) is first formed on the semiconductor substrate (Si) by a thermal oxidation process, and then the oxide film (SiO₂ ) and the semiconductor substrate (Si) are formed by a plasma nitridation process. Thenitride layer 114b is formed between interfaces.

상기에서 설명한 공정들을 실시함으로써 도 7과 같은 프로파일을 갖는 유전 체막(116)이 형성된다. 즉, 유전체막(116)은 질화층(114a), 산화막(110) 및 질화층(114b)으로 이루어진다. 이로써, PMOS의 경우에는 보론 침투(boron penetration)를 방지할 수 있다. 또한, 핫 전자(resist hot electron)의 감소에 따른 영향도 최소화할 수 있다.By performing the processes described above, thedielectric body film 116 having the profile as shown in FIG. 7 is formed. In other words, thedielectric film 116 includes anitride layer 114a, anoxide film 110, and anitride layer 114b. Thus, in the case of PMOS, boron penetration can be prevented. In addition, the effect of the reduction of the resist hot electron (minimization) can be minimized.

도 1f를 참조하면, 전체 구조 상부에 캐패시터의 상부전극용으로 폴리실리콘층(118)을 형성한다. 이때, 폴리실리콘층(118)은 LPCVD(Low Pressure Chemical Vapor Deposition) 공정으로 도프트(doped) 비정질 실리콘막으로 형성하거나, 언도프트(undoped) 비정질 실리콘막으로 형성할 수 있다. 예컨대, 도프트 비정질 실리콘막은 SiH₄ 또는 Si₂H₆와 PH₃ 가스를 이용하여 형성한다. 언도프트 비정질 실리콘막은 SiH₄ 또는 Si₂H₆가스를 이용하여 형성한다.Referring to FIG. 1F, apolysilicon layer 118 is formed on the entire structure for the upper electrode of the capacitor. In this case, thepolysilicon layer 118 may be formed of a doped amorphous silicon film by a low pressure chemical vapor deposition (LPCVD) process, or may be formed of an undoped amorphous silicon film. For example, the doped amorphous silicon film is formed using SiH₄ or Si₂ H₆ and PH₃ gas. The undoped amorphous silicon film is formed using SiH₄ or Si₂ H₆ gas.

이어서, 전체 구조 상부에 대하여 열처리공정(120)을 실시한다. 예컨대, 열처리공정(120)은 RTP(Rapid Temperature Process) 어닐공정으로 실시한다. 이러한 RTP 어닐공정은 도 5에 도시된 바와 같이 반도체 기판(102)의 상부 영역에 형성된 질소 주입층(108)에 존재하는 질소원자(108a)를 외부로 확산(out diffusion)시켜 제거하는 역할을 한다. 반도체 기판(102)의 상부 영역에 존재하는 질소 주입층(108)을 제거시킴으로써 누설전류를 감소시키게 된다. 이에 따라 유전체막(116)의 신뢰성 및 GOI 특성을 향상시킬 수 있다.Subsequently, theheat treatment step 120 is performed on the entire structure. For example, theheat treatment step 120 is performed by a rapid temperature process (RTP) annealing process. The RTP annealing process serves to remove thenitrogen atom 108a present in thenitrogen injection layer 108 formed in the upper region of thesemiconductor substrate 102 by out diffusion as shown in FIG. 5. . The leakage current is reduced by removing thenitrogen injection layer 108 present in the upper region of thesemiconductor substrate 102. Accordingly, the reliability and GOI characteristics of thedielectric film 116 can be improved.

예컨대, RTP 어닐공정 단계를 설명하면 다음과 같다. RTP 어닐공정은 은 반도체 기판(102)을 챔버 내부로 로딩시킨 후, 상기 챔버 내부로 질소(N₂) 가스를 유 입시켜 질소 분위기(N₂ ambient)를 형성한다. 그런 다음, 상기 챔버 내부를 900℃(±100℃) 온도 범위로 유지시킨 상태에서 10초(±1초) 동안 유지한다. 그런 다음, 반도체 기판(102)을 상기 챔버 외부로 언로딩시켜 공정을 마무리 한다. 한편, RTP 어닐공정(120)은 질소 분위기에서 900℃의 온도로 10초 동안 실시하는 것이 바람직하다.For example, the RTP annealing process step will be described below. In the RTP annealing process, thesilver semiconductor substrate 102 is loaded into the chamber, and nitrogen (N₂ ) gas is introduced into the chamber to form a nitrogen atmosphere (N₂ ambient). Then, the inside of the chamber is maintained for 10 seconds (± 1 second) while maintaining the temperature range of 900 ℃ (± 100 ℃). Then, thesemiconductor substrate 102 is unloaded out of the chamber to complete the process. On the other hand, theRTP annealing process 120 is preferably carried out for 10 seconds at a temperature of 900 ℃ in a nitrogen atmosphere.

도 1g를 참조하면, 포토리소그래피(photolithography) 공정 및 식각공정을 실시하여 상부전극용 폴리실리콘층(118) 및 유전체막(116)을 원하는 형태로 패터닝한다. 이로써, 캐패시터(122)가 완성된다.Referring to FIG. 1G, a photolithography process and an etching process are performed to pattern the uppersilicon polysilicon layer 118 and thedielectric layer 116 into a desired shape. As a result, thecapacitor 122 is completed.

이하에서는, 도 1a 내지 도 1g를 통해 설명한 캐패시터 제조방법을 이용한 MPDL 소자의 제조방법을 도 2a 내지 도 2h를 통해 설명하기로 한다. 여기서, 도 2a 내지 도 2h에서 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.Hereinafter, a method of manufacturing an MPDL device using the capacitor manufacturing method described with reference to FIGS. 1A to 1G will be described with reference to FIGS. 2A to 2H. Here, the same reference numerals among the reference numerals shown in FIGS. 2A to 2H indicate the same components having the same function.

도 2a를 참조하면, 캐패시터가 형성될 영역(이하, '캐패시터 영역'이라 함)(CR; Capacitor Region)과, 트랜지스터가 형성될 영역(이하, '트랜지스터 영역'이라 함)(TR; Transistor Region)으로 정의된(defined) 반도체 기판(202)을 제공한다.Referring to FIG. 2A, a region where a capacitor is to be formed (hereinafter referred to as a 'capacitor region') (CR) and a region where a transistor is to be formed (hereinafter referred to as a 'transistor region') (TR) Asemiconductor substrate 202 is defined.

반도체 기판(202)에는 반도체 기판(202)을 활성영역과 필드영역으로 정의하기 위한 소자 분리막(204)이 형성된다. 소자 분리막(204)은 STI 스킴을 이용하여 형성한다.In thesemiconductor substrate 202, anisolation layer 204 is formed to define thesemiconductor substrate 202 as an active region and a field region. Thedevice isolation layer 204 is formed using an STI scheme.                    

이어서, 반도체 기판(202)에 대하여 웰 이온주입공정을 실시하여 반도체 기판(202) 내에 웰(206)을 형성한다. 웰(206)은 구현하고자 하는 소자의 물성 특성에 따라 p-웰 또는 n-웰로 형성된다. p-웰은 'p^-' 불순물인 보론을 주입하여 형성한다. n-웰은 'n^-' 불순물인 인을 주입하여 형성한다.Subsequently, a well ion implantation process is performed on thesemiconductor substrate 202 to form the well 206 in thesemiconductor substrate 202. Well 206 is formed of a p-well or n-well depending on the physical properties of the device to be implemented. p- well it is 'p^-' are formed by implanting an impurity of boron. n- wells^- are formed by implanting an impurity of a 'n'.

도 2b를 참조하면, 웰(206)에 대하여 어닐공정(208)을 실시한다. 도 1b에서 설명한 바와 같이 어닐공정(208)을 실시하는 이유는 캐패시터의 정전용량을 증가시키기 위함이다. 이때, 어닐공정(208)은 도 1b에서 실시된 어닐공정(104)과 동일한 방법으로 실시한다.Referring to FIG. 2B, anannealing process 208 is performed on thewell 206. The reason for performing theannealing process 208 as described in FIG. 1B is to increase the capacitance of the capacitor. At this time, theannealing process 208 is performed in the same manner as theannealing process 104 performed in FIG. 1B.

도 2c를 참조하면, 전체 구조 상부에 게이트 산화막용 열산화막(210)을 형성한다. 열산화막(210)은 캐패시터 영역(CR)에서 버퍼층 또는 후속 질소 이온주입공정(212)시 베리어층으로 기능한다. 트랜지스터 영역(TR)에서는 게이트 산화막으로 기능한다. 열산화막(210)은 50Å(±10Å)으로 형성한다. 바람직하게는 50Å으로 형성한다.Referring to FIG. 2C, athermal oxide film 210 for a gate oxide film is formed on the entire structure. Thethermal oxide film 210 functions as a barrier layer in the capacitor region CR or in a subsequent nitrogenion implantation process 212. The transistor region TR functions as a gate oxide film. Thethermal oxide film 210 is formed at 50 kV (± 10 kV). Preferably it is formed at 50 kPa.

이어서, 전체 구조 상부에 포토레지스트(photoresist; 미도시)를 도포한 후, 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(PR)을 형성한다. 이때, 포토레지스트 패턴(PR)은 캐패시터 영역(CR)만 오픈(open)되도록 형성한다.Subsequently, a photoresist (not shown) is applied over the entire structure, and then an exposure process and a development process using a photo mask are sequentially performed to form a photoresist pattern PR. In this case, the photoresist pattern PR is formed so that only the capacitor region CR is opened.

이어서, 포토레지스트 패턴(PR)을 마스크로 이용하여 질소 이온주입공정(212)을 실시한다. 이로써, 캐패시터 영역(CR)의 반도체 기판(202)에 는 다량의 질소가 주입되어 질소 주입층(214)이 형성된다. 질소 이온주입공정(212)은 질소 이온을 이용하여 2e14atoms/cm²(±0.5e14atoms/cm²)의 도즈, 10KeV(±1KeV)의 이온주입에너지로 실시한다. 바람직하게는 질소 이온을 이용하여 2e14atoms/cm²의 도즈, 10KeV의 이온주입에너지로 실시한다. 이때, 질소 이온주입공정(212)에 의해 반도체 기판(202)와 열산화막(210) 사이의 계면에는 질화층(도시하지 않음)이 미미하게 나마 형성된다.Next, the nitrogenion implantation process 212 is performed using the photoresist pattern PR as a mask. As a result, a large amount of nitrogen is injected into thesemiconductor substrate 202 of the capacitor region CR to form thenitrogen injection layer 214. The nitrogenion implantation step 212 is performed using nitrogen ions at a dose of 2e14 atoms / cm² (± 0.5e14 atoms / cm² ) and an ion implantation energy of 10 KeV (± 1 KeV). Preferably, the nitrogen ion is used to carry out a dose of 2e14 atoms / cm² and an ion implantation energy of 10 KeV. At this time, a nitride layer (not shown) is formed slightly at the interface between thesemiconductor substrate 202 and thethermal oxide film 210 by the nitrogenion implantation process 212.

도 2d를 참조하면, 포토레지스트 패턴(PR)을 그대로 식각 마스크로 이용한 세정공정을 실시하여 캐패시터 영역(CR)의 열산화막(210)을 제거한다. 이때, 세정공정은 BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H₂O로 희석된 HF와 NH₄F의 혼합용액[1:4 내지 1:7])를 이용하여 실시한다.Referring to FIG. 2D, thethermal oxidation film 210 of the capacitor region CR is removed by performing a cleaning process using the photoresist pattern PR as an etching mask. At this time, the washing process is performed using BOE (Buffer Oxide Etchant; mixed solution of HF and NH₄ F diluted with H₂ O at a ratio of 100: 1 or 300: 1 [1: 4 to 1: 7]). .

이어서, 포토레지스트 패턴(PR)을 스트립(strip) 공정을 실시하여 제거한다. 그런 다음, 열 산화공정과 질화공정을 인시튜로 실시하여 열산화막(210)이 제거된 부위에 열산화막(210)보다 얇게 산화막(도시하지 않음)과 질화층(도시하지 않음)을 형성한다. 이로써, 도 2c에서 실시되는 질소 이온주입공정(212)에 의해 형성된 질화층과, 열산화공정 및 질화공정으로 형성된 산화막 및 질화층으로 이루어진 유전체막(216)이 형성된다. 여기서, 상기 열 산화공정과 상기 질화공정은 도 1d 및 도 1e에서 실시되는 방법과 동일한 방법으로 실시된다.Subsequently, the photoresist pattern PR is removed by performing a strip process. Then, the thermal oxidation process and the nitriding process are performed in situ to form an oxide film (not shown) and a nitride layer (not shown) in a portion thinner than thethermal oxide film 210 at the portion where thethermal oxide film 210 is removed. As a result, adielectric layer 216 including a nitride layer formed by the nitrogenion implantation process 212 performed in FIG. 2C, and an oxide film and a nitride layer formed by the thermal oxidation process and the nitride process is formed. Here, the thermal oxidation process and the nitriding process are performed in the same manner as the method performed in FIGS. 1D and 1E.

이어서, 전체 구조 상부에 폴리실리콘층(218)을 증착한다. 이때, 폴리실리콘 층(218)은 LPCVD 공정으로 도프트 비정질 실리콘막으로 증착하거나, 언도프트 비정질 실리콘막으로 증착할 수 있다. 예컨대, 도프트 비정질 실리콘막은 SiH₄ 또는 Si₂H₆와 PH₃ 가스를 이용하여 증착한다. 언도프트 비정질 실리콘막은 SiH₄ 또는 Si₂H₆가스를 이용하여 증착한다.Next, apolysilicon layer 218 is deposited over the entire structure. In this case, thepolysilicon layer 218 may be deposited as a undoped amorphous silicon film by an LPCVD process, or may be deposited as an undoped amorphous silicon film. For example, the doped amorphous silicon film is deposited using SiH₄ or Si₂ H₆ and PH₃ gases. The undoped amorphous silicon film is deposited using SiH₄ or Si₂ H₆ gas.

도 2e를 참조하면, 전체 구조 상부에 대하여 열처리공정(220)을 실시한다. 예컨대, 열처리공정(220)은 RTP 어닐공정으로 실시한다. 이러한 RTP 어닐공정은 질화층(214)에 존재하는 질소원자(214a)를 외부로 확산시켜 제거하는 기능을 한다. 반도체 기판(202) 내에 질소 이온주입공정(212)에 의해 형성된 질소 주입층(214)을 제거시킴으로써 누설전류를 감소시킬 수 있다. 다시 말하면, 질소 이온주입공정(212)에 의해 형성된 질소 주입층(214)은 기판내 결점(defect)으로 작용하여 누설전류를 증가시키게 된다. 따라서, 질소 주입층(214)을 제거시킴으로써 누설전류를 감소시킬 수 있는 것이다. 예컨대, RTP 어닐공정은 질소 분위기에서 900℃(±100℃) 온도 범위로 10초(±1초) 동안 실시한다. 바람직하게는 질소 분위기에서 900℃의 온도로 10초 동안 실시한다.Referring to FIG. 2E, aheat treatment process 220 is performed on the entire structure. For example, theheat treatment step 220 is performed by an RTP annealing step. The RTP annealing process functions to diffuse and removenitrogen atoms 214a existing in thenitride layer 214 to the outside. The leakage current can be reduced by removing thenitrogen injection layer 214 formed by the nitrogenion implantation process 212 in thesemiconductor substrate 202. In other words, thenitrogen injection layer 214 formed by the nitrogenion implantation process 212 acts as a defect in the substrate to increase the leakage current. Therefore, the leakage current can be reduced by removing thenitrogen injection layer 214. For example, the RTP annealing process is carried out in a nitrogen atmosphere at 900 ° C. (± 100 ° C.) for 10 seconds (± 1 second). Preferably it is carried out for 10 seconds at a temperature of 900 ℃ in a nitrogen atmosphere.

도 2f를 참조하면, 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(PR)을 형성한다. 그런 다음, 상기 포토리소그래피 패턴(PR)을 이용한 식각공정을 실시한다. 이로써, 캐패시터 영역(CR)에는 폴리실리콘층(218) 및 유전체막(216)이 패터닝되어 캐패시터(222)가 형성된다. 트랜지스터 영역(TR)에는 폴리실리콘층(218) 및 열산화막(210)이 패터닝되어 트랜지스터(224)가 형성된다. 그런 다음, 상기 포토레지스트 패턴(PR)은 스트립 공정에 의해 제거된다.Referring to FIG. 2F, after the photoresist is applied over the entire structure, an exposure process and a development process using a photo mask are sequentially performed to form a photoresist pattern PR. Then, an etching process using the photolithography pattern PR is performed. As a result, thepolysilicon layer 218 and thedielectric film 216 are patterned in the capacitor region CR to form thecapacitor 222. In the transistor region TR, thepolysilicon layer 218 and thethermal oxide film 210 are patterned to form atransistor 224. Then, the photoresist pattern PR is removed by a strip process.

도 2g를 참조하면, 전체 구조 상부에 HLD(High temperature Low pressure Dielectric)막을 증착한다. 그런 다음, HLD막에 대하여 HF 세정(HF cleaning)을 이용하여 벌크 에치(bulk etch)를 실시한다. 상기 벌크 에치는 마스크 공정없이 에치백(etch back) 하는 공정을 말하며, 후속 공정을 통해 도시되지 않은 넌 살리사이드 영역(non-salicide region)에 대한 마스크 작업을 실시한 후 HF 세정으로 스페이서 부분을 제거하게 된다. 이러한 과정을 거치면, 캐패시터(222)와 트랜지스터(224) 사이에만 HLD막이 잔류된다. 상기 잔류되는 HLD막(226)은 이 부위에서 살리사이드(SALICIDE)가 형성되지 않도록 하는 살리사이드 블럭킹(blocking) 기능을 한다.Referring to FIG. 2G, a high temperature low pressure dielectric (HLD) film is deposited on the entire structure. Then, bulk etch is performed on the HLD film using HF cleaning. The bulk etch refers to a process of etching back without a mask process, and performing a mask operation on a non-salicide region (not shown) through a subsequent process to remove the spacer portion by HF cleaning. do. Through this process, the HLD film remains only between thecapacitor 222 and thetransistor 224. The remainingHLD film 226 has a salicide blocking function to prevent the formation of salicide at this site.

이어서, 전체 구조 상부에 대하여 소오스 및 드레인 이온주입공정(228)을 실시한다. 이로써, 트랜지스터(224)의 양측의 반도체 기판(202)에는 소오스 및 드레인 접합영역(230)이 형성된다. 한편, 소오스 및 드레인 이온주입공정(228)은 트랜지스터(224)의 물성적 특성에 따라 다르게 진행된다. 예컨대, 트랜지스터(224)가 NMOS 경우에는 비소(As) 이온을 1E15 내지 1E16atoms/cm²의 도즈량으로 하여 10 내지 40KeV의 이온주입에너지로 실시할 수 있다. PMOS 경우에는 붕소(B) 이온을 1E15 내지 1E16atoms/cm²의 도즈량으로 하여 1 내지 10KeV의 이온주입에너지로 실시할 수 있다.Subsequently, the source and drainion implantation step 228 is performed over the entire structure. As a result, source and drainjunction regions 230 are formed in thesemiconductor substrates 202 on both sides of thetransistor 224. Meanwhile, the source and drainion implantation process 228 may proceed differently depending on the physical properties of thetransistor 224. For example, in the case where thetransistor 224 is an NMOS, arsenic (As) ions can be implemented at an ion implantation energy of 10 to 40 KeV with a dose of 1E15 to 1E16 atoms / cm² . In the case of PMOS, boron (B) ions can be carried out at an ion implantation energy of 1 to 10 KeV with a dose of 1E15 to 1E16 atoms / cm² .

도 2h를 참조하면, 전체 구조 상부에 HLD막(도시하지 않음)을 증착한다. 그런 다음, 블랭켓 에치(blanket etch) 또는 에치백(etch back) 방식과 같은 직진성 건식(dry) 식각공정으로 상기 HLD막을 식각한다. 이로써, 트랜지스터(224)의 측벽에는 LDD(Lightly Doped Drain) 스페이서(spacer)(232)가 형성된다. 여기서, 트랜지스터(224)의 측벽에 LDD 스페이서(232)를 형성하는 이유는 후속 살리사이드 형성공정시 살리사이드층이 트랜지스터(224)의 측벽에 형성되는 것을 방지하기 위함이다.Referring to FIG. 2H, an HLD film (not shown) is deposited on the entire structure. Then, the HLD film is etched by a straight dry etching process such as a blanket etch or an etch back method. As a result, a lightly doped drain (LDD) spacer 232 is formed on the sidewall of thetransistor 224. The reason why theLDD spacer 232 is formed on the sidewall of thetransistor 224 is to prevent the salicide layer from being formed on the sidewall of thetransistor 224 during the subsequent salicide formation process.

이어서, 전체 구조 상부에 니켈(nickel), 티타늄(Titanium; Ti) 및 코발트(Cobalt; Co) 등을 이용하여 금속층(도시하지 않음)을 증착한다. 예컨대, 금속층은 접합누설전류를 고려하여 70Å(±20Å)의 두께로 형성하는 것이 바람직하다. 그런 다음, 상기 금속층을 보호하기 위하여 캡핑층(도시하지 않음)을 형성할 수도 있다. 이때, 상기 캡핑층으로는 코발트, 니켈, 티타늄 또는 티타늄 질화막으로 형성할 수 있다. 그런 다음, 전체 구조 상부에 RTP 방식으로 열처리공정을 적어도 1회 이상 실시하여 캐패시터(222), 트랜지스터(224) 및 노출되는 소오스 및 드레인 접합영역(230) 상에 금속 살리사이드층(234)을 형성한다. 이때, 상기 열처리공정은 400 내지 500℃의 온도범위에서 실시한다. 그런 다음, H₂SO₄와 H₂O₂를 소정 비율로 혼합한 혼합용액을 이용한 세정공정을 실시하여 반응하지 않고 미반응된 금속을 제거한다.Subsequently, a metal layer (not shown) is deposited on the entire structure using nickel, titanium (Ti), cobalt (Co), or the like. For example, the metal layer is preferably formed to a thickness of 70 mA (± 20 mA) in consideration of the junction leakage current. Then, a capping layer (not shown) may be formed to protect the metal layer. In this case, the capping layer may be formed of cobalt, nickel, titanium, or titanium nitride. Then, themetal salicide layer 234 is formed on thecapacitor 222, thetransistor 224, and the exposed source and drainjunction regions 230 by performing at least one heat treatment process on the entire structure by the RTP method. do. At this time, the heat treatment step is carried out in a temperature range of 400 to 500 ℃. Then, a washing process using a mixed solution in which H₂ SO₄ and H₂ O₂ are mixed at a predetermined ratio is performed to remove unreacted metal without reacting.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에서는 웰 형성 후 어닐공정을 실시하여 웰에 주입된 이온의 농도을 증가시킴으로써 캐패시터의 정전용량을 증가시킬 수 있다.As described above, in the present invention, the capacitance of the capacitor may be increased by performing an annealing process after the well formation to increase the concentration of ions injected into the well.

또한, 본 발명에서는 캐패시터의 유전체막을 형성하기 전에, 질소 이온주입공정을 실시하여 웰(즉, 반도체 기판)의 상부영역에 질소가 다량 주입된 질소 주입층이 존재되도록 함으로써 후속 산화공정에 의해 형성되는 유전체막의 두께를 감소시키는 것이 가능하다.In addition, in the present invention, before forming the dielectric film of the capacitor, a nitrogen ion implantation process is performed to allow a nitrogen injection layer in which a large amount of nitrogen is injected into the upper region of the well (ie, the semiconductor substrate) to be formed by a subsequent oxidation process. It is possible to reduce the thickness of the dielectric film.

또한, 본 발명에서는 산화공정을 실시하여 산화막을 형성한 후 인시튜 방식으로 RPN 공정을 실시하여 상기 산화막의 상하부에 질화층을 형성하고, 이 들을 유전체막으로 사용함으로써 PMOS 트랜지스터의 경우 보론 침투에 의한 소자 특성의 저하를 방지할 수 있다.In addition, in the present invention, after forming an oxide film by performing an oxidation process, a RPN process is performed in situ to form a nitride layer on the upper and lower portions of the oxide film, and these are used as dielectric films. The fall of an element characteristic can be prevented.

또한, 본 발명에서는 RTP 방식으로 열처리공정을 실시하여 질소 이온주입공정으로 형성된 질화층을 제거하고, 이에 따라 이 부위에서의 누설전류를 감소시켜 캐패시터의 유전체막의 신뢰성 및 GOI 특성을 향상시킬 수 있다. 또한, 캐패시터의 정전용량을 50% 이상 증가시킬 수 있다.In addition, in the present invention, by performing a heat treatment process by the RTP method to remove the nitride layer formed by the nitrogen ion implantation process, it is possible to improve the reliability and GOI characteristics of the dielectric film of the capacitor by reducing the leakage current at this site. In addition, the capacitance of the capacitor can be increased by 50% or more.

결국, 본 발명은 캐패시터의 유전체막의 두께를 감소시켜 캐패시터의 정전용량을 증가시키는 한편, 상기 유전체막의 감소에 따라 야기되는 문턱전압의 감소, 누설전류의 증가, 동작 전류의 감소, 유전체막의 신뢰성 감소 및 GOI 특성 저하 등을 해결할 수 있다. 따라서, 본 발명은 향후 반도체 기술이 고집적화되어 소자 분리막의 간격이 줄어들지라도 크게 영향을 미치지 않으며, MPDL에서 구현하는 캐패시터의 셀 크기 또한 캐패시터의 정전용량이 증가하는 정도만큼 작게 할 수 있다는 장점이 있다.

As a result, the present invention reduces the thickness of the dielectric film of the capacitor to increase the capacitance of the capacitor, while reducing the threshold voltage caused by the decrease of the dielectric film, increasing the leakage current, reducing the operating current, decreasing the reliability of the dielectric film, and Deterioration of GOI characteristics can be solved. Therefore, the present invention does not significantly affect the semiconductor technology due to the high integration of the device isolation layer, and the cell size of the capacitor implemented in the MPDL can be reduced as much as the capacitance of the capacitor increases.

Claims (24)

Translated fromKorean

(a) 웰 이온주입공정을 실시하여 반도체 기판 내에 웰을 형성하는 단계;(a) performing a well ion implantation process to form a well in a semiconductor substrate;(b) 질소 이온주입공정을 실시하여 상기 반도체 기판 내에 질소 주입층을 형성하는 단계;(b) performing a nitrogen ion implantation process to form a nitrogen implantation layer in the semiconductor substrate;(c) 산화공정 및 질화공정 또는 상기 질화공정 및 상기 산화공정을 순차적으로 실시하여 상기 반도체 기판 상에 적어도 하나의 질화층이 포함된 유전체막을 형성하는 단계;(c) sequentially performing an oxidation process and a nitriding process or the nitriding process and the oxidation process to form a dielectric film including at least one nitride layer on the semiconductor substrate;(d) 전체 구조 상부에 폴리실리콘층을 증착하는 단계;(d) depositing a polysilicon layer over the entire structure;(e) 열처리공정을 실시하여 상기 질소 주입층 내에 존재하는 질소 이온을 외부로 확산시켜 제거함으로써 상기 질소 주입층이 제거되는 단계; 및(e) performing a heat treatment process to remove nitrogen ions present in the nitrogen injection layer by diffusing them to the outside to remove the nitrogen injection layer; And(f) 상기 폴리실리콘층 및 상기 유전체막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 평면 캐패시터의 제조방법.(f) patterning the polysilicon layer and the dielectric film.제 1 항에 있어서,The method of claim 1,상기 (a) 단계와 상기 (b) 단계 사이에, 상기 웰을 이루는 불순물 원자의 농도를 증가시켜 캐패시터의 정전용량을 증가시키기 위하여 상기 웰에 대하여 어닐공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 평면 캐패시터의 제조방법.And performing an annealing process on the wells between the steps (a) and (b) to increase the capacitance of the capacitor by increasing the concentration of the impurity atoms constituting the wells. Method of manufacturing a flat capacitor.제 2 항에 있어서,The method of claim 2,상기 어닐공정은 퍼니스를 이용하고, 질소 분위기에서 850℃(±100℃) 온도 범위로 10분(±2분) 동안 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The annealing process using a furnace, a method of manufacturing a flat capacitor, characterized in that performed for 10 minutes (± 2 minutes) in a temperature range of 850 ℃ (± 100 ℃) in a nitrogen atmosphere.삭제delete제 1 항에 있어서,The method of claim 1,상기 (b) 단계전에, 상기 질소 이온주입공정시 상기 반도체 기판의 상부 표면을 보호하기 위하여 상기 반도체 기판 상부에 버퍼층 또는 베리어층으로 기능하는 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평면 캐패시터의 제조방법.Before the step (b), further comprising the step of forming a thermal oxide film functioning as a buffer layer or a barrier layer on the semiconductor substrate to protect the upper surface of the semiconductor substrate during the nitrogen ion implantation process Method of manufacturing a capacitor.제 5 항에 있어서,The method of claim 5,상기 열산화막이 형성되는 경우에는 상기 질소 이온주입공정에 의해 상기 열산화막과 상기 반도체 기판 사이의 계면에는 질화층이 형성되는 것을 특징으로 하는 평면 캐패시터의 제조방법.When the thermal oxide film is formed, a nitride layer is formed at an interface between the thermal oxide film and the semiconductor substrate by the nitrogen ion implantation process.제 1 항에 있어서,The method of claim 1,상기 질소 이온주입공정은 질소 이온을 이용하여 2e14atoms/cm²(±0.5e14)의 도즈, 10KeV(±1KeV)의 이온주입에너지로 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The nitrogen ion implantation process is a planar capacitor manufacturing method characterized in that the use of the ion implantation energy of 10KeV (± 1KeV), the dose of 2e14atoms / cm² (± 0.5e14) using nitrogen ions.제 1 항에 있어서,The method of claim 1,상기 열 산화공정은 습식 산화공정, 건식 산화공정 또는 ISSG 공정으로 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The thermal oxidation process is a method of manufacturing a flat capacitor, characterized in that carried out in a wet oxidation process, dry oxidation process or ISSG process.제 8 항에 있어서,The method of claim 8,상기 습식 산화공정은 습식 H₂/O₂ 분위기에서 700 내지 900℃로 40 내지 60초 동안 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The wet oxidation process is a method of manufacturing a flat capacitor, characterized in that performed for 40 to 60 seconds at 700 to 900 ℃ in a wet H₂ / O₂ atmosphere.제 1 항에 있어서,The method of claim 1,상기 질화공정은 NO 어닐공정, N₂O 어닐공정, NH₃ 어닐공정, RPN 또는 DPN 공정으로 실시하는 것을 특징으로 하는 평면 캐패시터 제조방법.The nitriding process is a planar capacitor manufacturing method characterized in that the NO annealing process, N₂ O annealing process, NH₃ annealing process, RPN or DPN process.제 10 항에 있어서,The method of claim 10,상기 RPN 공정은 질소 분위기에서 400℃(±100℃) 온도 범위로 10분(±2분) 동안 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The RPN process is a planar capacitor manufacturing method, characterized in that carried out for 10 minutes (± 2 minutes) in a temperature range of 400 ℃ (± 100 ℃) in a nitrogen atmosphere.제 1 항에 있어서,The method of claim 1,상기 유전체막은 제1 질화층, 산화막 및 제2 질화층을 포함하는 것을 특징으로 하는 평면 캐패시터의 제조방법.And the dielectric film comprises a first nitride layer, an oxide film, and a second nitride layer.제 12 항에 있어서,The method of claim 12,상기 제1 질화층은 산화막과 상기 반도체 기판 사이의 계면에 형성되는 것을 특징으로 하는 평면 캐패시터의 제조방법.And the first nitride layer is formed at an interface between an oxide film and the semiconductor substrate.제 12 항에 있어서,The method of claim 12,상기 제2 질화층은 상기 산화막의 최하부로부터 상기 산화막 두께의 80 내지 90% 범위에 형성되는 것을 특징으로 하는 평면 캐패시터의 제조방법.And the second nitride layer is formed in a range of 80 to 90% of the thickness of the oxide film from a lowermost portion of the oxide film.제 1 항에 있어서,The method of claim 1,상기 열처리공정은 RTP 어닐공정으로 실시하되, 상기 RTP 어닐공정은 질소 분위기에서 900℃(±100℃) 온도 범위로 10초(±1초) 동안 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The heat treatment process is carried out by the RTP annealing process, the RTP annealing process is a planar capacitor manufacturing method, characterized in that carried out for 10 seconds (± 1 second) in a temperature range of 900 ℃ (± 100 ℃) in a nitrogen atmosphere.제 1 항에 있어서,The method of claim 1,상기 산화공정 및 질화공정은 인시튜로 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The oxidation process and the nitriding process is a planar capacitor manufacturing method characterized in that carried out in situ.(a) 캐패시터 영역과 트랜지스터 영역으로 정의되는 반도체 기판을 제공하는 단계;(a) providing a semiconductor substrate defined by a capacitor region and a transistor region;(b) 웰 이온주입공정을 실시하여 상기 반도체 기판 내에 웰을 형성하는 단계;(b) performing a well ion implantation process to form a well in the semiconductor substrate;(c) 상기 반도체 기판 상에 게이트 산화막용 열산화막을 형성하는 단계;(c) forming a thermal oxide film for a gate oxide film on the semiconductor substrate;(d) 상기 캐패시터 영역만 오픈되는 마스크를 이용한 질소 이온주입공정을 실시하여 상기 캐패시터 영역의 상기 반도체 기판의 상부영역에 질소 주입층을 형성하는 단계;(d) performing a nitrogen ion implantation process using a mask in which only the capacitor region is opened to form a nitrogen injection layer in an upper region of the semiconductor substrate in the capacitor region;(e) 상기 마스크를 이용한 세정공정을 실시하여 상기 캐패시터 영역의 상기 열산화막을 제거하는 단계;(e) performing a cleaning process using the mask to remove the thermal oxide film in the capacitor region;(f) 상기 마스크를 제거하고, 산화공정 및 질화공정 또는 질화공정 및 산화공정을 순차적으로 실시하여 상기 (e) 단계에서 상기 열산화막이 제거된 부위에 적어도 하나의 질화층을 포함하는 캐패시터용 유전체막을 형성하는 단계;(f) removing the mask, and sequentially performing an oxidation process, a nitriding process, or a nitriding process, and an oxidation process, wherein the dielectric for the capacitor includes at least one nitride layer at a portion where the thermal oxide film is removed in the step (e). Forming a film;(g) 전체 구조 상부에 폴리실리콘층을 증착하는 단계;(g) depositing a polysilicon layer over the entire structure;(h) 열처리공정을 실시하여 상기 (d) 단계에서 형성된 상기 질소 주입층을 제거하는 단계;(h) performing a heat treatment process to remove the nitrogen injection layer formed in step (d);(i) 상기 폴리실리콘층, 상기 유전체막 및 상기 열산화막을 패터닝하여 상기 캐패시터 영역에는 캐패시터를 형성하고, 상기 트랜지스터 영역에는 트랜지스터를 형성하는 단계;(i) patterning the polysilicon layer, the dielectric film and the thermal oxide film to form a capacitor in the capacitor region and a transistor in the transistor region;(j) 상기 캐패시터와 상기 트랜지스터 사이에 살리사이드층 형성방지용 절연막을 형성하는 단계;(j) forming an insulating film for preventing the formation of a salicide layer between the capacitor and the transistor;(k) 소오스 및 드레인 이온주입공정을 실시하여 상기 트랜지스터의 양측의 상기 반도체 기판에 소오스 및 드레인 접합영역을 형성하는 단계; 및(k) performing a source and drain ion implantation process to form source and drain junction regions on the semiconductor substrate on both sides of the transistor; And(l) 전체 구조 상부에 금속층을 증착하고, 열처리공정을 적어도 1회 실시하여 상기 캐패시터, 상기 트랜지스터 및 상기 소오스 및 드레인 접합영역의 상부에 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.(l) depositing a metal layer over the entire structure and performing at least one heat treatment process to form a metal silicide layer on top of the capacitor, the transistor, and the source and drain junction regions. Method of manufacturing the device.제 17 항에 있어서,The method of claim 17,상기 (b) 단계와 상기 (c) 단계 사이에, 상기 웰에 대하여 어닐공정을 실시하는 단계를 더 포함하되, 상기 어닐공정은 퍼니스를 이용하고, 질소 분위기에서 850℃(±100℃) 온도 범위로 10분(±2분) 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.Between step (b) and step (c), further comprising the step of performing an annealing process on the well, wherein the annealing process using a furnace, in a nitrogen atmosphere 850 ℃ (± 100 ℃) temperature range Method for manufacturing a semiconductor device, characterized in that carried out for 10 minutes (± 2 minutes).제 17 항에 있어서,The method of claim 17,상기 열산화막은 50Å(±10Å) 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The thermal oxide film is a semiconductor device manufacturing method, characterized in that formed to 50㎛ (± 10 ±) thickness.제 17 항에 있어서,The method of claim 17,상기 질소 이온주입공정은 질소 이온을 이용하여 2e14atoms/cm²(±0.5e14)의 도즈, 10KeV(±1KeV)의 이온주입에너지로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The nitrogen ion implantation process is a semiconductor device manufacturing method using a ion of 2e14atoms / cm² (± 0.5e14), 10KeV (± 1KeV) ion implantation energy using nitrogen ions.제 17 항에 있어서,The method of claim 17,상기 산화공정은 습식 산화공정으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The oxidation process is a method of manufacturing a semiconductor device, characterized in that the wet oxidation process.제 17 항에 있어서,The method of claim 17,상기 열 산화공정은 습식 산화공정, 건식 산화공정 또는 ISSG 공정으로 실시하되, 상기 습식 산화공정은 습식 H₂/O₂ 분위기에서 700 내지 900℃로 40 내지 60초 동안 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The thermal oxidation process may be performed by a wet oxidation process, a dry oxidation process or an ISSG process, but the wet oxidation process may be performed at 700 to 900 ° C. in a wet H₂ / O₂ atmosphere for 40 to 60 seconds. Manufacturing method.제 17 항에 있어서,The method of claim 17,상기 질화공정은 NO 어닐공정, N₂O 어닐공정, NH₃ 어닐공정, RPN 또는 DPN 공 정으로 실시하되, 상기 RPN 공정은 질소 분위기에서 400℃(±100℃) 온도 범위로 10분(±2분) 동안 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The nitriding process is performed by a NO annealing process, an N₂ O annealing process, an NH₃ annealing process, or an RPN or DPN process, wherein the RPN process is performed in a nitrogen atmosphere at 400 ° C. (± 100 ° C.) for 10 minutes (± 2 ° C). Minutes) is a method of manufacturing a flat capacitor, characterized in that carried out during.제 17 항에 있어서,The method of claim 17,상기 열처리공정은 RTP 어닐공정으로 실시하되, 상기 RTP 어닐공정은 질소 분위기에서 900℃(±100℃) 온도 범위로 10초(±1초) 동안 실시하는 것을 특징으로 하는 평면 캐패시터의 제조방법.The heat treatment process is carried out by the RTP annealing process, the RTP annealing process is a planar capacitor manufacturing method, characterized in that carried out for 10 seconds (± 1 second) in a temperature range of 900 ℃ (± 100 ℃) in a nitrogen atmosphere.

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