KR100906633B1 - Thin film transistor substrate - Google Patents

Abstract

Translated fromKorean

전기적 접촉성을 향상시킬 수 있는 박막 트랜지스터 기판을 개시한다. 박막 트랜지스터 기판에는 복수의 금속 배선 및 이를 보호하고, 금속 배선의 일정 영역을 노출시키는 콘택홀이 형성된 절연막이 구비된다. 절연막 상에 콘택홀을 통해 금속 배선과 전기적으로 연결되는 도전패드를 구비한다. 도전패드는 금속 배선과 직접적으로 연결되는 제1 도전막 및 제1 도전막 상에 적층되는 제2 도전막으로 이루어진다. 이로써, 콘택홀에서의 제1 도전막의 단선을 방지하여 제1 도전막과 금속 배선과의 전기적 접촉성을 향상시킬 수 있다.

A thin film transistor substrate capable of improving electrical contactability is disclosed. The thin film transistor substrate includes a plurality of metal wires and an insulating layer having contact holes formed therein to protect the metal wires and to expose a predetermined region of the metal wires. A conductive pad is electrically connected to the metal wire through the contact hole on the insulating film. The conductive pad includes a first conductive film directly connected to the metal wiring and a second conductive film stacked on the first conductive film. As a result, disconnection of the first conductive film in the contact hole can be prevented, and electrical contact between the first conductive film and the metal wiring can be improved.

Description

Translated fromKorean

박막 트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE}Thin Film Transistor Boards {THIN FILM TRANSISTOR SUBSTRATE}

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략도이다.1 is a schematic diagram of a thin film transistor substrate according to an embodiment of the present invention.

도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ에 따른 박막 트랜지스터 기판의 단면도이다.FIG. 2 is a cross-sectional view of the thin film transistor substrate according to the cutting line I-I illustrated in FIG. 1.

도 3은 도 1에 도시된 게이트 구동회로부에 구비된 게이트 구동회로의 내부 구성을 설명하기 위한 개략도이다.FIG. 3 is a schematic diagram for describing an internal configuration of a gate driving circuit provided in the gate driving circuit unit shown in FIG. 1.

도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략도이다.4 is a schematic diagram of a thin film transistor substrate according to another embodiment of the present invention.

도 5는 도 4에 도시된 절단선 Ⅱ-Ⅱ에 따른 박막 트랜지스터 기판의 단면도이다.FIG. 5 is a cross-sectional view of the thin film transistor substrate taken along the cutting line II-II of FIG. 4.

도 6은 도 4에 도시된 박막 트랜지스터 기판의 게이트 라인 검사부 및 데이터 라인 검사부를 설명하기 위한 도면이다.FIG. 6 is a diagram for describing a gate line inspector and a data line inspector of the thin film transistor substrate illustrated in FIG. 4.

도 7a는 도 6에 도시된 A 부위를 설명하기 위한 단면도이고, 도 7b는 도 6에 도시된 B 부위를 설명하기 위한 단면도이다.FIG. 7A is a cross-sectional view illustrating a portion A shown in FIG. 6, and FIG. 7B is a cross-sectional view illustrating the portion B illustrated in FIG. 6.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 200 : 박막 트랜지스터 기판120 : 박막 트랜지스터100, 200: thin film transistor substrate 120: thin film transistor

126 : 제1 도전패턴127 : 제2 도전패턴126: first conductive pattern 127: second conductive pattern

130 : 제1 절연막140 : 제2 절연막130: first insulating film 140: second insulating film                

145a, 145b, 145c, 145d : 제1 내지 제4 콘택홀145a, 145b, 145c, and 145d: first to fourth contact holes

150 : 화소전극150a : 제1 도전패드150:pixel electrode 150a: first conductive pad

150b : 제2 도전패드250a : 제3 도전패드150b: secondconductive pad 250a: third conductive pad

310 : 제4 도전패드350 : 제5 도전패드310: fourth conductive pad 350: fifth conductive pad

본 발명은 박막 트랜지스터 기판에 관한 것으로, 보다 상세하게는 전기적 접촉성을 향상시킬 수 있는 박막 트랜지스터 기판에 관한 것이다.The present invention relates to a thin film transistor substrate, and more particularly to a thin film transistor substrate capable of improving electrical contact.

일반적으로, 액정표시장치는 전기적인 신호를 인가받아 광의 투과 정도를 결정하는 액정을 포함하는 액정표시패널을 구비한다.In general, a liquid crystal display device includes a liquid crystal display panel including a liquid crystal configured to receive an electrical signal and determine a degree of light transmission.

상기 액정표시패널은 다수개의 박막 트랜지스터가 구비된 박막 트랜지스터 기판과, 상기 박막 트랜지스터 기판과 대향하여 결합함으로써 상기 액정을 봉입하는 컬러 필터 기판을 포함하여 이루어진다.The liquid crystal display panel includes a thin film transistor substrate including a plurality of thin film transistors, and a color filter substrate encapsulating the liquid crystal by opposing and combining the thin film transistor substrates.

상기 박막 트랜지스터 기판에는 영상을 표시하는 화소영역과 상기 화소영역에 인접한 주변영역으로 이루어진다.The thin film transistor substrate includes a pixel area displaying an image and a peripheral area adjacent to the pixel area.

상기 화소영역에는 다수의 화소가 매트릭스 형태로 구비되며, 상기 다수의 화소 각각은 게이트 라인, 데이터 라인, 상기 게이트 라인 및 데이터 라인에 연결된 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 화소전극으로 이루어진다.The pixel area includes a plurality of pixels in a matrix form, and each of the plurality of pixels includes a gate line, a data line, a thin film transistor connected to the gate line and the data line, and a pixel electrode connected to the thin film transistor.

상기 주변영역에는 상기 게이트 라인에 구동전압을 인가하기 위한 게이트 구 동회로가 상기 박막 트랜지스터 형성 공정에 의해 형성된다.In the peripheral region, a gate driving circuit for applying a driving voltage to the gate line is formed by the thin film transistor forming process.

상기 게이트 구동회로는 다수의 박막 트랜지스터, 캐패시터 및 상기 박막 트랜지스터와 상기 캐패시터를 구성하는 다수의 게이트 라인 및 데이터 라인으로 이루어진다.The gate driving circuit includes a plurality of thin film transistors, capacitors, and a plurality of gate lines and data lines constituting the thin film transistor and the capacitor.

상기 박막 트랜지스터는 상기 게이트 라인으로부터 분기된 게이트 전극과 상기 데이터 라인으로부터 분기된 소오스 및 드레인 전극으로 이루어진다. 여기서 상기 게이트 라인과 상기 데이터 라인은 서로 전기적으로 연결되고, 이에 의해 상기 다수의 박막 트랜지스터가 서로 전기적으로 연결된다.The thin film transistor includes a gate electrode branched from the gate line and a source and drain electrode branched from the data line. The gate line and the data line are electrically connected to each other, whereby the plurality of thin film transistors are electrically connected to each other.

상기 게이트 라인과 상기 데이터 라인은 서로 다른 층에 구비되며 상기 게이트 라인과 상기 데이터 라인 사이에는 게이트 절연막이 구비되어 상기 게이트 라인과 상기 데이터 라인을 전기적으로 절연시킨다. 또한, 상기 게이트 라인과 상기 데이터 전극은 무기 절연막 또는 유기 절연막에 의해 커버된다. 경우에 따라서는 상기 무기 절연막과 상기 유기 절연막이 적층되어 상기 게이트 및 데이터 라인을 커버한다.The gate line and the data line are provided on different layers, and a gate insulating film is provided between the gate line and the data line to electrically insulate the gate line and the data line. In addition, the gate line and the data electrode are covered by an inorganic insulating film or an organic insulating film. In some cases, the inorganic insulating film and the organic insulating film are stacked to cover the gate and the data line.

따라서, 상기 게이트 라인과 상기 데이터 라인을 전기적으로 연결시키기 위하여 상기 게이트 라인 및 상기 데이터 라인에 대응하도록 각각 콘택홀을 형성한다.Accordingly, contact holes are formed to correspond to the gate line and the data line to electrically connect the gate line and the data line.

이후, 상기 콘택홀을 통해 상기 게이트 라인 및 상기 데이터 라인을 인듐 틴 옥사이드(Indium Tin Oxide) 또는 인듐 징크 옥사이드(Indium Zinc Oxide)로 이루어지는 투명 도전막으로 연결시킨다.Thereafter, the gate line and the data line are connected to the transparent conductive layer made of indium tin oxide or indium zinc oxide through the contact hole.                        

그러나, 상기 게이트 라인 및 상기 데이터 라인에 대응하는 상기 콘택홀 때문에 상기 무기 또는 유기 절연막에 단차가 형성되고, 상기 단차가 급격한 기울기를 가지고 형성되는 경우 상기 투명 도전막은 크랙이 발생할 수 있으며, 또한 상기 콘택홀 내주면을 따라 균일하게 형성되지 못해 전기적 단선이 발생한다.However, when the step is formed in the inorganic or organic insulating layer due to the contact hole corresponding to the gate line and the data line, and the step is formed with a steep slope, the transparent conductive film may be cracked, and the contact It is not formed uniformly along the inner circumferential surface of the hole, and an electrical break occurs.

또한, 게이트 라인과 데이터 라인을 전기적으로 연결시키는 경우가 아니더라도, 게이트 라인 또는 데이터 라인에 대응하는 콘택홀이 형성되고, 상기 콘택홀을 통해 상기 게이트 라인 또는 상기 데이터 라인과 전기적으로 연결되는 투명 도전막을 형성할 때 상기 콘택홀에서의 단차 때문에 상술한 전기적 단선이 발생할 수 있다.Further, even when the gate line and the data line are not electrically connected, a contact hole corresponding to the gate line or the data line is formed, and a transparent conductive film electrically connected to the gate line or the data line through the contact hole is formed. The electrical disconnection described above may occur due to the step in the contact hole when forming.

따라서, 본 발명의 목적은 콘택홀에서의 전기적 접촉성을 향상시킬 수 있는 박막 트랜지스터 기판을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a thin film transistor substrate capable of improving electrical contact in a contact hole.

상기한 본 발명의 목적을 달성하기 위한 하나의 특징에 따른 박막 트랜지스터 기판은, 기판 상에 구비된 게이트 라인 및 데이터 라인과 연결된 스위칭 소자와, 상기 스위칭 소자를 덮는 제1 절연막 및 상기 제1 절연막 상에 구비되어 상기 스위칭 소자와 전기적으로 연결되고, 투과전극과 반사전극으로 이루어지는 화소전극이 구비된 화소부; 및 제1 도전패턴 및 상기 제1 도전패턴과 절연된 제2 도전패턴에 의해 형성된 다수의 트랜지스터와, 상기 제1 도전패턴 및 상기 제2 도전패턴을 전기적으로 연결시키는 제1 도전막 및 상기 제1 도전막 상에 구비되어 상기 제1 도전막과 상기 제1 및 제2 도전패턴을 전기적으로 연결시키는 제2 도전막으로 이루어진 도전패드가 구비된 구동부를 포함하여 이루어진다.According to one aspect of the present invention, a thin film transistor substrate includes a switching element connected to a gate line and a data line provided on the substrate, a first insulating layer covering the switching element, and an upper portion of the first insulating layer. A pixel portion provided at a pixel portion and electrically connected to the switching element, the pixel portion including a transmissive electrode and a reflective electrode; And a plurality of transistors formed by a first conductive pattern and a second conductive pattern insulated from the first conductive pattern, a first conductive layer electrically connecting the first conductive pattern and the second conductive pattern, and the first conductive pattern. And a driving part provided on the conductive film and having a conductive pad made of a second conductive film electrically connecting the first conductive film and the first and second conductive patterns.

상기한 본 발명의 목적을 달성하기 위한 다른 하나의 특징에 따른 박막 트랜지스터 기판은, 기판 상에 구비된 복수개의 도전배선과 연결된 스위칭 소자와, 상기 스위칭 소자를 덮는 제1 절연막 및 상기 제1 절연막 상에 구비되어 상기 스위칭 소자와 전기적으로 연결되고, 투과전극과 반사전극으로 이루어진 화소전극이 구비된 화소부; 상기 복수개의 도전배선 중 홀수 번째 라인 및 짝수 번째 라인으로부터 각각 연장되고, 서로 절연된 제1 검사라인 및 제2 검사라인이 구비된 도전배선 검사부; 및 제1 도전막 및 상기 제1 도전막 상에 적층된 제2 도전막으로 이루어지고, 상기 제1 및 제2 검사라인이 서로 교차하는 영역에서 상기 제1 및 제2 검사라인 중 어느 하나의 검사라인이 관통하도록 절단된 타 검사라인을 전기적으로 연결시키는 도전패드를 포함하여 이루어진다.According to another aspect of the present invention, a thin film transistor substrate includes: a switching element connected to a plurality of conductive wirings provided on the substrate, a first insulating layer covering the switching element, and an upper portion of the first insulating layer; A pixel unit which is provided at and electrically connected to the switching element, and includes a pixel electrode comprising a transmissive electrode and a reflective electrode; A conductive wiring inspection unit extending from an odd-numbered line and an even-numbered line among the plurality of conductive wires and having first and second inspection lines insulated from each other; And a second conductive film stacked on the first conductive film and the first conductive film, and inspecting any one of the first and second test lines in a region where the first and second test lines cross each other. It includes a conductive pad for electrically connecting the other inspection line cut through the line.

이러한 박막 트랜지스터 기판에 의하면, 상기 제1 및 제2 도전패턴이나 제1 및 제2 검사라인과 같은 금속 배선과 전기적으로 연결되는 제1 도전막 상에 제2 도전막을 적층함으로써, 상기 금속 배선과 연결되는 상기 제1 도전막이 크랙 등에 의한 단선되는 것을 방지하고, 상기 금속 배선과 상기 제1 도전막과의 전기적 접촉성을 향상시킬 수 있다.According to the thin film transistor substrate, a second conductive film is laminated on the first conductive film electrically connected to the first and second conductive patterns or the metal wires such as the first and second inspection lines, thereby connecting the metal wires. The first conductive film may be prevented from being disconnected due to a crack, and the electrical contact between the metal wiring and the first conductive film can be improved.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 개략도이다.1 is a schematic diagram illustrating a thin film transistor substrate according to an exemplary embodiment of the present invention.                    

도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 크게 영상을 표시하는 화소부(DR), 상기 화소부(DR)에 인접하는 주변부(GDR, DPR)로 이루어진다.Referring to FIG. 1, the thinfilm transistor substrate 100 according to an exemplary embodiment of the present invention may include a pixel portion DR that displays an image and peripheral portions GDR and DPR adjacent to the pixel portion DR.

여기서, 상기 주변부(GDR, DPR)는 게이트 구동회로부(GDR)와 데이터 패드부(DPR)로 이루어지며, 상기 화소부(DR)와 상기 게이트 구동회로부(GDR)는 상기 박막 트랜지스터 기판(100)과 컬러 필터 기판(미도시)을 결합시키는 실런트(sealant)가 구비되는 실라인 영역(SR) 내측에 구비된다.The peripheral parts GDR and DPR may include a gate driving circuit part GDR and a data pad part DPR, and the pixel part DR and the gate driving circuit part GDR may be connected to the thinfilm transistor substrate 100. It is provided inside the seal line region SR where a sealant for bonding the color filter substrate (not shown) is provided.

상기 화소부(DR)에는 다수의 화소가 매트릭스 형태로 구비된다. 상기 다수의 화소는 제1 방향으로 연장된 게이트 라인(미도시) 및 상기 제1 방향과 수직한 제2 방향으로 연장된 데이터 라인(미도시)과 각각 전기적으로 연결되는 박막 트랜지스터(미도시) 및 상기 박막 트랜지스터에 연결된 화소전극(미도시)을 포함한다.The pixel unit DR includes a plurality of pixels in a matrix form. The plurality of pixels may be thin film transistors (not shown) electrically connected to gate lines (not shown) extending in a first direction and data lines (not shown) extending in a second direction perpendicular to the first direction. And a pixel electrode (not shown) connected to the thin film transistor.

상기 게이트 구동회로부(GDR)에는 상기 화소부(DR)에 게이트 구동신호를 제공하도록 게이트 구동회로(미도시)가 구비된다.A gate driving circuit (not shown) is provided in the gate driving circuit part GDR to provide a gate driving signal to the pixel part DR.

한편, 상기 데이터 패드부(DPR)는 상기 화소부(DR)의 데이터 라인에 데이터 구동신호를 제공하는 데이터 인쇄회로기판(미도시)과 전기적으로 연결되며, 상기 데이터 패드부(DPR)에는 상기 데이터 인쇄회로기판과의 연결을 위한 데이터 전극패드(미도시)가 구비된다.The data pad part DPR is electrically connected to a data printed circuit board (not shown) that provides a data driving signal to a data line of the pixel part DR. The data pad part DPR is connected to the data pad part DPR. A data electrode pad (not shown) for connecting to a printed circuit board is provided.

도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ에 따른 박막 트랜지스터 기판의 단면도이고, 도 3은 도 1에 도시된 게이트 구동회로부에 구비되는 게이트 구동회로의 내부 구성을 설명하기 위한 개략도이다.2 is a cross-sectional view of the thin film transistor substrate according to the cutting line I-I illustrated in FIG. 1, and FIG. 3 is a schematic diagram for describing an internal configuration of a gate driving circuit provided in the gate driving circuit unit illustrated in FIG.                    

먼저 도 2를 참조하면, 상기 박막 트랜지스터 기판(100)은 영상을 표시하는 화소부(DR), 상기 화소부(DR)에 게이트 구동신호를 제공하는 게이트 구동회로부(GDR) 및 데이터 패드부(DPR)로 이루어진다.First, referring to FIG. 2, the thinfilm transistor substrate 100 includes a pixel portion DR for displaying an image, a gate driving circuit portion GDR for providing a gate driving signal to the pixel portion DR, and a data pad portion DPR. )

상기 화소부(DR)에는 투명한 절연 기판(110), 박막 트랜지스터(120), 제1 절연막(130), 제2 절연막(140) 및 화소전극(150)이 구비된다.The pixel portion DR includes atransparent insulating substrate 110, athin film transistor 120, a firstinsulating layer 130, a secondinsulating layer 140, and apixel electrode 150.

상기 박막 트랜지스터(120)는 상기 절연 기판(110) 상에 구비되며, 게이트 라인으로부터 분기된 게이트 전극(121), 데이터 라인으로부터 분기된 소오스 전극(123) 및 드레인 전극(125)을 포함한다.Thethin film transistor 120 is disposed on theinsulating substrate 110 and includes agate electrode 121 branched from a gate line, asource electrode 123 branched from a data line, and adrain electrode 125.

상기 박막 트랜지스터(120) 상에는 무기 절연막인 상기 제1 절연막(130)이 구비되며, 상기 제1 절연막(130) 상에는 유기 절연막인 제2 절연막(140)이 구비된다. 상기 제1 절연막(130) 및 상기 제2 절연막(140)에는 상기 박막 트랜지스터(120)의 드레인 전극(125)을 노출시키는 제1 콘택홀(145a)이 형성되어 있다.The firstinsulating layer 130, which is an inorganic insulating layer, is provided on thethin film transistor 120, and the secondinsulating layer 140, which is an organic insulating layer, is provided on the firstinsulating layer 130. Afirst contact hole 145a exposing thedrain electrode 125 of thethin film transistor 120 is formed in the firstinsulating layer 130 and the secondinsulating layer 140.

상기 제2 절연막(140) 상에는 상기 화소전극(150)이 구비되며, 상기 화소전극(150)은 투명 도전물질인 인듐 틴 옥사이드(Indium Tin Oxide ; 이하 ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide ; 이하 IZO)로 이루어지는 투과전극(160) 및 반사율이 우수한 크롬(Cr), 은(Ag), 알루미늄(Al) 등과 같은 금속으로 이루어진 반사전극(170)으로 이루어진다.Thepixel electrode 150 is provided on the secondinsulating layer 140, and thepixel electrode 150 is indium tin oxide (ITO) or indium zinc oxide (Indium zinc oxide), which is a transparent conductive material. Atransparent electrode 160 made of IZO and areflective electrode 170 made of a metal such as chromium (Cr), silver (Ag), aluminum (Al), etc. having excellent reflectance are formed.

상기 투과전극(160)과 상기 반사전극(170)은 상기 제1 콘택홀(145a)을 통하여 상기 박막 트랜지스터(120)의 드레인 전극(125)과 전기적으로 연결된다. 여기 서, 상기 반사전극(170)은 상기 투과전극(160)을 덮도록 상기 투과전극(160) 상에 적층된다.Thetransmission electrode 160 and thereflection electrode 170 are electrically connected to thedrain electrode 125 of thethin film transistor 120 through thefirst contact hole 145a. Here, thereflective electrode 170 is stacked on thetransmissive electrode 160 to cover thetransmissive electrode 160.

이로써, 상기 제1 콘택홀(145a)에 의해 형성된 단차 때문에 상기 투과전극(160)이 상기 제1 콘택홀(145a)에서 상기 드레인 전극(125)과 단선을 방지할 수 있다.Accordingly, due to the step formed by thefirst contact hole 145a, thetransmission electrode 160 may prevent disconnection of thedrain electrode 125 in thefirst contact hole 145a.

상기 게이트 구동회로부(GDR)에는 복수의 스테이지로 이루어진 하나의 쉬프트 레지스터(Shift Resistor)가 구비된다.The gate driving circuit part GDR is provided with one shift resistor composed of a plurality of stages.

상기 쉬프트 레지스터는 어느 하나의 스테이지의 출력단자(OUT)가 인접한 다른 스테이지의 입력단자(IN) 및 인접한 또 다른 스테이지의 제어단자(CT)에 연결된 구조를 갖는다.The shift register has a structure in which an output terminal OUT of one stage is connected to an input terminal IN of another adjacent stage and a control terminal CT of another adjacent stage.

따라서, 상기 복수의 스테이지는 순차적으로 증가되면서 구동전압레벨을 갖는 게이트 구동신호를 대응하는 상기 게이트 라인으로 각각 출력한다.Accordingly, the plurality of stages sequentially increase and output gate driving signals having driving voltage levels to the corresponding gate lines, respectively.

상기 스테이지는 도 3에 도시된 바와 같이 제1 내지 제7 트랜지스터(NT1~NT7) 및 하나의 캐패시터(C)로 구성된다. 상기 제1 내지 제7 트랜지스터(NT1~NT7)는 상기 화소부(DR)의 게이트 라인과 동일 층에 형성되는 제1 도전패턴(126)과 그리고 상기 화소부(DR)의 데이터 라인과 동일 층에 형성되는 제2 도전패턴(127)으로 이루어진다.As shown in FIG. 3, the stage includes first to seventh transistors NT1 to NT7 and one capacitor C. As shown in FIG. The first to seventh transistors NT1 to NT7 are formed on the same layer as the firstconductive pattern 126 formed on the same layer as the gate line of the pixel portion DR, and on the same layer as the data line of the pixel portion DR. The secondconductive pattern 127 is formed.

상기 제1 도전패턴(126)과 상기 제2 도전패턴(127)과의 사이에는 상기 화소부(DR)의 게이트 절연막(122)이 구비되며, 상기 제2 패턴(127)은 상기 화소부(DR)로부터 연장된 상기 제1 절연막(130)에 의해 커버된다.Thegate insulating layer 122 of the pixel portion DR is provided between the firstconductive pattern 126 and the secondconductive pattern 127, and thesecond pattern 127 is the pixel portion DR. Covered by the first insulatingfilm 130 extending from                    

이와 같은 구조를 갖는 상기 스테이지에서 상기 제1 내지 제7 트랜지스터(NT1~NT7)와 상기 캐패시터(C)는 원하는 시점에서 상기 게이트 구동신호를 출력하기 위하여 서로 유기적으로 연결된다.In the stage having such a structure, the first to seventh transistors NT1 to NT7 and the capacitor C are organically connected to each other to output the gate driving signal at a desired time point.

예컨대, 상기 스테이지에서 상기 제3 트랜지스터(NT3)의 소오스 전극과 연결된 제2 도전패턴(127)은 상기 제1 트랜지스터(NT1)의 게이트 전극과 연결된 제1 도전패턴(126)과 전기적으로 연결되어 있다.For example, the secondconductive pattern 127 connected to the source electrode of the third transistor NT3 at the stage is electrically connected to the firstconductive pattern 126 connected to the gate electrode of the first transistor NT1. .

상기 제1 도전패턴(126)과 상기 제2 도전패턴(127)을 전기적으로 연결시키기 위하여 상기 제1 및 제2 도전패턴(126, 127)에는 제2 및 제3 콘택홀(145b, 145c)이 형성되어 있다. 상기 제2 및 제3 콘택홀(145b, 145c)은 각각 상기 제1 도전패턴(126) 및 제2 도전패턴(127)의 일정 영역을 노출시킨다.Second and third contact holes 145b and 145c are formed in the first and secondconductive patterns 126 and 127 to electrically connect the firstconductive pattern 126 and the secondconductive pattern 127. Formed. The second and third contact holes 145b and 145c expose specific regions of the firstconductive pattern 126 and the secondconductive pattern 127, respectively.

이후, 상기 제1 절연막(130) 상에 제1 도전막(160a)과 상기 제1 도전막(160a) 상에 적층된 제2 도전막(170a)으로 이루어진 제1 도전패드(150a)를 형성한다.Thereafter, a firstconductive pad 150a including a firstconductive layer 160a and a secondconductive layer 170a stacked on the firstconductive layer 160a is formed on the first insulatinglayer 130. .

상기 제1 도전패드(150a)는 상기 제2 및 제3 콘택홀(145b, 145c)을 통하여 상기 제1 도전패턴(126)과 상기 제2 도전패턴(127)을 전기적으로 연결시킨다.The firstconductive pad 150a electrically connects the firstconductive pattern 126 and the secondconductive pattern 127 through the second and third contact holes 145b and 145c.

상기 제1 도전막(160a)은 상기 화소부(DR)의 투과전극(160)과 동일 공정 및 동일 물질로 이루어지며, 상기 제2 도전막(170a)은 상기 화소부(DR)의 반사전극(170)과 동일 공정 및 동일 물질로 이루어진다. 여기서 동일 공정이란 하나의 공정으로 동시에 현성됨을 의미한다.The firstconductive layer 160a is formed of the same process and the same material as thetransparent electrode 160 of the pixel unit DR, and the secondconductive layer 170a is formed of the reflective electrode of the pixel unit DR. 170 and the same process and the same material. Here, the same process means that it is simultaneously manifested in one process.

이로써, 상기 제2 및 제3 콘택홀(145b, 145c)에 의해 형성된 단차 때문에 상 기 제2 및 제3 콘택홀(145b, 145c)에서 발생하는 상기 제1 도전막(160a)의 단선을 방지할 수 있다.Accordingly, the disconnection of the firstconductive layer 160a generated in the second and third contact holes 145b and 145c may be prevented due to the step formed by the second and third contact holes 145b and 145c. Can be.

도 3에서는 상기 제1 내지 제7 박막 트랜지스터(NT1~NT7)로 이루어진 상기 스테이지를 설명하였으나, 상기 스테이지는 상기에서 설명한 것과 다른 구성을 가지고 구비될 수 있다.In FIG. 3, the stage including the first to seventh thin film transistors NT1 to NT7 has been described, but the stage may have a configuration different from that described above.

한편, 상기 데이터 패드부(DPR)에는 상기 절연 기판(110) 상에 상기 게이트 절연막(122), 상기 화소부(DR)의 데이터 라인으로부터 연장되고, 상기 데이터 라인의 일 단에 형성된 데이터 전극패드(128), 상기 화소부(DR)로부터 연장되어 상기 데이터 전극패드(128)를 덮고, 상기 데이터 전극패드(128)의 일정 영역을 노출시키는 제4 콘택홀(145d)이 형성된 제1 절연막(130) 및 상기 제4 콘택홀(145d)을 통해 상기 데이터 전극패드(128)와 전기적으로 연결되는 제2 도전패드(150b)가 구비된다.Meanwhile, the data pad part DPR extends from the data line of thegate insulating layer 122 and the pixel part DR on the insulatingsubstrate 110, and includes a data electrode pad formed at one end of the data line. 128, a first insulatinglayer 130 having afourth contact hole 145d extending from the pixel portion DR to cover thedata electrode pad 128 and exposing a predetermined region of thedata electrode pad 128. And a second conductive pad 150b electrically connected to thedata electrode pad 128 through thefourth contact hole 145d.

상기 제2 도전패드(150b)는 상기 제4 콘택홀(145d)을 통해 상기 데이터 전극패드(128)와 전기적으로 연결되는 제3 도전막(160b) 및 상기 제3 도전막(160b) 상에 적층되는 제4 도전막(170b)으로 이루어진다.The second conductive pad 150b is stacked on the third conductive layer 160b and the third conductive layer 160b which are electrically connected to thedata electrode pad 128 through thefourth contact hole 145d. And a fourthconductive film 170b.

상기 제3 도전막(160b)은 상기 화소부(DR)의 투과전극(160)과 동일 공정 및 동일 물질로 형성되고, 상기 제4 도전막(170b)은 상기 화소부(DR)의 반사전극(170)과 동일 공정 및 동일 물질로 형성된다.The third conductive layer 160b is formed of the same process and the same material as thetransparent electrode 160 of the pixel portion DR, and the fourthconductive layer 170b is formed of the reflective electrode of the pixel portion DR. 170 and the same process and the same material.

이로써, 상기 제4 콘택홀(145d)에 의해 형성된 단차 때문에 상기 제4 콘택홀에서 발생하는 상기 제3 도전막(160b)의 단선을 방지할 수 있다.As a result, disconnection of the third conductive layer 160b generated in the fourth contact hole can be prevented due to the step formed by thefourth contact hole 145d.                    

도면에 도시하지는 않았지만, 상기 게이트 구동회로부(GDR) 및 상기 데이터 패드부(DPR)에는 상기 화소부(DR)와 같이 무기 절연막인 제1 절연막(130)과 유기 절연막인 제2 절연막(140)이 동시에 구비될 수 있으며, 상기 무기 절연막인 제1 절연막(130) 대신 상기 유기 절연막이 구비될 수 있다.Although not shown, the gate driving circuit part GDR and the data pad part DPR include the first insulatingfilm 130, which is an inorganic insulating film, and the secondinsulating film 140, which is an organic insulating film, like the pixel part DR. The organic insulating layer may be provided at the same time, and instead of the first insulatinglayer 130 which is the inorganic insulating layer.

또한, 상기 화소부(DR)는 상기 게이트 구동회로부(GDR) 및 상기 데이터 패드부(DPR)와 같이 상기 제1 절연막(130)만으로 구성될 수 있다.In addition, the pixel part DR may be formed of only the first insulatinglayer 130, like the gate driving circuit part GDR and the data pad part DPR.

도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략도이고, 도 5는 도 4에 도시된 절단선 Ⅱ-Ⅱ에 따른 박막 트랜지스터 기판의 단면도이다.4 is a schematic diagram of a thin film transistor substrate according to another exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view of the thin film transistor substrate taken along the cutting line II-II of FIG. 4.

도 4와 도 5를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(200)은 영상을 표시하는 화소부(DR), 상기 화소부(DR)에 게이트 구동신호를 전달하는 게이트 패드부(DPR) 및 상기 화소부(DR)에 데이터 구동신호를 전달하는 데이터 패드부(GRP)로 이루어진다.4 and 5, the thinfilm transistor substrate 200 according to another exemplary embodiment of the present invention may include a pixel portion DR displaying an image and a gate pad portion transferring a gate driving signal to the pixel portion DR. And a data pad part GRP which transfers a data driving signal to the pixel part DR.

상기 화소부(DR)는 상기 박막 트랜지스터 기판(200)과 컬러 필터 기판(미도시)을 결합시키는 실런트가 구비되는 실라인 영역(SR)에 의해 상기 게이트 패드부(GPR) 및 상기 데이터 패드부(DPR)와 경계를 이룬다.The pixel portion DR includes the gate pad portion GPR and the data pad portion by a seal line region SR having a sealant for coupling the thinfilm transistor substrate 200 to a color filter substrate (not shown). DPR).

상기 화소부(DR) 및 상기 데이터 패드부(DPR)는 도 2를 참조하며 설명한 화소부(DR) 및 데이터 패드부(DPR)와 동일하므로 이하에서 상세한 설명을 생략한다.Since the pixel unit DR and the data pad unit DPR are the same as the pixel unit DR and the data pad unit DPR described with reference to FIG. 2, detailed descriptions thereof will be omitted.

한편, 상기 게이트 패드부(GPR)는 투명한 절연 기판(210) 상에 구비된 게이트 전극패드(227), 게이트 절연막(222), 제1 절연막(230) 및 제3 도전패드(250a)를 포함하여 이루어진다.The gate pad part GPR includes agate electrode pad 227, agate insulating layer 222, a first insulatinglayer 230, and a thirdconductive pad 250a provided on the transparent insulatingsubstrate 210. Is done.                    

상기 게이트 전극패드(227)는 상기 화소부(DR)로부터 연장된 게이트 라인(미도시)의 일 단에 형성되며, 상기 게이트 절연막(222)은 상기 화소부(DR)로부터 연장되어 상기 게이트 전극패드(227)를 커버한다.Thegate electrode pad 227 is formed at one end of a gate line (not shown) extending from the pixel portion DR, and thegate insulating layer 222 extends from the pixel portion DR to extend the gate electrode pad. (227).

한편, 상기 제1 절연막(230)은 상기 화소부(DR)의 제1 절연막(230)으로부터 연장되어 구비되며, 상기 게이트 절연막(222) 상에 구비된다.The first insulatinglayer 230 extends from the first insulatinglayer 230 of the pixel portion DR and is provided on thegate insulating layer 222.

상기 게이트 전극패드(227) 상에 구비된 상기 게이트 절연막(222) 및 상기 제1 절연막(230)에는 상기 게이트 전극패드(227)의 일정 영역을 노출시키는 제5 콘택홀(245b)이 형성되어 있다.Afifth contact hole 245b exposing a predetermined region of thegate electrode pad 227 is formed in thegate insulating layer 222 and the first insulatinglayer 230 provided on thegate electrode pad 227. .

상기 제3 도전패드(250a)는 제5 도전막(260a)과 제6 도전막(270a)으로 이루어지며, 상기 제5 콘택홀(245b)을 통하여 상기 게이트 전극패드(227)와 전기적으로 연결된다.The thirdconductive pad 250a includes a fifthconductive layer 260a and a sixthconductive layer 270a and is electrically connected to thegate electrode pad 227 through thefifth contact hole 245b. .

다시 말해, 상기 제5 콘택홀(245b)이 형성된 상기 제1 절연막(230) 상에는 상기 제5 도전막(260a)이 구비되어 상기 제5 콘택홀(245b)을 통하여 상기 게이트 전극패드(227)와 전기적으로 연결된다. 한편, 상기 제5 도전막(260a) 상에는 상기 제5 콘택홀(245b)에 형성된 단차에 의해 상기 제5 도전막(260a)이 단선되는 것을 방지하도록 상기 제5 도전막(260a) 상에 상기 제6 도전막(270a)을 적층한다.In other words, the fifthconductive layer 260a is provided on the first insulatinglayer 230 on which thefifth contact hole 245b is formed, and thegate electrode pad 227 is formed through thefifth contact hole 245b. Electrically connected. On the other hand, the fifthconductive layer 260a is formed on the fifthconductive layer 260a to prevent the fifthconductive layer 260a from being disconnected due to a step formed in thefifth contact hole 245b. The sixconductive films 270a are laminated.

상기 제5 도전막(260a)은 상기 화소부(DR)의 투과전극(260)과 동일 공정 및 동일 물질로 형성되고, 상기 제6 도전막(270a)은 상기 화소부(DR)의 반사전극(270)과 동일 공정 및 동일 물질로 형성된다.The fifthconductive layer 260a is formed of the same process and the same material as thetransparent electrode 260 of the pixel portion DR, and the sixthconductive layer 270a is formed of the reflective electrode of the pixel portion DR. 270) and the same process and the same material.

도면에 도시하지는 않았지만, 상기 게이트 패드부(GPR) 및 상기 데이터 패드 부(DPR)에는 상기 화소부(DR)와 같이 무기 절연막인 제1 절연막(230)과 유기 절연막인 제2 절연막(240)이 동시에 구비될 수 있으며, 무기 절연막인 상기 제1 절연막(230) 대신 유기 절연막이 구비될 수 있다.Although not shown in the drawing, the gate pad part GPR and the data pad part DPR include the first insulatingfilm 230, which is an inorganic insulating film, and the secondinsulating film 240, which is an organic insulating film, like the pixel part DR. The organic insulating layer may be provided at the same time, and instead of the first insulatinglayer 230, which is an inorganic insulating layer.

도 6은 도 4에 도시된 박막 트랜지스터 기판의 게이트 라인 검사부 및 데이터 라인 검사부를 설명하기 위한 개략도이다.FIG. 6 is a schematic diagram illustrating a gate line inspector and a data line inspector of the thin film transistor substrate illustrated in FIG. 4.

도 6을 참조하면, 상기 게이트 라인 검사부(VI1)에는 게이트 라인(227a)의 일 단에 구비된 게이트 전극패드(227)로부터 연장된 제1 게이트 검사라인(GL1) 및 제2 게이트 검사라인(GL2)이 형성되어 있고, 상기 데이터 라인 검사부(VI2)에는 데이터 라인(228a)의 일 단에 구비된 데이터 전극패드(228)로부터 연장된 제1 데이터 검사라인(DL1) 및 제2 데이터 검사라인(DL2)이 형성되어 있다.Referring to FIG. 6, the gate line inspecting unit VI1 includes a first gate inspecting line GL1 and a second gate inspecting line GL2 extending from thegate electrode pad 227 provided at one end of the gate line 227a. ) And a first data test line DL1 and a second data test line DL2 extending from thedata electrode pad 228 provided at one end of thedata line 228a in the data line test unit VI2. ) Is formed.

상기 제1 게이트 검사라인(GL1)은 상기 복수개의 게이트 라인(227a) 중 홀수 번째 게이트 라인의 일 단에 구비된 상기 게이트 전극패드로부터 연장된 검사라인이고, 상기 제2 게이트 검사라인(GL2)은 상기 복수개의 게이트 라인 중 짝수 번째 게이트 라인의 일 단에 구비된 상기 게이트 전극패드로부터 연장된 검사라인이다.The first gate inspection line GL1 is an inspection line extending from the gate electrode pad provided at one end of an odd-numbered gate line among the plurality ofgate lines 227a, and the second gate inspection line GL2 is The test line extends from the gate electrode pad provided at one end of an even-numbered gate line among the plurality of gate lines.

한편, 상기 제1 데이터 검사라인(DL1)은 상기 복수개의 데이터 라인 중 홀수 번째 데이터 라인의 일 단에 구비된 상기 데이터 전극패드로부터 연장된 검사라인이고, 상기 제2 데이터 검사라인(DL2)은 상기 복수개의 데이터 라인 중 짝수 번째 데이터 라인의 일 단에 구비된 상기 데이터 전극패드로부터 연장된 검사라인이다.Meanwhile, the first data test line DL1 is a test line extending from the data electrode pad provided at one end of an odd-numbered data line among the plurality of data lines, and the second data test line DL2 is the The test line extends from the data electrode pad provided at one end of an even-numbered data line among a plurality of data lines.

여기서, 상기 제1 게이트 검사라인(GL1)은 홀수 번째 게이트 라인에 소정의 검사신호를 전달하는 제1 게이트 검사패드(GOP)와 전기적으로 연결되고, 상기 제2 게이트 검사라인(GL2)은 짝수 번째 게이트 라인에 소정의 검사신호를 전달하는 제2 게이트 검사패드(GEP)와 전기적으로 연결된다.The first gate inspection line GL1 is electrically connected to a first gate inspection pad GOP that transmits a predetermined inspection signal to an odd-numbered gate line, and the second gate inspection line GL2 is an even-numbered gate line. The second gate test pad GEP is electrically connected to the gate line.

한편, 상기 제1 데이터 검사라인(DL1) 및 상기 제2 데이터 검사라인(DL2)도 상술한 제1 게이트 검사라인(GL1) 및 제2 게이트 검사라인(GL2)과 마찬가지로 제1 데이터 검사패드(DOP) 및 제2 데이터 검사패드(DEP)와 전기적으로 연결된다.The first data test line DL1 and the second data test line DL2 are also similar to the first gate test line GL1 and the second gate test line GL2 described above. And a second data test pad (DEP).

상기 제1 게이트 검사라인(GL1)과 상기 제2 게이트 검사라인(GL2)은 동일 층에 형성되기 때문에 상기 제1 게이트 검사라인(GL1)과 상기 제2 게이트 검사라인(GL2)은 도 6의 A 부위와 같이 서로 교차된다.Since the first gate inspection line GL1 and the second gate inspection line GL2 are formed on the same layer, the first gate inspection line GL1 and the second gate inspection line GL2 are formed in FIG. 6A. Intersect with each other like sites.

따라서, 상기 제1 게이트 검사라인(GL1)은 상기 제2 게이트 검사라인(GL2)과 절연되어야 하므로, 상기 제1 게이트 검사라인(GL1)은 상기 제2 게이트 검사라인(GL2)과 교차하는 부위에서 상기 제2 게이트 검사라인(GL2)을 사이에 두고 물리적으로 이격되어 있다. 따라서, 이격된 상기 제1 게이트 검사라인(GL1)은 제4 도전패드(310)에 의해 상기 제2 게이트 검사라인(GL2)을 건너뛰어 전기적으로 연결된다.Therefore, since the first gate inspection line GL1 must be insulated from the second gate inspection line GL2, the first gate inspection line GL1 crosses the second gate inspection line GL2. The second gate inspection line GL2 is spaced apart from each other. Therefore, the spaced apart first gate inspection line GL1 is electrically connected to the second gate inspection line GL2 by the fourthconductive pad 310.

마찬가지로, 상기 제1 데이터 검사라인(DL1)도 제5 도전패드(350)에 의해 상기 제2 데이터 검사라인(DL2)을 건너뛰어 인접한 제1 데이터 검사라인(DL1)과 전기적으로 연결된다.Similarly, the first data test line DL1 is electrically connected to the adjacent first data test line DL1 by skipping the second data test line DL2 by the fifthconductive pad 350.

도 7a는 도 6에 도시된 A 부위를 설명하기 위한 단면도이고, 도 7b는 도 6에 도시된 B 부위를 설명하기 위한 단면도이다.FIG. 7A is a cross-sectional view illustrating a portion A shown in FIG. 6, and FIG. 7B is a cross-sectional view illustrating the portion B illustrated in FIG. 6.

먼저 도 7a를 참조하면, 절연 기판(210) 상에 제1 게이트 검사라인(GL1)과 제2 게이트 검사라인(GL2)이 서로 소정 간격만큼 이격되어있다. 상기 제1 및 제2 게이트 검사라인(GL1,GL2) 상에는 도 5에 도시된 화소부(DR)로부터 연장된 게이트 절연막(222) 및 제1 절연막(230)이 구비된다.First, referring to FIG. 7A, the first gate inspection line GL1 and the second gate inspection line GL2 are spaced apart from each other by a predetermined interval on the insulatingsubstrate 210. Thegate insulating layer 222 and the first insulatinglayer 230 extending from the pixel portion DR shown in FIG. 5 are provided on the first and second gate inspection lines GL1 and GL2.

상기 제1 게이트 검사라인(GL1)에 대응하는 상기 게이트 절연막(222) 및 상기 제1 절연막(230) 상에는 상기 제1 게이트 검사라인(GL1)의 일정 영역을 노출시키는 제6 콘택홀(230a)이 형성되어 있다.Thesixth contact hole 230a exposing a predetermined region of the first gate test line GL1 is formed on thegate insulating film 222 and the first insulatingfilm 230 corresponding to the first gate test line GL1. Formed.

서로 이격된 상기 제1 게이트 검사라인(GL1)은 제4 도전패드(310)에 의해 전기적으로 연결된다. 여기서, 상기 제4 도전패드(310)는 제7 도전막(320) 및 제8 도전막(330)으로 이루어진다.The first gate inspection line GL1 spaced apart from each other is electrically connected by a fourthconductive pad 310. The fourthconductive pad 310 may include a seventhconductive layer 320 and an eighthconductive layer 330.

다시 말해, 상기 제6 콘택홀(230a)이 형성된 상기 제1 절연막(230) 상에는 상기 제7 도전막(320)이 상기 제6 콘택홀(230a)을 통하여 상기 제1 게이트 검사라인(GL1)과 전기적으로 연결된다. 따라서, 서로 이격된 상기 제1 게이트 검사라인(GL1)은 상기 제2 게이트 검사라인(GL2)을 사이에 두고 상기 제7 도전막(320)에 의해 전기적으로 연결된다. 여기서 상기 제2 게이트 검사라인(GL2)과 상기 제7 도전막(320)은 상기 게이트 절연막(222) 및 상기 제1 절연막(230)에 의해 절연된다.In other words, on the first insulatinglayer 230 on which thesixth contact hole 230a is formed, the seventhconductive layer 320 may pass through the first gate inspection line GL1 through thesixth contact hole 230a. Electrically connected. Therefore, the first gate inspection line GL1 spaced apart from each other is electrically connected by the seventhconductive layer 320 with the second gate inspection line GL2 interposed therebetween. The second gate inspection line GL2 and the seventhconductive layer 320 are insulated from thegate insulating layer 222 and the first insulatinglayer 230.

한편, 상기 제7 도전막(320)이 상기 제6 콘택홀(230a)에 의해 형성된 단차 때문에 단선되는 것을 방지하기 위하여 상기 제7 도전막(320) 상에 상기 제8 도전막(330)을 적층한다. 여기서, 상기 제7 도전막(320)은 도 5에 도시된 투과전극(260)과 동일 공정 및 동일 재질로 형성되고, 상기 제8 도전막(330)은 도 5에 도시된 반사전극(270)과 동일 공정 및 동일 재질로 형성된다.Meanwhile, the eighthconductive layer 330 is stacked on the seventhconductive layer 320 to prevent the seventhconductive layer 320 from being disconnected due to the step formed by thesixth contact hole 230a. do. Here, the seventhconductive film 320 is formed of the same process and the same material as thetransparent electrode 260 shown in FIG. 5, and the eighthconductive film 330 is thereflective electrode 270 shown in FIG. 5. It is formed of the same process and the same material.

도 7b를 참조하면 절연 기판(210) 상에 제1 데이터 검사라인(DL1)과 제2 데이터 검사라인(DL2)이 순차적으로 형성되어 있다.Referring to FIG. 7B, a first data test line DL1 and a second data test line DL2 are sequentially formed on the insulatingsubstrate 210.

상기 제1 데이터 검사라인(DL1)은 도 7a를 참조하여 설명한 상기 제1 게이트 검사라인(GL1) 및 상기 제2 게이트 검사라인(GL2)과 마찬가지로 제5 도전패드(350)에 의해 상기 제2 데이터 검사라인(DL2)과 절연된 채로 인접한 상기 제1 데이터 검사라인(DL1)과 전기적으로 연결된다. 여기서 상기 제5 도전패드(350)는 제9 도전막(360) 및 상기 제9 도전막(360) 상에 적층되는 제10 도전막(370)으로 이루어진다.The first data test line DL1 is connected to the second data by the fifthconductive pad 350 similarly to the first gate test line GL1 and the second gate test line GL2 described with reference to FIG. 7A. It is electrically connected to the adjacent first data inspection line DL1 while being insulated from the inspection line DL2. The fifthconductive pad 350 may include a ninth conductive layer 360 and a tenth conductive layer 370 stacked on the ninth conductive layer 360.

즉, 상기 제9 도전막(360)이 상기 제1 데이터 검사라인(DL1)의 일정 영역을 노출시키는 제7 콘택홀(230b)을 통해 상기 제2 데이터 검사라인(DL2)과 절연된 상태로 서로 이격된 상기 제1 데이터 검사라인(DL1)을 전기적으로 연결시킨다.That is, the ninth conductive layer 360 is insulated from the second data inspection line DL2 through theseventh contact hole 230b exposing a predetermined region of the first data inspection line DL1. The first data inspection line DL1 spaced apart may be electrically connected.

한편, 제10 도전막(370)은 상기 제9 도전막(360) 상에 적층되어, 상기 제9 도전막(360)이 상기 제7 콘택홀(230b)에 의해 형성된 단차에 의해 단선되는 것을 방지한다.Meanwhile, the tenth conductive layer 370 is stacked on the ninth conductive layer 360 to prevent the ninth conductive layer 360 from being disconnected due to the step formed by theseventh contact hole 230b. do.

본 발명은 이상에서 설명한 실시예들에 한정되는 것이 아니라, 금속 배선 및 콘택홀을 통하여 상기 금속 배선과 전기적으로 연결되는 도전막이 구비되는 부위에 본 발명이 적용될 수 있음은 자명하다.The present invention is not limited to the above-described embodiments, but it is obvious that the present invention can be applied to a portion having a conductive film electrically connected to the metal wire through the metal wire and the contact hole.

이상에서 설명한 바와 같이, 본 발명에 따르면 금속 배선을 보호하도록 상기 금속 배선 상에 절연막이 구비된 박막 트랜지스터 기판에 있어서, 상기 절연막 상에 상기 금속 배선을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 통하여 노출된 금속 배선과 전기적으로 연결되는 투명 도전막을 형성하며, 상기 투명 도전막 상에 금속막을 적층한다.As described above, according to the present invention, in a thin film transistor substrate having an insulating film on the metal wiring to protect the metal wiring, a contact hole for exposing the metal wiring is formed on the insulating film, and the contact hole is formed. A transparent conductive film is formed to be electrically connected to the exposed metal wires through the metal wire, and a metal film is laminated on the transparent conductive film.

이로써, 상기 콘택홀에 의해 형성되는 단차 때문에 상기 투명 도전막에 크랙 등이 발생하거나 상기 단차가 불균일하게 형성되어 상기 투명 도전막이 균일하게 형성되지 못하는 경우에도 상기 투명 도전막 상에 금속막을 적층함으로써 상기 투명 도전막의 단선을 방지하고, 상기 콘택홀에 상기 금속 배선과 상기 투명 도전막과의 전기적 접촉성을 향상시킬 수 있다.As a result, even when cracks or the like occur in the transparent conductive film due to the step formed by the contact hole, or the step is unevenly formed, the transparent conductive film may not be formed uniformly. Disconnection of the transparent conductive film can be prevented, and electrical contact between the metal wiring and the transparent conductive film can be improved in the contact hole.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

Claims (10)

Translated fromKorean

기판 상에 구비된 게이트 라인 및 데이터 라인과 연결된 스위칭 소자와, 상기 스위칭 소자를 덮는 제1 절연막 및 상기 제1 절연막 상에 구비되어 상기 스위칭 소자와 전기적으로 연결되고, 투과전극과 반사전극으로 이루어지는 화소전극이 구비된 화소부; 및A switching element connected to a gate line and a data line provided on the substrate, a first insulating layer covering the switching element, and a pixel provided on the first insulating layer to be electrically connected to the switching element, and comprising a transmissive electrode and a reflective electrode. A pixel unit having an electrode; And제1 도전패턴 및 상기 제1 도전패턴과 절연된 제2 도전패턴에 의해 형성된 다수의 트랜지스터와, 상기 제1 도전패턴 및 상기 제2 도전패턴을 전기적으로 연결시키는 제1 도전막 및 상기 제1 도전막 상에 구비되어 상기 제1 도전막과 상기 제1 및 제2 도전패턴을 전기적으로 연결시키는 제2 도전막으로 이루어진 도전패드가 구비된 구동부를 포함하고,A plurality of transistors formed by a first conductive pattern and a second conductive pattern insulated from the first conductive pattern, a first conductive layer electrically connecting the first conductive pattern and the second conductive pattern, and the first conductive pattern; A driving part provided on the film and having a conductive pad made of a second conductive film electrically connecting the first conductive film and the first and second conductive patterns to each other;상기 제1 도전막은 상기 투과전극과 동일한 재질인 투명 도전물질로 이루어지고, 상기 제2 도전막은 상기 반사전극과 동일한 재질인 금속물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.The first conductive film is made of a transparent conductive material of the same material as the transmission electrode, the second conductive film is a thin film transistor substrate, characterized in that made of a metal material of the same material as the reflective electrode.제1항에 있어서, 상기 제1 도전패턴과 상기 제2 도전패턴은 상기 화소부로부터 연장된 상기 제1 절연막에 의해 커버되고, 상기 제1 절연막에는 상기 제1 및 제2 도전패턴을 각각 노출시키는 제1 및 제2 콘택홀이 형성되며, 상기 도전패드는 상기 제1 및 제2 콘택홀을 통해 상기 제1 및 제2 도전패턴을 전기적으로 연결하는 것을 특징으로 하는 박막 트랜지스터 기판.The method of claim 1, wherein the first conductive pattern and the second conductive pattern are covered by the first insulating film extending from the pixel portion, and the first insulating film exposes the first and second conductive patterns, respectively. First and second contact holes are formed, the conductive pad is a thin film transistor substrate, characterized in that for electrically connecting the first and second conductive pattern through the first and second contact holes.삭제delete제2항에 있어서, 상기 제1 절연막과 상기 도전패드와의 사이에 제2 절연막이 더 구비되는 것을 특징으로 하는 박막 트랜지스터 기판.The thin film transistor substrate of claim 2, further comprising a second insulating film disposed between the first insulating film and the conductive pad.제4항에 있어서, 상기 제1 절연막 또는 상기 제2 절연막은 무기 절연막과 유기 절연막 중 선택된 어느 하나의 절연막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.The thin film transistor substrate of claim 4, wherein the first insulating film or the second insulating film is formed of any one of an inorganic insulating film and an organic insulating film.기판 상에 구비된 복수개의 도전배선과 연결된 스위칭 소자와, 상기 스위칭 소자를 덮는 제1 절연막 및 상기 제1 절연막 상에 구비되어 상기 스위칭 소자와 전기적으로 연결되고, 투과전극과 반사전극으로 이루어진 화소전극이 구비된 화소부;A switching element connected to a plurality of conductive wirings provided on the substrate, a first insulating layer covering the switching element, and a pixel electrode provided on the first insulating layer to be electrically connected to the switching element and comprising a transmission electrode and a reflective electrode. The pixel unit is provided;상기 복수개의 도전배선 중 홀수 번째 라인 및 짝수 번째 라인으로부터 각각 연장되고, 서로 절연된 제1 검사라인 및 제2 검사라인이 구비된 도전배선 검사부; 및A conductive wiring inspection unit extending from an odd-numbered line and an even-numbered line among the plurality of conductive wires and having first and second inspection lines insulated from each other; And제1 도전막 및 상기 제1 도전막 상에 적층된 제2 도전막으로 이루어지고, 상기 제1 및 제2 검사라인이 서로 교차하는 영역에서 상기 제1 및 제2 검사라인 중 어느 하나의 검사라인이 관통하도록 절단된 타 검사라인을 전기적으로 연결시키는 도전패드를 포함하고,An inspection line formed of a first conductive layer and a second conductive layer stacked on the first conductive layer, and the inspection line of any one of the first and second inspection lines in a region where the first and second inspection lines cross each other. It includes a conductive pad for electrically connecting the other inspection line cut to penetrate,상기 제1 도전막은 상기 투과전극과 동일 재질인 투명 도전물질로 이루어지고, 상기 제2 도전막은 상기 반사전극과 동일 재질인 금속물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.The first conductive film is made of a transparent conductive material of the same material as the transmission electrode, the second conductive film is a thin film transistor substrate, characterized in that made of a metal material of the same material as the reflective electrode.제6항에 있어서, 상기 제1 및 제2 검사라인은 상기 화소부로부터 연장된 제1 절연막에 의해 커버되고, 상기 제1 절연막에는 상기 절단된 검사라인의 일정 영역을 노출시키는 콘택홀이 형성되며, 상기 도전패드는 상기 콘택홀을 통해 상기 절단된 검사라인을 전기적으로 연결시키는 것을 특징으로 하는 박막 트랜지스터 기판.The method of claim 6, wherein the first and second inspection lines are covered by a first insulating film extending from the pixel portion, and the contact holes are formed in the first insulating film to expose a predetermined region of the cut inspection line. And the conductive pad electrically connects the cut inspection line through the contact hole.제7항에 있어서, 상기 제1 절연막과 상기 제1 도전패드와의 사이에는 제2 절연막이 더 구비되는 것을 특징으로 하는 박막 트랜지스터 기판.The thin film transistor substrate of claim 7, wherein a second insulating film is further provided between the first insulating film and the first conductive pad.제8항에 있어서, 상기 제1 절연막 또는 상기 제2 절연막은 무기 절연막과 유기 절연막 중 선택된 어느 하나의 절연막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.The thin film transistor substrate of claim 8, wherein the first insulating film or the second insulating film is formed of any one of an inorganic insulating film and an organic insulating film.삭제delete

Images