KR100833588B1 - Manufacturing method of semiconductor device - Google Patents

Abstract

Translated fromKorean

본 발명은 리페어 식각시 퓨즈 박스의 가장자리에 산화막층이 노출되는 것과 관련된 소자의 결함 발생을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판의 퓨즈 박스 영역에 수 개의 퓨즈를 형성하는 단계; 상기 퓨즈들을 덮도록 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 퓨즈 박스 영역 양측의 제1층간절연막 부분들 상에 각각 일부분이 상기 퓨즈 박스 영역 내에 배치되게 제1금속배선을 형성하는 단계; 상기 제1금속배선을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제2층간절연막 부분을 제거함과 동시에 제1금속배선의 일부분을 노출시키는 단계; 상기 노출된 제1금속배선 부분 및 이에 인접한 제2층간절연막 부분 상에 상기 제1금속배선과 콘택되는 제2금속배선을 형성하는 단계; 상기 제2금속배선을 덮도록 퓨즈 박스 영역 및 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제3층간절연막 부분을 제거함과 동시에 제2금속배선의 일부분을 노출시키는 단계; 상기 노출된 제2금속배선 부분 및 이에 인접한 제3층간절연막 부분 상에 상기 제2금속배선과 콘택되는 제3금속배선을 형성하는 단계; 및 상기 제3금속배선이 형성된 기판 결과물 상에 보호막을 형성하는 단계;를 포함한다.The present invention discloses a method of manufacturing a semiconductor device capable of preventing the occurrence of a defect in a device associated with exposure of an oxide layer to the edge of the fuse box during repair etching. The disclosed method includes forming several fuses in a fuse box region of a semiconductor substrate; Forming a first interlayer insulating film on the semiconductor substrate to cover the fuses; Forming first metal wires on portions of the first interlayer insulating layer on both sides of the fuse box area such that portions are disposed in the fuse box area; Forming a second interlayer insulating film on the first interlayer insulating film so as to cover the first metal wiring; Etching the second interlayer insulating film to remove a portion of the second interlayer insulating film formed in the fuse box region and to expose a portion of the first metal wiring; Forming a second metal wiring on the exposed first metal wiring portion and a second interlayer insulating layer portion adjacent to the first metal wiring portion and in contact with the first metal wiring; Forming a third interlayer insulating film on the fuse box region and the second interlayer insulating film so as to cover the second metal wiring; Etching the third interlayer insulating film to remove a portion of the third interlayer insulating film formed in the fuse box region and to expose a portion of the second metal wiring; Forming a third metal interconnection on the exposed second metal interconnection portion and a third interlayer dielectric layer portion adjacent to the second metal interconnection portion and in contact with the second metal interconnection; And forming a protective film on a substrate resultant on which the third metal wiring is formed.

Description

Translated fromKorean

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 리페어용 퓨즈를 구비한 반도체 소자의 단면도.1 is a cross-sectional view of a semiconductor device having a repair fuse according to the prior art.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.

도 3은 본 발명에 따라 제조된 반도체 소자의 리페어 식각을 도시한 단면도.3 is a cross-sectional view showing repair etching of a semiconductor device manufactured according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 반도체 기판 22 : 폴리 퓨즈21semiconductor substrate 22 poly fuse

23 : 제1층간절연막 24 : 제1금속배선23: first interlayer insulating film 24: first metal wiring

25 : 제2층간절연막 26 : 제2금속배선25: second interlayer insulating film 26: second metal wiring

27 : 제3층간절연막 28 : 제3금속배선27: third interlayer insulating film 28: third metal wiring

29 : 보호막 29a : 산화막29:protective film 29a: oxide film

29b : 질화막29b: nitride film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 리페어 식각시 퓨즈 박스의 가장자리에 산화막층이 노출되는 것과 관련된 소자의 결함 발생을 방지 하기 위한 방법에 관한 것이다.BACKGROUND OF THEINVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for preventing a defect of a device associated with exposing an oxide layer to an edge of a fuse box during repair etching.

통상의 메모리 소자에 있어서, 하나의 칩에는 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중, 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.In a typical memory device, a large number of memory cells are integrated in one chip. If any one of these memory cells is defective, the memory chip is treated as defective and cannot be used.

그런데, 어느 하나의 셀에 불량이 발생된 경우 메모리 칩 전체를 불량품으로 처리한다면, 고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀들을 집적시키고 있는 추세에서 불량품으로 처리될 메모리 칩의 수는 더 늘어날 것으로 예상되며, 이에 따라, 경제성 있는 반도체 메모리 소자의 생산이 불가능하게 된다.However, when a defect occurs in any one cell, if the entire memory chip is treated as a defective product, the number of memory chips to be treated as defective products tends to be increased due to high integration. It is expected to increase further, which makes it impossible to produce economical semiconductor memory devices.

따라서, 이러한 문제를 해결하기 위해, 통상의 반도체 메모리 제조 공정에서는 기판의 적소에 리페어(repair) 회로, 즉, 퓨즈(Fuse)를 형성해주는 것이 해당 기술 분야에서 잘 알려져 있다.Therefore, in order to solve such a problem, it is well known in the art to form a repair circuit, that is, a fuse, in place of a substrate in a conventional semiconductor memory manufacturing process.

여기서, 상기 리페어 회로는 리던던시(redundancy) 메모리 셀과 함께 반도체 제조 공정시에 형성되는 것으로, 불량으로 판정된 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 리페어 동작을 행하며, 이때, 리페어는 레이저 빔을 사용하여 리페어 회로에 포함된 폴리실리콘 재질의 퓨즈를 선택적으로 끊어버리는 방식으로 이루어진다.Here, the repair circuit is formed in a semiconductor manufacturing process together with a redundancy memory cell, and performs a repair operation to replace a memory cell determined as defective with a redundant memory cell, wherein the repair is performed using a laser beam. This is done by selectively blowing the polysilicon fuse included in the repair circuit.

그러나, 도 1에 도시된 바와 같이, 폴리 퓨즈(2)가 형성된 퓨즈 박스(Fuse Box : FB)의 가장자리에 제1금속배선(4), 제2금속배선용 콘택(6), 제2금속배선(7), 제3금속배선용 콘택(9) 및 제3금속배선(10)들이 배치된 것과 관련해서, 리페어를 위한 식각시, 상기 퓨즈 박스(FB)의 측벽에 제2층간절연막(5) 및 제3층간절연막(8)이 노출됨으로써, 제품 완성후의 압력 테스트 및 습도 테스트 등을 거치는 동안 습기(moisture)의 침투 및 스트레스(stress)에 의해 크랙(crack) 또는 페일(Fail)이 발생되는 문제점이 있다.However, as shown in FIG. 1, thefirst metal wiring 4, the second metal wiring contact 6, and the second metal wiring () are formed at the edge of a fuse box (FB) in which thepoly fuse 2 is formed. 7), in connection with the arrangement of the thirdmetal wiring contact 9 and thethird metal wiring 10, during the etching for the repair, the second interlayer insulating film 5 and the first interlayer film are formed on the sidewall of the fuse box FB. As the three-layer insulating film 8 is exposed, there is a problem in that cracks or fail are generated due to moisture penetration and stress during the pressure test and humidity test after the completion of the product. .

도 1에서, 미설명된 도면부호 1은 반도체 기판, 3은 제1층간절연막, 11 및 12는 각각 소자 보호용 산화막 및 질화막을 나타낸다.In Fig. 1,reference numeral 1 denotes a semiconductor substrate, 3 denotes a first interlayer insulating film, and 11 and 12 denote an oxide film and a nitride film for protecting the device, respectively.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 리페어 식각시의 산화막층 노출에 의한 소자의 결함 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing the occurrence of a defect in a device due to exposure of an oxide layer during repair etching.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판의 퓨즈 박스 영역에 수 개의 퓨즈를 형성하는 단계; 상기 퓨즈들을 덮도록 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 퓨즈 박스 영역 양측의 제1층간절연막 부분들 상에 각각 일부분이 상기 퓨즈 박스 영역 내에 배치되게 제1금속배선을 형성하는 단계; 상기 제1금속배선을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제2층간절연막 부분을 제거함과 동시에 제1금속배선의 일부분을 노출시키는 단계; 상기 노출된 제1금속배선 부분 및 이에 인접한 제2층간절연막 부분 상에 상기 제1금속배선과 콘택되는 제2금속배선을 형성하는 단계; 상기 제2금속배선을 덮도록 퓨즈 박스 영역 및 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제3층간절연막 부분을 제거함과 동시에 제2금속배선의 일부분을 노출시키는 단계; 상기 노출된 제2금속배선 부분 및 이에 인접한 제3층간절연막 부분 상에 상기 제2금속배선과 콘택되는 제3금속배선을 형성하는 단계; 및 상기 제3금속배선이 형성된 기판 결과물 상에 보호막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention, forming a plurality of fuses in the fuse box region of the semiconductor substrate; Forming a first interlayer insulating film on the semiconductor substrate to cover the fuses; Forming first metal wires on portions of the first interlayer insulating layer on both sides of the fuse box area such that portions are disposed in the fuse box area; Forming a second interlayer insulating film on the first interlayer insulating film so as to cover the first metal wiring; Etching the second interlayer insulating film to remove a portion of the second interlayer insulating film formed in the fuse box region and to expose a portion of the first metal wiring; Forming a second metal wiring on the exposed first metal wiring portion and a second interlayer insulating layer portion adjacent to the first metal wiring portion and in contact with the first metal wiring; Forming a third interlayer insulating film on the fuse box region and the second interlayer insulating film so as to cover the second metal wiring; Etching the third interlayer insulating film to remove a portion of the third interlayer insulating film formed in the fuse box region and to expose a portion of the second metal wiring; Forming a third metal interconnection on the exposed second metal interconnection portion and a third interlayer dielectric layer portion adjacent to the second metal interconnection portion and in contact with the second metal interconnection; And forming a protective film on a substrate resultant on which the third metal wiring is formed.

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본 발명에 따르면, 퓨즈 박스 측벽의 층간절연막들이 금속배선들에 의해 실링(sealing)되도록 함으로써, 리페어 식각시, 퓨즈 박스 측벽으로의 층간절연막 노출을 방지할 수 있으며, 이에 따라, 제품 테스트시에 흡습 및 스트레스에 의한 크랙 발생을 방지할 수 있다.According to the present invention, the interlayer insulating films on the sidewalls of the fuse box are sealed by metal wires, thereby preventing the interlayer insulating films from being exposed to the sidewalls of the fuse box during repair etching, thereby absorbing moisture during product testing. And cracks caused by stress can be prevented.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다. 여기서, 각 도면 및 도면에 대한 설명은 퓨즈 박스 영역에 대해서만 도시되고 설명되어질 것이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. Here, each drawing and the description of the drawings will be shown and described only for the fuse box area.

도 2a를 참조하면, 퓨즈 박스 영역을 가지며, 소자분리막 및 웰이 형성된 반도체 기판(21) 상에 공지의 공정에 따라 트랜지스터를 형성함과 아울러 상기 반도체 기판(21)의 퓨즈 박스 영역에 수 개의 폴리 퓨즈(22)를 형성한다. 상기 폴리 퓨즈들(22)를 덮도록 반도체 기판(21) 상에 제1층간절연막(23)를 증착한 후, 그 표면을 평탄화시킨다.
상기 제1층간절연막(23) 상에 소정 금속막을 증착하고, 공지의 포토리소그라피 공정에 따라 상기 금속막을 패터닝하여 폴리 퓨즈(22)를 포함한 퓨즈 박스(FB) 영역 양측의 제1층간절연막(23) 부분들 상에 각각 제1금속배선(24)을 형성한다. 이때, 각 제1금속배선(24)은 그의 일부분이 퓨즈 박스(FB) 영역 내에 배치되도록 형성한다. 이어서, 상기 제1금속배선들(24)을 덮도록 상기 제1금속배선(24) 및 제1층간절연막(23) 상에 제2층간절연막(25)를 형성한 후, 그 표면을 평탄화시킨다.Referring to FIG. 2A, a transistor is formed on asemiconductor substrate 21 having a fuse box region, and a device isolation film and a well are formed according to a known process, and several polys are formed in the fuse box region of thesemiconductor substrate 21. Thefuse 22 is formed. After depositing the firstinterlayer insulating film 23 on thesemiconductor substrate 21 to cover thepoly fuses 22, the surface of thepoly fuses 22 is planarized.
The firstinterlayer insulating film 23 on both sides of the fuse box FB region including thepoly fuse 22 is deposited by depositing a predetermined metal film on the firstinterlayer insulating film 23 and patterning the metal film according to a known photolithography process. Each of thefirst metal wirings 24 is formed on the portions. At this time, each of thefirst metal wires 24 is formed such that a portion thereof is disposed in the fuse box FB region. Subsequently, after forming the secondinterlayer insulating film 25 on thefirst metal wiring 24 and the firstinterlayer insulating film 23 to cover thefirst metal wirings 24, the surface of thefirst metal wiring 24 is formed.

도 2b를 참조하면, 제2층간절연막(25)을 식각하여 퓨즈 박스(FB) 영역에 형성된 제2층간절연막(25) 부분을 제거한다. 이때, 상기 제1금속배선(24)은 그의 일부분이 퓨즈 박스(FB) 영역 내에 배치되게 형성되었는바, 상기 퓨즈 박스(FB) 영역에 형성된 제2층간절연막(25) 부분의 제거로 인해 상기 퓨즈 박스(FB) 영역에 배치된 제1금속배선(24) 부분이 노출된다. 이어서, 상기 제2층간절연막(25)의 식각이 이루어진 기판 결과물 상에 소정 금속막을 증착한 후, 이를 패터닝하여 노출된 제1금속배선(24) 부분 및 이에 인접한 제2층간절연막(25) 부분 상에 상기 제1금속배선(24)과 콘택되는 제2금속배선(26)을 형성한다. 상기 제2금속배선(26)은 계단 형상을 가지며, 특히, 제2금속배선용 콘택의 형성없이 상기 제1금속배선(4)과 직접 콘택된다.Referring to FIG. 2B, a portion of the secondinterlayer insulating layer 25 formed in the fuse box FB region is removed by etching the secondinterlayer insulating layer 25. At this time, thefirst metal wiring 24 is formed such that a portion thereof is disposed in the fuse box FB region, and the fuse is removed by removing the portion of the secondinterlayer insulating layer 25 formed in the fuse box FB region. A portion of thefirst metal wiring 24 disposed in the box FB area is exposed. Subsequently, a predetermined metal film is deposited on the substrate resulting from the etching of the secondinterlayer insulating film 25, and then patterned and deposited on the exposed portion of thefirst metal wiring 24 and the portion of the secondinterlayer insulating film 25 adjacent thereto. Asecond metal wire 26 is formed in contact with thefirst metal wire 24. Thesecond metal wiring 26 has a step shape, and in particular, is directly in contact with thefirst metal wiring 4 without forming a contact for the second metal wiring.

도 2c를 참조하면, 상기 제2금속배선(26)을 덮도록 퓨즈 박스(FB) 영역 및 상기 제2금속배선(26) 상에 두껍게 제3층간절연막(27)을 증착한 후, 그 표면을 평탄화시킨다. 그런다음, 상기 제3층간절연막(27)을 식각하여 퓨즈 박스(FB) 영역의 제1층간절연막 부분과 제1금속배선(24)과 콘택된 제2금속배선 부분을 노출시킨다.
이어서, 상기 제3층간절연막(27)의 식각이 이루어진 기판 결과물 상에 소정 금속막을 증착한 후, 이를 패터닝하여 노출된 제2금속배선(26) 부분과 콘택되는 제3금속배선(28)을 형성한다. 상기 제3금속배선(28)은 상기 제2금속배선(26)과 마찬가지로 계단 형상을 가지며, 아울러, 제3금속배선용 콘택의 형성없이 상기 제2금속배선(26)과 직접 콘택된다.Referring to FIG. 2C, after the thirdinterlayer insulating layer 27 is deposited on the fuse box FB and thesecond metal wiring 26 so as to cover thesecond metal wiring 26, the surface of thesecond metal wiring 26 is deposited. Planarize. Then, the thirdinterlayer insulating layer 27 is etched to expose the first interlayer insulating layer portion and the second metal wiring portion contacted with thefirst metal wiring 24 in the fuse box FB region.
Subsequently, a predetermined metal film is deposited on the substrate resulting from the etching of the thirdinterlayer insulating film 27, and then patterned to form athird metal wiring 28 contacting the exposed portion of thesecond metal wiring 26. do. Thethird metal wiring 28 has a step shape similar to thesecond metal wiring 26 and is in direct contact with thesecond metal wiring 26 without forming a contact for the third metal wiring.

도 2d를 참조하면, 상기 제3금속배선(28) 및 제3층간절연막(27)과 퓨즈 박스(FB) 영역 상의 제1층간절연막 부분 상에 산화막(29a)과 질화막(29b)의 적층으로 이루어진 소자 보호(passivation)용 보호막(29)을 형성하고, 이 결과로서, 본 발명에 따른 리페어용 폴리 퓨즈(22)를 구비한 반도체 소자를 완성한다.Referring to FIG. 2D, anoxide film 29a and anitride film 29b are laminated on thethird metal wiring 28, the thirdinterlayer insulating film 27, and a portion of the first interlayer insulating film on the fuse box FB region. Aprotective film 29 for device protection is formed, and as a result, a semiconductor device provided with therepair poly fuse 22 according to the present invention is completed.

상기와 같은 공정에 따라 제조된 본 발명의 반도체 소자는 퓨즈 박스의 측벽이 제1, 제2 및 제3금속배선에 의해 실링된 구조를 갖게 되며, 또한, 각 금속배선들의 일부는 퓨즈 박스 내에 형성된 구조를 갖는다.The semiconductor device of the present invention manufactured according to the above process has a structure in which the sidewalls of the fuse box are sealed by the first, second and third metal wirings, and some of the metal wires are formed in the fuse box. Has a structure.

이 때문에, 도 3에 도시된 바와 같이, 리페어 식각시 퓨즈 박스(FB)의 측벽으로 제2 및 제3층간절연막(25, 27)이 노출되는 것을 방지할 수 있게 되며, 이에 따라, 제품 완성후의 신뢰성 테스트를 거치는 동안 습기의 침투 및 스트레스에 기인하는 소자의 크랙 및 페일 발생은 초래되지 않게 된다.For this reason, as shown in FIG. 3, it is possible to prevent the second and thirdinterlayer insulating films 25 and 27 from being exposed to the sidewall of the fuse box FB during the repair etching. During the reliability test, cracking and failing of the device due to moisture penetration and stress are not caused.

또한, 퓨즈 박스(FB)의 측벽이 금속배선들에 의해 실링된 구조이므로, 측벽 산화막 정도의 크기만큼 퓨즈 박스(FB)의 크기를 줄일 수 있게 되서 셀 효율(cell efficiency)도 높일 수 있게 된다.In addition, since the sidewall of the fuse box FB is sealed by metal wires, the size of the fuse box FB may be reduced by about the size of the sidewall oxide layer, thereby increasing cell efficiency.

이상에서와 같이, 본 발명은 퓨즈 박스의 측벽이 금속배선에 의해 실링되도록 함으로써, 리페어 식각시, 퓨즈 박스의 측벽에 금속배선간 층간절연막이 노출되는 것을 방지할 수 있으며, 이에 따라, 제품 완성후의 압력 테스트 및 습도 테스트 등을 거치는 동안 흡습 및 스트레스에 기인하는 결함 발생을 방지할 수 있다.As described above, the present invention allows the side wall of the fuse box to be sealed by metal wiring, thereby preventing the inter-metal interlayer insulating film from being exposed to the side wall of the fuse box during the repair etching. During the pressure test and humidity test, defects caused by moisture absorption and stress can be prevented.

또한, 본 발명은 금속배선의 구조 변경을 통해 제2 및 제3금속배선이 각각 제2금속배선용 콘택과 제3금속배선용 콘택의 형성없이 하층의 금속배선과 직접 콘택되도록 하기 때문에 콘택 공정들을 생략하는 것을 통해서 공정 시간 및 비용을 절감할 수 있다.In addition, the present invention omits the contact process because the second and third metal wirings are directly contacted with the lower metal wirings without the formation of the second metal wiring contact and the third metal wiring contact, respectively, by changing the structure of the metal wiring. This can save process time and costs.

게다가, 본 발명의 반도체 소자는 폴리 퓨즈를 구비한 퓨즈 박스가 금속배선에 의해 실링된 구조이므로, 리페어 식각시, 그 공정 마진을 높일 수 있으며, 특히, 퓨즈 박스의 크기를 줄일 수 있게 되서 셀 효율(cell efficiency)도 향상시킬 수 있게 된다.In addition, the semiconductor device of the present invention has a structure in which a fuse box having poly fuses is sealed by metal wiring, so that the process margin can be increased during repair etching, and in particular, the size of the fuse box can be reduced, thereby improving cell efficiency. It is also possible to improve the cell efficiency.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (2)

Translated fromKorean

반도체 기판의 퓨즈 박스 영역에 수 개의 퓨즈를 형성하는 단계;Forming several fuses in a fuse box region of the semiconductor substrate;상기 퓨즈들을 덮도록 반도체 기판 상에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on the semiconductor substrate to cover the fuses;상기 퓨즈 박스 영역 양측의 제1층간절연막 부분들 상에 각각 일부분이 상기 퓨즈 박스 영역 내에 배치되게 제1금속배선을 형성하는 단계;Forming first metal wires on portions of the first interlayer insulating layer on both sides of the fuse box area such that portions are disposed in the fuse box area;상기 제1금속배선을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film so as to cover the first metal wiring;상기 제2층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제2층간절연막 부분을 제거함과 동시에 제1금속배선의 일부분을 노출시키는 단계;Etching the second interlayer insulating film to remove a portion of the second interlayer insulating film formed in the fuse box region and to expose a portion of the first metal wiring;상기 노출된 제1금속배선 부분 및 이에 인접한 제2층간절연막 부분 상에 상기 제1금속배선과 콘택되는 제2금속배선을 형성하는 단계;Forming a second metal wiring on the exposed first metal wiring portion and a second interlayer insulating layer portion adjacent to the first metal wiring portion and in contact with the first metal wiring;상기 제2금속배선을 덮도록 퓨즈 박스 영역 및 제2층간절연막 상에 제3층간절연막을 형성하는 단계;Forming a third interlayer insulating film on the fuse box region and the second interlayer insulating film so as to cover the second metal wiring;상기 제3층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제3층간절연막 부분을 제거함과 동시에 제2금속배선의 일부분을 노출시키는 단계;Etching the third interlayer insulating film to remove a portion of the third interlayer insulating film formed in the fuse box region and to expose a portion of the second metal wiring;상기 노출된 제2금속배선 부분 및 이에 인접한 제3층간절연막 부분 상에 상기 제2금속배선과 콘택되는 제3금속배선을 형성하는 단계; 및Forming a third metal interconnection on the exposed second metal interconnection portion and a third interlayer dielectric layer portion adjacent to the second metal interconnection portion and in contact with the second metal interconnection; And상기 제3금속배선이 형성된 기판 결과물 상에 보호막을 형성하는 단계;Forming a protective film on a substrate resultant on which the third metal wiring is formed;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a.삭제delete

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