KR100793105B1

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Publication number: KR100793105B1
Application number: KR1020060124158A
Authority: KR
Inventors: 이호년; 김창남; 경재우
Original assignee: 엘지전자 주식회사
Priority date: 2006-12-07
Filing date: 2006-12-07
Publication date: 2008-01-10
Anticipated expiration: 2026-12-07

Abstract

A TFT(thin film transistor), a flat panel display device, and a method for manufacturing the flat panel display device are provided to maintain an operation stability of the TFT by forming a gate electrode of the TFT after first and second insulation films are patterned using heat. A TFT(Thin Film Transistor) includes source and drain electrodes(315a,315b), a metal oxide semiconductor layer(320), a gate insulation film(330), a protective film, and a gate electrode(340). The source and the drain electrodes are arranged on a substrate. The metal oxide semiconductor layer is electrically connected to the source and drain electrodes. The gate insulation film is arranged on the metal oxide semiconductor layer. The protective film is formed on the gate insulation film and includes an opening, which exposes a portion of the gate insulation film corresponding to the metal oxide semiconductor layer. The gate electrode is arranged in the opening of the protective film.

Description

Translated fromKorean

박막트랜지스터 및 박막트랜지스터를 포함한 평판표시소자와 그 제조방법{Thin Film Transistor and Flat Panel Display with the Thin Film Transistor and fabrication method of the same}Thin Film Transistor and Flat Panel Display with the Thin Film Transistor and fabrication method of the same}

도 1은 종래 기술에 따른 평판표시소자의 구조를 도시한 단면도.1 is a cross-sectional view showing the structure of a flat panel display device according to the prior art.

도 2는 도 1에 도시한 종래 기술에 따른 박막트랜지스터의 공정 단계별 각 적층에 대한 열처리 실험의 데이터를 도시한 그래프.Figure 2 is a graph showing the data of the heat treatment experiment for each stacking step of the thin film transistor according to the prior art shown in FIG.

도 3a는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 구조를 도시한 단면도.Figure 3a is a cross-sectional view showing the structure of a thin film transistor according to a first embodiment of the present invention.

도 3b는 본 발명의 제 1 실시예에 따른 평판표시소자의 구조를 도시한 단면도.3B is a cross-sectional view showing the structure of a flat panel display device according to a first embodiment of the present invention;

도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 평판표시소자의 공정 단계별 상태를 도시한 단면도.4A to 4E are cross-sectional views illustrating stages in a process of the flat panel display device according to the first embodiment of the present invention.

도 5는 본 발명의 제 2 실시예에 따른 평판표시소자의 구조를 도시한 단면도.5 is a cross-sectional view showing the structure of a flat panel display device according to a second embodiment of the present invention;

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

310 : 기판315a, 315b : 소스 전극, 드레인 전극310:substrate 315a, 315b: source electrode and drain electrode

320 : 금속 산화물 반도체층330 : 제 1 절연막320: metal oxide semiconductor layer 330: first insulating film

340 : 제 2 절연막345 : 게이트 전극340: second insulating film 345: gate electrode

350a, 350b : 제 1 및 제 2 금속 배선355 : 제 3 절연막350a, 350b: first and second metal wirings 355: third insulating film

360 : 제 1 전극365 : 제 4 절연막360: first electrode 365: fourth insulating film

370 : 발광층380 : 제 2 전극370light emitting layer 380 second electrode

본 발명은 평판표시소자 및 그 제조방법에 관한 것이다.The present invention relates to a flat panel display device and a manufacturing method thereof.

평판표시소자(Flat Panel Display Device) 중에서 평판표시소자(Light Emitting Device)는 화합물을 전기적으로 여기시켜 발광하게 하는 자발광형 표시장치이다. 평판표시소자는 액정표시소자에서 사용되는 백라이트가 필요하지 않아 경량박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.Among flat panel display devices, a light emitting device is a self-luminous display device that electrically excites a compound to emit light. The flat panel display device does not require a backlight used in the liquid crystal display device, so it is not only light and thin, but also can simplify the process. In addition, low-temperature fabrication is possible, response speed is 1ms or less, high speed response speed, low power consumption, wide viewing angle, high contrast and the like.

그 중, 유기평판표시소자는 애노드와 캐소드 사이에 유기물로 이루어진 발광층을 포함하고 있어 애노드로부터 공급받은 정공과 캐소드로부터 공급받은 전자가 유기발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥 상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다.Among them, the organic flat panel display includes a light emitting layer made of an organic material between the anode and the cathode, so that holes supplied from the anode and electrons supplied from the cathode are combined in the organic light emitting layer to form an exciton, a hole-electron pair. The excitons again emit light due to the energy generated as they return to the ground state.

이러한 유기평판표시소자가 능동 구동 매트릭스형태일 때, 구동부로서 박막트랜지스터가 적용될 수 있다. 박막트랜지스터는 이동도, 드레인 전극 전류의 On/Off 비율 등과 같은 트랜지스터의 기본 특성뿐만 아니라 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성(Stability)이 매우 중요하다.When the organic flat panel display is in the form of an active driving matrix, a thin film transistor may be applied as the driving unit. Thin film transistors are not only basic characteristics of transistors such as mobility and on / off ratio of drain electrode current, but also durability and electrical reliability that can maintain a long life is very important.

박막트랜지스터의 반도체층은 비정질 실리콘과 폴리 실리콘으로 형성될 수 있는데, 비정질 실리콘은 성막 공정이 간단하여 대면적화가 용이하고 생산 비용이 적게 들지만 전기적 신뢰성이 확보되지 못해 유기평판표시소자의 응용에 어려움이 있다. 또한, 폴리 실리콘을 이용한 박막트랜지스터는 결정화 방식 및 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하다.The semiconductor layer of the thin film transistor may be formed of amorphous silicon and polysilicon. The amorphous silicon has a simple film forming process, which facilitates large area and low production cost, but does not secure electrical reliability, making it difficult to apply an organic flat panel display device. have. In addition, the thin film transistor using polysilicon is very difficult to apply a large area due to the crystallization method and the high process temperature.

그에 반해, 금속 산화물 예를 들어, 아연산화물(ZnO) 박막은 낮은 온도에서 성막할 수 있으며, 높은 이동도(Mobility)를 얻을 수 있는 장점이 있다. 따라서, 금속 산화물 반도체층을 적용한 박막트랜지스터의 연구가 활발히 진행되고 있다.In contrast, the metal oxide, for example, zinc oxide (ZnO) thin film can be formed at a low temperature, and has the advantage of obtaining high mobility. Accordingly, research into thin film transistors using metal oxide semiconductor layers has been actively conducted.

도 1은 종래 기술에 따른 평판표시소자의 구조를 도시한 단면도이다.1 is a cross-sectional view showing the structure of a flat panel display device according to the prior art.

도 1을 참조하면, 기판(110) 상에, 소스 전극(115a), 드레인 전극(115b), 전하의 이동 채널을 형성하는 금속 산화물 반도체층(120), 게이트 절연막인 제 1 절연막(130), 게이트 전극(140), 층간 절연막인 제 2 절연막(145)을 포함하는 박막 트랜지스터(T)가 위치하였다.Referring to FIG. 1, on asubstrate 110, asource electrode 115a, adrain electrode 115b, a metaloxide semiconductor layer 120 forming a charge transfer channel, a firstinsulating film 130 as a gate insulating film, The thin film transistor T including thegate electrode 140 and the secondinsulating layer 145 which is an interlayer insulating layer is positioned.

제 2 절연막(145) 상에는 비어홀을 통하여 소스 전극(115a) 및 드레인 전극(115b)과 각각 전기적으로 연결되는 제 1 및 제 2 금속 배선(150a, 150b)이 위치하였다.First andsecond metal wires 150a and 150b electrically connected to thesource electrode 115a and thedrain electrode 115b are disposed on the secondinsulating layer 145 through via holes.

제 1 및 제 2 금속 배선(150a, 150b)이 위치하는 제 2 절연막(145) 상에는 제 2 금속 배선(150b)의 일부를 노출시키며, 평탄화 또는 패시베이션을 위한 제 3 절연막(155)이 위치하였다. 또한, 제 3 절연막(155) 상에는 제 3 절연막(155)을 관통하여 제 2 금속 배선(150b)과 전기적으로 연결되는 제 1 전극(160), 화소 영역을 구분하는 제 4 절연막(165), 발광층(170) 및 제 2 전극(180)을 포함하는 발광 다이오드가 위치하였다.A portion of thesecond metal wire 150b is exposed on the secondinsulating film 145 on which the first andsecond metal wires 150a and 150b are positioned, and a thirdinsulating film 155 for planarization or passivation is disposed. In addition, on the thirdinsulating layer 155, thefirst electrode 160 penetrating the thirdinsulating layer 155 and electrically connected to thesecond metal wire 150b, thefourth insulating layer 165 separating the pixel regions, and the emission layer A light emitting diode including a 170 and asecond electrode 180 is positioned.

이상 발광층(170)은 액정층으로 대체 적용될 수도 있었다.Thelight emitting layer 170 may be replaced with a liquid crystal layer.

이상과 같은 박막트랜지스터(T)의 게이트 전극(140) 상에 위치하며, 보호막 역할을 하는 제 2 절연막(145)에는 열처리를 하였으며, 그에 따라 박막트랜지스터(T)의 반도체 특성이 크게 저하되는 문제가 발생하였다.The secondinsulating layer 145 positioned on thegate electrode 140 of the thin film transistor T as a protective film as described above is heat treated, and thus the semiconductor characteristics of the thin film transistor T are greatly reduced. Occurred.

이러한 반도체 특성 저하문제는 박막트랜지스터가 적용되는 소자의 신뢰도 및 수명 저하 문제로 이어졌다.Such a problem of deterioration of semiconductor characteristics has led to a problem of deterioration of reliability and lifetime of devices to which thin film transistors are applied.

따라서, 본 발명은 반도체 특성의 저하를 방지함으로써 소자의 신뢰도 및 수명을 향상시킬 수 있는 박막트랜지스터 및 그 박막트랜지스터를 포함하는 평판표시소자와 그 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a thin film transistor, a flat panel display device including the thin film transistor, and a method of manufacturing the same, which can improve the reliability and lifetime of the device by preventing the deterioration of semiconductor characteristics.

상기 목적을 달성하기 위하여, 본 발명은 기판 상에 위치하는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극과 전기적으로 연결되는 금속 산화물 반도체층, 금속 산화물 반도체층 상에 위치하는 게이트 절연막, 게이트 절연막 상에 위 치하며, 게이트 절연막의 금속 산화물 반도체층과 대응되는 위치의 일부 영역을 노출시키는 개구부를 포함하는 보호막, 및 보호막의 개구부 내에 위치하는 게이트 전극을 포함하는 박막트랜지스터를 제공한다.In order to achieve the above object, the present invention provides a source electrode and a drain electrode on the substrate, a metal oxide semiconductor layer electrically connected to the source electrode and the drain electrode, a gate insulating film located on the metal oxide semiconductor layer, the gate insulating film The present invention provides a thin film transistor including a passivation layer including an opening that exposes a portion of a region corresponding to the metal oxide semiconductor layer of the gate insulating layer, and a gate electrode positioned in the opening of the passivation layer.

금속 산화물 반도체층은 아연산화물(ZnO), 인듐아연산화물(InZnO), 인듐갈륨아연산화물(InGaZnO), 아연주석산화물(ZnSnO)로 이루어진 군에서 선택된 하나를 포함할 수 있다.The metal oxide semiconductor layer may include one selected from the group consisting of zinc oxide (ZnO), indium zinc oxide (InZnO), indium gallium zinc oxide (InGaZnO), and zinc tin oxide (ZnSnO).

소스 전극 및 드레인 전극은 10 내지 500nm 범위의 두께일 수 있다.The source electrode and the drain electrode may be in the range of 10 to 500 nm in thickness.

다른 측면에서, 본 발명은 기판, 기판 상에 위치하는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극과 전기적으로 연결되는 금속 산화물 반도체층, 금속 산화물 반도체층 상에 위치하는 제 1 절연막, 제 1 절연막 상에 위치하며, 금속 산화물 반도체층과 대응되는 위치에 개구부를 포함하는 제 2 절연막, 제 1 절연막 및 제 2 절연막을 관통하여 드레인 전극의 일부를 노출시키는 제 1 비어홀, 개구부 내에 위치하는 게이트 전극 및 제 1 비어홀을 통하여 드레인 전극과 연결되는 금속배선, 게이트 전극 및 금속배선을 포함한 기판 상에 위치하는 제 3 절연막, 및 제 3 절연막을 관통하여 금속배선과 연결되는 제 1 전극을 포함하는 평판표시소자를 제공한다.In another aspect, the present invention provides a substrate, a source electrode and a drain electrode located on the substrate, a metal oxide semiconductor layer electrically connected to the source electrode and the drain electrode, a first insulating film located on the metal oxide semiconductor layer, a first insulating film A second insulating film including an opening at a position corresponding to the metal oxide semiconductor layer, a first via hole through the first insulating film and the second insulating film to expose a portion of the drain electrode, a gate electrode located in the opening, and A flat panel display device comprising a metal wiring connected to a drain electrode through a first via hole, a third insulating film positioned on a substrate including a gate electrode and a metal wiring, and a first electrode connected to the metal wiring through the third insulating film. To provide.

이상의 평판표시소자는 제 1 전극과 대향하는 제 2 전극을 포함하며, 제 1 및 제 2 전극 사이에 개재된 유기발광층을 포함할 수 있다.The flat panel display device may include a second electrode facing the first electrode and include an organic light emitting layer interposed between the first and second electrodes.

또 다른 측면에서, 본 발명은 기판, 기판 상에 위치하는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극과 전기적으로 연결되는 금속 산화물 반도체층, 금속 산화물 반도체층 상에 위치하는 제 1 절연막, 제 1 절연막 상에 위치하며, 금속 산화물 반도체층과 대응되는 위치에 개구부를 포함하는 제 2 절연막, 개구부 내에 위치하는 게이트 전극, 제 1 절연막 및 제 2 절연막을 관통하여 드레인 전극과 전기적으로 연결되는 제 1 전극을 포함하는 평판표시소자를 제공한다.In another aspect, the present invention provides a substrate, a source electrode and a drain electrode located on the substrate, a metal oxide semiconductor layer electrically connected to the source electrode and the drain electrode, a first insulating film located on the metal oxide semiconductor layer, and a first A second insulating film on the insulating film, the second insulating film including an opening at a position corresponding to the metal oxide semiconductor layer, a gate electrode located in the opening, and a first electrode electrically connected to the drain electrode through the first insulating film and the second insulating film It provides a flat panel display device comprising a.

게이트 전극은 10 내지 500nm 범위의 두께일 수 있다.The gate electrode can be a thickness in the range of 10 to 500 nm.

이하, 첨부한 도면을 참조하여, 본 발명의 다양한 실시예들을 상세히 설명하도록 한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 도 1에 도시한 종래 기술에 따른 박막트랜지스터의 공정 단계별 각 적층에 대한 열처리 실험의 데이터를 도시한 그래프이다.FIG. 2 is a graph showing data of a heat treatment experiment for each lamination step of a thin film transistor according to the related art shown in FIG. 1.

도 2의 그래프의 X좌표는 게이트 전극의 구동 전압(Vg;[V])의 변화를 나타내고, Y좌표는 게이트 전극의 구동 전압의 변화에 따른 박막트랜지스터(T1)의 구동전류(Pl;[A])의 변화를 나타낸다. 열처리는 300℃의 온도 조건과 10분의 시간 조건하에서 각 적층에 대해 케이스별로 시행되었다.In the graph of FIG. 2, the X coordinate represents a change of the driving voltage Vg; [V] of the gate electrode, and the Y coordinate represents a driving current Pl; [A of the thin film transistor T1 according to the change of the driving voltage of the gate electrode. ]). Heat treatment was performed on a case-by-case basis for each laminate under conditions of temperature of 300 ° C. and time of 10 minutes.

도 1 및 도 2를 참조하면, 제 1 처리 조건(1 treatment)은 기판(110) 상에 소스 전극(115a), 드레인 전극(115b)이 형성되고, 예를 들어, 아연 산화물(ZnO)로 금속 산화물 반도체층(320)이 형성된 상태에서 열처리한 경우이다.1 and 2, in a first treatment condition (1 treatment), asource electrode 115a and adrain electrode 115b are formed on asubstrate 110. For example, a metal may be formed of zinc oxide (ZnO). The heat treatment is performed in a state where theoxide semiconductor layer 320 is formed.

제 2 처리 조건(2 treatment)은 기판(110) 상에 소스 전극(115a), 드레인 전극(115b), 금속 산화물 반도체층(120) 및 게이트 절연막(145)이 형성된 상태에서 열처리한 경우이다.The second treatment condition (2 treatment) is a case where the heat treatment is performed in a state where thesource electrode 115a, thedrain electrode 115b, the metaloxide semiconductor layer 120, and thegate insulating layer 145 are formed on thesubstrate 110.

제 3 처리 조건(3 treatment)은 기판(110) 상에 소스 전극(115a), 드레인 전극(115b), 금속 산화물 반도체층(120) 및 게이트 절연막(145)이 형성되고, 게이트 전극(145)이 증착된 상태에서 열처리 한 경우이다.In a third treatment condition (3 treatment), asource electrode 115a, adrain electrode 115b, a metaloxide semiconductor layer 120, and agate insulating layer 145 are formed on thesubstrate 110, and thegate electrode 145 is formed on thesubstrate 110. In the case of heat treatment in the deposited state.

제 4 처리 조건(4 treatment)은 기판(110) 상에 소스 전극(115a), 드레인 전극(115b), 금속 산화물 반도체층(120) 및 게이트 절연막(145)이 형성되고, 게이트 전극(145) 및 제 2 절연막(145)이 형성됨으로써 게이트 전극(145)이 패터닝된 상태에서 열처리 한 경우이다.In a fourth treatment condition (4 treatment), asource electrode 115a, adrain electrode 115b, a metaloxide semiconductor layer 120, and agate insulating layer 145 are formed on thesubstrate 110, and thegate electrode 145 and When the secondinsulating layer 145 is formed, thegate electrode 145 is heat-treated in a patterned state.

제 5 처리 조건(5 treatment)은 게이트 전극(145)이 패터닝되기까지의 과정 중 열처리 없이 진행된 경우의 박막트랜지스터(T1)의 상태를 나타낸다.The fifth treatment condition (5 treatment) represents a state of the thin film transistor T1 when thegate electrode 145 is processed without heat treatment during the process of being patterned.

이상, 그래프의 결과에 따르면, 열처리 공정이 뒤로 갈수록 소자의 특성이 저하되는 것을 확인할 수 있다. 특히, 게이트 전극(145)이 패터닝된 후의 열처리가 소자의 반도체 특성 저하에 가장 치명적인 영향을 미치는 것을 알 수 있다. As described above, according to the result of the graph, it can be seen that the characteristics of the device are lowered as the heat treatment process goes backward. In particular, it can be seen that the heat treatment after thegate electrode 145 is patterned has the most fatal effect on the deterioration of the semiconductor characteristics of the device.

따라서, 이하 첨부된 도면을 참조하여 설명할 본 발명의 다양한 실시예들은 위에서 설명한 종래 기술의 문제점을 해결할 수 있는 구조의 박막트랜지스터 및 그 박막트랜지스터를 포함하는 평판표시소자를 제공한다.Accordingly, various embodiments of the present invention to be described below with reference to the accompanying drawings provide a thin film transistor having a structure that can solve the problems of the prior art described above and a flat panel display device including the thin film transistor.

<제 1 실시예><First Embodiment>

도 3a는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 구조를 도시한 단면도이다.3A is a cross-sectional view illustrating a structure of a thin film transistor according to a first embodiment of the present invention.

도 3a를 참조하면, 기판(310) 상에 소스 전극(315a)과 드레인 전극(315b)이 위치한다. 또한, 소스 전극(315a) 및 드레인 전극(315b)의 일부와 전기적으로 연결되어 전하의 이동 채널을 형성하는 금속 산화물 반도체층(320)이 위치한다.Referring to FIG. 3A, asource electrode 315a and adrain electrode 315b are positioned on thesubstrate 310. In addition, the metaloxide semiconductor layer 320 is electrically connected to a portion of thesource electrode 315a and thedrain electrode 315b to form a movement channel of charge.

소스 전극(315a) 및 드레인 전극(315b)는 외부 전원과 직접 전기적으로 연결되어 각각의 구동 신호를 받을 수 있다.Thesource electrode 315a and thedrain electrode 315b may be directly electrically connected to an external power source to receive respective driving signals.

금속 산화물 반도체층(320)은 아연산화물(ZnO), 인듐아연산화물(InZnO), 인듐갈륨아연산화물(InGaZnO), 아연주석산화물(ZnSnO)로 이루어진 군에서 선택된 하나를 포함하도록 형성될 수 있다. 이상과 같이 금속 산화물로 반도체층(320)이 형성되는 경우, 비정질 실리콘 또는 폴리 실리콘으로 반도체층이 형성되는 경우보다 낮은 온도에서 반도체층(320)을 형성할 수 있으며, 더 높은 이동도(mobility)를 얻을 수 있다.The metaloxide semiconductor layer 320 may be formed to include one selected from the group consisting of zinc oxide (ZnO), indium zinc oxide (InZnO), indium gallium zinc oxide (InGaZnO), and zinc tin oxide (ZnSnO). As described above, when thesemiconductor layer 320 is formed of metal oxide, thesemiconductor layer 320 may be formed at a lower temperature than the case where the semiconductor layer is formed of amorphous silicon or polysilicon, and has higher mobility. Can be obtained.

금속 산화물 반도체층(320) 상에는 게이트 절연막인 제 1 절연막(330)과 층간 절연막인 제 2 절연막(340)이 위치한다.The first insulatinglayer 330, which is a gate insulating layer, and the second insulatinglayer 340, which is an interlayer insulating layer, are positioned on the metaloxide semiconductor layer 320.

제 2 절연막(340)에는 금속 산화물 반도체층(320)과 대응되는 위치의 제 1 절연막(330)을 노출시키는 게이트홀이 형성된다.Gate holes are formed in the second insulatinglayer 340 to expose the first insulatinglayer 330 at a position corresponding to the metaloxide semiconductor layer 320.

게이트홀 내부에는 게이트 전극(345)이 형성된다. 게이트 전극(345)은 예를 들어, 스퍼터링(Sputtering) 방법으로 형성될 수 있으며, 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy), 알루미늄 산화물(AlOx), 알루미늄이 도핑된 아연 산화물(Al doped ZnO), 갈륨이 도핑된 아연 산화물(Ga doped ZnO)로 이루어진 군에서 선택된 하나를 포함할 수 있다.Thegate electrode 345 is formed in the gate hole. Thegate electrode 345 may be formed by, for example, a sputtering method, and may include silicon nitride (SiNx), silicon oxide (SiOx), silicon nitride oxide (SiOxNy), aluminum oxide (AlOx), and zinc doped with aluminum. It may include one selected from the group consisting of an oxide (Al doped ZnO), gallium doped zinc oxide (Ga doped ZnO).

또한, 게이트 전극(345)은 10 내지 500nm 범위의 두께로 형성될 수 있다. 이는 게이트 전극(345)의 두께가 10nm 미만일 경우, 저항이 낮아 사용 불가하며, 두께가 500nm를 초과할 경우 재료비가 증가하고, 박막트랜지스터 상에 두 개의 전극 및 발광층을 포함하는 픽셀부가 형성될 경우, 별도의 평탄화 공정이 추가될 수 있기 때문이다.In addition, thegate electrode 345 may be formed to a thickness in the range of 10 to 500nm. If the thickness of thegate electrode 345 is less than 10nm, the resistance is low and cannot be used. If the thickness exceeds 500nm, the material cost increases, and when the pixel portion including two electrodes and the light emitting layer is formed on the thin film transistor, This is because a separate planarization process can be added.

이상과 같은 구조를 갖는 본 발명의 제 1 실시예에 따른 박막트랜지스터는 게이트 전극(345)이 박막트랜지스터의 최상부에 위치하며, 제 1 및 제 2 절연막(330, 340)이 열처리를 통하여 패터닝된 후에 형성되므로 반도체 특성의 저하를 방지할 수 있다.In the thin film transistor according to the first embodiment of the present invention having the above structure, thegate electrode 345 is positioned on the top of the thin film transistor, and after the first and second insulatinglayers 330 and 340 are patterned through heat treatment. Since it forms, it can prevent the fall of semiconductor characteristics.

도 3b는 본 발명의 제 1 실시예에 따른 평판표시소자의 구조를 도시한 단면 도이다.3B is a cross-sectional view showing the structure of a flat panel display device according to a first embodiment of the present invention.

도 3b를 참조하면, 도 3a에 도시된 바와 같은 구조를 갖는 박막트랜지스터(T1)가 기판(310) 상에 위치한다.Referring to FIG. 3B, a thin film transistor T1 having a structure as shown in FIG. 3A is positioned on thesubstrate 310.

박막트랜지스터(T1)는 소스 전극(315a), 드레인 전극(315b), 전하의 이동 채널을 형성하는 금속 산화물 반도체층(320), 게이트 절연막인 제 1 절연막(330), 층간 절연막인 제 2 절연막(345) 및 게이트 전극(340)을 포함한다.The thin film transistor T1 includes asource electrode 315a, adrain electrode 315b, a metaloxide semiconductor layer 320 forming a charge transfer channel, a firstinsulating film 330 as a gate insulating film, and a second insulating film as an interlayer insulating film ( 345 andgate electrode 340.

제 1 및 제 2 절연막(330, 340)에는 소스(315a) 및 드레인 전극(315b)을 노출시키는 제 1 및 제 2 비어홀이 형성되고, 금속 산화물 반도체층(320)과 대응되는 위치의 제 1 절연막(330)을 노출시키는 게이트홀이 형성된다. 제 1 및 제 2 금속 배선(350a, 350b)은 제 1 및 제 2 비어홀을 통해 소스 전극(315a) 및 드레인 전극(315b)과 각각 전기적으로 연결된다. 소스 전극(315a) 및 드레인 전극(315b)은 제 1 및 제 2 금속 배선(350a, 350b)을 통해 외부 전원과 전기적으로 연결되어 구동 신호를 받을 수 있다.First and second via holes exposing thesource 315a and thedrain electrode 315b are formed in the first and second insulatinglayers 330 and 340, and the first insulating layer at a position corresponding to the metaloxide semiconductor layer 320 is formed. A gate hole exposing 330 is formed. The first andsecond metal wires 350a and 350b are electrically connected to thesource electrode 315a and thedrain electrode 315b through the first and second via holes, respectively. Thesource electrode 315a and thedrain electrode 315b may be electrically connected to an external power source through the first andsecond metal wires 350a and 350b to receive a driving signal.

또한, 게이트 전극(340)은 게이트홀의 내측에 형성되며, 제 2 절연막(340)과 동일한 높이 층으로 형성될 수 있다. 이와 같은 구조는 평탄화공정을 생략하거나 단순화시킬 수 있다.In addition, thegate electrode 340 may be formed inside the gate hole, and may be formed of the same height layer as the second insulatinglayer 340. Such a structure can omit or simplify the planarization process.

박막 트랜지스터(T1) 상에는 제 2 금속 배선(350b)의 일부를 노출시키며, 평탄화 또는 패시베이션을 위한 제 3 절연막(355)이 위치한다. 또한, 제 3 절연막(355) 상에는 제 3 절연막(355)을 관통하여 제 2 금속 배선(350b)과 전기적으로 연결되는 제 1 전극(360), 화소 영역을 구분하는 제 4 절연막(365), 발광층(370) 및 제 2 전극(380)을 포함하는 발광 다이오드가 위치한다.A portion of thesecond metal wire 350b is exposed on the thin film transistor T1, and a thirdinsulating layer 355 is disposed for planarization or passivation. In addition, on the third insulatinglayer 355, afirst electrode 360 penetrating through the third insulatinglayer 355 and electrically connected to thesecond metal wire 350b, a fourth insulatinglayer 365 for dividing the pixel region, and a light emitting layer. A light emitting diode including 370 and asecond electrode 380 is positioned.

도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 평판표시소자의 공정 단계별 상태를 도시한 단면도이다.4A to 4E are cross-sectional views illustrating states of process steps of the flat panel display device according to the first embodiment of the present invention.

이하, 도 4a 내지 도 4e를 참조하여, 이상과 같은 본 발명의 제 1 실시예에 따른 평판표시소자의 구조를 공정 측면에서 설명하기로 한다.Hereinafter, the structure of the flat panel display device according to the first embodiment of the present invention will be described in terms of processes with reference to FIGS. 4A to 4E.

도 4a를 참조하면, 기판(310) 상에 증착법으로 소스 전극(315a)과 드레인 전극(315b)을 형성한다. 소스 전극(315a)과 드레인 전극(315b) 상에는 전하의 이동 채널을 형성하는 금속 산화물 반도체층(320)을 형성한다. 금속 산화물 반도체층(320)은 아연산화물(ZnO), 인듐아연산화물(InZnO), 인듐갈륨아연산화물(InGaZnO), 아연주석산화물(ZnSnO)로 이루어진 군에서 선택된 하나를 포함하도록 형성될 수 있다.Referring to FIG. 4A, asource electrode 315a and adrain electrode 315b are formed on thesubstrate 310 by a deposition method. A metaloxide semiconductor layer 320 is formed on thesource electrode 315a and thedrain electrode 315b to form a transfer channel of charge. The metaloxide semiconductor layer 320 may be formed to include one selected from the group consisting of zinc oxide (ZnO), indium zinc oxide (InZnO), indium gallium zinc oxide (InGaZnO), and zinc tin oxide (ZnSnO).

이상과 같이 금속 산화물로 반도체층(320)이 형성되는 경우, 비정질 실리콘 또는 폴리 실리콘으로 반도체층이 형성되는 경우보다 낮은 온도에서 반도체층(320)을 형성할 수 있으며, 더 높은 이동도(mobility)를 얻을 수 있다.As described above, when thesemiconductor layer 320 is formed of metal oxide, thesemiconductor layer 320 may be formed at a lower temperature than the case where the semiconductor layer is formed of amorphous silicon or polysilicon, and has higher mobility. Can be obtained.

도 4b 및 4c를 참조하면, 소스 전극(315a)와 드레인 전극(315b) 및 금속 산화물 반도체층(320)이 형성된 기판(310) 상에 게이트 절연막인 제 1 절연막(330)과 층간 절연막인 제 2 절연막(340)을 형성한다.4B and 4C, a firstinsulating film 330 as a gate insulating film and a second interlayer insulating film are formed on asubstrate 310 on which asource electrode 315a, adrain electrode 315b, and a metaloxide semiconductor layer 320 are formed. An insulatingfilm 340 is formed.

제 1 및 제 2 절연막(330, 340)에는 소스 전극(315a)와 드레인 전극(315b)을 각각 노출시키는 제 1 비어홀(H1)과 제 2 비어홀(H2)을 형성한다. 또한, 금속 산화 물 반도체층(320)과 대응되는 위치의 제 1 절연막(330)을 노출시키는 게이트홀(H3)을 형성한다. 제 1 및 제 2 비어홀(H1, H2)과 게이트홀(H3)은 에칭에 의한 식각으로 형성할 수 있으나 그 형성 방법은 이에 국한되지 않는다. 따라서, 제 1 및 제 2 절연막(330, 340)은 성막 시 마스크를 이용한 선택적 증착법(deposition)으로 형성될 수도 있다.A first via hole H1 and a second via hole H2 exposing thesource electrode 315a and thedrain electrode 315b are formed in the first and second insulatinglayers 330 and 340, respectively. In addition, a gate hole H3 exposing the first insulatinglayer 330 at a position corresponding to the metaloxide semiconductor layer 320 is formed. The first and second via holes H1 and H2 and the gate hole H3 may be formed by etching, but the formation method is not limited thereto. Therefore, the first and second insulatinglayers 330 and 340 may be formed by selective deposition using a mask during film formation.

도 4d를 참조하면, 제 1 비어홀(H1) 및 제 2 비어홀(H2)을 통해 소스 전극(315a) 및 드레인 전극(315b)과 각각 전기적으로 연결되는 제 1 금속 배선(350a)과 제 2 금속 배선(350b)을 스퍼터링(Sputtering) 방법으로 형성할 수 있다.Referring to FIG. 4D, afirst metal wire 350a and a second metal wire electrically connected to thesource electrode 315a and thedrain electrode 315b through the first via hole H1 and the second via hole H2, respectively. 350b may be formed by a sputtering method.

제 1 및 제 2 금속 배선(350a, 350b)은 10 내지 500nm 범위의 두께로 형성될 수 있다. 이는 제 1 및 제 2 금속 배선(350a, 350b)의 두께가 10nm 미만일 경우, 저항이 낮아 사용 불가하며, 두께가 500nm를 초과할 경우 재료비가 증가하고, 별도의 평탄화 공정이 추가될 수 있기 때문이다.The first andsecond metal wires 350a and 350b may be formed to have a thickness in the range of 10 to 500 nm. This is because when the thicknesses of the first andsecond metal wires 350a and 350b are less than 10 nm, the resistance is not available due to low resistance, and when the thickness exceeds 500 nm, the material cost increases and an additional planarization process may be added. .

게이트홀(H3) 내부에는 게이트 전극(345)을 형성한다. 게이트 전극(345)은 예를 들어, 스퍼터링(Sputtering) 방법으로 형성할 수 있으며, 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy), 알루미늄 산화물(AlOx), 알루미늄이 도핑된 아연 산화물(Al doped ZnO), 갈륨이 도핑된 아연 산화물(Ga doped ZnO)로 이루어진 군에서 선택된 하나를 포함할 수 있다.Agate electrode 345 is formed in the gate hole H3. Thegate electrode 345 may be formed by, for example, a sputtering method, and may include silicon nitride (SiNx), silicon oxide (SiOx), silicon nitride oxide (SiOxNy), aluminum oxide (AlOx), or zinc doped with aluminum. It may include one selected from the group consisting of an oxide (Al doped ZnO), gallium doped zinc oxide (Ga doped ZnO).

또한, 게이트 전극(345)은 10 내지 500nm 범위의 두께로 형성될 수 있다. 이는 게이트 전극(345)의 두께가 10nm 미만일 경우, 저항이 낮아 사용 불가하며, 두께가 500nm를 초과할 경우 재료비가 증가하고, 별도의 평탄화 공정이 추가될 수 있 기 때문이다.In addition, thegate electrode 345 may be formed to a thickness in the range of 10 to 500nm. This is because when the thickness of thegate electrode 345 is less than 10 nm, the resistance is low and cannot be used. When the thickness of thegate electrode 345 exceeds 500 nm, the material cost increases and an additional planarization process may be added.

도 4e를 참조하면, 이상과 같이 박막트랜지스터가 형성된 기판(310) 상에 제 2 금속 배선(350b)의 일부를 노출시키며, 평탄화 또는 패시베이션을 위한 제 3 절연막(355)을 형성한다. 또한, 제 3 절연막(355) 상에는 제 3 절연막(355)을 관통하여 제 2 금속 배선(350b)과 전기적으로 연결되는 제 1 전극(360), 화소 영역을 구분하는 제 4 절연막(365), 발광층(370) 및 제 2 전극(380)을 포함하는 발광 다이오드를 형성한다.Referring to FIG. 4E, a portion of thesecond metal wire 350b is exposed on thesubstrate 310 on which the thin film transistor is formed as described above, and a thirdinsulating layer 355 is formed for planarization or passivation. In addition, on the third insulatinglayer 355, afirst electrode 360 penetrating through the third insulatinglayer 355 and electrically connected to thesecond metal wire 350b, a fourth insulatinglayer 365 for dividing the pixel region, and a light emitting layer. A light emitting diode including thesecond electrode 370 and thesecond electrode 380 is formed.

이상과 같은 구조 및 제조 공정에 따른 본 발명의 제 1 실시예의 평판표시소자는 박막트랜지스터(T1)의 최상부에 게이트 전극(345)이 위치하며, 제 1 및 제 2 절연막(330, 340)이 열처리를 통하여 패터닝된 후에 형성되므로 반도체 특성의 저하를 방지할 수 있다.In the flat panel display device according to the first embodiment of the present invention according to the above structure and manufacturing process, thegate electrode 345 is positioned on the top of the thin film transistor T1, and the first and second insulatinglayers 330 and 340 are heat treated. Since it is formed after being patterned through, it is possible to prevent the deterioration of semiconductor characteristics.

<제 2 실시예>Second Embodiment

도 5는 본 발명의 제 2 실시예에 따른 평판표시소자의 구조를 도시한 단면도이다.5 is a cross-sectional view illustrating a structure of a flat panel display device according to a second exemplary embodiment of the present invention.

도 5를 참조하면, 기판(410) 상에 소스 전극(415a)과 드레인 전극(415b)이 위치한다. 또한, 소스 전극(415a) 및 드레인 전극(415b)의 일부와 전기적으로 연결되어 전하의 이동 채널을 형성하는 금속 산화물 반도체층(420)이 위치한다.Referring to FIG. 5, asource electrode 415a and adrain electrode 415b are positioned on thesubstrate 410. In addition, a metaloxide semiconductor layer 420 is positioned to be electrically connected to portions of thesource electrode 415a and thedrain electrode 415b to form a movement channel of charge.

금속 산화물 반도체층(320) 상에는 게이트 절연막인 제 1 절연막(430)과 층간 절연막인 제 2 절연막(440)이 위치한다.The first insulatinglayer 430, which is a gate insulating layer, and the second insulatinglayer 440, which is an interlayer insulating layer, are positioned on the metaloxide semiconductor layer 320.

제 2 절연막(440)에는 금속 산화물 반도체층(420)과 대응되는 위치의 제 1 절연막(430)을 노출시키는 게이트홀이 형성된다.A gate hole exposing the first insulatinglayer 430 at a position corresponding to the metaloxide semiconductor layer 420 is formed in the second insulatinglayer 440.

게이트홀 내부에는 게이트 전극(445)이 형성된다. 게이트 전극(445)은 제 2 절연막(440)과 동일한 높이로 형성될 수 있으며, 예를 들어, 스퍼터링(Sputtering) 방법으로 형성될 수 있다. 또한, 게이트 전극(445)은 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy), 알루미늄 산화물(AlOx), 알루미늄이 도핑된 아연 산화물(Al doped ZnO), 갈륨이 도핑된 아연 산화물(Ga doped ZnO)로 이루어진 군에서 선택된 하나를 포함할 수 있다.Thegate electrode 445 is formed in the gate hole. Thegate electrode 445 may be formed at the same height as the second insulatinglayer 440, and may be formed by, for example, a sputtering method. In addition, thegate electrode 445 includes silicon nitride (SiNx), silicon oxide (SiOx), silicon nitride oxide (SiOxNy), aluminum oxide (AlOx), aluminum oxide doped zinc oxide (Al doped ZnO), gallium doped zinc oxide. It may include one selected from the group consisting of (Ga doped ZnO).

또한, 게이트 전극(445)은 10 내지 500nm 범위의 두께로 형성될 수 있다. 이는 게이트 전극(345)의 두께가 10nm 미만일 경우, 저항이 낮아 사용 불가하며, 두께가 500nm를 초과할 경우 재료비가 증가하고, 별도의 평탄화 공정이 추가될 수 있기 때문이다.In addition, thegate electrode 445 may be formed to a thickness in the range of 10 to 500nm. This is because when the thickness of thegate electrode 345 is less than 10 nm, the resistance is low and cannot be used. When the thickness of thegate electrode 345 exceeds 500 nm, the material cost increases and an additional planarization process may be added.

박막 트랜지스터(T2) 상에는 제 2 금속 배선(450b)의 일부를 노출시키며, 평탄화 또는 패시베이션을 위한 제 3 절연막(455)이 위치한다. 또한, 제 3 절연막(455) 상에는 제 3 절연막(455)을 관통하여 제 2 금속 배선(450b)과 전기적으로 연결되는 제 1 전극(460), 화소 영역을 구분하는 제 4 절연막(465), 발광층(470) 및 제 2 전극(480)을 포함하는 발광 다이오드가 위치한다.A portion of thesecond metal wire 450b is exposed on the thin film transistor T2, and a third insulating layer 455 for planarization or passivation is disposed. In addition, on the third insulating layer 455, afirst electrode 460 penetrating through the third insulating layer 455 and electrically connected to thesecond metal wire 450b, a fourth insulatinglayer 465 dividing the pixel region, and a light emitting layer A light emitting diode including 470 and asecond electrode 480 is positioned.

이상과 같은 구조를 갖는 본 발명의 제 2 실시예에 따른 평판표시소자는 박막트랜지스터(T2)의 최상부에 게이트 전극(445)이 위치하며, 제 1 및 제 2 절연막(430, 440)이 열처리를 통하여 패터닝된 후에 형성되므로 반도체 특성의 저하를 방지할 수 있다.In the flat panel display device according to the second embodiment of the present invention having the structure as described above, thegate electrode 445 is positioned on the top of the thin film transistor T2, and the first and second insulatinglayers 430 and 440 undergo heat treatment. Since it is formed after being patterned through, it is possible to prevent the deterioration of semiconductor characteristics.

이상 본 발명의 제 1 및 제 2 실시예에서는 박막트랜지스터가 전계발광소자의 구동부로 적용된 경우를 예를 들어 설명하였으나, 본 발명에 따른 박막트랜지스터는 액정표시장치를 비롯한 다양한 평판표시소자의 구동부로도 적용 가능하다.In the first and second embodiments of the present invention, the thin film transistor is applied as a driving unit of an electroluminescent device, for example. However, the thin film transistor according to the present invention is also used as a driving unit of various flat panel display devices including a liquid crystal display device. Applicable

이상 본 발명의 다양한 실시예들에 따른 평판표시소자의 발광층은 유기물, 무기물 중 어느 하나 또는 하나 이상을 포함할 수 있다.The light emitting layer of the flat panel display device according to various embodiments of the present invention may include any one or more of an organic material and an inorganic material.

이상 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention pertains will understand that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the above-described embodiments are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the appended claims rather than the foregoing description, and the meaning and scope of the claims and All changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.

본 발명은 반도체 특성의 저하를 방지함으로써 소자의 신뢰도 및 수명을 향상시킬 수 있는 박막트랜지스터 및 그 박막트랜지스터를 포함하는 평판표시소자와 그 제조 방법을 제공할 수 있다.The present invention can provide a thin film transistor, a flat panel display device including the thin film transistor, and a method of manufacturing the same, which can improve the reliability and life of the device by preventing the deterioration of semiconductor characteristics.