KR100732774B1 - Dual gate formation method of semiconductor device - Google Patents

Abstract

A method for forming a dual gate of a semiconductor device is provided to prevent the degradation of transistor characteristics by restraining the inter-diffusion of P and N type ions by using a diffusion barrier at a boundary between P and N type transistor regions. A gate insulating layer(410) is formed on a semiconductor substrate(400) with a first region(100), a second region(200) and a third region(300) between the first and the second regions. A gate conductive layer is formed on the gate insulating layer. First and second conductive type ions are implanted into the gate conductive layer corresponding to the first and second region. A diffusion barrier(423) is formed by performing an ion implantation on the gate conductive layer of the third region. An annealing process is performed on the resultant structure.

Description

Translated fromKorean

반도체소자의 듀얼게이트 형성방법{Method of fabricating the dual gate in a semiconductor device}Method of fabricating the dual gate in a semiconductor device

도 1 내지 도 5는 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 5 are cross-sectional views illustrating a method of forming a dual gate of a semiconductor device according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 듀얼게이트 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a dual gate of a semiconductor device.

디램(DRAM)과 같은 반도체소자는 셀영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스에 있어서, p형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는다. 매몰된 채널구조로 인하여, 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높은 전계인가로 누설전류특성이 열화된다. 따라서 최근에는 표면 채널구조의 p형의 모스트랜지스터를 구현하기 위해 듀얼게이트 구조를 채용하고 있다. 듀얼게이트 구조는, p형의 모스트랜지 스터가 형성되는 영역에는 보론(B)을 주입한 p⁺형 게이트가 배치되고, n형의 모스트랜지스터가 형성되는 영역에는 포스포러스(P)를 주입한 n⁺형 게이트가 배치되는 구조를 의미한다.A semiconductor device, such as a DRAM, has a cell region and a peripheral circuit region. In particular, the peripheral circuit region includes a complementary metal oxide semiconductor (CMOS). In a common complementary Morse, the p-type morph transistor has a buried channel structure. Due to the buried channel structure, the channel length decreases as the degree of integration of the device increases, and accordingly, leakage current characteristics deteriorate due to application of a high electric field. Therefore, in recent years, dual gate structures have been adopted to implement p-type morph transistors having surface channel structures. In the dual gate structure, a p⁺ type gate injecting boron (B) is disposed in a region where a p type morph transistor is formed, and a phosphor (P) is injected in a region where an n type morph transistor is formed.⁺ Means a structure in which a gate is disposed.

이와 같은 듀얼게이트를 형성하는 일반적인 방법을 설명하면, 먼저 반도체기판 위에 게이트절연막을 형성하고, 그 위에 게이트도전막으로서 폴리실리콘막을 형성한다. 그리고 p형 모스트랜지스터영역을 노출시키는 제1 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, p형 모스트랜지스터영역의 폴리실리콘막 내에 p형 불순물이온을 주입한다. 다음에 n형 모스트랜지스터영역을 노출시키는 제2 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, n형 모스트랜지스터영역의 폴리실리콘막 내에 n형 불순물이온을 주입한다. 상기 p형 불순물이온주입과 n형 불순물이온주입은 그 순서를 바꾸어서 수행해도 무방하다. 다음에 주입된 불순물이온의 활성화를 위한 어닐링을 수행하여 p형 폴리실리콘막 및 n형 폴리실리콘막을 형성한다. 이후 저항감소를 위해 텅스텐실리사이드막과 같은 금속실리사이드막이나 금속막을 증착하고, 통상의 게이트패터닝을 수행한다.A general method of forming such a dual gate will be described. First, a gate insulating film is formed on a semiconductor substrate, and a polysilicon film is formed thereon as a gate conductive film. Then, an ion implantation process using the first photoresist film pattern exposing the p-type MOS transistor region is performed to implant the p-type impurity ions into the polysilicon layer of the p-type MOS transistor region. Next, an ion implantation process using a second photoresist film pattern exposing the n-type MOS transistor region is performed to implant n-type impurity ions into the polysilicon film of the n-type MOS transistor region. The p-type impurity ion implantation and the n-type impurity ion implantation may be performed in reverse order. Next, annealing is performed to activate the implanted impurity ions to form a p-type polysilicon film and an n-type polysilicon film. Thereafter, a metal silicide film or a metal film such as a tungsten silicide film is deposited to reduce resistance, and gate patterning is performed.

이와 같은 듀얼게이트 형성방법에 있어서, 주입된 불순물이온의 활성화를 위한 어닐링시, p형 모스트랜지스터영역의 폴리실리콘막 내에 주입되어 있는 p형 불순물이온이 n형 모스트랜지스터영역의 폴리실리콘막으로 확산될 수 있으며, 마찬가지로 n형 모스트랜지스터영역의 폴리실리콘막 내에 주입되어 있는 n형 불순물이온이 p형 모스트랜지스터영역의 폴리실리콘막으로 확산될 수 있다. 이와 같은 상호 확산(inter diffusion)현상이 발생하게 되면, p형 모스트랜지스터영역과 n형 모스트랜지스터영역의 경계 부분에 디플리션(depletion)이 발생하여 트랜지스터의 특성을 저하시킬 수 있다.In the dual gate formation method as described above, during annealing for activating the implanted impurity ions, the p-type impurity ions implanted in the polysilicon film of the p-type MOS transistor region are diffused into the polysilicon film of the n-type MOS transistor region. Similarly, n-type impurity ions implanted into the polysilicon film of the n-type MOS transistor region may be diffused into the polysilicon film of the p-type MOS transistor region. When such interdiffusion occurs, depletion may occur at the boundary between the p-type and n-type transistors, thereby degrading the characteristics of the transistor.

본 발명이 이루고자 하는 기술적 과제는, p형 불순물이온와 n형 불순물이온의 상호확산을 방지하여 트랜지스터 특성저하를 억제할 수 있도록 하는 반도체소자의 듀얼게이트 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming a dual gate of a semiconductor device capable of suppressing transistor deterioration by preventing mutual diffusion of p-type impurity ions and n-type impurity ions.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 듀얼게이트 형성방법은, 제1 영역 및 제2 영역과, 경계영역인 제3 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 게이트절연막 위에 게이트도전막을 형성하는 단계; 상기 제1 영역 및 제2 영역의 게이트도전막 내에 각각 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계; 상기 제3 영역의 게이트도전막 내에 이온주입을 수행하여 확산 차단막으로 바꾸는 단계; 및 상기 제1 영역 및 제2 영역에 주입된 불순물이온의 활성화를 위한 어닐링을 수행하는 단계를 포함한다.In order to achieve the above technical problem, a method of forming a dual gate of a semiconductor device according to the present invention comprises: forming a gate insulating film on a semiconductor substrate having a first region and a second region and a third region as a boundary region; Forming a gate conductive film on the gate insulating film; Implanting impurity ions of a first conductivity type and impurity ions of a second conductivity type into the gate conductive films of the first region and the second region, respectively; Performing ion implantation into the gate conductive film of the third region to change into a diffusion barrier film; And performing annealing for activating impurity ions implanted into the first and second regions.

상기 제1 영역은 p형 모스트랜지스터가 배치되는 영역이고, 상기 제2 영역은 n형 모스트랜지스터가 배치되는 영역인 것이 바람직하다. 이 경우, 상기 제1 도전형의 불순물이온은 보론이고, 상기 제2 도전형의 불순물이온은 포스포러스일 수 있다.Preferably, the first region is a region in which a p-type MOS transistor is disposed, and the second region is a region in which an n-type MOS transistor is disposed. In this case, the impurity ions of the first conductivity type may be boron, and the impurity ions of the second conductivity type may be phosphorus.

상기 게이트도전막은 폴리실리콘막일 수 있다. 이 경우 상기 폴리실리콘막은 불순물이 도핑되지 않은 폴리실리콘막이거나 불순물이 도핑된 폴리실리콘막일 수 있다.The gate conductive layer may be a polysilicon layer. In this case, the polysilicon film may be a polysilicon film not doped with impurities or a polysilicon film doped with impurities.

상기 제3 영역의 게이트도전막 내에 이온주입을 수행하여 확산 차단막으로 바꾸는 단계는, 상기 제3 영역의 게이트도전막을 노출시키는 마스크막패턴을 형성하는 단계와, 상기 마스크막패턴을 이온주입 장벽층으로 한 이온주입을 수행하는 단계와, 그리고 상기 마스크막패턴을 제거하는 단계를 포함할 수 있다.In the performing of the ion implantation into the gate conductive layer in the third region, the step of forming the diffusion barrier layer may include forming a mask layer pattern exposing the gate conductive layer in the third region, and converting the mask layer pattern into an ion implantation barrier layer. Performing ion implantation, and removing the mask layer pattern.

상기 이온주입을 수행하는 단계는, 산소이온을 주입하여 수행할 수 있다.The ion implantation may be performed by injecting oxygen ions.

상기 산소이온의 주입은 임플란터를 이용하거나, 플라즈마 도핑 방법을 이용하여 수행할 수 있다.The implantation of oxygen ions may be performed using an implanter or a plasma doping method.

상기 산소이온의 주입은 O₂ 가스를 소스가스로 하여 500KeV 내지 40KeV의 주입에너지와 1×10¹³/㎠ 내지 1×10¹⁷/㎠의 도즈로 수행할 수 있다.The injection of oxygen ions may be performed using an injection energy of 500 KeV to 40 KeV and a dose of 1 × 10¹³ / cm 2 to 1 × 10¹⁷ / cm₂ using O₂ gas as the source gas.

상기 이온주입을 수행하는 단계는, 산소이온 및 질소이온을 함께 주입하여 수행할 수도 있다.The ion implantation may be performed by injecting oxygen ions and nitrogen ions together.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 1 내지 도 5는 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 설명 하기 위하여 나타내 보인 단면도들이다.1 to 5 are cross-sectional views illustrating a method of forming a dual gate of a semiconductor device according to the present invention.

먼저 도 1을 참조하면, 실리콘기판과 같은 반도체기판(400) 위에 게이트절연막(410) 및 게이트도전막(420)을 순차적으로 형성한다. 반도체기판(400)은 제1 영역(100), 제2 영역(200) 및 제3 영역(300)을 갖는다. 제1 영역(100)은 p형 모스트랜지스터가 배치되는 영역이다. 제2 영역(200)은 n형 모스트랜지스터가 배치되는 영역이다. 그리고 제3 영역(300)은 제1 영역(100)과 제2 영역(200) 사이의 경계영역이다. 게이트절연막(410)은 산화막으로 형성할 수 있다. 게이트도전막(420)은 폴리실리콘막으로 형성할 수 있다. 이 경우 폴리실리콘막은 불순물, 예컨대 포스포러스(P)나 보론(B)이 도핑된 폴리실리콘막이거나, 또는 불순물이 도핑되지 않은 폴리실리콘막일 수 있다.First, referring to FIG. 1, agate insulating film 410 and a gateconductive film 420 are sequentially formed on asemiconductor substrate 400 such as a silicon substrate. Thesemiconductor substrate 400 has afirst region 100, asecond region 200, and athird region 300. Thefirst region 100 is a region where the p-type MOS transistor is disposed. Thesecond region 200 is an region in which an n-type MOS transistor is disposed. Thethird region 300 is a boundary region between thefirst region 100 and thesecond region 200. Thegate insulating film 410 may be formed of an oxide film. The gateconductive film 420 may be formed of a polysilicon film. In this case, the polysilicon film may be a polysilicon film doped with impurities such as phosphorus (P) or boron (B) or a polysilicon film not doped with impurities.

다음에 도 2를 참조하면, 게이트도전막(420) 위에 제1 마스크막패턴(431)을 형성한다. 제1 마스크막패턴(431)은 포토레지스트막으로 형성할 수 있다. 상기 제1 마스크막패턴(431)은 제1 영역(100)의 게이트도전막(420) 표면을 노출시키는 개구부(opening)를 갖는다. 다음에 이 제1 마스크막패턴(431)을 이온주입 장벽층으로 한 이온주입으로 p형 불순물이온, 예컨대 보론(B)을 주입시킨다. p형 불순물이온주입 후에는 제1 마스크막패턴(431)을 제거한다.Next, referring to FIG. 2, a firstmask layer pattern 431 is formed on the gateconductive layer 420. The firstmask layer pattern 431 may be formed of a photoresist layer. The firstmask layer pattern 431 has an opening that exposes the surface of the gateconductive layer 420 of thefirst region 100. Next, p-type impurity ions such as boron B are implanted by ion implantation using the firstmask layer pattern 431 as an ion implantation barrier layer. After the p-type impurity ion implantation, the firstmask layer pattern 431 is removed.

다음에 도 3을 참조하면, 다시 게이트도전막(420) 위에 제2 마스크막패턴(432)을 형성한다. 제2 마스크막패턴(432)도 포토레지스트막으로 형성할 수 있다. 상기 제2 마스크막패턴(432)은 제2 영역(200)의 게이트도전막(420) 표면을 노출시키는 개구부를 갖는다. 다음에 이 제2 마스크막패턴(432)을 이온주입 장벽층으 로 한 이온주입으로 n형 불순물이온, 예컨대 포스포러스(P)를 주입시킨다. n형 불순물이온주입 후에는 제2 마스크막패턴(432)을 제거한다. 본 실시예에서는 p형 불순물이온을 먼저 주입하고, 이후 n형 불순물이온을 주입하는 것으로 설명하였지만, n형 불순물이온을 먼저 주입하고 p형 불순물이온을 나중에 주입해도 무방하다.Next, referring to FIG. 3, a secondmask layer pattern 432 is formed on the gateconductive layer 420 again. The secondmask film pattern 432 may also be formed of a photoresist film. The secondmask layer pattern 432 has an opening that exposes the surface of the gateconductive layer 420 of thesecond region 200. Next, n-type impurity ions such as phosphorus P are implanted by ion implantation using the secondmask layer pattern 432 as an ion implantation barrier layer. After the n-type impurity ion implantation, the secondmask film pattern 432 is removed. In the present embodiment, the p-type impurity ions are first implanted and then the n-type impurity ions are implanted. However, the n-type impurity ions may be implanted first and the p-type impurity ions may be implanted later.

다음에 도 4를 참조하면, p형 불순물이온 및 n형 불순물이온이 각각 제1 영역(100) 및 제2 영역(200)에 주입된 게이트도전막(420) 위에 제3 마스크막패턴(433)을 형성한다. 제3 마스크막패턴(433) 또한 포토레지스트막으로 형성할 수 있다. 제3 마스크막패턴(433)은 제3 영역(300) 표면을 노출시키는 개구부를 갖는다. 다음에 제3 마스크막패턴(433)을 이온주입 장벽층으로 한 이온주입으로 제3 영역(300)의 게이트도전막(420)을 확산 차단막(423)으로 바꾼다. 주입되는 이온으로는 산소(oxygen)이며, 경우에 따라서는 산소와 질소(nitrogen)를 함께 주입시킬 수도 있다. 산소만을 주입하는 경우 확산 차단막(423)은 Si-O 구조가 되며, 산소와 질소를 함께 주입하는 경우 확산 차단막(423)은 Si-O-N 구조가 된다.Next, referring to FIG. 4, a thirdmask layer pattern 433 may be disposed on the gateconductive layer 420 implanted into thefirst region 100 and thesecond region 200, respectively. To form. The thirdmask film pattern 433 may also be formed as a photoresist film. The thirdmask layer pattern 433 has an opening that exposes the surface of thethird region 300. Next, the gateconductive film 420 of thethird region 300 is changed to thediffusion barrier film 423 by ion implantation using the thirdmask film pattern 433 as the ion implantation barrier layer. The implanted ion is oxygen, and in some cases, oxygen and nitrogen may be injected together. When only oxygen is injected, thediffusion barrier 423 has a Si-O structure, and when the oxygen and nitrogen are injected together, thediffusion barrier 423 has a Si-O-N structure.

상기 확산 차단막(423) 형성을 위한 이온주입은 대략 500KeV 내지 40KeV의 주입에너지와 대략 1×10¹³/㎠ 내지 1×10¹⁷/㎠의 도즈(dose)로 수행한다. 산소를 주입하는 경우 소스가스로는 O₂ 가스를 사용한다. 그리도 주입방법으로는 통상의 이온주입 장비인 임플란터를 이용한 방법이나, 또는 플라즈마를 이용하여 주입하는 플라즈마 도핑(plasma doping) 방법을 사용한다. 확산 차단막(423)을 형성한 후에는 제3 마스크막패턴(433)을 제거한다.Ion implantation for forming thediffusion barrier layer 423 is performed with an implantation energy of approximately 500 KeV to 40 KeV and a dose of approximately 1 × 10¹³ / cm 2 to 1 × 10¹⁷ / cm 2. When oxygen is injected, O₂ gas is used as the source gas. As an implantation method, a method using an implanter, which is a conventional ion implantation equipment, or a plasma doping method, which is implanted using plasma, is used. After thediffusion barrier layer 423 is formed, the thirdmask layer pattern 433 is removed.

다음에 도 5를 참조하면, 주입된 p형 불순물이온 및 n형 불순물이온의 활성화를 위한 어닐링을 수행한다. 이 어닐링에 의해 제1 영역(100) 및 제2 영역(200)에는 각각 p형으로 도핑된 제1 게이트도전막(421) 및 n형으로 도핑된 제2 게이트도전막(422)이 형성된다. 어닐링에 의해 불순물이온이 활성화되는 과정에서, 제1 영역(100)과 제2 영역(200) 사이의 제3 영역(300)에는 확산 차단막(423)이 존재하므로, 제1 영역(100) 내의 p형 불순물이온과 제2 영역(200) 내의 n형 불순물이온의 상호 확산은 발생되지 않는다.Next, referring to FIG. 5, annealing is performed to activate the implanted p-type impurity ions and n-type impurity ions. By the annealing, the first gateconductive layer 421 and the n-type doped second gateconductive layer 422 are formed in thefirst region 100 and thesecond region 200, respectively. In the process of activating the impurity ions by annealing, thediffusion barrier layer 423 is present in thethird region 300 between thefirst region 100 and thesecond region 200, so that p in thefirst region 100 may be reduced. No interdiffusion of the impurity ions with the n-type impurity ions in thesecond region 200 occurs.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼게이트 형성방법에 따르면, 불순물이온의 활성화를 위한 어닐링 이전에 p형 트랜지스터영역과 n형 트랜지스터영역 사이의 경계영역에 확산 차단막을 형성함으로써, 어닐링시 p형 불순물이온과 n형 불순물이온의 상호 확산을 억제할 수 있다는 이점이 제공된다.As described so far, according to the method for forming a dual gate of a semiconductor device according to the present invention, by annealing by forming a diffusion blocking film in the boundary region between the p-type transistor region and the n-type transistor region before annealing for activation of impurity ions The advantage of suppressing interdiffusion of p-type impurity ions and n-type impurity ions is provided.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (10)

Translated fromKorean

제1 영역 및 제2 영역과, 경계영역인 제3 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate having first and second regions and a third region as a boundary region;상기 게이트절연막 위에 게이트도전막을 형성하는 단계;Forming a gate conductive film on the gate insulating film;상기 제1 영역 및 제2 영역의 게이트도전막 내에 각각 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계;Implanting impurity ions of a first conductivity type and impurity ions of a second conductivity type into the gate conductive films of the first region and the second region, respectively;상기 제3 영역의 게이트도전막 내에 이온주입을 수행하여 확산 차단막으로 바꾸는 단계; 및Performing ion implantation into the gate conductive film of the third region to change into a diffusion barrier film; And상기 제1 영역 및 제2 영역에 주입된 불순물이온의 활성화를 위한 어닐링을 수행하는 단계를 포함하는 반도체소자의 듀얼게이트 형성방법.And performing annealing to activate the impurity ions implanted in the first and second regions.제1항에 있어서,The method of claim 1,상기 제1 영역은 p형 모스트랜지스터가 배치되는 영역이고, 상기 제2 영역은 n형 모스트랜지스터가 배치되는 영역인 반도체소자의 듀얼게이트 형성방법.And the first region is a region in which a p-type MOS transistor is disposed, and the second region is a region in which an n-type MOS transistor is disposed.제2항에 있어서,The method of claim 2,상기 제1 도전형의 불순물이온은 보론이고, 상기 제2 도전형의 불순물이온은 포스포러스인 반도체소자의 듀얼게이트 형성방법.Wherein the impurity ions of the first conductivity type are boron and the impurity ions of the second conductivity type are phosphorus.제1항에 있어서,The method of claim 1,상기 게이트도전막은 폴리실리콘막인 반도체소자의 듀얼게이트 형성방법.And the gate conductive film is a polysilicon film.제4항에 있어서,The method of claim 4, wherein상기 폴리실리콘막은 불순물이 도핑되지 않은 폴리실리콘막이거나 불순물이 도핑된 폴리실리콘막인 반도체소자의 듀얼게이트 형성방법.Wherein the polysilicon film is a polysilicon film that is not doped with impurities or a polysilicon film that is doped with impurities.제1항에 있어서, 상기 제3 영역의 게이트도전막 내에 이온주입을 수행하여 확산 차단막으로 바꾸는 단계는,The method of claim 1, wherein the ion implantation into the gate conductive film of the third region is replaced with a diffusion barrier film.상기 제3 영역의 게이트도전막을 노출시키는 마스크막패턴을 형성하는 단계;Forming a mask film pattern exposing the gate conductive film of the third region;상기 마스크막패턴을 이온주입 장벽층으로 한 이온주입을 수행하는 단계; 및Performing ion implantation using the mask film pattern as an ion implantation barrier layer; And상기 마스크막패턴을 제거하는 단계를 포함하는 반도체소자의 듀얼게이트 형성방법.And removing the mask layer pattern.제6항에 있어서,The method of claim 6,상기 이온주입을 수행하는 단계는, 산소이온을 주입하여 수행하는 반도체소자의 듀얼게이트 형성방법.The ion implantation may be performed by implanting oxygen ions.제7항에 있어서,The method of claim 7, wherein상기 산소이온의 주입은 임플란터를 이용하거나, 플라즈마 도핑 방법을 이용 하여 수행하는 반도체소자의 듀얼게이트 형성방법.The implantation of the oxygen ions is performed using an implanter or a plasma doping method using a dual gate forming method of a semiconductor device.제7항에 있어서,The method of claim 7, wherein상기 산소이온의 주입은 O₂ 가스를 소스가스로 하여 500KeV 내지 40KeV의 주입에너지와 1×10¹³/㎠ 내지 1×10¹⁷/㎠의 도즈로 수행하는 반도체소자의 듀얼게이트 형성방법.The implantation of oxygen ions is a method of forming a dual gate of a semiconductor device performed by the injection energy of 500KeV to 40KeV and the dose of 1 × 10¹³ / ㎠ to 1 × 10¹⁷ / ㎠ with O₂ gas as a source gas.제6항에 있어서,The method of claim 6,상기 이온주입을 수행하는 단계는, 산소이온 및 질소이온을 함께 주입하여 수행하는 반도체소자의 듀얼게이트 형성방법.The ion implantation may be performed by injecting oxygen ions and nitrogen ions together.

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