KR100728570B1 - Current control device of semiconductor memory - Google Patents

Abstract

Translated fromKorean

본 발명은 인버터의 누설전류를 최소화할 수 있도록 한 반도체 메모리의 전류 제어장치에 관한 것으로, 인버터, 및 전원단과 상기 인버터 사이에 연결되어 대기신호에 따라 상기 인버터로 공급되는 전류를 제어하는 전류 제어부를 포함하므로, 전체 소비전류를 크게 감소시킬 수 있고, 전체 소비전류가 감소되어 수율을 크게 향상시킬 수 있으며, 제품 적용범위를 확대시킬 수 있다.The present invention relates to a current control device of a semiconductor memory to minimize the leakage current of the inverter, an inverter, and a current control unit connected between a power supply terminal and the inverter to control the current supplied to the inverter according to the standby signal It is possible to greatly reduce the total current consumption, reduce the total current consumption can greatly improve the yield, and can extend the product application range.

Description

Translated fromKorean

반도체 메모리의 전류 제어장치{Apparatus for Controlling Current of Semiconductor Memory}Apparatus for Controlling Current of Semiconductor Memory

도 1은 종래의 기술에 따른 반도체 메모리의 구조를 나타낸 회로도,1 is a circuit diagram showing the structure of a semiconductor memory according to the prior art;

도 2는 도 1의 BIS 리피터(Bit line Isolation Signal Repeater)의 누설전류 패스를 보여주기 위한 회로도,FIG. 2 is a circuit diagram illustrating a leakage current path of a bit line isolation signal repeater of FIG. 1;

도 3은 도 1의 BIS 리피터의 누설전류 특성을 나타낸 그래프,3 is a graph showing the leakage current characteristics of the BIS repeater of FIG.

도 4는 본 발명에 따른 반도체 메모리의 전류 제어장치의 구성을 나타낸 블록도,4 is a block diagram showing the configuration of a current control device of a semiconductor memory according to the present invention;

도 5는 도 4의 전류 제어부의 내부 구성을 나타낸 회로도,5 is a circuit diagram illustrating an internal configuration of the current controller of FIG. 4;

도 6은 본 발명에 따른 BIS 리피터의 누설전류 특성을 나타낸 그래프이다.6 is a graph showing the leakage current characteristics of the BIS repeater according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

400: 전류 제어부 410: 전류 차단부400: current control unit 410: current interrupting unit

420: 바이어스 전압 생성부 421: 코드 설정부420: bias voltage generator 421: code setting unit

422: 디코더 423: 전압 출력부422: decoder 423: voltage output unit

본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 전류 제어장치에 관한 것이다.BACKGROUND OF THEINVENTION 1. Field of the Invention The present invention relates to semiconductor memories, and more particularly, to a current control device for semiconductor memories.

종래의 기술에 따른 반도체 메모리는 도 1에 도시된 바와 같이, 메모리 셀 어레이가 복수개의 메모리셀 블록(Block0, Block1, …)으로 나누어지고, 1쌍의 이웃하는 메모리셀 블록(Block0, Block1)의 비트라인쌍(BL1, BL1b)(BL2, BL2b)이 하나의 센스앰프(Sense Amplifier, SA)를 공유하도록 구성된다.In the semiconductor memory according to the related art, as shown in FIG. 1, a memory cell array is divided into a plurality of memory cell blocks Block0, Block1,..., And a pair of neighboring memory cell blocks Block0, Block1, respectively. The bit line pairs BL1 and BL1b BL2 and BL2b are configured to share one sense amplifier SA.

그리고 상기 비트라인쌍(BL1, BL1b)(BL2, BL2b)을 연결하기 위한 스위칭 수단(SASH1, SASH2)(SASL1, SASL2)이 구비된다.Switching means SASH1 and SASH2 SASL1 and SASL2 for connecting the bit line pairs BL1 and BL1b BL2 and BL2b are provided.

상기 스위칭 수단(SASH1, SASH2)(SASL1, SASL2)은 각각 비트라인 아이솔레이션 신호(BISH, BISL)에 의해 구동된다.The switching means SASH1 and SASH2 SASL1 and SASL2 are driven by bit line isolation signals BISH and BISL, respectively.

예를 들어, 상측 메모리셀 블록(Block0)으로부터 데이터를 센싱하기 위해서는 상기 스위칭 수단(SASH1, SASH2)에 상기 비트라인 아이솔레이션 신호(BISH)를 인가하여 해당 비트라인 쌍(BL1, BL1b)을 센스앰프에 연결시킨다.For example, in order to sense data from the upper memory cell block Block0, the bit line isolation signal BISH is applied to the switching means SASH1 and SASH2 so that the corresponding bit line pairs BL1 and BL1b are applied to a sense amplifier. Connect it.

상기 비트라인 아이솔레이션 신호(BISH, BISL)를 전송하기 위한 신호라인의 길이에 따라 신호감쇄가 발생할 수 있으므로 각 신호라인마다 BIS 리피터(Bit line Isolation Signal Repeater)(11)가 연결되며, 상기 BIS 리피터(11)는 인버터로 구성된다.Since signal attenuation may occur depending on the length of the signal line for transmitting the bit line isolation signals BISH and BISL, aBIS repeater 11 is connected to each signal line, and the BIS repeater 11) is composed of an inverter.

이때 비트라인 아이솔레이션 신호 생성회로는 반전된 비트라인 아이솔레이션 신호(BISHb, BISLb)를 출력하고, 상기 BIS 리피터(11)가 상기 반전된 비트라인 아이솔레이션 신호(BISHb, BISLb)를 반전시킨 비트라인 아이솔레이션 신호(BISH, BISL)를 해당 스위칭 수단(SASH, SASL)에 공급한다.At this time, the bit line isolation signal generation circuit outputs the inverted bit line isolation signals BISHb and BISLb, and theBIS repeater 11 inverts the inverted bit line isolation signals BISHb and BISLb. BISH, BISL) is supplied to the corresponding switching means (SASH, SASL).

상기 BIS 리피터(11) 즉, 인버터는 셀 밀도가 증가할수록 즉, 메모리 용량이 증가함에 따라 채널 랭쓰(Channel Length)가 감소하면서 숏 채널 이펙트(Short Channel Effect)로 인하여 누설전류가 증가하고 있다.As the cell density increases, that is, as the memory capacity increases, theBIS repeater 11, that is, the inverter increases the leakage current due to the short channel effect while decreasing the channel length.

즉, 도 2에 도시된 바와 같이, 비트라인 아이솔레이션 신호(BISHb)가 하이(High)일 경우 인버터의 NMOS 트랜지스터가 온 되고, PMOS 트랜지스터는 오프된다.That is, as shown in FIG. 2, when the bit line isolation signal BISHb is high, the NMOS transistor of the inverter is turned on and the PMOS transistor is turned off.

이때 오프된 PMOS 트랜지스터를 통해 누설전류 패스가 형성된다.At this time, a leakage current path is formed through the turned off PMOS transistor.

그 반대의 경우, 비트라인 아이솔레이션 신호(BISHb)가 로우(Low)일 경우 인버터의 NMOS 트랜지스터가 오프 되고, PMOS 트랜지스터는 온 된다.In the opposite case, when the bit line isolation signal BISHb is low, the NMOS transistor of the inverter is turned off and the PMOS transistor is turned on.

이때 오프된 NMOS 트랜지스터를 통해 누설전류 패스가 형성된다.At this time, a leakage current path is formed through the turned off NMOS transistor.

상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 누설전류 패스에 따른 누설전류 특성이 도 3에 도시되어 있다. 도 3에 도시된 바와 같이, PMOS 트랜지스터 및 NMOS 트랜지스터 모두 오프 상태에서 인가된 전원전압(VDD)에 비례하여 누설전류가 증가하고 있으며, 특히 PMOS 트랜지스터의 누설전류가 NMOS 트랜지스터에 비해 큰 것을 알 수 있다.The leakage current characteristic of the PMOS transistor and the NMOS transistor according to the leakage current path is shown in FIG. 3. As shown in FIG. 3, both the PMOS transistor and the NMOS transistor are increased in proportion to the power supply voltage VDD applied in the off state, and the leakage current of the PMOS transistor is larger than that of the NMOS transistor. .

또한 트랜지스터의 드레인에 인가된 전원전압(VDD)이 동작전압에 비해 높다는 것이 누설전류를 더욱 증가시키는 요인으로 작용한다.In addition, the fact that the power supply voltage VDD applied to the drain of the transistor is higher than the operating voltage acts as an additional factor to increase the leakage current.

이와 같이 종래의 기술에 따른 반도체 메모리는 BIS 리피터로 사용되는 인버터의 누설전류량이 상당히 크고, 메모리 용량이 커짐에 따라 BIS 리피터로 사용되는 인버터의 수가 더욱 증가하므로 메모리 전체에서 발생되는 누설전류가 소비전류 규격을 초과할 정도로 커지는 문제점이 있다.As described above, in the semiconductor memory according to the related art, the leakage current of an inverter used as a BIS repeater is considerably large, and as the memory capacity increases, the number of inverters used as a BIS repeater increases further, so that the leakage current generated in the entire memory consumes current. There is a problem that becomes large enough to exceed the specification.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 인버터의 누설전류를 최소화할 수 있도록 한 반도체 메모리의 전류 제어장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and an object thereof is to provide a current control apparatus of a semiconductor memory capable of minimizing leakage current of an inverter.

본 발명에 따른 반도체 메모리의 전류 제어장치는 인버터, 및 전원단과 상기 인버터 사이에 연결되어 대기신호에 따라 상기 인버터로 공급되는 전류를 제어하는 전류 제어부를 포함하는 것을 특징으로 한다.The current control apparatus of the semiconductor memory according to the present invention is characterized in that it comprises an inverter and a current control unit connected between a power supply terminal and the inverter to control the current supplied to the inverter according to the standby signal.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 전류 제어장치의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the current control apparatus of the semiconductor memory according to the present invention.

도 4는 본 발명에 따른 반도체 메모리의 전류 제어장치의 구성을 나타낸 블록도, 도 5는 도 4의 전류 제어부의 내부 구성을 나타낸 회로도, 도 6은 본 발명에 따른 BIS 리피터의 누설전류 특성을 나타낸 그래프이다.Figure 4 is a block diagram showing the configuration of the current control device of the semiconductor memory according to the present invention, Figure 5 is a circuit diagram showing the internal configuration of the current control unit of Figure 4, Figure 6 shows the leakage current characteristics of the BIS repeater according to the present invention It is a graph.

본 발명에 따른 반도체 메모리의 전류 제어장치는 도 4에 도시된 바와 같이, 복수개의 메모리 셀 블록(Block0, Block1, …), 이웃하는 두개의 메모리 셀 블록(Block0, Block1)과 연결된 제 1 및 제 2 비트라인쌍(BL1, BL1b)(BL2, BL2b), 상기 제 1 및 제 2 비트라인쌍(BL1, BL1b)(BL2, BL2b)과 센스앰프(SA)를 연결시키기 위한 제 1 및 제 2 스위칭 소자쌍(SASH1, SASH2)(SASL1, SASL2), 상기 제 1 및 제 2 스위칭 소자쌍(SASH1, SASH2)(SASL1, SASL2)을 각각 구동하기 위한 비트라인 아이 솔레이션 신호라인(BISH, BISL), 각 비트라인 아이솔레이션 신호라인(BISH, BISL)에 연결된 BIS 리피터(Bit line Isolation Signal Repeater)(11), 일단이 전원단과 연결되고 타단이 상기 각 BIS 리피터(11)에 공통 연결되어 대기신호에 따라 상기 BIS 리피터(11)로 공급되는 전류를 제어하는 전류 제어부(400)를 포함한다.As shown in FIG. 4, the current control apparatus of the semiconductor memory according to the present invention includes a plurality of memory cell blocks Block0, Block1, ..., and first and second devices connected to two neighboring memory cell blocks Block0, Block1. First and second switching for connecting the two bit line pairs BL1 and BL1b BL2 and BL2b, the first and second bit line pairs BL1 and BL1b BL2 and BL2b, and the sense amplifier SA. Bit line isolation signal lines BISH and BISL for driving the device pairs SASH1 and SASH2 (SASL1 and SASL2) and the first and second switching element pairs SASH1 and SASH2 (SASL1 and SASL2), respectively. A bit line isolation signal repeater (11) connected to each bit line isolation signal line (BISH, BISL), one end of which is connected to the power supply terminal and the other end of which is commonly connected to therespective BIS repeaters 11, according to the standby signal. It includes acurrent controller 400 for controlling the current supplied to the BIS repeater (11).

상기 전류 제어부(400)는 도 5에 도시된 바와 같이, 대기신호(std)에 따라 기설정된 바이어스 전압(V_var)을 이용하여 상기 BIS 리피터(11)로 공급되는 전원전류를 차단하는 전류 차단부(410), 및 소정 코드에 해당하는 레벨을 갖는 상기 바이어스 전압(V_var)을 생성하는 바이어스 전압 생성부(420)를 포함한다.As shown in FIG. 5, thecurrent control unit 400 cuts off a power supply current supplied to theBIS repeater 11 using a preset bias voltage V_var according to a standby signal std ( 410, and abias voltage generator 420 for generating the bias voltage V_var having a level corresponding to a predetermined code.

이때 대기신호(std)는 대기모드의 경우 인에이블(예를 들어, 하이) 되고, 대기모드가 아닐 경우 디스에이블(예를 들어, 로우) 되는 신호이다.At this time, the standby signal std is a signal that is enabled (for example, high) in the standby mode and is disabled (for example, low) in the standby mode.

상기 전류 차단부(410)는 상기 대기신호(std)를 입력받는 인버터(IV11), 상기 전원단(VDD)에 드레인이 연결되고, 상기 BIS 리피터(11)에 소오스가 연결되며, 상기 인버터(IV11)의 출력을 게이트에 입력받는 제 1 트랜지스터(M11), 상기 바이어스 전압(V_var)을 드레인에 입력받고, 상기 제 1 트랜지스터(M11)와 상기 BIS 리피터(11)의 연결노드에 소오스가 연결되며, 상기 대기신호(std)를 게이트에 입력받는 제 2 트랜지스터(M12)를 포함한다.Thecurrent blocking unit 410 has an inverter IV11 receiving the standby signal std, a drain connected to the power supply terminal VDD, a source connected to theBIS repeater 11, and the inverter IV11. The first transistor M11 receives the output of the gate and the bias voltage V_var into the drain, and a source is connected to a connection node of the first transistor M11 and theBIS repeater 11. The second transistor M12 receives the standby signal std at a gate thereof.

상기 바이어스 전압 생성부(420)는 바이어스 전압(V_var)의 레벨을 정하기 위한 코드(TMC0 ~ TMC2)를 설정하는 코드 설정부(421), 상기 코드 설정부(421)에서 설정된 코드(TMC0 ~ TMC2)를 디코딩한 디코딩값을 출력하는 디코더(422), 상기 디코딩값에 해당하는 레벨의 바이어스 전압(V_var)을 출력하는 전압 출력부(423)를 포함한다.Thebias voltage generator 420 may include acode setting unit 421 for setting codes TMC0 to TMC2 for determining the level of the bias voltage V_var, and a code TMC0 to TMC2 set by thecode setting unit 421. Thedecoder 422 outputs a decoded decoding value, and avoltage output unit 423 outputs a bias voltage V_var having a level corresponding to the decoding value.

상기 코드 설정부(421)는 코드(TMC0 ~ TMC2)의 비트수에 해당하는 3개의 코드 설정유닛(421-1, 421-2, 421-3)으로 구성된다. 그 중 하나의 코드 설정유닛(421-1)의 구성을 설명하면, 접지단에 연결된 퓨즈(F21),소오스가 전원단(VDD)에 연결되고, 드레인이 상기 퓨즈(F21)와 연결되며, 게이트에 해당 코드의 비트값(TMC0)을 입력받는 제 3 트랜지스터(M21), 드레인이 상기 퓨즈(F21)와 연결되고 게이트에 리셋신호(RESET)를 입력받는 제 4 트랜지스터(M22), 드레인이 상기 제 4 트랜지스터(M22)의 소오스와 연결되고 소오스가 접지되며 게이트에 전원단(VDD)이 연결된 제 5 트랜지스터(M23), 및 상기 퓨즈(F21)와 상기 제 4 트랜지스터(M22)의 연결노드에 연결된 버터(B21)를 포함한다. 상기 코드 설정유닛(421-2, 421-3)은 각각 해당 코드의 비트값(TMC1, TMC2)이 입력되는 것이 다를 뿐, 내부 구성은 동일하므로 구성설명은 생략하기로 한다.Thecode setting unit 421 is composed of three code setting units 421-1, 421-2, and 421-3 corresponding to the number of bits of the codes TMC0 to TMC2. Referring to the configuration of one of the code setting unit 421-1, the fuse (F21) connected to the ground terminal, the source is connected to the power supply terminal (VDD), the drain is connected to the fuse (F21), the gate A third transistor M21 that receives the bit value TMC0 of the corresponding code, a fourth transistor M22 that has a drain connected to the fuse F21 and a reset signal RESET at a gate thereof, and a drain thereof A fifth transistor M23 connected to a source of the fourth transistor M22, a source is grounded, and a power terminal VDD connected to a gate, and a butter connected to a connection node of the fuse F21 and the fourth transistor M22 (B21). Since the code setting units 421-2 and 421-3 differ from each other in that the bit values TMC1 and TMC2 of the corresponding code are input, the internal configuration is the same, and thus the description of the configuration will be omitted.

상기 전압 출력부(423)는 전원단(VDD)과 접지단 사이에 연결된 복수개의 저항소자, 각각의 소오스가 상기 복수개의 저항소자 사이의 연결노드에 연결되고 드레인이 공통 연결되며 게이트에 입력된 디코딩값에 따라 온 되어 상기 저항소자에 의해 분배된 전원전압을 바이어스 전압(V_var)으로 출력하는 복수개의 트랜지스터를 포함한다.Thevoltage output unit 423 includes a plurality of resistance elements connected between a power supply terminal VDD and a ground terminal, each source of which is connected to a connection node between the plurality of resistance elements, a drain of which is commonly connected, and a decoding input to a gate. And a plurality of transistors turned on according to a value and outputting a power supply voltage distributed by the resistor element as a bias voltage V_var.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 전류 제어장치의 동작을 도 4 내지 도 6을 참조하여 설명하면 다음과 같다.The operation of the current control device of the semiconductor memory according to the present invention configured as described above will be described with reference to FIGS. 4 to 6.

먼저, 반도체 메모리가 노멀 동작할 경우의 전류 제어부(400)의 동작을 설명 하면 다음과 같다.First, the operation of thecurrent controller 400 when the semiconductor memory operates normally is as follows.

이때 대기신호(std)가 로우이므로 도 5의 전류 차단부(410)의 인버터(IV11)가 하이를 출력하고 그에 따라 제 1 트랜지스터(M11)가 온 되고 제 2 트랜지스터(M12)는 오프 된다. 이때 제 1 트랜지스터(M11)는 노멀 동작시 전원(VDD) 공급이 용이하도록 BIS 리피터(11)에서 사용되는 트랜지스터에 비해 문턱값이 낮은 것을 사용한다.At this time, since the standby signal std is low, the inverter IV11 of thecurrent blocking unit 410 of FIG. 5 outputs high, whereby the first transistor M11 is turned on and the second transistor M12 is turned off. In this case, the first transistor M11 uses a lower threshold value than the transistor used in theBIS repeater 11 to facilitate supply of power VDD during normal operation.

따라서 전원전압(VDD)이 상기 제 1 트랜지스터(M11)를 통해 BIS 리피터(11)로 공급되므로, BIS 리피터(11)는 정상적인 비트라인 아이솔레이션 신호 전송동작을 수행한다.Therefore, since the power supply voltage VDD is supplied to theBIS repeater 11 through the first transistor M11, theBIS repeater 11 performs a normal bit line isolation signal transmission operation.

한편, 반도체 메모리가 대기모드로 동작할 경우의 전류 제어부(400)의 동작을 설명하면 다음과 같다.Meanwhile, operation of thecurrent controller 400 when the semiconductor memory operates in the standby mode will be described below.

이때 대기신호(std)가 하이 이므로 도 5의 전류 차단부(410)의 인버터(IV11)가 로우를 출력하고 그에 따라 제 1 트랜지스터(M11)가 오프 되고 제 2 트랜지스터(M12)는 온 된다.At this time, since the standby signal std is high, the inverter IV11 of thecurrent interrupter 410 of FIG. 5 outputs a low value, thereby turning off the first transistor M11 and turning on the second transistor M12.

따라서 상기 제 1 트랜지스터(M11)가 전원단(VDD)에서 상기 BIS 리피터(11)로 전류가 흐르지 못하도록 차단한다. 또한 바이어스 전압(V_var)을 제 1 트랜지스터(M11)의 소오스에 인가하여 제 1 트랜지스터(M11)의 문턱전압을 높임으로써 전류차단 성능을 향상시킨다.Therefore, the first transistor M11 blocks the current from flowing from the power supply terminal VDD to theBIS repeater 11. In addition, the bias voltage V_var is applied to the source of the first transistor M11 to increase the threshold voltage of the first transistor M11 to improve the current blocking performance.

즉, 상기 바이어스 전압(V_var)은 제 1 트랜지스터(M11) 측면에서 역 바이어스(Reverse Bias)이므로 제 1 트랜지스터(M11)의 문턱전압을 더욱 높일 수 있는 것 이다.That is, since the bias voltage V_var is a reverse bias on the side of the first transistor M11, the threshold voltage of the first transistor M11 may be further increased.

본 발명은 전원단(VDD)에서 BIS 리피터(11)로 흐르는 전류가 크게 줄어들므로 BIS 리피터(11)에서의 누설전류 또한 도 6에 점선으로 표시된 바와 같이, 종래의 기술에 비해 크게 줄어든 것을 알 수 있다.In the present invention, since the current flowing from the power supply terminal VDD to theBIS repeater 11 is greatly reduced, it can be seen that the leakage current from theBIS repeater 11 is also significantly reduced compared to the conventional technology, as indicated by a dotted line in FIG. 6. have.

이때 GIDL(gate induced drain leakage) 현상 즉, 얇은 게이트 옥사이드(gate oxide)를 사용한 소자에서 드레인과 기판 사이에 누설전류(leakage current)가 　발생되는 현상에 의해, 도 6과 같이, GIDL 영역에서 누설전류가 감소후 증가하며, 특정 지점에서 누설전류가 최소화됨을 알 수 있다.At this time, the gate current drain leakage (GIDL), that is, the leakage current (leakage current) is generated between the drain and the substrate in a device using a thin gate oxide, as shown in Figure 6, the leakage current in the GIDL region It is increased after decreasing, and it can be seen that leakage current is minimized at a certain point.

따라서 본 발명은 특정 모드 예를 들어, 테스트 모드를 통해 상기 바이어스 전압 생성부(420)의 코드값을 바꿔가며 바이어스 전압(V_var)을 가변시키고 상기 GIDL 특성을 고려하여 누설전류가 최소화될 수 있는 최적의 바이어스 전압(V_var)을 설정하였으며, 이를 설명하면 다음과 같다.Therefore, the present invention may be optimized to change the code value of thebias voltage generator 420 through a specific mode, for example, a test mode, vary the bias voltage V_var, and minimize leakage current in consideration of the GIDL characteristics. The bias voltage (V_var) of was set, which will be described below.

즉, 코드(TMC0 ~ TMC2)를 바꿔가며, 그에 따라 가변되는 바이어스 전압(V_var)을 전류 차단부(410)의 제 1 트랜지스터(M11)에 인가한다. 그리고 그 상황에서의 누설 전류량을 판단하여 도 6과 같이, 누설전류가 최소화되는 시점에 해당하는 코드값이 결정되면, 그 코드값에 맞도록 코드 설정부(421)의 퓨즈를 컷팅하여 더 이상 코드값이 변동되지 않도록 하고, 그에 따라 고정된 레벨의 바이어스 전압(V_var)이 출력되도록 하는 것이다.That is, the codes TMC0 to TMC2 are changed, and the bias voltage V_var, which is changed accordingly, is applied to the first transistor M11 of thecurrent blocking unit 410. If the code value corresponding to the time when the leakage current is minimized is determined by determining the leakage current amount in such a situation, as shown in FIG. 6, the fuse of thecode setting unit 421 is cut to match the code value and the code is no longer coded. The value is not changed, and accordingly, the bias voltage V_var of a fixed level is output.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리의 전류 제어장치는 반도체 메모리가 대기 모드에서 BIS 리피터로 사용되는 인버터에 의한 누설전류를 최소화하므로 전체 소비전류를 크게 감소시킬 수 있고, 전체 소비전류가 감소되어 수율을 크게 향상시킬 수 있으며, 제품 적용범위를 확대시킬 수 있는 효과가 있다.The current controller of the semiconductor memory according to the present invention can greatly reduce the total current consumption because the semiconductor memory minimizes the leakage current caused by the inverter used as the BIS repeater in the standby mode, and greatly improves the yield by reducing the total current consumption. It has the effect of expanding the product coverage.

Claims (18)

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인버터;inverter;대기신호에 따라 기설정된 바이어스 전압을 이용하여 상기 인버터로 공급되는 전원전류를 차단하는 전류 차단부; 및A current blocking unit for cutting off a power current supplied to the inverter using a preset bias voltage according to a standby signal; And소정 코드에 해당하는 레벨을 갖는 상기 바이어스 전압을 생성하는 바이어스 전압 생성부를 포함하는 반도체 메모리의 전류 제어장치.And a bias voltage generator for generating the bias voltage having a level corresponding to a predetermined code.삭제delete제 1 항에 있어서,The method of claim 1,상기 전류 차단부는The current blocking unit전원단과 상기 인버터 사이에 연결된 제 1 스위칭소자,A first switching device connected between a power supply terminal and the inverter,상기 대기신호를 반전시켜 상기 제 1 스위칭소자에 출력함으로써, 상기 제 1 스위칭소자를 온 또는 오프시키는 제 2 인버터,A second inverter for turning on or off the first switching device by inverting the standby signal and outputting the standby signal to the first switching device;상기 대기신호에 따라 온 되어 상기 바이어스 전압을 상기 인버터와 상기 제 1 스위칭 소자의 연결노드에 공급하는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장치.And a second switching device which is turned on according to the standby signal and supplies the bias voltage to a connection node of the inverter and the first switching device.제 3 항에 있어서,The method of claim 3, wherein제 1 스위칭소자는 상기 전원단에 드레인이 연결되고, 상기 인버터에 소오스가 연결되며, 상기 제 2 인버터의 출력을 게이트에 입력받는 트랜지스터인 것을 특징으로 하는 반도체 메모리의 전류 제어장치.The first switching device is a current control device of the semiconductor memory, characterized in that the drain is connected to the power supply terminal, the source is connected to the inverter, the transistor receives the output of the second inverter to the gate.제 3 항에 있어서,The method of claim 3, wherein상기 제 2 스위칭소자는 상기 바이어스 전압을 드레인에 입력받고, 상기 제 1 스위칭소자와 상기 인버터의 연결노드에 소오스가 연결되며, 상기 대기신호를 게이트에 입력받는 트랜지스터인 것을 특징으로 하는 반도체 메모리의 전류 제어장치.The second switching device is a transistor which receives the bias voltage at a drain, a source is connected to a connection node of the first switching device and the inverter, and a transistor which receives the standby signal at a gate. Control unit.제 1 항에 있어서,The method of claim 1,상기 바이어스 전압 생성부는The bias voltage generator바이어스 전압 레벨 설정을 위한 코드를 설정하는 코드 설정부,A code setting unit for setting a code for setting a bias voltage level,상기 코드 설정부에서 설정된 코드를 디코딩한 디코딩값을 출력하는 디코더, 및A decoder for outputting a decoding value obtained by decoding the code set by the code setting unit;상기 디코딩값에 해당하는 레벨의 바이어스 전압을 출력하는 전압 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장치.And a voltage output unit configured to output a bias voltage having a level corresponding to the decoding value.제 6 항에 있어서,The method of claim 6,상기 코드 설정부는The code setting unit코드의 비트수 만큼의 코드 설정유닛으로 구성되며, 각 코드 설정유닛은 접지단에 연결된 전류차단소자, 및 상기 전류차단소자와 전원단 사이에 연결되어 해당 코드의 비트값에 따라 온 또는 오프되는 스위칭소자를 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장치.Code setting unit as many as the number of bits of the code, each code setting unit is a current blocking element connected to the ground terminal, and the switching is connected between the current blocking element and the power terminal on or off according to the bit value of the corresponding code Device for controlling the current of a semiconductor memory, characterized in that it comprises an element.제 7 항에 있어서,The method of claim 7, wherein상기 전류차단소자는 퓨즈인 것을 특징으로 하는 반도체 메모리의 전류 제어장치.The current blocking device is a current control device of a semiconductor memory, characterized in that the fuse.제 7 항에 있어서,The method of claim 7, wherein상기 스위칭소자는 소오스가 전원단에 연결되고, 드레인이 상기 전류차단소자와 연결되며, 게이트에 해당 코드의 비트값을 입력받는 트랜지스터인 것을 특징으로 하는 반도체 메모리의 전류 제어장치.The switching device is a current control device of a semiconductor memory, characterized in that the source is connected to the power supply terminal, the drain is connected to the current blocking device, the transistor receives a bit value of the corresponding code to the gate.제 7 항에 있어서,The method of claim 7, wherein상기 전류차단소자와 접지단 사이에 연결되고 리셋신호에 따라 온 또는 오프되는 스위칭소자를 더 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장 치.And a switching device connected between the current blocking device and the ground terminal and switched on or off according to a reset signal.제 6 항에 있어서,The method of claim 6,상기 전압 출력부는The voltage output unit전원단과 접지단 사이에 연결된 복수개의 저항소자, 및A plurality of resistance elements connected between the power supply terminal and the ground terminal, and상기 복수개의 저항소자 사이의 연결노드에 연결되고 상기 디코딩값에 따라 온 되어 저항소자에 의해 분배된 전원전압을 바이어스 전압으로 출력하는 복수개의 스위칭소자를 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장치.And a plurality of switching elements connected to the connection nodes between the plurality of resistance elements and turned on according to the decoding value to output power voltages distributed by the resistance elements as bias voltages. .제 11 항에 있어서,The method of claim 11,상기 스위칭소자는 소오스가 상기 연결노드에 연결되고, 게이트에 상기 디코딩값을 입력받아, 드레인을 통해 상기 바이어스 전압을 출력하는 트랜지스터인 것을 특징으로 하는 반도체 메모리의 전류 제어장치.The switching device is a current control device of a semiconductor memory, characterized in that the source is connected to the connection node, the transistor receives the decoding value to the gate, and outputs the bias voltage through the drain.데이터 리드(Read) 또는 데이터 라이트(Write) 동작시 비트라인과 센스앰프를 연결시키기 위한 비트라인 아이솔레이션 신호(Bit line Isolation Signal)를 전송하기 위한 복수개의 신호라인;A plurality of signal lines for transmitting a bit line isolation signal for connecting the bit line and the sense amplifier during a data read or data write operation;상기 각 신호라인 사이에 연결되어 상기 신호라인의 길이에 따른 비트라인 아이솔레이션 신호의 레벨변동을 방지하기 위한 복수개의 BIS 리피터(Bit line Isolation Signal Repeater); 및A plurality of bit line isolation signal repeaters (BIS repeaters) connected between the signal lines to prevent a level variation of the bit line isolation signal according to the length of the signal lines; And대기신호에 따라 상기 복수개의 BIS 리피터로 공급되는 전류를 제어하는 전류 제어부를 포함하는 반도체 메모리의 전류 제어장치.And a current control unit controlling a current supplied to the plurality of BIS repeaters according to a standby signal.제 13 항에 있어서,The method of claim 13,상기 전류 제어부는The current controller상기 대기신호에 따라 기설정된 바이어스 전압을 이용하여 상기 BIS 리피터로 공급되는 전원전류를 차단하는 전류 차단부, 및A current interrupting unit which cuts off a power current supplied to the BIS repeater using a predetermined bias voltage according to the standby signal;소정 코드에 해당하는 레벨을 갖는 상기 바이어스 전압을 생성하는 바이어스 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장치.And a bias voltage generator for generating the bias voltage having a level corresponding to a predetermined code.제 14 항에 있어서,The method of claim 14,상기 전류 차단부는The current blocking unit상기 전원단과 상기 BIS 리피터 사이에 연결된 제 1 트랜지스터,A first transistor connected between the power supply terminal and the BIS repeater,상기 대기신호를 반전시켜 상기 제 1 트랜지스터에 출력함으로써 상기 제 1 트랜지스터를 온 또는 오프시키는 인버터,An inverter for turning on or off the first transistor by inverting the standby signal and outputting the first signal to the first transistor;상기 대기신호에 따라 온 되어 상기 바이어스 전압을 상기 BIS 리피터와 상기 제 1 트랜지스터의 연결노드에 공급하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장치.And a second transistor turned on according to the standby signal to supply the bias voltage to a connection node of the BIS repeater and the first transistor.제 14 항에 있어서,The method of claim 14,상기 바이어스 전압 생성부는The bias voltage generator바이어스 전압 레벨 설정을 위한 코드를 설정하는 코드 설정부,A code setting unit for setting a code for setting a bias voltage level,상기 코드 설정부에서 설정된 코드를 디코딩한 디코딩값을 출력하는 디코더, 및A decoder for outputting a decoding value obtained by decoding the code set by the code setting unit;상기 디코딩값에 해당하는 레벨의 바이어스 전압을 출력하는 전압 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장치.And a voltage output unit configured to output a bias voltage having a level corresponding to the decoding value.제 16 항에 있어서,The method of claim 16,상기 코드 설정부는The code setting unit코드의 비트수 만큼의 코드 설정유닛으로 구성되며, 각 코드 설정유닛은 접지단에 연결된 퓨즈, 상기 퓨즈와 전원단 사이에 연결되어 해당 코드의 비트값에 따라 온 또는 오프되는 제 1 트랜지스터, 및 상기 퓨즈와 접지단 사이에 연결되고 리셋신호에 따라 온 또는 오프되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장치.A code setting unit corresponding to the number of bits of the code, each code setting unit having a fuse connected to a ground terminal, a first transistor connected between the fuse and a power supply terminal and turned on or off according to a bit value of a corresponding code; And a second transistor connected between the fuse and the ground terminal and turned on or off according to a reset signal.제 16 항에 있어서,The method of claim 16,상기 전압 출력부는The voltage output unit전원단과 접지단 사이에 연결된 복수개의 저항소자, 및A plurality of resistance elements connected between the power supply terminal and the ground terminal, and상기 복수개의 저항소자 사이의 연결노드에 연결되고 상기 디코딩값에 따라 온 되어 저항소자에 의해 분배된 전원전압을 바이어스 전압으로 출력하는 복수개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 전류 제어장치.And a plurality of transistors connected to the connection nodes between the plurality of resistance elements and turned on according to the decoding value to output power voltages distributed by the resistance elements as bias voltages.

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