KR100678237B1 - Device for Interprocessor Communication in Asynchronous Transfer Mode Switch - Google Patents

Abstract

Translated fromKorean

본 발명은 ATM에서의 IPC가 내부 고속 ATM 스위치 망을 경유하기 때문에 IPC의 메시지를 전송 시에는 내부 ATM셀 포맷으로 변환하며 수신시에는 셀 포맷을 다시 메시지 형태로 조립하여 해당 프로세서에 전달하는데 있어, IPC블록의 SAR기능블록과 CPU를 하나로 통합한 집적회로 칩을 이용하므로 외부에 별도의 ATM-SAR기능을 위한 칩 세트의 사용을 줄이게 하였으며, 또한 외부 로직이 줄어들므로 그 외부로직을 제어하기 위한 주변 제어로직 및 메모리도 줄이게 하였다.In the present invention, since the IPC in the ATM passes through the internal high-speed ATM switch network, the IPC message is converted into an internal ATM cell format upon transmission, and upon receipt, the cell format is assembled into a message format and delivered to the processor. By using the integrated circuit chip that integrates SAR function block and CPU of IPC block into one, it reduces the use of chip set for separate ATM-SAR function in the outside, and also reduces peripheral logic so that peripheral logic for controlling the external logic is reduced. It also reduces control logic and memory.

ATM교환기, 제어계 모듈, PC데이터, SARATM Switch, Control Module, PC Data, SAR

Description

Translated fromKorean

비동기 전송 모드 교환기에서의 프로세서간 통신을 위한 장치{APPARATUS FOR INTER PROCESSOR COMMUNICATION IN ATM EXCHANGE SWITCHING SYSTEM}Device for interprocessor communication in an asynchronous transfer mode switch {APPARATUS FOR INTER PROCESSOR COMMUNICATION IN ATM EXCHANGE SWITCHING SYSTEM}            

도 1은 종래 기술에 따른 비동기 전송모드 교환기에서의 프로세서간 통신을 위한 장치 구성도,1 is a block diagram of an apparatus for interprocessor communication in an asynchronous transfer mode switch according to the prior art;

도 2는 본 발명의 실시 예에 따른 비동기 전송모드 교환기에서의 프로세서간 통신을 위한 장치 구성도.2 is a block diagram of an apparatus for interprocessor communication in an asynchronous transfer mode exchange according to an embodiment of the present invention.

본 발명은 비동기 전송 모드(Asynchronous Transfer Mode: 이하 "ATM"이라 칭함) 교환기에 관한 것으로, 특히 프로세서간 통신(Inter Processor Communication: 이하 "IPC"라 칭함)을 위한 장치에 관한 것이다.The present invention relates to an Asynchronous Transfer Mode (hereinafter referred to as "ATM") exchange, and more particularly to an apparatus for Inter Processor Communication (hereinafter referred to as "IPC").

ATM교환기에서 제어계 모듈은 경로 설정 및 연결 처리 관련 제어 기능과 유지 보수 기능을 담당하며 각종 소프트웨어 블록들이 내장되어 있으며 프로세서간의 통신을 위하여 IPC 통신 기능을 포함하고 있다. ATM에서의 IPC는 고속 ATM 스위치 망을 통하여 통신을 수행한다. 내부 고속 ATM 스위치 망을 경유하기 때문에 IPC를 위한 장치는 IPC의 메시지를 전송 시에는 내부 ATM셀 포맷으로 변환하며 수신시에는 셀 포맷을 다시 메시지 형태로 조립하여 해당 프로세서에 전달한다.The control system module in the ATM switch is responsible for control and maintenance functions related to routing and connection processing, and includes various software blocks and includes IPC communication functions for communication between processors. IPC in ATM communicates through a high-speed ATM switch network. Because it passes through the internal high-speed ATM switch network, the device for IPC converts the IPC message into the internal ATM cell format when transmitting and reassembles the cell format into the message format and delivers it to the processor.

도 1에서는 종래 기술에 따른 ATM 교환기에서의 IPC를 위한 장치 구성을 보여주고 있다. 도 1에는, 상위 메인 프로세서부(2), IPC블록(4), 및 셀 다중화 및 역다중화 블록(6)이 포함되어 있다. 상위 메인 프로세서부(2)는 ATM교환기의 메인 프로세서부로서 데이터를 메시지 단위로 처리한다. IPC블록(4)은 제어 블록(10)과, SAR(Segment and Reassembly)블록(18), TAXI프로토콜(Transparent Asynchronous transmitter/Receiver protocol) 블록(20), CPU 제어블록(12), 분할 및 라우팅 택 부착 제어 블록(14), 재조립 제어 블록(16)으로 구성하며, IPC를 위한 동작을 수행한다.1 shows an apparatus configuration for IPC in an ATM switch according to the prior art. 1, the uppermain processor unit 2, theIPC block 4, and the cell multiplexing anddemultiplexing block 6 are included. The uppermain processor unit 2 is a main processor unit of the ATM switch and processes data in message units. TheIPC block 4 includes acontrol block 10, a segment and reassemblyblock 18, a transparent asynchronous transmitter /receiver protocol block 20, aCPU control block 12, a partitioning and routing tag. It consists of theattachment control block 14, thereassembly control block 16, performs an operation for the IPC.

IPC블록(4)의 제어블록(10)은 CPU(Central Processing Unit)(10), 로컬메모리(24)를 포함하고 있으며, IPC블록(4)의 각부를 제어한다. 상기 로컬 메모리(24)에는 CPU(10)의 동작 프로그램 및 상위 프로세서서부(2)에서 전달된 메시지 및 SAR블록(18)에서 제공된 메시지가 저장되어 있다.Thecontrol block 10 of theIPC block 4 includes a central processing unit (CPU) 10 and alocal memory 24, and controls each part of theIPC block 4. Thelocal memory 24 stores an operating program of theCPU 10, a message transmitted from the upper processorwestern part 2, and a message provided from theSAR block 18.

SAR블록(18)은 분할 제어 메모리(26)와 분할 패킷 메모리(28)로 구성된 송신용 메모리(25)와, SAR(Segmentation and Reassembly)처리부(30), 재조립 제어 메모리(32)와 재조립 패킷 메모리(34)로 구성된 수신용 메모리(31)를 포함하고 있으며, 제어블록(10)에서 제공하는 메시지를 분해해서 내부 ATM셀 포맷으로 변환하여 TAXI 프로토콜 블록(20)으로 전달하고, TAXI 프로토콜 블록(20)에서 제공된 셀 포맷을 다시 메시지 형태로 조립하여 제어블록(40)으로 전달한다.TheSAR block 18 is reassembled with a transmission memory 25 composed of adivision control memory 26 and adivision packet memory 28, a segmentation and reassembly (SAR) processing unit 30, a reassemblycontrol memory 32, and the like. It includes a receiving memory (31) consisting of apacket memory 34, decomposes the message provided by thecontrol block 10, converts it into an internal ATM cell format and delivers it to theTAXI protocol block 20, TAXI protocol block The cell format provided at 20 is assembled into a message form again and transmitted to thecontrol block 40.

TAXI프로토콜 블록(20)은 TAXI 송신부(36)와 TAXI 수신부(38)를 포함하고 있다. TAXI송신부(36)는 53바이트의 셀에 3바이트의 라우팅 택이 부착된 병렬형태의 56바이트의 셀을 직렬형태의 셀로 되게 하여 셀 다중화 및 역다중화 블록(6)으로 출력하고, TAXI수신부(38)는 셀 다중화 및 역다중화 블록(6)에서의 56바이트의 직렬형태의 셀을 56바이트의 병렬형태의 셀로 되게 하여 SAR블록(18)으로 출력한다.The TAXIprotocol block 20 includes aTAXI transmitter 36 and aTAXI receiver 38. TheTAXI transmitter 36 outputs the parallelized 56-byte cell having a 53-byte cell with a 3-byte routing tag to be a serial cell, and outputs the cell multiplexing anddemultiplexing block 6 to the TAXI receiver 38. ) Outputs to theSAR block 18 the 56-byte serial cells in the cell multiplexing anddemultiplexing block 6 into 56-byte parallel cells.

IPC블록(4)의 CPU 제어블록(12)은 제어블록(10)의 CPU(22)와 SAR블록(18)간을 제어하는 역할을 수행하며, 분할 및 라우팅 택 부착 제어 블록(14)은 메시지 단위의 전송용 데이터를 분해하고 스위치 라우팅을 위한 택(tag) 3바이트를 부착하는 역할을 한다. 그리고 재조립 제어 블록(16)은 수신된 셀 재조립을 위한 제어를 수행한다.TheCPU control block 12 of theIPC block 4 serves to control theCPU 22 and theSAR block 18 of thecontrol block 10, and thecontrol block 14 with the segmentation and routing tag is a message. It disassembles data for transmission of a unit and attaches tag 3 bytes for switch routing. Thereassembly control block 16 then performs control for the received cell reassembly.

메인 프로세서부(2)에서 내려 주는 메시지 단위의 IPC데이터는 IPC블록(4)내 제어블록(10)의 로컬 메모리(24)에 저장되며, SAR블록(18)으로 전달된다. SAR블록(18)은 전달된 메시지단위의 데이터를 분해하며, 분할 및 라우팅 택 부착 제어블록(14)의 제어에 의거하여 헤더정보, 에러정보 들의 신호제어정보를 분할 제어 메모리(26)에 저장 및 그로부터 출력되게 하고, 실제의 데이터를 분할 패킷 메모리(28)에 저장 및 그로부터 출력되게 한다. SAR블록(18)에서 출력되는 셀은 상기 분할 및 라우팅 택 부착 제어블록(14)에 제어에 의해 53바이트의 셀에 3바이트의 라우팅 택이 부착된 56바이트의 셀이 되며, 병렬형태이다. 상기 56바이트의 셀은 TAXI프로토콜블록(20)의 TAXI송신부(36)를 통해 셀 다중화 및 역다중화 블록(6) 에 인가되어 다중화 되며, 그후 ATM스위치로 IPC데이터를 제공된다. The IPC data of the message unit given by themain processor unit 2 is stored in thelocal memory 24 of thecontrol block 10 in theIPC block 4 and transferred to theSAR block 18. TheSAR block 18 decomposes the data of the transmitted message unit, and stores the signal control information of the header information and the error information in thedivision control memory 26 under the control of the segmentation and routing tag attachingcontrol block 14. Output from there, and the actual data is stored in thesplit packet memory 28 and output therefrom. The cell output from theSAR block 18 becomes a 56-byte cell in which a 3-byte routing tag is attached to a 53-byte cell by the control of the division and routing tag attachingcontrol block 14, and is in parallel form. The 56-byte cell is applied to the cell multiplexing anddemultiplexing block 6 through theTAXI transmitter 36 of theTAXI protocol block 20 and multiplexed, and then IPC data is provided to the ATM switch.

한편 셀 다중화 및 역다중화 블록(6)으로부터 제공된 56바이트의 직렬형태의 셀은 TAXI 프로토콜 블록(20)의 TAXI수신부(38)에 의해서 56바이트의 병렬형태의 셀로 된 후 SAR블록(18)으로 인가된다. SAR블록(18)은 전달된 셀을 조립하며, 재조립 제어블록(16)의 제어에 의거하여 헤더정보, 에러정보 들의 신호제어정보를 재조립 제어 메모리(31)에 저장 및 그로부터 출력되게 하고, 실제의 데이터(payload)를 재조립 패킷 메모리(34)에 저장 및 그로부터 출력되게 한다. SAR블록(18)에서는 상기 분할 및 라우팅 택 부착 제어블록(14)에 제어에 의해 56바이트의 셀에 부착되어 있던 3바이트의 라우팅 택이 제거되며, 메시지 단위의 데이터가 제어블록(10)으로 제공된다. 제어블록(10)에 인가된 메시지단위의 데이터는 상위 메인 프로세서부(2)로 인가된다.On the other hand, the 56-byte serial cell provided from the cell multiplexing anddemultiplexing block 6 is converted into a 56-byte parallel cell by the TAXIreceiving unit 38 of theTAXI protocol block 20 and then applied to theSAR block 18. do. TheSAR block 18 assembles the transferred cell, and stores the signal control information of the header information and the error information in thereassembly control memory 31 and outputs it under the control of thereassembly control block 16, The actual payload is stored in and output from the reassembledpacket memory 34. In theSAR block 18, the three-byte routing tag attached to the 56-byte cell is removed by the division and routing tagattachment control block 14, and data in a message unit is provided to thecontrol block 10. do. The data of the message unit applied to thecontrol block 10 is applied to the uppermain processor unit 2.

도 1에 도시된 바와 같이, 상위 메인프로세서부(2) 또는 ATM스위치 망에서 전송된 데이터는 SAR블록(18)을 통해서 분해 및 조립되는데 이 과정에서 SAR블록(18)을 지나는 데이터와 제어신호의 저장영역을 필요로 한다.As shown in FIG. 1, data transmitted from the uppermain processor unit 2 or the ATM switch network is disassembled and assembled through theSAR block 18. In this process, data and control signals passing through theSAR block 18 are disassembled. Requires storage space

상기와 같은 종래 기술은 예컨대, 모토롤라 68계열의 CPU(10)와 SAR블록(10), 및 각종 메모리들 즉, 로컬 메모리(24), 분할 제어 메모리(26), 분할 패킷 메모리(28), 재조립 제어 메모리(32), 재조립 패킷메모리(34)가 구비되며, SAR처리부(30)도 송신 및 수신 제어로직으로 분리되어 있다. 이러한 제어 로직의 분리 및 별도의 외부 제어로직(CPU 제어블록(12), 분할 및 라우팅 택 부착 제어블록(14), 재조립 제어블록(16)등) 구현은 교환기내 성능 저하를 초래할 수 있다.Such a prior art is, for example, the CPU 68 andSAR block 10 of the Motorola 68 series, and various memories, that is, thelocal memory 24, thedivision control memory 26, thedivision packet memory 28, Anassembly control memory 32 and areassembly packet memory 34 are provided, and the SAR processing unit 30 is also separated into transmission and reception control logic. Separation of such control logic and implementation of separate external control logic (CPU control block 12, split and routing tack attachedcontrol block 14, reassemblycontrol block 16, etc.) can lead to performance degradation within the exchange.

따라서 본 발명의 목적은 기존의 복잡성과 성능 저하 문제를 해결하기 위해 SAR기능과 CPU를 하나로 통합한 집적회로를 구비하는 비동기 전송 모드 교환기에서의 프로세서간 통신을 위한 장치를 제공하는데 있다.
Accordingly, an object of the present invention is to provide an apparatus for inter-processor communication in an asynchronous transmission mode switch having an integrated circuit incorporating a SAR function and a CPU in order to solve the problem of complexity and performance degradation.

이하 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same elements in the figures are represented by the same numerals wherever possible. In addition, detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.

도 2는 본 발명의 실시 예에 따른 비동기 전송모드 교환기에서의 프로세서간 통신을 위한 장치 구성도이다. 도 2에서, 상위 메인 프로세서부(2) 및 셀 다중화 및 역다중화 블록(6)은 도 1의 구성과 동일하다.2 is a block diagram of an apparatus for interprocessor communication in an asynchronous transfer mode switch according to an exemplary embodiment of the present invention. In FIG. 2, the uppermain processor unit 2 and the cell multiplexing anddemultiplexing block 6 are the same as in FIG.

본 발명의 실시 예에 따른 IPC블록(4)은 CPU 및 SAR블록(50), FCC(Fast Communication Control)블록(54), 로컬메모리(56), ATM연결테이블(58)로 구성된 제어 및 SAR기능 통합블록(40)과, CPU제어블록(42)과, 라우팅 택 부착 및 제거 제어 블록(44)과, TAXI프로토콜 블록(20)으로 구성된다. 제어 및 SAR기능 통합블록(40)의 CPU 및 SAR블록(50)은 IPC제어뿐만 아니라 155Mbps ATM-SAR기능을 지원하는 블록으로서 원 칩(one chip)으로 구현된다. 원 칩 구현의 일 예로는 모토롤라사에서 제조된 MPC8260 프로세서가 있다. FCC블록(54)은 CPU 및 SAR블록(50)에 내장될 수 있으며, CPU 및 SAR블록(50)과 TAXI프로토콜 블록(20) 사이에서 ATM-SAR 통신 프로토콜을 지원한다. CPU 및 SAR블록(50)에 연결된 ATM연결 테이블(58)은 ATM-SAR의 VPI/VCI(Virtual Path Identifier/Virtual Channel Identifier)를 위한 룩업테이블(lookup table)이다. 상기 CPU 및 SAR블록(50)에 연결된 로컬메모리(56)는 CPU 및 SAR블록(50)의 동작 프로그램이 맵핑되어 있으며, 상위 프로세서서부(2)에서 전달된 메시지 및 SAR블록(18)에서 제공된 메시지가 저장된다.IPC block 4 according to an embodiment of the present invention is a control and SAR function consisting of a CPU andSAR block 50, a fast communication control (FCC)block 54, alocal memory 56, ATM connection table 58 An integratedblock 40, aCPU control block 42, a routing tag attach and removecontrol block 44, and aTAXI protocol block 20 are comprised. The CPU andSAR block 50 of the control and SAR function integratedblock 40 is implemented as one chip as a block supporting not only IPC control but also 155Mbps ATM-SAR function. One example of a one-chip implementation is the MPC8260 processor manufactured by Motorola. The FCCblock 54 may be embedded in the CPU andSAR block 50 and supports the ATM-SAR communication protocol between the CPU andSAR block 50 and theTAXI protocol block 20. The ATM association table 58 coupled to the CPU andSAR block 50 is a lookup table for the VPI / VCI (Virtual Path Identifier / Virtual Channel Identifier) of the ATM-SAR. In thelocal memory 56 connected to the CPU andSAR block 50, an operating program of the CPU andSAR block 50 is mapped, a message transmitted from theupper processor west 2, and a message provided from theSAR block 18. Is stored.

도 2에서 CPU제어블록(42)은 CPU 및 SAR블록(50)과 TAXI 프로토콜 블록(20)간을 제어하는 역할을 수행하며, 라우팅 택 부착 및 제거 제어 블록(44)은 TAXI프로토콜 블록(20)으로 전송되는 53바이트 셀에 스위치 라우팅을 위한 택(tag) 3바이트를 부착하시고, TAXI프로토콜 블록(20)을 통해 수신된 56바이트 셀에 있는 3바이트의 라우팅 택을 제거하는 역할을 한다.In FIG. 2, theCPU control block 42 controls the CPU and theSAR block 50 and theTAXI protocol block 20, and the routing tag attach and removecontrol block 44 is theTAXI protocol block 20. The tag attaches a tag 3 bytes for routing the switch to a 53 byte cell transmitted to the cell, and removes the 3 byte routing tag in the 56 byte cell received through theTAXI protocol block 20.

본 발명의 실시 예에서는 도 2에 도시된 바와 같이 IPC블록(4)을 ATM-SAR기능을 제어블록과 원칩화함으로써 SAR관련 외부 메모리와 제어로직을 줄였다.In the embodiment of the present invention, as shown in FIG. 2, theIPC block 4 is reduced to the SAR related external memory and control logic by one-chip ATM-SAR function with the control block.

메인 프로세서부(2)에서 내려 주는 메시지 단위의 IPC데이터는 IPC블록(4)내 제어 및 SAR 통합블록(50)의 로컬 메모리(56)에 저장된다. 그후 CPU 및 SAR블록(50)은 로컬메모리(56)에 저장된 메시지단위의 데이터를 읽어 와서 분해하여 ATM연결 테이블(58)을 이용하여 53바이트의 셀이 된다. 53바이트의 셀은 FCC블록(54)에 의해서 라우팅 택 부착 및 제거 제어로직(44)에 인가되며, 라우팅 택 부착 및 제거 제어로직(44)은 3바이트의 라우팅 택을 53바이트의 셀에 부착시켜 56바 이트의 셀로 되게 하여 TAXI프로토콜 블록(20)으로 출력한다. 56바이트의 셀은 TAXI프로토콜 블록(20)의 TAXI송신부(36)를 통해 셀 다중화 및 역다중화 블록(6)에 인가되어 다중화 되며, 그후 ATM스위치로 IPC데이터를 제공된다.The IPC data of the message unit given by themain processor unit 2 is stored in thelocal memory 56 of the control in theIPC block 4 and the SAR integratedblock 50. The CPU andSAR block 50 then reads and decomposes the data of the message unit stored in thelocal memory 56 to form a 53-byte cell using the ATM connection table 58. The 53-byte cell is applied to the routing tag attach and removecontrol logic 44 by the FCCblock 54, and the routing tag attach and removecontrol logic 44 attaches a 3-byte routing tag to the 53-byte cell. 56 bytes of cells are output to theTAXI protocol block 20. The 56-byte cell is applied to the cell multiplexing anddemultiplexing block 6 through theTAXI transmitter 36 of theTAXI protocol block 20 and multiplexed, and then IPC data is provided to the ATM switch.

한편 셀 다중화 및 역다중화 블록(6)으로부터 제공된 56바이트의 직렬형태의 셀은 TAXI 프로토콜 블록(20)의 TAXI수신부(38)에 의해서 56바이트의 병렬형태의 셀로 된 후 라우팅 택 부착 및 제거 제어블록(44)에 제어에 의해 56바이트의 셀에 부착되어 있던 3바이트의 라우팅 택이 제거되어 53바이트의 셀이 되어 제어 및 SAR통합 블록(40)으로 인가된다. 제어 및 SAR 통합 블록(40)에 인가된 53바이트의 셀은 CPU 및 SAR블록(50)에 의해서 재조립과정이 수행되어 메시지단위의 데이터가 되고 그후 상위 메인 프로세서부(2)에 인가된다.On the other hand, the 56-byte serial cell provided from the cell multiplexing anddemultiplexing block 6 is converted into a 56-byte parallel cell by theTAXI receiver 38 of theTAXI protocol block 20, and then a routing tag attach and remove control block. By means of 44, the 3-byte routing tag attached to the 56-byte cell is removed to form a 53-byte cell, which is applied to the control andSAR integration block 40. The 53-byte cell applied to the control andSAR consolidation block 40 is reassembled by the CPU and theSAR block 50 to form data in message units, and then applied to the uppermain processor unit 2.

상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정해 져야 한다.In the above description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the equivalent of claims and claims.

상술한 바와 같이 본 발명은 IPC블록의 SAR기능블록과 CPU를 하나로 통합한 집적회로칩을 이용하므로 외부에 별도의 ATM-SAR기능을 위한 칩 세트의 사용을 줄일 수 있으며, 또한 외부 로직이 줄어들므로 그 외부로직을 제어하기 위한 주변 제어로직 및 메모리도 줄일 수 있다. 따라서 전체적으로 하드웨어 회로 의존 량을 줄 일 수 있어서 교환기내의 성능향상을 가져온다.As described above, since the present invention uses an integrated circuit chip in which the SAR function block and the CPU of the IPC block are integrated into one, it is possible to reduce the use of a chip set for a separate ATM-SAR function externally and also reduce external logic. The peripheral control logic and memory for controlling the external logic can also be reduced. Therefore, the overall hardware circuit dependency can be reduced, resulting in improved performance in the exchange.

Claims (4)

Translated fromKorean

고속 비동기전송모드 스위치 망을 통하여 통신하는 비동기 전송 모드 교환기에서의 프로세서간 통신을 위한 장치에 있어서,An apparatus for interprocessor communication in an asynchronous transfer mode switch communicating through a high speed asynchronous transfer mode switch network,상위 메인 프로세서부에서 제공하는 메시지단위의 프로세간통신 데이터를 내부 비동기전송모드셀 포맷으로 변환 및 비동기전송모드 스위치 망을 통해 수신되는 셀 포맷을 다시 메시지 형태로 조립하여 상위 메인 프로세서부로 전달하도록 프로세서간 통신 제어기능과 셀 분할 및 재조립 기능을 통합 수행하는 기능 통합부와,Processor-to-processor communication to convert the inter-process communication data in the message unit provided by the upper main processor unit into the internal asynchronous transmission mode cell format, and to reassemble the cell format received through the asynchronous transmission mode switch network into a message form. A function integration unit that integrates a communication control function and a cell division and reassembly function,상기 기능 통합부에 의해 제어되며, 상기 비동기전송모드 스위치망 연결을 위한 정보를 가지고 있는 비동기전송모드 연결 테이블과,An asynchronous transmission mode connection table controlled by the function integrating unit and having information for the asynchronous transmission mode switch network connection;상기 비동기전송모드 스위치망과 상기 기능 통합부 간의 셀단위 데이터를 송수신하는 소정 프로토콜에 의거하여 송수신하는 프로토콜 송수신부와,A protocol transceiver for transmitting and receiving based on a predetermined protocol for transmitting and receiving cell unit data between the asynchronous transmission mode switch network and the function integrating unit; 상기 기능 통합부와 상기 프로토콜 송수신부 사이에서 분할 및 재조립기능의 통신 프로토콜을 지원하는 고속 통신 제어부와, A high speed communication control unit supporting a communication protocol of a division and reassembly function between the function integration unit and the protocol transmission and reception unit;상기 비동기전송모드 스위치망과 상기 기능 통합부 간의 셀단위 데이터에 스위칭 라우팅을 위한 라우팅 택을 부착 또는 제거시키는 라우팅 택 부착 및 제거 제어부로 구성함을 특징으로 하는 장치.And a routing tag attaching and removing control unit for attaching or removing a routing tag for switching routing to the cell unit data between the asynchronous transmission mode switch network and the function integrating unit.제1항에 있어서, 상기 기능 통합부는 원칩화됨을 특징으로 하는 장치.The apparatus of claim 1, wherein the function integration unit is one chip.제1항에 있어서, 기능 통합부와 상기 프로토콜 송수신부 간을 제어하는 외부 제어부를 더 가짐을 특징으로 하는 장치.The apparatus of claim 1, further comprising an external controller for controlling between the function integrator and the protocol transceiver.삭제delete

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