KR100646172B1 - LCD and its manufacturing method - Google Patents

Abstract

Translated fromKorean

본 발명은 마스크 공정 수를 절감할 수 있는 액정표시장치 및 그 제조 방법에 관한 것이다.The present invention relates to a liquid crystal display device and a method of manufacturing the same that can reduce the number of mask process.

본 발명에 따른 액정표시장치는 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트절연막을 사이에 두고 교차되게 형성되어 화소영역을 결정하는 데이터라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 화소영역에 형성되며 상기 박막트랜지스터와 접속된 화소전극과; 상기 게이트라인과 접속된 게이트패드와; 상기 데이터라인과 접속된 데이터패드를 구비하며; 상기 게이트패드는 상기 기판과 접촉되게 상기 기판 상에 투명도전막이 노출되도록 형성된 것을 특징으로 한다.A liquid crystal display according to the present invention includes a gate line formed on a substrate; A data line intersecting the gate line and a gate insulating layer to determine a pixel area; A thin film transistor formed at an intersection of the gate line and the data line; A pixel electrode formed in the pixel region and connected to the thin film transistor; A gate pad connected to the gate line; A data pad connected to said data line; The gate pad is formed to expose the transparent conductive film on the substrate in contact with the substrate.

Description

Translated fromKorean

액정표시장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY AND FABRICATING METHOD THEREOF}Liquid crystal display and its manufacturing method {LIQUID CRYSTAL DISPLAY AND FABRICATING METHOD THEREOF}            

도 1은 종래 액정표시패널의 박막트랜지스터 어레이 기판을 나타내는 평면도이다.1 is a plan view illustrating a thin film transistor array substrate of a conventional liquid crystal display panel.

도 2는 도 1에 도시된 박막트랜지스터 어레이 기판을 선"Ⅱ-Ⅱ'"를 따라 절단하여 도시한 단면도이다.FIG. 2 is a cross-sectional view of the thin film transistor array substrate shown in FIG. 1 taken along the line "II-II '".

도 3a 내지 도 3d는 도 2에 도시된 박막트랜지스터 어레이 기판의 제조 방법 을 단계적으로 도시한 단면도들이다.3A to 3D are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 2.

도 4는 본 발명의 제1 실시 예에 따른 액정표시패널의 박막트랜지스터 어레이 기판을 도시한 평면도이다.4 is a plan view illustrating a thin film transistor array substrate of a liquid crystal display panel according to a first embodiment of the present invention.

도 5는 도 4에 도시된 박막트랜지스터 어레이 기판을 선"Ⅴ-Ⅴ'"을 따라 절단하여 도시한 단면도이다.FIG. 5 is a cross-sectional view of the thin film transistor array substrate of FIG. 4 taken along the line "V-V '".

도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 하부 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.6A and 6B are plan and cross-sectional views illustrating a first mask process in a method of manufacturing a lower array substrate according to a first embodiment of the present invention.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.7A and 7B are plan and cross-sectional views illustrating a second mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 8a 내지 도 8c는 도 7a 및 도 7b에 도시된 제2 마스크 공정을 구체적으로 설명하기 위한 단면도이다.8A to 8C are cross-sectional views for describing in detail the second mask process illustrated in FIGS. 7A and 7B.

도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.9A and 9B are plan and cross-sectional views illustrating a third mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 10a 내지 도 10e는 도 9a 및 도 9b에 도시된 제3 마스크 공정을 구체적으로 설명하기 위한 단면도이다.10A through 10E are cross-sectional views illustrating in detail the third mask process illustrated in FIGS. 9A and 9B.

도 11는 본 발명의 제2 실시 예에 따른 액정표시패널의 박막트랜지스터 어레이 기판을 도시한 평면도이다.11 is a plan view illustrating a thin film transistor array substrate of a liquid crystal display panel according to a second exemplary embodiment of the present invention.

도 12는 도 11에 도시된 박막트랜지스터 어레이 기판을 선"ⅩⅡ-ⅩⅡ'"을 따라 절단하여 도시한 단면도이다.FIG. 12 is a cross-sectional view of the thin film transistor array substrate of FIG. 11 taken along the line " XII-XII '.

도 13a 내지 도 13c는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판의 제조 방법을 설명하기 위한 단면도이다.13A to 13C are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

도 14는 도 4에 도시된 박막트랜지스터 어레이 기판을 포함하는 액정표시장치를 나타내는 평면도이다.14 is a plan view illustrating a liquid crystal display including the thin film transistor array substrate of FIG. 4.

도 15는 도 14에서 선"ⅩⅤ-ⅩⅤ'"를 따라 절취한 액정표시장치를 나타내는 단면도이다.FIG. 15 is a cross-sectional view illustrating the liquid crystal display taken along the line "V-V" in FIG. 14.

도 16은 도 11에 도시된 박막트랜지스터 어레이 기판을 포함하는 액정표시장치를 나타내는 평면도이다.16 is a plan view illustrating a liquid crystal display including the thin film transistor array substrate of FIG. 11.

도 17은 도 16에서 선"ⅩⅦ-ⅩⅦ'"를 따라 절취한 액정표시장치를 나타내는 단면도이다.FIG. 17 is a cross-sectional view illustrating the liquid crystal display taken along the line “ⅩⅦ-ⅩⅦ” in FIG. 16.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2,102 : 게이트 라인4,104 : 데이터 라인2,102: gate line 4,104: data line

6,106 : 게이트전극8,108 : 소스전극6,106: gate electrode 8,108: source electrode

10,110 : 드레인전극12,112 : 게이트절연막10,110 drain electrode 12112 gate insulating film

14,114 : 활성층16,116 : 오믹접촉층14,114 active layer 16,116 ohmic contact layer

18,118 : 보호막20,42,56,66,180 : 콘택홀18,118:Shield 20,42,56,66,180: Contact hole

22,122 : 화소전극28,128 : 스토리지전극22,122: pixel electrode 28,128: storage electrode

40,140 : 스토리지캐패시터50,150 : 게이트패드40,140: Storage capacitor 50,150: Gate pad

52 : 게이트 패드 하부 전극54 : 게이트 패드 상부 전극52: gate pad lower electrode 54: gate pad upper electrode

60,160 : 데이터패드62 : 데이터 패드 하부 전극60, 160: data pad 62: data pad lower electrode

64 : 데이터 패드 상부 전극170 : 투명도전막64: data pad upper electrode 170: transparent conductive film

172 : 게이트금속막172: gate metal film

본 발명은 액정표시장치에 관한 것으로, 특히 공정을 단순화시킬 수 있는 액정표시장치 및 그 제조 방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a method of manufacturing the same that can simplify the process.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정 표시 장치는 상/하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. The liquid crystal display device drives the liquid crystal by an electric field formed between the pixel electrode and the common electrode disposed to face the upper and lower substrates.

액정 표시 장치는 서로 대향하여 합착된 박막트랜지스터 어레이 기판(하부 어레이 기판) 및 컬러필터 어레이 기판(상부 어레이 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.The liquid crystal display includes a thin film transistor array substrate (lower array substrate) and a color filter array substrate (upper array substrate) bonded together to face each other, a spacer for maintaining a constant cell gap between the two substrates, and a liquid crystal filled in the cell gap. Equipped.

박막트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 컬러필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.The thin film transistor array substrate is composed of a plurality of signal wires and thin film transistors, and an alignment film coated thereon for liquid crystal alignment. The color filter array substrate is composed of a color filter for color implementation, a black matrix for preventing light leakage, and an alignment film coated thereon for liquid crystal alignment.

이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.In such a liquid crystal display device, the thin film transistor array substrate includes a semiconductor process and requires a plurality of mask processes, and thus, the manufacturing process is complicated, which is an important cause of an increase in the manufacturing cost of the liquid crystal panel. In order to solve this problem, the thin film transistor array substrate is developing in a direction of reducing the number of mask processes. This is because one mask process includes many processes such as a thin film deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, an inspection process, and the like. Accordingly, in recent years, a four-mask process that reduces one mask process in a five-mask process, which is a standard mask process of a thin film transistor array substrate, has emerged.

도 1은 종래의 4마스크 공정을 이용한 박막트랜지스터 어레이 기판을 나타내는 평면도이고, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 1 is a plan view illustrating a thin film transistor array substrate using a conventional four mask process, and FIG. 2 is a cross-sectional view illustrating a thin film transistor array substrate taken along a line “II-II ′” in FIG. 1.

도 1 및 도 2를 참조하면, 종래 액정표시패널의 박막트랜지스터 어레이 기판은 하부 기판(1) 위에 게이트 절연막(12)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(22)과, 게이트라인(2)과 스토리지전극(28)의 중첩부에 형성된 스토리지 캐패시터(40)와, 게이트 라인(2)과 접속된 게이트 패드(50)와, 데이터 라인(4)과 접속된 데이터 패드(60)를 구비한다.1 and 2, a thin film transistor array substrate of a conventional liquid crystal display panel includes agate line 2 and adata line 4 formed to intersect agate insulating layer 12 therebetween on alower substrate 1; Athin film transistor 30 formed at each intersection thereof, apixel electrode 22 formed at the pixel region provided at the intersection structure, astorage capacitor 40 formed at an overlapping portion of thegate line 2 and thestorage electrode 28, and And agate pad 50 connected to thegate line 2, and adata pad 60 connected to thedata line 4.

게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.Thegate line 2 for supplying the gate signal and thedata line 4 for supplying the data signal are formed in an intersecting structure to define thepixel region 5.

박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(8) 사이에 채널을 형성하는 활성층(14)을 더 구비한다.Thethin film transistor 30 keeps the pixel signal of thedata line 4 charged and held in thepixel electrode 22 in response to the gate signal of thegate line 2. To this end, thethin film transistor 30 includes agate electrode 6 connected to thegate line 2, asource electrode 8 connected to thedata line 4, and a drain electrode connected to thepixel electrode 22. 10). In addition, thethin film transistor 30 further includes anactive layer 14 overlapping with thegate electrode 6 and thegate insulating layer 12 therebetween to form a channel between thesource electrode 8 and thedrain electrode 8. .

그리고, 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과도 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.Theactive layer 14 also overlaps thedata line 4, the data padlower electrode 62, and thestorage electrode 28. On theactive layer 14, anohmic contact layer 16 for ohmic contact with thedata line 4, thesource electrode 8, thedrain electrode 10, the data padlower electrode 62, and thestorage electrode 28 is further included. Is formed.

화소 전극(22)은 보호막(18)을 관통하는 제1 콘택홀(20)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역(5)에 형성된다.Thepixel electrode 22 is connected to thedrain electrode 10 of thethin film transistor 30 through thefirst contact hole 20 penetrating thepassivation layer 18 and is formed in thepixel region 5.

이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.Accordingly, an electric field is formed between thepixel electrode 22 supplied with the pixel signal through thethin film transistor 30 and the common electrode (not shown) supplied with the reference voltage. This electric field causes the liquid crystal molecules between the lower array substrate and the upper array substrate to rotate by dielectric anisotropy. The light transmittance passing through thepixel region 5 is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing grayscale.

스토리지 캐패시터(40)는 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(12), 활성층(14) 및 오믹 접촉층(16)을 사이에 두고 중첩되는 스토리지 전극(28)으로 구성된다. 여기서, 스토리지전극(28)은 보호막(18)에 형성된 제2 콘택홀(42)을 통해 화소전극(22)과 접속된다. 이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.Thestorage capacitor 40 includes agate line 2, astorage electrode 28 overlapping thegate line 2 with thegate insulating layer 12, theactive layer 14, and theohmic contact layer 16 therebetween. do. Thestorage electrode 28 is connected to thepixel electrode 22 through thesecond contact hole 42 formed in thepassivation layer 18. Thestorage capacitor 40 allows the pixel signal charged in thepixel electrode 22 to remain stable until the next pixel signal is charged.

게이트패드(50)는 게이트드라이버(도시하지 않음)와 접속되어 게이트라인(2)에 게이트신호를 공급한다. 이러한 게이트 패드(50)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(52)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제3 콘택홀(56)을 통해 게이트 패드 하부 전극(52)과 접속된 게이트 패드 상부 전극(54)으로 구성된다.Thegate pad 50 is connected to a gate driver (not shown) to supply a gate signal to thegate line 2. Thegate pad 50 has a gate padlower electrode 52 extending from thegate line 2 and athird contact hole 56 penetrating thegate insulating layer 12 and thepassivation layer 18. And a gate padupper electrode 54 connected to 52.

데이터패드(60)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터라인(4)에 데이터신호를 공급한다. 이러한 데이터 패드(60)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(62)과, 보호막(18)을 관통하는 제4 콘택홀(66)을 통해 데이터 패드 하부 전극(62)과 접속된 데이터 패드 상부 전극(64)으로 구성된다.Thedata pad 60 is connected to a data driver (not shown) to supply a data signal to thedata line 4. Thedata pad 60 is connected to the data padlower electrode 62 through a data padlower electrode 62 extending from thedata line 4 and afourth contact hole 66 passing through thepassivation layer 18. It consists of a data padupper electrode 64.

이러한 구성을 가지는 액정표시패널의 박막트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.A method of manufacturing a thin film transistor array substrate of a liquid crystal display panel having such a configuration will be described with reference to FIGS. 3A to 3D in detail using a four mask process.

도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(1) 상에 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 게이트패턴이 형성된다.Referring to FIG. 3A, a gate pattern including agate line 2, agate electrode 6, and a gate padlower electrode 52 is formed on thelower substrate 1 using a first mask process.

이를 상세히 설명하면, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 게이트패턴이 형성된다. 여기서, 게이트금속층으로는 알루미늄계 금속 등이 이용된다.In detail, the gate metal layer is formed on thelower substrate 1 through a deposition method such as a sputtering method. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask to form a gate pattern including thegate line 2, thegate electrode 6, and the gate padlower electrode 52. Here, an aluminum metal or the like is used as the gate metal layer.

도 3b를 참조하면, 게이트패턴이 형성된 하부 기판(1) 상에 게이트 절연막(12)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(12) 위에 활성층(14) 및 오믹 접촉층(16)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62), 스토리지 전극(28)을 포함하는 데이터패턴이 형성된다.Referring to FIG. 3B, agate insulating layer 12 is coated on thelower substrate 1 on which the gate pattern is formed. A semiconductor pattern including anactive layer 14 and anohmic contact layer 16 on thegate insulating layer 12 using a second mask process; A data pattern including adata line 4, asource electrode 8, adrain electrode 10, a data padlower electrode 62, and astorage electrode 28 is formed.

이를 상세히 설명하면, 게이트패턴이 형성된 하부 기판(1) 상에 PECVD, 스퍼 터링 등의 증착 방법을 통해 게이트 절연막(12), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 데이터금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(12)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 데이터 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.In detail, thegate insulating layer 12, the amorphous silicon layer, the n + amorphous silicon layer, and the data metal layer are sequentially formed on thelower substrate 1 on which the gate pattern is formed by a deposition method such as PECVD or sputtering. Here, as the material of thegate insulating film 12, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. As the data metal, molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy) and the like are used.

이어서, 데이터 금속층 위에 제2 마스크를 이용한 포토리소그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.Subsequently, a photoresist pattern is formed on the data metal layer by a photolithography process using a second mask. In this case, by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the thin film transistor, the photoresist pattern of the channel portion has a lower height than other source / drain pattern portions.

이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 데이터금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(8), 그 소스 전극(8)과 일체화된 드레인 전극(10), 스토리지 전극(28)을 포함하는 데이터패턴이 형성된다.Subsequently, the data metal layer is patterned by a wet etching process using a photoresist pattern to include adata line 4, asource electrode 8, adrain electrode 10 integrated with thesource electrode 8, and astorage electrode 28. A data pattern is formed.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(14)과 활성층(16)이 형성된다.Then, theohmic contact layer 14 and theactive layer 16 are formed by simultaneously patterning the n + amorphous silicon layer and the amorphous silicon layer by a dry etching process using the same photoresist pattern.

그리고, 에싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 데이터금속층 및 오믹 접촉층(16)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(8)과 드레인 전극(10)이 분리된다.After the photoresist pattern having a relatively low height is removed from the channel portion by an ashing process, the data metal layer and theohmic contact layer 16 of the channel portion are etched by a dry etching process. Accordingly, theactive layer 14 of the channel portion is exposed to separate thesource electrode 8 and thedrain electrode 10.

이어서, 스트립 공정으로 데이터패턴 위에 남아 있던 포토레지스트 패턴이 제거된다.Subsequently, the photoresist pattern remaining on the data pattern is removed by a stripping process.

도 3c를 참조하면, 데이터패턴이 형성된 게이트 절연막(12) 상에 제3 마스크 공정을 이용하여 제1 내지 제4 콘택홀들(20,42,56,66)을 포함하는 보호막(18)이 형성된다.Referring to FIG. 3C, thepassivation layer 18 including the first to fourth contact holes 20, 42, 56, and 66 is formed on thegate insulating layer 12 on which the data pattern is formed by using a third mask process. do.

상세히 하면, 데이터패턴이 형성된 게이트 절연막(12) 상에 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다. 이어서, 보호막(18)이 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제4 콘택홀들(20,42,56,66)이 형성된다. 제1 콘택홀(20)은 보호막(18)을 관통하여 드레인 전극(10)을 노출시키고, 제2 콘택홀(42)은 보호막(18)을 관통하여 스토리지 전극(28)을 노출시킨다. 제3 콘택홀(56)은 보호막(18) 및 게이트 절연막(12)을 관통하여 게이트 패드 하부 전극(52)을 노출시키고, 제4 콘택홀(66)은 보호막(18)을 관통하여 데이터 패드 하부 전극(62)을 노출시킨다. 여기서, 데이터 금속으로 몰리브덴(Mo)과 같이 건식 식각비 큰 금속이 이용되는 경우 제1, 제2, 제4 콘택홀(20, 42, 66) 각각은 드레인 전극(10), 스토리지 전극(28), 데이터 패드 하부 전극(62)까지 관통하여 그들의 측면을 노출시키게 된다.In detail, theprotective film 18 is entirely formed on thegate insulating film 12 on which the data pattern is formed by a deposition method such as PECVD. Subsequently, thepassivation layer 18 is patterned by a photolithography process and an etching process using a third mask to form first to fourth contact holes 20, 42, 56, and 66. Thefirst contact hole 20 penetrates thepassivation layer 18 to expose thedrain electrode 10, and thesecond contact hole 42 penetrates thepassivation layer 18 to expose thestorage electrode 28. Thethird contact hole 56 penetrates thepassivation layer 18 and thegate insulating layer 12 to expose the gate padlower electrode 52, and thefourth contact hole 66 penetrates thepassivation layer 18 to lower the data pad. Theelectrode 62 is exposed. Here, when a dry etching ratio metal such as molybdenum (Mo) is used as the data metal, each of the first, second, and fourth contact holes 20, 42, and 66 may have adrain electrode 10 and astorage electrode 28. As a result, the data padlower electrode 62 penetrates to expose side surfaces thereof.

보호막(18)의 재료로는 게이트 절연막(12)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.As the material of theprotective film 18, an inorganic insulating material such as thegate insulating film 12 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.

도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(18) 상에 화소 전극(22), 게이트 패드 상부 전극(54), 데이터 패드 상부 전극(64)을 포함하는 투 명 도전 패턴이 형성된다.Referring to FIG. 3D, a transparent conductive pattern including thepixel electrode 22, the gate padupper electrode 54, and the data padupper electrode 64 is formed on thepassivation layer 18 using a fourth mask process. .

상세히 하면, 보호막(18) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(22), 게이트 패드 상부 전극(54), 데이터 패드 상부 전극(64)을 포함하는 투명 도전 패턴이 형성된다. 화소 전극(22)은 제1 콘택홀(20)을 통해 드레인 전극(10)과 전기적으로 접속되고, 제2 콘택홀(42)을 통해 스토리지 전극(28)과 전기적으로 접속된다. 게이트 패드 상부 전극(54)은 제3 콘택홀(56)을 통해 게이트 패드 하부 전극(52)과 전기적으로 접속된다. 데이터 패드 상부 전극(64)은 제4 콘택홀(66)을 통해 데이터 패드 하부 전극(62)과 전기적으로 접속된다.In detail, the transparent conductive film is apply | coated on theprotective film 18 by the vapor deposition method, such as sputtering. Subsequently, the transparent conductive layer is patched through a photolithography process and an etching process using a fourth mask, thereby forming a transparent conductive pattern including thepixel electrode 22, the gate padupper electrode 54, and the data padupper electrode 64. . Thepixel electrode 22 is electrically connected to thedrain electrode 10 through thefirst contact hole 20 and electrically connected to thestorage electrode 28 through thesecond contact hole 42. The gate padupper electrode 54 is electrically connected to the gate padlower electrode 52 through thethird contact hole 56. The data padupper electrode 64 is electrically connected to the data padlower electrode 62 through thefourth contact hole 66.

여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.Herein, materials of the transparent conductive film include indium tin oxide (ITO), tin oxide (TO), indium tin zinc oxide (ITZO), and indium zinc oxide (IZO). ) Is used.

이와 같이, 종래 박막 트랜지스터 어레이 기판 및 그 제조 방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.As described above, the conventional thin film transistor array substrate and the method of manufacturing the same can reduce the number of manufacturing steps and reduce manufacturing costs in proportion to the case of using the 5 mask process by employing a four mask process. However, since the four mask process is still complicated and the manufacturing cost is limited, there is a need for a method of further reducing the manufacturing cost by simplifying the manufacturing process.

따라서, 본 발명의 목적은 마스크 공정 수를 절감할 수 있는 액정표시장치 및 그 제조 방법을 제공하는 것이다.
Accordingly, an object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same, which can reduce the number of mask processes.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치는 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트절연막을 사이에 두고 교차되게 형성되어 화소영역을 결정하는 데이터라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 화소영역에 형성되며 상기 박막트랜지스터와 접속된 화소전극과; 상기 게이트라인과 접속된 게이트패드와; 상기 데이터라인과 접속된 데이터패드를 구비하며; 상기 게이트패드는 상기 기판과 접촉되게 상기 기판 상에 투명도전막이 노출되도록 형성된 것을 특징으로 한다.In order to achieve the above object, the liquid crystal display device according to the present invention comprises a gate line formed on the substrate; A data line intersecting the gate line and a gate insulating layer to determine a pixel area; A thin film transistor formed at an intersection of the gate line and the data line; A pixel electrode formed in the pixel region and connected to the thin film transistor; A gate pad connected to the gate line; A data pad connected to said data line; The gate pad is formed to expose the transparent conductive film on the substrate in contact with the substrate.

상기 액정표시장치는 상기 투명도전막과 접속된 도전성필름을 추가로 구비하는 것을 특징으로 한다.The liquid crystal display device further comprises a conductive film connected to the transparent conductive film.

상기 게이트패드는 상기 투명도전막과, 상기 투명도전막이 일부 노출되도록 상기 투명도전막 상에 형성된 게이트금속막을 포함하는 것을 특징으로 한다.The gate pad may include the transparent conductive layer and a gate metal layer formed on the transparent conductive layer to partially expose the transparent conductive layer.

상기 게이트패드의 투명도전막은 상기 게이트절연막 및 게이트패드의 게이트금속막을 관통하는 콘택홀을 경유하여 상기 도전성필름과 접속되는 것을 특징으로 한다.The transparent conductive film of the gate pad is connected to the conductive film via a contact hole penetrating through the gate insulating film and the gate metal film of the gate pad.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치의 제조방법은 기판 상에 게이트절연막을 사이에 두고 교차하는 게이트라인 및 데이터라인을 포함하는 신호라인, 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터, 상기 박막트랜지스터와 접속된 화소전극, 상기 게이트라인과 접속된 게이트패드, 상기 데이터라인과 접속된 데이터패드를 형성하는 단계를 포함하며, 상기 게이트패드는 상기 기판과 접촉되게 상기 기판 상에 투명도전막이 노출되도록 형성된 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a liquid crystal display according to the present invention includes a signal line including a gate line and a data line intersecting a gate insulating film on a substrate, and an intersection portion of the gate line and the data line. Forming a thin film transistor, a pixel electrode connected to the thin film transistor, a gate pad connected to the gate line, and a data pad connected to the data line, wherein the gate pad is in contact with the substrate. It characterized in that the transparent conductive film is formed to expose.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 17를 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4 to 17.

도 4는 본 발명의 제1 실시 예에 따른 액정표시패널의 박막트랜지스터 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에서 선"Ⅴ-Ⅴ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.4 is a plan view illustrating a thin film transistor array substrate of a liquid crystal display panel according to a first exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view illustrating a thin film transistor array substrate taken along a line "V-V '" in FIG. 4. .

도 4 및 도 5에 도시된 박막트랜지스터 어레이 기판은 하부 기판(101) 위에 게이트 절연패턴(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역(105)에 형성된 화소 전극(122)과, 화소전극(122)과 게이트라인(102)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)를 구비한다.4 and 5 may include agate line 102 and adata line 104 formed on thelower substrate 101 to intersect with thegate insulating pattern 112 interposed therebetween, and formed at each intersection thereof. Thethin film transistor 130, thepixel electrode 122 formed in thepixel region 105 provided in an intersecting structure, thestorage capacitor 140 formed in an overlapping portion of thepixel electrode 122 and thegate line 102, and the gate. Agate pad 150 extending atline 102 and adata pad 160 extending atdata line 104.

게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역(105)을 정의한다.Thegate line 102 for supplying the gate signal and thedata line 104 for supplying the data signal are formed in an intersecting structure to define thepixel region 105.

박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다. 또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연패턴(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 반도체패턴(114,116)을 구비한다.Thethin film transistor 130 keeps the pixel signal of thedata line 104 charged and maintained in thepixel electrode 122 in response to the gate signal of thegate line 102. To this end, thethin film transistor 130 may include agate electrode 106 connected to thegate line 102, asource electrode 108 connected to thedata line 104, and a drain electrode connected to thepixel electrode 122. 110). In addition, thethin film transistor 130 includessemiconductor patterns 114 and 116 that form a channel between thesource electrode 108 and thedrain electrode 110 while overlapping thegate electrode 106 and thegate insulating pattern 112 therebetween. do.

게이트전극(106)과 게이트라인(102)을 포함하는 게이트패턴은 투명도전막(170)과, 그 투명도전막(170) 상에 게이트금속막(172)이 적층된 구조로 형성된다.The gate pattern including thegate electrode 106 and thegate line 102 has a structure in which a transparentconductive film 170 and agate metal film 172 are stacked on the transparentconductive film 170.

반도체패턴은 소스전극(108)과 드레인전극(110) 사이의 채널을 형성하고, 게이트절연패턴(112)을 사이에 두고 게이트패턴과 부분적으로 중첩되게 형성된 활성층(114)을 구비한다. 그리고, 반도체패턴은 활성층(114) 위에 형성되어 스토리지전극(128), 소스전극(108) 및 드레인전극(110)과 오믹접촉을 위한 오믹접촉층(116)을 추가로 구비한다. 이러한 반도체패턴은 셀과 셀 사이에서는 분리되게 형성되어 그 반도체패턴에 의한 셀들 간의 신호간섭을 방지하게 된다.The semiconductor pattern includes anactive layer 114 that forms a channel between thesource electrode 108 and thedrain electrode 110 and partially overlaps the gate pattern with thegate insulating pattern 112 therebetween. The semiconductor pattern is formed on theactive layer 114 and further includes anohmic contact layer 116 for ohmic contact with thestorage electrode 128, thesource electrode 108, and thedrain electrode 110. The semiconductor pattern is formed to be separated between the cell and the cell to prevent signal interference between the cells by the semiconductor pattern.

화소 전극(122)은 화소 영역(105)에 투명도전막(170)으로 형성되어 박막 트랜지스터(130)의 드레인 전극(110)과 직접 접속된다.Thepixel electrode 122 is formed of the transparentconductive film 170 in thepixel region 105 to be directly connected to thedrain electrode 110 of thethin film transistor 130.

이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 수직전계가 형성된다. 이러한 전계에 의해 상부 어레이 기판과 하부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.Accordingly, a vertical electric field is formed between thepixel electrode 122 supplied with the pixel signal through thethin film transistor 130 and the common electrode (not shown) supplied with the reference voltage. This electric field causes the liquid crystal molecules between the upper array substrate and the lower array substrate to rotate by dielectric anisotropy. The light transmittance passing through thepixel region 105 is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing gray scale.

스토리지 캐패시터(140)는 게이트라인(102)과, 그 게이트라인(102)과 게이트절연패턴(112), 활성층(114) 및 오믹접촉층(116)을 사이에 두고 중첩되며 화소전극(122)과 직접 접속된 스토리지전극(128)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.Thestorage capacitor 140 overlaps thegate line 102 with thegate line 102, thegate insulating pattern 112, theactive layer 114, and theohmic contact layer 116 interposed therebetween, and thepixel electrode 122. Thestorage electrode 128 is directly connected. Thestorage capacitor 140 allows the pixel signal charged in thepixel electrode 122 to be stably maintained until the next pixel signal is charged.

게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트라인(102)에 공급한다. 여기서, 게이트패드(150)는 투명도전막(170)과, 그 투명도전막(170) 상에 형성된 게이트금속층(172)으로 형성된다. 이러한 게이트패드(150)는 게이트라인(102)으로부터 신장된 투명도전막(170)이 게이트절연패턴(112)과 게이트금속층(172)을 관통하는 콘택홀(180)을 통해 일부 노출되도록 형성된다.Thegate pad 150 is connected to a gate driver (not shown) to supply a gate signal generated by the gate driver to thegate line 102. Here, thegate pad 150 is formed of the transparentconductive film 170 and thegate metal layer 172 formed on the transparentconductive film 170. Thegate pad 150 is formed such that the transparentconductive film 170 extending from thegate line 102 is partially exposed through thecontact hole 180 penetrating through thegate insulating pattern 112 and thegate metal layer 172.

데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터라인(104)에 공급한다. 이러한 데이터패드(160)는 데이터라인(104)과 직접 접속되며 투명도전막(170)이 노출된 구조로 형성된다. 한편, 데이터패드(160)는 투명도전막(170), 그 투명도전막(170) 상에 데이터라인(104)과 중첩되는 영역에 형성되는 게이트금속막(172)으로 이루어질 수도 있다.Thedata pad 160 is connected to a data driver (not shown) to supply a data signal generated by the data driver to thedata line 104. Thedata pad 160 is directly connected to thedata line 104 and has a structure in which the transparentconductive film 170 is exposed. Thedata pad 160 may be formed of the transparentconductive film 170 and thegate metal film 172 formed on the transparentconductive film 170 in an area overlapping thedata line 104.

이와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판은 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)이 노출되고, 기판(101) 측면으로 게이트금속막(172)이 노출됨으로써 게이트금속막(172)의 노출이 최소화되어 부식에 대한 신뢰성이 향상된다. 또한, 투명도전막(170)이 노출되도록 형성된 게이트패드(150) 및 데이터패드(160)는 TCP의 반복적인 부착공정에서도 단선 불량을 방지할 수 있다.As described above, in the thin film transistor array substrate according to the present invention, thegate pad 150 and the transparentconductive film 170 of thedata pad 160 are exposed, and thegate metal film 172 is exposed to the side of thesubstrate 101 so that the gate metal is exposed. The exposure of thefilm 172 is minimized to improve the reliability of corrosion. In addition, thegate pad 150 and thedata pad 160 formed to expose the transparentconductive film 170 may prevent a disconnection failure even in a repetitive attach process of TCP.

도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.6A and 6B are plan and cross-sectional views illustrating a first mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 6a 및 도 6b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(101) 상에 게이트금속막(172)을 포함하는 화소전극(122)과; 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트 패드(150) 및 데이터패드(160)를 포함하는 게이트패턴이 형성된다.6A and 6B, apixel electrode 122 including agate metal film 172 on thelower substrate 101 by a first mask process; A gate pattern including a two-layeredgate line 102, agate electrode 106, agate pad 150, and adata pad 160 is formed.

이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(170)과 게이트금속막(172)이 순차적으로 형성된다. 여기서, 투명도전막(170)은 ITO, TO, ITZO, IZO 등과 같은 투명도전성물질이 이용되고, 게이트금속막(172)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 이어서, 투명도전막(170)과 게이트 금속층(172)이 제1 마스크를 이용한 포토리소그래피공정 과 식각공정에 의해 패터닝됨으로써 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트 패드(150) 및 데이터패드(160)를 포함하는 게이트패턴과; 게이트금속막(172)을 포함하는 화소전극(122)이 형성된다.To this end, the transparentconductive film 170 and thegate metal film 172 are sequentially formed on thelower substrate 101 through a deposition method such as sputtering. Here, the transparentconductive film 170 is a transparent conductive material such as ITO, TO, ITZO, IZO, etc., thegate metal film 172 is an aluminum (Al) -based metal, including molybdenum (AlNd), molybdenum ( Metals such as Mo, copper (Cu), chromium (Cr), tantalum (Ta), titanium (Ti) and the like are used. Subsequently, the transparentconductive film 170 and thegate metal layer 172 are patterned by a photolithography process and an etching process using a first mask to form agate layer 102, agate electrode 106, and agate pad 150 having a two-layer structure. A gate pattern including adata pad 160; Thepixel electrode 122 including thegate metal film 172 is formed.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.7A and 7B are plan views and cross-sectional views illustrating a second mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 7a 및 도 7b에 도시된 바와 같이 제2 마스크공정으로 게이트패턴과 화소전극(122)이 형성된 하부기판(101) 상에 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 그리고, 데이터패드(160) 및 화소전극(122)에 포함된 게이트금속막(172)이 제거되어 투명도전막(170)이 노출되며, 반도체패턴, 게이트절연패턴(112) 및 게이트금속막(172)을 관통하여 게이트패드(150)의 투명도전막(170)을 노출시키는 콘택홀(180)이 형성된다. 이러한 제2 마스크 공정을 도 8a 내지 도 8c를 참조하여 상세히 하면 다음과 같다.7A and 7B, thegate insulating pattern 112 is formed on thelower substrate 101 on which the gate pattern and thepixel electrode 122 are formed by the second mask process; A semiconductor pattern including theactive layer 114 and theohmic contact layer 116 is formed. Thegate metal layer 172 included in thedata pad 160 and thepixel electrode 122 is removed to expose the transparentconductive layer 170. The semiconductor pattern, thegate insulation pattern 112, and thegate metal layer 172 are exposed. Acontact hole 180 is formed through the hole to expose the transparentconductive layer 170 of thegate pad 150. The second mask process will be described in detail with reference to FIGS. 8A to 8C as follows.

우선, 게이트패턴이 형성된 하부 기판(101) 상에 도 8a에 도시된 바와 같이 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(111)과 제1 및 제2 반도체층(115,117)이 순차적으로 형성된다. 여기서, 게이트 절연막(111)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층(115)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(117)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 이어서, 제2 반도체층(117) 위에 포토레지스트막(216)이 전면 형성된 다음 하부기판(101) 상부에 제2 마스크(210)가 정렬된다. 제2 마스크(210)는 투명한 재 질인 마스크기판(212)과, 마스크기판(212)의 차단영역(S2)에 형성된 차단부(214)를 구비한다. 여기서, 마스크 기판(212)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제2 마스크(210)를 이용한 포토레지스트막(216)을 노광 및 현상함으로써 도 8b에 도시된 바와 같이 제2 마스크(210)의 차단부(214)와 대응하여 포토레지스트 패턴(218)이 형성된다. 이러한 포토레지스트 패턴(218)을 이용한 식각 공정으로 제1 및 제2 반도체층(115,117)과 게이트절연막(111)이 패터닝됨으로써 도 8c에 도시된 바와 같이 게이트라인(102), 게이트전극(106) 및 게이트패드(150)를 포함하는 게이트패턴과 중첩되는 게이트절연패턴(112)과, 그 게이트절연패턴(112) 상에 게이트패턴보다 폭이 넓은 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 이는 반도체패턴이 게이트전극(106)의 폭보다 폭이 좁을 경우 채널특성이 저하되므로 이를 방지하기 위해서이다. 또한, 게이트절연패턴(112)과 반도체패턴을 관통하여 게이트패드(150)의 게이트금속막(172)을 노출시키는 콘택홀(180)이 형성된다.First, as shown in FIG. 8A, thegate insulating layer 111 and the first and second semiconductor layers 115 and 117 are sequentially formed on thelower substrate 101 on which the gate pattern is formed through a deposition method such as PECVD or sputtering. . In this case, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) may be used as the material of thegate insulating layer 111, and thefirst semiconductor layer 115 may be formed of amorphous silicon that is not doped with impurities. As thesecond semiconductor layer 117, amorphous silicon doped with N-type or P-type impurities is used. Subsequently, thephotoresist film 216 is entirely formed on thesecond semiconductor layer 117, and then thesecond mask 210 is aligned on thelower substrate 101. Thesecond mask 210 includes amask substrate 212 made of a transparent material and a blockingportion 214 formed in the blocking region S2 of themask substrate 212. Here, the region where themask substrate 212 is exposed becomes the exposure region S1. By exposing and developing thephotoresist film 216 using thesecond mask 210, thephotoresist pattern 218 is formed to correspond to the blockingportion 214 of thesecond mask 210 as shown in FIG. 8B. do. As the first and second semiconductor layers 115 and 117 and thegate insulating layer 111 are patterned by an etching process using thephotoresist pattern 218, thegate line 102, thegate electrode 106, and Agate insulating pattern 112 overlapping the gate pattern including thegate pad 150, and anactive layer 114 and anohmic contact layer 116 having a wider width than the gate pattern on thegate insulating pattern 112. A semiconductor pattern is formed. This is to prevent the channel characteristics when the semiconductor pattern is narrower than the width of thegate electrode 106. In addition, acontact hole 180 is formed through thegate insulating pattern 112 and the semiconductor pattern to expose thegate metal layer 172 of thegate pad 150.

그런 다음, 게이트절연패턴(112)과 반도체패턴(114,116)을 마스크로 이용하여 노출된 게이트금속막(172)이 습식식각으로 제거된다. 즉, 데이터패드(160) 및 화소전극(122)에 포함된 게이트금속막(172)이 제거되어 이들(160,122)에 포함된 투명도전막(170)이 노출되며, 게이트패드(150)의 노출된 게이트금속막(172)이 콘택홀(180)을 따라 제거되어 게이트패드(150)의 투명도전막(170)이 노출된다.Thereafter, the exposedgate metal layer 172 is removed by wet etching using thegate insulating patterns 112 and thesemiconductor patterns 114 and 116 as masks. That is, thegate metal layer 172 included in thedata pad 160 and thepixel electrode 122 is removed to expose the transparentconductive layer 170 included in the 160 and 122, and the exposed gate of thegate pad 150 is exposed. Themetal layer 172 is removed along thecontact hole 180 to expose the transparentconductive layer 170 of thegate pad 150.

도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.9A and 9B are plan views and cross-sectional views illustrating a third mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 9a 및 도 9b에 도시된 바와 같이 제3 마스크 공정으로 게이트절연패턴(112)과 반도체패턴이 형성된 하부 기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110) 및 스토리지전극(128)을 포함하는 데이터패턴이 형성된다. 이러한 제3 마스크공정을 도 10a 내지 도 10e를 참조하여 상세히 하면 다음과 같다.As shown in FIGS. 9A and 9B, thedata line 104, thesource electrode 108, and thedrain electrode 110 are formed on thelower substrate 101 on which thegate insulating pattern 112 and the semiconductor pattern are formed by the third mask process. And a data pattern including thestorage electrode 128. The third mask process will be described in detail with reference to FIGS. 10A to 10E as follows.

도 10a에 도시된 바와 같이 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층(109)과 포토레지스트막(228)이 순차적으로 형성된다. 여기서, 데이터금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.As shown in FIG. 10A, thedata metal layer 109 and thephotoresist film 228 are sequentially formed on thelower substrate 101 on which the semiconductor pattern is formed by a deposition method such as sputtering. Here, thedata metal layer 109 is made of a metal such as molybdenum (Mo), copper (Cu), or the like.

그런 다음, 부분 노광 마스크인 제3 마스크(220)가 하부기판(101) 상부에 정렬된다. 제3 마스크(220)는 투명한 재질인 마스크 기판(222)과, 마스크 기판(222)의 차단 영역(S2)에 형성된 차단부(224)와, 마스크 기판(222)의 부분 노광 영역(S3)에 형성된 회절 노광부(226)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(222)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제3 마스크(220)를 이용한 포토레지스트막(228)을 노광한 후 현상함으로써 도 10b에 도시된 바와 같이 제3 마스크(220)의 차단부(224)와 회절 노광부(226)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(230)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(230)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(230)보다 낮은 제2 높이를 갖게 된다.Then, thethird mask 220, which is a partial exposure mask, is aligned above thelower substrate 101. Thethird mask 220 includes amask substrate 222 made of a transparent material, a blockingportion 224 formed in the blocking region S2 of themask substrate 222, and a partial exposure region S3 of themask substrate 222. The formed diffraction exposure part 226 (or semi-transmissive part) is provided. Here, the region where themask substrate 222 is exposed becomes the exposure region S1. After exposing and developing thephotoresist film 228 using thethird mask 220, as shown in FIG. 10B, the blockingpart 224 and thediffraction exposure part 226 of thethird mask 220 may be formed. Aphotoresist pattern 230 having a step is formed in the blocking region S2 and the partial exposure region S3. That is, thephotoresist pattern 230 formed in the partial exposure region S3 has a second height lower than that of thephotoresist pattern 230 having the first height formed in the blocking region S2.

이러한 포토레지스트 패턴(230)을 마스크로 이용한 습식 식각 공정으로 데이 터 금속층(109)이 패터닝됨으로써 스토리지전극(128), 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108) 및 드레인 전극(110)을 포함하는 데이터패턴이 형성된다.Thedata metal layer 109 is patterned by a wet etching process using thephotoresist pattern 230 as a mask, so that thestorage electrode 128, thedata line 104, thesource electrode 108 connected to thedata line 104, and A data pattern including thedrain electrode 110 is formed.

그리고, 포토레지스트 패턴(230)을 마스크로 이용한 건식 식각 공정으로 활성층(114)과 오믹접촉층(116)은 데이터패턴을 따라 형성된다. 이 때, 데이터패턴과 중첩되는 활성층(114) 및 오믹접촉층(116)을 제외한 나머지 영역에 위치하는 활성층(114) 및 오믹접촉층(116)을 제거하게 된다. 이는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴에 의한 셀들간의 단락을 방지하기 위해서이다.Theactive layer 114 and theohmic contact layer 116 are formed along the data pattern by a dry etching process using thephotoresist pattern 230 as a mask. At this time, theactive layer 114 and theohmic contact layer 116 positioned in the remaining region except for theactive layer 114 and theohmic contact layer 116 overlapping the data pattern are removed. This is to prevent a short circuit between cells due to the semiconductor pattern including theactive layer 114 and theohmic contact layer 116.

이어서, 산소(O₂) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(230)은 도 10c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이를 갖는 포토레지스트 패턴(230)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(230)을 이용한 식각 공정으로 부분 노광 영역(S3), 즉 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층(116)이 제거됨으로써 드레인 전극(110)과 소스 전극(108)이 분리된다. 그리고, 데이터패턴 위에 남아 있던 포토레지스트 패턴(230)은 도 10d에 도시된 바와 같이 스트립 공정으로 제거된다.Subsequently, in the ashing process using an oxygen (O₂ ) plasma, thephotoresist pattern 230 having the second height in the partial exposure area S3 is removed as shown in FIG. 10C, and the blocking area S2 is removed. Thephotoresist pattern 230 having the first height is in a state where the height is lowered. In the etching process using thephotoresist pattern 230, the data metal layer and theohmic contact layer 116 formed in the channel portion of the thin film transistor, ie, the channel portion of the thin film transistor, are removed, thereby draining thedrain electrode 110 and thesource electrode 108. This is separated. Thephotoresist pattern 230 remaining on the data pattern is removed by a stripping process as shown in FIG. 10D.

이어서, 데이터패턴이 형성된 기판(101)의 전면에 도 10e에 도시된 바와 같이 보호막(118)이 형성된다. 보호막(118)으로는 게이트 절연패턴(112)과 같은 무 기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.Subsequently, aprotective film 118 is formed on the entire surface of thesubstrate 101 on which the data pattern is formed, as shown in FIG. 10E. As thepassivation layer 118, an inorganic insulating material such as thegate insulating pattern 112 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.

도 11은 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이고, 도 12는 도 11에서 선"ⅩⅡ-ⅩⅡ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 11 is a plan view illustrating a thin film transistor array substrate according to a second exemplary embodiment of the present invention, and FIG. 12 is a cross-sectional view illustrating a thin film transistor array substrate taken along a line “XII-XII ′” in FIG. 11.

도 11 및 도 12를 참조하면, 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판은 도 4 및 도 5에 도시된 박막트랜지스터 어레이 기판과 비교하여 게이트패드를 투명도전막으로 형성하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.11 and 12, except that the thin film transistor array substrate according to the second embodiment of the present invention forms a gate pad as a transparent conductive film as compared with the thin film transistor array substrate illustrated in FIGS. 4 and 5. With the same components. Accordingly, detailed description of the same components will be omitted.

게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트라인(102)에 공급한다. 이러한 게이트 패드(150)는 게이트라인(102)으로부터 신장된 투명도전막(170)이 노출된 구조로 형성된다. 한편, 게이트라인(102)은 투명도전막(170)과, 그 투명도전막(170) 상에 형성된 게이트금속층(172)으로 형성된다.Thegate pad 150 is connected to a gate driver (not shown) to supply a gate signal generated by the gate driver to thegate line 102. Thegate pad 150 is formed in a structure in which the transparentconductive film 170 extending from thegate line 102 is exposed. Thegate line 102 is formed of a transparentconductive film 170 and agate metal layer 172 formed on the transparentconductive film 170.

이와 같이, 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판은 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)이 노출되므로 부식에 대한 신뢰성이 향상된다. 또한, 투명도전막(170)이 노출되도록 형성된 게이트패드(150) 및 데이터패드(160)는 TCP의 반복적인 부착공정에서도 단선 불량을 방지할 수 있다.As described above, in the thin film transistor array substrate according to the second embodiment of the present invention, since the transparentconductive film 170 of thegate pad 150 and thedata pad 160 is exposed, reliability of corrosion is improved. In addition, thegate pad 150 and thedata pad 160 formed to expose the transparentconductive film 170 may prevent a disconnection failure even in a repetitive attach process of TCP.

도 13a 내지 도 13c는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.13A to 13C are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

도 13a를 참조하면, 제1 마스크 공정으로 하부 기판(101) 상에 게이트금속막(172)을 포함하는 화소전극(122)과; 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트 패드(150) 및 데이터패드(160)를 포함하는 게이트패턴이 형성된다.Referring to FIG. 13A, apixel electrode 122 including agate metal film 172 on alower substrate 101 in a first mask process; A gate pattern including a two-layeredgate line 102, agate electrode 106, agate pad 150, and adata pad 160 is formed.

이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막과 게이트금속막이 순차적으로 형성된다. 이어서, 투명도전막과 게이트 금속층이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트 패드(150) 및 데이터패드(160)를 포함하는 게이트패턴과; 게이트금속막(172)을 포함하는 화소전극(122)이 형성된다.To this end, the transparent conductive film and the gate metal film are sequentially formed on thelower substrate 101 through a deposition method such as sputtering. Subsequently, the transparent conductive film and the gate metal layer are patterned by a photolithography process and an etching process using a first mask to form agate layer 102, agate electrode 106, agate pad 150, and adata pad 160 having a two-layer structure. A gate pattern comprising a; Thepixel electrode 122 including thegate metal film 172 is formed.

도 13b를 참조하면, 제2 마스크공정으로 게이트패턴과 화소전극(122)이 형성된 하부기판(101) 상에 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 그리고, 게이트패드(150), 데이터패드(160) 및 화소전극(122)에 포함된 게이트금속막(172)이 제거되어 투명도전막(170)이 노출된다.Referring to FIG. 13B, thegate insulating pattern 112 is formed on thelower substrate 101 on which the gate pattern and thepixel electrode 122 are formed by the second mask process; A semiconductor pattern including theactive layer 114 and theohmic contact layer 116 is formed. Thegate metal layer 172 included in thegate pad 150, thedata pad 160, and thepixel electrode 122 is removed to expose the transparentconductive layer 170.

이를 위해, 게이트패턴이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막과 제1 및 제2 반도체층이 순차적으로 형성된다. 이어서, 게이트절연막과 제1 및 제2 반도체층을 제2 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트절연패턴(112)과, 그 게이트절연 패턴(112) 상에 게이트패턴보다 폭이 넓은 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.To this end, the gate insulating film and the first and second semiconductor layers are sequentially formed on thelower substrate 101 on which the gate pattern is formed through a deposition method such as PECVD or sputtering. Subsequently, the gate insulating layer and the first and second semiconductor layers are patterned by a photolithography process and an etching process using a second mask, so that the width of thegate insulation pattern 112 and thegate insulation pattern 112 is greater than that of the gate pattern. A semiconductor pattern including a wideactive layer 114 and anohmic contact layer 116 is formed.

그런 다음, 게이트절연패턴(112)과 반도체패턴(114,116)을 마스크로 이용하여 노출된 게이트금속막(172)이 습식식각으로 제거된다. 즉, 게이트패드(150), 데이터패드(160) 및 화소전극(122)에 포함된 게이트금속막(172)이 제거되어 이들(150,160,122)에 포함된 투명도전막(170)이 노출된다.Thereafter, the exposedgate metal layer 172 is removed by wet etching using thegate insulating patterns 112 and thesemiconductor patterns 114 and 116 as masks. That is, thegate metal layer 172 included in thegate pad 150, thedata pad 160, and thepixel electrode 122 is removed to expose the transparentconductive layer 170 included in the 150, 160, and 122.

도 13c를 참조하면, 제3 마스크 공정으로 게이트절연패턴(112)과 반도체패턴이 형성된 하부 기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110) 및 스토리지전극(128)을 포함하는 데이터패턴이 형성된다.Referring to FIG. 13C, adata line 104, asource electrode 108, adrain electrode 110, and a storage electrode may be formed on alower substrate 101 on which agate insulating pattern 112 and a semiconductor pattern are formed in a third mask process. A data pattern including 128) is formed.

이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층이 형성된다. 부분 노광마스크를 이용한 포토리소그래피공정에 의해 형성된 단차진 포토레지스트패턴을 마스크로 이용한 습식식각공정으로 데이터 금속층(109)이 패터닝됨으로써 스토리지전극(128), 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108) 및 드레인 전극(110)을 포함하는 데이터패턴이 형성된다. 그리고, 포토레지스트 패턴을 마스크로 이용한 건식 식각 공정으로 활성층(114)과 오믹접촉층(116)은 데이터패턴을 따라 형성된다. 이어서, 에싱(Ashing) 공정에 의해 상대적으로 높이가 낮은 포토레지스트패턴은 제거되고 상대적으로 높이가 높은 포토레지스트패턴은 높이가 낮아지게 된다. 이러한 포토레지스트패턴을 이용하여 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층(116)이 제거됨으로써 드레인 전극(110)과 소스 전극(108)이 분리된다. 이어서, 데이터패턴이 형성 된 기판(101)의 전면에 보호막(118)이 형성된다.To this end, a data metal layer is formed on thelower substrate 101 by a deposition method such as sputtering. Thedata metal layer 109 is patterned by a wet etching process using a stepped photoresist pattern formed by a photolithography process using a partial exposure mask as a mask so that thestorage electrode 128, thedata line 104, and thedata line 104 are formed. The data pattern including the connectedsource electrode 108 and thedrain electrode 110 is formed. Theactive layer 114 and theohmic contact layer 116 are formed along the data pattern by a dry etching process using the photoresist pattern as a mask. Subsequently, a relatively low height photoresist pattern is removed by an ashing process, and a relatively high height photoresist pattern is reduced in height. Thedrain electrode 110 and thesource electrode 108 are separated by removing the data metal layer and theohmic contact layer 116 formed in the channel portion of the thin film transistor using the photoresist pattern. Subsequently, apassivation layer 118 is formed on the entire surface of thesubstrate 101 on which the data pattern is formed.

도 14 및 도 15는 도 4 및 도 5에 도시된 박막트랜지스터 어레이 기판을 포함하는 액정표시장치를 나타내는 평면도 및 단면도이며, 도 16 및 도 17은 도 11 및 도 12에 도시된 박막트랜지스터 어레이 기판을 포함하는 액정표시장치를 나타내는 평면도 및 단면도이다.14 and 15 are a plan view and a cross-sectional view of a liquid crystal display including the thin film transistor array substrate illustrated in FIGS. 4 and 5, and FIGS. 16 and 17 illustrate the thin film transistor array substrate illustrated in FIGS. 11 and 12. It is a top view and sectional drawing which shows the liquid crystal display device containing.

도 14 내지 도 17에 도시된 액정표시장치는 본 발명의 제1 및 제2 실시 예에 따른 박막트랜지스터 어레이 기판과, 칼라필터 어레이(302)가 형성된 상부기판(300)을 실재(304)를 이용하여 합착하여 완성한다. 이 경우, 상부기판(300)은 박막 트랜지스터 어레이 기판에서 게이트 패드(150) 및 데이터 패드(160)가 형성되는 패드 영역이 노출되도록 합착된다.The liquid crystal display shown in FIGS. 14 to 17 uses the thin film transistor array substrate and theupper substrate 300 on which thecolor filter array 302 is formed using thematerial 304 according to the first and second embodiments of the present invention. To be completed. In this case, theupper substrate 300 is bonded to expose the pad region where thegate pad 150 and thedata pad 160 are formed on the thin film transistor array substrate.

그런 다음, 패드 오픈 공정을 통해 상부기판(300)에 의해 노출된 패드영역의 보호막(118)을 제거하여 게이트패드(150) 및 데이터패드(160)에 포함된 투명도전막(170)이 노출된다. 이 때, 도 14 및 도 15에 도시된 게이트패드(150)는 콘택홀(180)을 통해 투명도전막(170)이 일부 노출되어 있으며, 도 16 및 도 17에 도시된 게이트패드(150)는 투명도전막(170)이 완전히 노출되어 있다.Thereafter, thepassivation layer 118 of the pad region exposed by theupper substrate 300 is removed through the pad open process to expose the transparentconductive layer 170 included in thegate pad 150 and thedata pad 160. In this case, the transparentconductive film 170 is partially exposed through thecontact hole 180 in thegate pad 150 illustrated in FIGS. 14 and 15, and thegate pad 150 illustrated in FIGS. 16 and 17 has transparency. Thefront film 170 is completely exposed.

이어서, 박막 트랜지스터 어레이 기판의 패드 영역에 드라이브 IC들이 실장된 TCP(250,260)를 도전볼(190)이 포함된 ACF(Anisotrophic Conductive Film)(192)를 이용하여 부착시키게 된다. 이에 따라, TCP(250,260)에 형성된 출력 패드들(176,182)은 ACF(192)의 도전볼(190)을 통해 게이트 패드(150) 및 데이터 패드(160) 각각과 전기적으로 접속된다. 구체적으로, 게이트 TCP(260)의 베이스 필 름(174) 상에 형성된 게이트 TCP 패드(182)는 게이트 패드(150)의 투명도전막(170)과, 데이터 TCP(250)의 베이스 필름(174) 상에 형성된 데이터 TCP 패드(176)는 데이터 패드(160)와 ACF(192)를 통해 전기적으로 접속된다. 이 경우 게이트 패드(150) 및 데이터 패드(160)는 강도 및 내식성이 큰 금속층인 투명도전막(170)이 노출된 구조를 갖고 있으므로 TCP(250,260)의 부착 공정을 반복하더라도 패드의 단선 불량은 방지된다.Subsequently,TCPs 250 and 260 in which drive ICs are mounted on the pad region of the thin film transistor array substrate are attached using an anisotrophic conductive film (ACF) 192 includingconductive balls 190. Accordingly, theoutput pads 176 and 182 formed on theTCP 250 and 260 are electrically connected to thegate pad 150 and thedata pad 160 through theconductive ball 190 of theACF 192. Specifically, thegate TCP pad 182 formed on thebase film 174 of thegate TCP 260 may be formed on the transparentconductive film 170 of thegate pad 150 and thebase film 174 of thedata TCP 250. Thedata TCP pads 176 formed at are electrically connected to thedata pads 160 through theACF 192. In this case, since thegate pad 150 and thedata pad 160 have a structure in which the transparentconductive film 170, which is a metal layer having high strength and corrosion resistance, is exposed, even if the TCP (250, 260) attaching process is repeated, failure of the pad is prevented. .

한편, 패드오픈공정은 대기압 플라즈마 발생부에 의해 생성된 플라즈마를 이용하여 상부기판(300)에 의해 노출된 각각의 패드를 순차적으로 스캐닝하거나 패드 단위별로 일괄적으로 스캐닝하여 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)을 노출시킨다. 또는 챔버 내에 상부기판(300)과 박막트랜지스터 어레이 기판이 합착된 액정패널을 다수개 삽입한 후 상압 플라즈마를 이용하여 상부 어레이 기판(300)에 의해 노출된 패드영역의 보호막(118)을 식각하여 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)을 노출시킨다. 또는 상부기판(300)과 박막트랜지스터 어레이 기판이 합착된 액정셀 전체를 식각액에 침지시키거나 게이트패드(150) 및 데이터패드(160)를 포함하는 패드영역만을 식각액에 침지시켜 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)을 노출시킨다.Meanwhile, in the pad opening process, each pad exposed by theupper substrate 300 is sequentially scanned by using the plasma generated by the atmospheric pressure plasma generator, or the pads are collectively scanned for each pad unit to generate thegate pad 150 and the data. The transparentconductive film 170 of thepad 160 is exposed. Alternatively, a plurality of liquid crystal panels in which theupper substrate 300 and the thin film transistor array substrate are bonded to each other are inserted into the chamber, and theprotective layer 118 of the pad region exposed by theupper array substrate 300 is etched using atmospheric pressure plasma to etch the gate. The transparentconductive film 170 of thepad 150 and thedata pad 160 is exposed. Alternatively, the entire liquid crystal cell to which theupper substrate 300 and the thin film transistor array substrate are bonded is immersed in an etchant, or only a pad region including thegate pad 150 and thedata pad 160 is immersed in the etchant, thereby providing thegate pad 150 and The transparentconductive film 170 of thedata pad 160 is exposed.

한편, 박막트랜지스터 어레이 기판의 보호막을 일부 제거하여 패드를 노출시키는 패드오픈공정은 합착이전에 배향막을 마스크로 이용한 식각공정으로도 실행될 수도 있다.Meanwhile, the pad opening process of exposing the pads by partially removing the protective film of the thin film transistor array substrate may also be performed by an etching process using the alignment layer as a mask before bonding.

상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 제1 마스크공정으로 화소전극과 게이트패턴을 형성하고, 제2 마스크공정으로 게이트절연막과 반도체패턴을 형성함과 아울러 화소전극, 게이트패드 및 데이터패드에 포함된 투명도전막이 노출되고, 제3 마스크공정으로 데이터패턴을 형성되어 박막트랜지스터 어레이 기판이 완성된다. 이와 같이, 박막트랜지스터 어레이 기판을 3마스크공정으로 형성함으로써 구조 및 제조공정이 단순화되고 제조단가를 절감할 수 있음과 아울러 제조수율이 향상된다. 또한, 본 발명에 따른 액정표시장치 및 그 제조방법은 패드들을 단선 불량을 방지할 수 있도록 강도 및 내식성이 큰 금속인 투명도전막이 노출된 구조를 갖고 ACF를 통해 TCP와 접속된다.As described above, the liquid crystal display device and the method of manufacturing the same according to the present invention form the pixel electrode and the gate pattern by the first mask process, the gate insulating film and the semiconductor pattern by the second mask process, and the pixel electrode and the gate. The transparent conductive film included in the pad and the data pad is exposed, and a data pattern is formed through a third mask process to complete the thin film transistor array substrate. As such, by forming the thin film transistor array substrate in a three mask process, the structure and manufacturing process may be simplified, manufacturing cost may be reduced, and manufacturing yield may be improved. In addition, the liquid crystal display according to the present invention and a method for manufacturing the same have a structure in which a transparent conductive film, which is a metal having high strength and corrosion resistance, is exposed so as to prevent failure of the pads, and is connected to TCP through ACF.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (12)

Translated fromKorean

기판 상에 형성된 게이트라인과;A gate line formed on the substrate;상기 게이트라인과 게이트절연막을 사이에 두고 교차되게 형성되어 화소영역을 결정하는 데이터라인과;A data line intersecting the gate line and a gate insulating layer to determine a pixel area;상기 게이트라인 및 데이터라인의 교차부에 형성되고, 상기 게이트라인과 접속된 게이트전극, 상기 데이터라인과 접속된 소스전극, 상기 화소전극과 접속된 드레인전극, 및 반도체패턴을 포함한 박막트랜지스터와;A thin film transistor formed at an intersection of the gate line and the data line and including a gate electrode connected to the gate line, a source electrode connected to the data line, a drain electrode connected to the pixel electrode, and a semiconductor pattern;상기 화소영역에 형성되며 상기 박막트랜지스터의 드레인전극과 직접 접속된 화소전극과;A pixel electrode formed in the pixel region and directly connected to the drain electrode of the thin film transistor;상기 기판 상에 형성된 투명도전막과 상기 투명도전막 상에 형성되는 게이트금속막을 포함하고, 상기 게이트라인과 접속된 게이트패드와;A gate pad including a transparent conductive film formed on the substrate and a gate metal film formed on the transparent conductive film, the gate pad being connected to the gate line;상기 투명도전막과 접속된 도전성필름과;A conductive film connected to the transparent conductive film;상기 데이터라인과 접속된 데이터패드를 구비하며;A data pad connected to said data line;상기 게이트라인, 상기 게이트패드 및 상기 게이트전극은 각각 상기 기판 상에 형성된 상기 투명도전막과 상기 투명도전막 상에 형성되는 상기 게이트금속막을 포함하고, 상기 게이트패드의 투명도전막은 상기 게이트금속막을 관통하는 콘택홀을 통해 노출됨과 아울러 상기 콘택홀을 경유하여 상기 도전성필름과 접속되는 것을 특징으로 하는 액정표시장치.The gate line, the gate pad, and the gate electrode each include the transparent conductive film formed on the substrate and the gate metal film formed on the transparent conductive film, wherein the transparent conductive film of the gate pad passes through the gate metal film. And a light exposed through the hole and connected to the conductive film via the contact hole.삭제delete삭제delete제 1 항에 있어서,The method of claim 1,상기 콘택홀은 상기 게이트절연막과 상기 게이트금속막을 관통하여 상기 게이트패드의 투명도전막을 노출시키는 것을 특징으로 하는 액정표시장치.And the contact hole penetrates through the gate insulating layer and the gate metal layer to expose the transparent conductive layer of the gate pad.삭제delete삭제delete제 1 항에 있어서,The method of claim 1,상기 투명도전막은 TO, ITO, IZO 및 ITZO 중 적어도 어느 하나를 포함하며,The transparent conductive film includes at least one of TO, ITO, IZO, and ITZO,상기 게이트금속막은 알루미늄계 금속, Mo, Cu, Cr, Ta, Ti 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 액정표시장치.And the gate metal layer comprises at least one of aluminum-based metal, Mo, Cu, Cr, Ta, and Ti.기판 상에 게이트절연막을 사이에 두고 교차하는 게이트라인 및 데이터라인을 포함하는 신호라인, 상기 게이트라인 및 데이터라인의 교차부에 형성되고 상기 게이트라인과 접속된 게이트전극, 상기 데이터라인과 접속된 소스전극, 상기 화소전극과 접속된 드레인전극, 및 반도체패턴을 포함한 박막트랜지스터, 상기 박막트랜지스터의 드레인전극과 직접 접속된 화소전극, 상기 게이트라인과 접속된 게이트패드, 상기 데이터라인과 접속된 데이터패드를 형성하는 단계와;A signal line including a gate line and a data line intersecting the gate insulating layer on a substrate, a gate electrode formed at an intersection of the gate line and the data line, and connected to the gate line, and a source connected to the data line. A thin film transistor including an electrode, a drain electrode connected to the pixel electrode, and a semiconductor pattern, a pixel electrode directly connected to the drain electrode of the thin film transistor, a gate pad connected to the gate line, and a data pad connected to the data line. Forming;상기 게이트라인, 상기 박막트랜지스터의 게이트전극을 덮는 게이트절연막을 형성하는 단계와;Forming a gate insulating film covering the gate line and the gate electrode of the thin film transistor;상기 기판 상에 형성되어 상기 게이트패드에 포함된 투명도전막 상에 도전성필름을 부착하는 단계를 구비하되,Attaching a conductive film on the transparent conductive film formed on the substrate and included in the gate pad,상기 게이트라인, 상기 게이트패드 및 상기 게이트전극 각각은 상기 기판 상에 형성된 상기 투명도전막과 상기 투명도전막 상에 형성되는 게이트금속막을 포함하고, 상기 게이트패드의 투명도전막은 상기 게이트금속막을 관통하는 콘택홀을 통해 노출되고,Each of the gate line, the gate pad, and the gate electrode includes a transparent conductive film formed on the substrate and a gate metal film formed on the transparent conductive film, wherein the transparent conductive film of the gate pad passes through the gate metal film. Exposed through상기 콘택홀은 상기 게이트절연막과 상기 게이트금속막을 관통하여 상기 게이트패드의 투명도전막을 노출시키고, 상기 게이트패드의 투명도전막은 상기 콘택홀을 경유하여 상기 도전성필름과 접속되는 것을 특징으로 하는 액정표시장치의 제조방법.The contact hole penetrates through the gate insulating layer and the gate metal layer to expose the transparent conductive film of the gate pad, and the transparent conductive film of the gate pad is connected to the conductive film via the contact hole. Manufacturing method.삭제delete삭제delete삭제delete제 8 항에 있어서,The method of claim 8,상기 투명도전막은 TO, ITO, IZO 및 ITZO 중 적어도 어느 하나를 포함하며,The transparent conductive film includes at least one of TO, ITO, IZO, and ITZO,상기 게이트금속막은 알루미늄계 금속, Mo, Cu, Cr, Ta, Ti 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.The gate metal film may include at least one of aluminum-based metal, Mo, Cu, Cr, Ta, and Ti.

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