본 발명은 반도체 패키지 제조방법에 관한 것으로서, 더욱 상세하게는 2개 이상의 칩을 적층하여 이루어진 새로운 구조의 반도체 패키지 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor package, and more particularly, to a method for manufacturing a semiconductor package having a new structure formed by stacking two or more chips.
통상적으로 반도체 패키지는 전자기기의 집약적인 발달과 소형화 경향으로 고집적화, 소형화, 고기능화를 실현할 수 있는 제조 추세에 있는 바, 리드프레임, 인쇄회로기판, 필름등의 부재를 이용하여 여러가지 구조로 이루어진 다양한 종류의 패키지가 경박단소화로 개발되어 왔고, 개발중에 있다.In general, semiconductor packages are in the manufacturing trend to realize high integration, miniaturization, and high functionalization due to the intensive development and miniaturization of electronic devices, and various types having various structures using members such as lead frames, printed circuit boards, and films. Packages have been developed and are under development.
특히, 최근에는 반도체 패키지내에 2개 이상의 반도체 칩을 적층한 새로운 구조의 반도체 패키지의 개발이 이루어지고 있다.In particular, in recent years, development of a semiconductor package having a new structure in which two or more semiconductor chips are stacked in a semiconductor package has been made.
종래에 3개의 반도체 칩을 적층한 구조의 반도체 패키지는 반도체 칩을 양면테이프와 같은 접착수단을 사용하여 부착하고, 각 칩마다 와이어 본딩을 실시하여 제조함에 따라 다음과 같은 문제점이 있었다.Conventionally, a semiconductor package having a structure in which three semiconductor chips are stacked is attached to a semiconductor chip by using an adhesive means such as a double-sided tape and wire bonded to each chip, thereby producing the following problems.
1) 각각의 칩을 적층할때, 그 부착수단으로 고가의 양면테이프를 사용하여 제조비용 상승의 원인이 되었다.1) When stacking each chip, using expensive double-sided tape as the attachment means caused the increase of manufacturing cost.
2) 적층된 각각의 칩마다 와이어 본딩을 실시함에 따라, 각 와이어간의 쇼트방지를 위한 그 본딩 구조가 복잡해지고, 본딩하는 작업이 어려운 불편한 점이 있다.2) As the wire bonding is performed for each stacked chip, the bonding structure for preventing short between the wires becomes complicated, and the bonding operation is difficult.
3) 적층된 각각의 칩 본딩패드마다 와이어 본딩을 실시함에 따라, 와이어 본딩 공정 시간이 많이 소모되는 단점이 있다.3) As wire bonding is performed for each stacked chip bonding pad, a wire bonding process takes much time.
4) 적층된 각각의 칩에 와이어를 본딩한 후, 몰딩공정을 진행할 때, 몰딩수지의 흐름력에 의하여 와이어가 한쪽방향으로 쏠리게 되어 서로간에 쇼트를 일으키는 우려가 있다.4) After bonding the wires to each of the stacked chips, when the molding process is performed, the wires may be oriented in one direction due to the flow force of the molding resin, which may cause a short between each other.
따라서, 본 발명은 상기와 같은 문제점을 감안하여, 웨이퍼 상태에서 서로 부착되어 소잉된 제1칩과 제2칩을 부재에 부착하고, 제2칩상에 다시 제3칩을 적층하여 구성하되, 부재의 칩탑재영역에 부착되는 제1칩은 플립칩 본딩으로, 제1칩상에 부착되는 제2칩은 와이어 본딩으로, 제2칩상에 부착되는 제3칩은 플립칩 본딩으로 이루어진 구조의 반도체 패키지 제조방법을 제공하는데 그 목적이 있다.Therefore, in view of the above problems, the present invention is configured by attaching the first chip and the second chip attached to each other in a wafer state to the member, and stacking the third chip on the second chip. A method of manufacturing a semiconductor package having a structure in which a first chip attached to a chip mounting region is flip chip bonding, a second chip attached to the first chip is wire bonding, and a third chip attached to the second chip is flip chip bonding. The purpose is to provide.
이에, 제2칩만 와이어 본딩된 상태가 되어, 몰딩수지의 흐름에 의한 와이어의 쏠림 현상과 이로 인한 와이어간의 쇼트를 방지할 수 있고, 와이어 본딩 공정 시간과 비용을 단축시킬 수 있는 효과를 얻어낼 수 있게 된다.Thus, only the second chip is in the state of being wire bonded, thereby preventing the wire from pulling due to the flow of the molding resin and the short circuit between the wires, thereby reducing the time and cost of the wire bonding process. Will be.
이하, 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는: 수지층(26)상에 전도성패턴(24)이 식각 처리되어 있고, 이 전도성패턴(24)의 일부를 노출시키며 솔더마스크(28)가 도포된 구조의 부재(10)와; 상기 부재(10)상으로 노출된 전도성패턴(24)과 플립칩(18) 본딩으로 신호 교환 가능하게 부착된 제1칩(12)과; 상기 제1칩(12)상에 접착수단(30)으로 부착된 제2칩(14)과; 상기 부재(10)상에 노출된 와이어 본딩용 전도성패턴(24)과 상기 제2칩(14)상의 본딩패드간에 연결된 와이어(20)와; 상기 제2칩(14)의 본딩패드와 플립칩(18) 본딩으로 적층 부착된 제3칩(16)과; 상기 제3칩(16)의 상면을 외부로 노출시키며 상기 제1칩(12) 및 제2칩(14)과 와이어(20)와 플립칩(18)등을 몰딩하고 있는 수지(22)와; 상기 부재(10)의 저면으로 노출된 볼랜드용 전도성패턴(24)에 부착되는 다수의 인출단자(32)로 구성된 것을 특징으로 한다.The semiconductor package of the present invention for achieving the above object is: a conductive pattern 24 is etched on the resin layer 26, a portion of the conductive pattern 24 is exposed and a solder mask 28 is applied. A member 10 of the constructed structure; A first chip 12 attached to the conductive pattern 24 and the flip chip 18 bonded to the member 10 so as to exchange signals; A second chip 14 attached to the first chip 12 by an adhesive means 30; A wire 20 connected between the wire bonding conductive pattern 24 exposed on the member 10 and a bonding pad on the second chip 14; A third chip 16 laminated and bonded by bonding between the bonding pads of the second chip 14 and the flip chip 18; A resin 22 which exposes an upper surface of the third chip 16 to the outside and molds the first chip 12, the second chip 14, the wire 20, the flip chip 18, and the like; Characterized in that it consists of a plurality of lead terminals 32 attached to the conductive pattern 24 for the borland exposed to the bottom surface of the member (10).
특히, 상기 제1칩(12)과 제2칩(14)은 동일한 크기의 칩으로서, 웨이퍼 상태에서 서로 후면이 접착수단(30)에 의하여 부착되어 소잉된 것을 특징으로 한다.In particular, the first chip 12 and the second chip 14 are chips of the same size, characterized in that the back surface is attached to each other by the bonding means 30 in the state of the wafer and sawed.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지 제조방법은: 두 개의 웨이퍼(34)를 접착수단(30)을 사용하여 후면끼리 부착한 후 소잉하여, 서로 부착된 상태의 제1칩(12)과 제2칩(14)을 구비하는 단계와; 수지층(26)상에 전도성패턴(24)이 식각 처리되어 있고, 이 전도성패턴(24)의 일부를 노출시키며 솔더마스크(28)가 도포된 구조의 부재(10)를 제공하는 단계와; 상기 부재(10)상에서 중앙부분에 노출된 전도성패턴(24)과 제1칩(12)의 저면에 형성된 본딩패드간을 플립칩(18) 본딩으로 부착하여, 제1칩(12)과 제2칩(14)이 동시에 실장되도록 한 단계와; 상기 제2칩(14)의 상면 중앙에 형성된 본딩패드에 보다 작은 크기의 제3칩(16)을 플립칩(18) 본딩으로 부착하는 단계와; 상기 제2칩(14)의 상면 테두리에 형성된 본딩패드와 상기 부재(10)의 상면으로 노출된 전도성패턴(24)간을 와이어(20)로 본딩하는 단계와; 상기 제3칩(16)의 상면을 외부로 노출시키며 상기 부재(10)의 상면과, 제1칩(12) 및 제2칩(14), 와이어(20)가 감싸여지도록 수지(22)로 몰딩하는 단계와; 상기 부재(10)의 저면으로 노출된 볼랜드용 전도성패턴(24)에 인출단자(32)를 부착하는 단계로 이루어진 것을 특징으로 한다.The semiconductor package manufacturing method of the present invention for achieving the above object is: by attaching the two wafers 34 to each other back using the bonding means 30, sawing, the first chip 12 attached to each other And a second chip 14; Providing a member 10 having a structure in which a conductive pattern 24 is etched on the resin layer 26 and exposing a portion of the conductive pattern 24 and coated with a solder mask 28; Bonding between the conductive pattern 24 exposed on the center portion on the member 10 and the bonding pads formed on the bottom surface of the first chip 12 is performed by bonding the flip chip 18 to the first chip 12 and the second chip. The chip 14 is mounted at the same time; Attaching a third chip (16) of smaller size to the bonding pad formed at the center of the upper surface of the second chip (14) by flip chip (18) bonding; Bonding a wire between the bonding pads formed on the upper edge of the second chip 14 and the conductive pattern 24 exposed on the upper surface of the member 10; The upper surface of the third chip 16 is exposed to the outside and the resin 22 is formed so that the upper surface of the member 10, the first chip 12, the second chip 14, and the wire 20 are wrapped. Molding; It is characterized in that it comprises a step of attaching the lead terminal 32 to the conductive pattern 24 for the ball land exposed to the bottom of the member (10).
특히, 상기 제2칩(14)의 본딩패드와 상기 부재(10)의 전도성패턴(24)간을 연결하는 와이어(20) 본딩 공정은, 상기 제2칩에 볼을 형성하는 동시에 와이어를 끊어준 다음, 상기 부재(10)의 전도성패턴(24)에 먼저 1차 본딩을 하고, 상기 제2칩(14)의 본딩패드에 형성된 볼에 2차 본딩을 하여 이루어지는 것을 특징으로 한다.In particular, the wire 20 bonding process of connecting the bonding pad of the second chip 14 and the conductive pattern 24 of the member 10 forms a ball on the second chip and simultaneously breaks the wire. Next, first bonding to the conductive pattern 24 of the member 10 is performed, and second bonding is performed to the ball formed on the bonding pad of the second chip 14.
여기서 본 발명을 실시예로서, 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.Herein, the present invention will be described in more detail with reference to the accompanying drawings.
첨부한 도 1과 도 2 본 발명에 따른 반도체 패키지 및 그 제조방법을 순서대로 나타내는 단면도로서, 도면부호 10은 본 발명의 반도체 패키지를 제조하기 위한 인쇄회로기판 내지 회로필름 부재를 나타낸다.1 and 2 are cross-sectional views sequentially showing a semiconductor package and a method of manufacturing the same according to the present invention, and reference numeral 10 denotes a printed circuit board or a circuit film member for manufacturing the semiconductor package of the present invention.
상기 인쇄회로기판 부재(10)는 중앙의 수지층(26)과, 수지층(26)상에 식각 처리된 전도성패턴(24)과, 상기 수지층(26)상에 전도성패턴(24)의 일부를 노출시키며 도포된 솔더마스크(28)층으로 구성되어 있다.The printed circuit board member 10 includes a central resin layer 26, a conductive pattern etched on the resin layer 26, and a part of the conductive pattern 24 on the resin layer 26. It is composed of a layer of solder mask 28 applied to expose.
특히, 상기 부재(10)의 상면으로 노출된 전도성패턴(24)은 중앙부분과 그 테두리면에서 각각 좌우 균일한 간격으로 배열되도록 형성한다.In particular, the conductive pattern 24 exposed to the upper surface of the member 10 is formed so as to be arranged at equal intervals left and right at the center portion and the edge surface thereof.
한편, 두 개의 웨이퍼(34)를 접착수단(30)을 사용하여 본딩패드 자리가 없는 후면끼리 부착한 후, 소잉함으로써, 서로 적층 부착된 상태의 제1칩(12)과 제2칩(14)을 구비하게 된다.On the other hand, the two wafers 34 are attached to each other by the bonding means 30 to the rear surfaces without the bonding pads, and then sawed, thereby stacking the first chip 12 and the second chip 14 in a state of being laminated to each other. It will be provided.
이때, 상기 제1칩(12)과 제2칩(14) 사이의 접착수단(30)은 에폭시 수지를 사용하는 것이 바람직하고, 양면테이프를 사용하여도 무방하다.At this time, the bonding means 30 between the first chip 12 and the second chip 14 preferably uses an epoxy resin, and may be a double-sided tape.
따라서, 상기 부재(10)의 상면에 상기 제1칩(12)과 제2칩(14)을 부착하는 단계를 진행시키는 바, 상기 제1칩(12)의 저면에 형성된 본딩패드과 상기 부재(10)의 상면으로 노출된 전도성패턴(24)간을 플립칩(18)을 사용하여 본딩하게 된다.Therefore, the step of attaching the first chip 12 and the second chip 14 to the upper surface of the member 10, the bonding pad formed on the bottom surface of the first chip 12 and the member 10 Bonding between the conductive patterns 24 exposed to the upper surface of the () using the flip chip 18.
다음 공정으로, 상기 제2칩(14)의 상면에 제3칩(16)을 부착하는 단계를 진행시키는 바, 제2칩(14)의 상면 중앙부에 형성된 본딩패드와 제3칩(16)의 저면에 형성된 본딩패드간을 플립칩(18)을 사용하여 본딩하게 된다.Next, the step of attaching the third chip 16 to the upper surface of the second chip 14, the bonding pad and the third chip 16 formed in the center of the upper surface of the second chip 14 Bonding pads formed on the bottom surface are bonded using the flip chip 18.
다음으로, 상기 제2칩(14)의 상면 테두리에 형성된 본딩패드와 상기 부재(10)의 테두리면에 노출된 전도성패턴(24)간을 와이어(20)로 본딩하는 단계를 진행하게 된다.Next, bonding between the bonding pads formed on the upper edge of the second chip 14 and the conductive pattern 24 exposed on the edge of the member 10 is performed using the wire 20.
이때, 스탠딩 오브 스티치 본딩(Standing of Stitch Bonding)이라 하여, 상기 제2칩(14)의 본딩패드에 볼을 형성하는 동시에 와이어를 끊어주고, 다음으로 상기 부재(10)의 테두리면에 노출된 전도성패턴(24)에 먼저 1차본딩(볼본딩이라고 함)이 이루어지고, 상기 제2칩(14)의 본딩패드에 형성된 볼에 2차본딩(스티치본딩이라 함)을 하여 이루어진다.At this time, the standing of the stitch bonding (Standing of Stitch Bonding), forming a ball on the bonding pad of the second chip 14 at the same time breaking the wire, and then conductive exposed on the edge surface of the member 10 First bonding (called ball bonding) is performed on the pattern 24, and second bonding (called stitch bonding) is performed on the balls formed on the bonding pads of the second chip 14.
다음으로, 상기 제2칩(14)의 상면에 제3칩(16)을 부착하는 단계가 진행되는 바, 상기 제2칩(14)의 상면 중앙부분에 등간격으로 형성된 본딩패드와 상기 제3칩(16)의 저면에 등간격으로 형성된 본딩패드간을 플립칩(18)의 융착으로 본딩하게 된다.Next, the step of attaching the third chip 16 to the upper surface of the second chip 14 is carried out, the bonding pads formed at equal intervals on the upper surface of the second chip 14 and the third Bonding between the bonding pads formed at equal intervals on the bottom surface of the chip 16 is bonded by fusion of the flip chip 18.
다음 공정으로, 상기 제3칩(16)의 상면을 외부로 노출시키면서 상기 부재(10)의 상면, 제1칩(12)과 제2칩(14), 와이어(20)를 외부로부터 보호하기 위하여 수지(22)로 감싸는 몰딩 단계를 진행하게 된다.In order to protect the upper surface of the member 10, the first chip 12, the second chip 14, and the wire 20 from the outside while exposing the upper surface of the third chip 16 to the outside. The molding step of wrapping the resin 22 is performed.
이때, 상기 수지(22)는 부재(10)의 상면으로 흘러 점점 제3칩(16)의 상면 높이까지 채워지며 몰딩되는 바, 상기 부재(10)상의 전도성패턴(24)에 부착된 와이어(20)의 1차본딩(볼본딩)부위가 제2칩(14)의 본딩패드에 부착된 2차본딩(스티치 본딩)부위보다 내구력이 강하기 때문에 수지의 흐름에 의한 와이어의 쏠림 현상을 방지할 수 있게 된다.At this time, the resin 22 flows to the top surface of the member 10 and is gradually filled to the top height of the third chip 16 and molded, and thus the wire 20 attached to the conductive pattern 24 on the member 10. Since the primary bonding (ball bonding) portion of) is stronger than the secondary bonding (stitch bonding) portion attached to the bonding pad of the second chip 14, it is possible to prevent the wire from being pulled due to the flow of resin. do.
또한, 상기 제3칩(16)의 상면이 외부로 노출됨에 따라, 반도체 칩에서 발생되는 열의 방출 효과를 크게 얻어낼 수 있게 된다.In addition, as the upper surface of the third chip 16 is exposed to the outside, the effect of dissipating heat generated in the semiconductor chip can be obtained.
마지막으로, 상기 부재(10)의 저면으로 노출된 볼랜드용 전도성패턴(24)에 인출단자(32)를 부착시키는 단계를 진행함으로써, 본 발명의 반도체 패키지(100)가 완성된다.Finally, the semiconductor package 100 of the present invention is completed by attaching the lead terminal 32 to the conductive pattern 24 for the borland exposed to the bottom surface of the member 10.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 제조방법에 의하면, 적층된 3개의 칩중 제2칩만 와이어 본딩하고, 나머지 칩은 플립칩 본딩을 하여 제조함으로써, 종래에 적층된 3개의 반도체 칩마다 와이어 본딩을 실시함에 따른 와이어 본딩 구조의 복잡성과 본딩 시간의 과다한 소모를 해결할 수 있고, 특히 제2칩만 와이어 본딩됨에 따라, 몰딩수지의 흐름에 의한 와이어의 쏠림 현상과 이로 인한 와이어간의 쇼트를 방지할 수 있고, 와이어 본딩 공정 시간과 비용을 단축시킬 수 있는 효과를 제공하게 된다.As described above, according to the method of manufacturing a semiconductor package according to the present invention, only the second chip of the three stacked chips is wire bonded, and the remaining chips are manufactured by flip chip bonding, thereby making wires for every three semiconductor chips stacked in the related art. The complexity of the wire bonding structure and excessive consumption of the bonding time can be solved by bonding, and in particular, since only the second chip is wire bonded, the wire pulling phenomenon due to the flow of the molding resin and the short between the wires can be prevented. In addition, the wire bonding process time and cost can be shortened.
또한, 제3칩의 상면을 외부로 노출시킴에 따라, 열방출의 효과를 증대시키는 동시에 반도체 패키지의 두께를 줄일 수 있는 장점이 있다.In addition, by exposing the upper surface of the third chip to the outside, there is an advantage that the thickness of the semiconductor package can be reduced while increasing the effect of heat dissipation.
도 1과 도 2는 본 발명에 따른 반도체 패키지 제조방법을 순서대로 나타내는 단면도로서, 도 1에서 도 2는 연속된 공정을 나타낸다.1 and 2 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package according to the present invention, and FIGS. 1 to 2 show a continuous process.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
10 : 부재12 : 제1칩10 member 12 first chip
14 : 제2칩16 : 제3칩14: second chip 16: third chip
18 : 플립 칩20 : 와이어18: flip chip 20: wire
22 : 수지24 : 전도성패턴22: resin 24: conductive pattern
26 : 수지층28 : 솔더마스크26: resin layer 28: solder mask
30 : 접착수단32 : 인출단자30: bonding means 32: withdrawal terminal
34 : 웨이퍼100 : 반도체 패키지34 wafer 100 semiconductor package
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