본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor of a semiconductor device.
반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor memory devices, in particular DRAM (Dynamic Random Access Memory), increases, the area of memory cells, which are basic units for information storage, has been rapidly reduced.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes. Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.Among these, the first method of increasing the surface area of the electrode has been considered. Capacitors of three-dimensional structures, such as concave structures, cylinder structures, multilayer fin structures, and the like, are all proposed to increase the effective surface area of the electrode in a limited layout area. However, this method has a limitation in increasing the effective surface area of the electrode as the semiconductor device is very high integration.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.In addition, the method of reducing the thickness of the dielectric thin film to minimize the distance between the electrodes (d) also faces the limitation because of the problem that the leakage current increases as the thickness of the dielectric thin film is reduced.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다.Therefore, in recent years, research and development have been mainly focused on securing the capacitance of the capacitor by increasing the dielectric constant of the dielectric thin film.
전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 HfO2, Ta2O5, (Ba,Sr)TiO3(BST) 등의 고유전체 물질이나, (Pb,Zr)TiO3(PZT), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLaxTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.Traditionally, so-called NO-nitride (NO) capacitors have become mainstream using silicon oxide films or silicon nitride films as dielectric thin film materials, but recently HfO2 , Ta2 O5 , (Ba, Sr) TiO3 (BST) High dielectric materials such as (Pb, Zr) TiO3 (PZT), (Pb, La) (Zr, Ti) O3 (hereinafter referred to as PLZT), SrBi2Ta2O9 (hereinafter referred to as SBT), Bi4-x Ferroelectric materials such as Lax Ti3 O12 (hereinafter referred to as BLT) are applied as the dielectric thin film material.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.In the manufacture of high dielectric capacitors or ferroelectric capacitors using such high dielectric materials or ferroelectric materials as dielectric thin film materials, proper control of dielectric surrounding materials and processes must be accompanied to realize dielectric properties specific to the high dielectric materials or ferroelectric materials. do.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(RuO2), 루테늄산화막(IrO2)등을 사용하고 있다.In general, a noble metal or a compound thereof, such as platinum (Pt), iridium (Ir), ruthenium (Ru), iridium oxide film (RuO2 ), as the upper and lower electrode materials of a high dielectric capacitor or a ferroelectric capacitor, Ruthenium oxide films (IrO2 ) and the like are used.
도1a 내지 도1b는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.1A to 1B are views showing a capacitor manufacturing method of a semiconductor device according to the prior art.
도1a를 참조하여 살펴보면, 종래기술에 의한 캐패시터 제조방법은 먼저 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.Referring to FIG. 1A, a capacitor manufacturing method according to the related art first forms an interlayer insulating film 12 on a semiconductor substrate 10 on which an active region 11 is formed, and then penetrates the interlayer insulating film 12. A contact hole through which the active region 11 of (10) is exposed is formed. A contact plug 13 is formed by filling the contact hole with a conductive material.
이어서 콘택플러그(13)의 상단 일정부분을 리세스(recess)시킨 다음, 리세스된 곳에 Ti/TiN 확산방지막(14,15)을 형성한다.Subsequently, the upper portion of the contact plug 13 is recessed, and then the Ti / TiN diffusion barrier layers 14 and 15 are formed in the recessed portion.
이어서 실리콘질화막등을 이용하여 식각멈춤막(16)을 형성하고, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 형성용 절연막(17)을 형성한다.Subsequently, the etch stop film 16 is formed using a silicon nitride film or the like, and the capacitor forming insulating film 17 is formed so that the lower electrode of the capacitor is formed thereon.
이어서 캐패시터가 형성될 영역의 절연막(17)을 선택적으로 제거하여 캐패시터 형성용 홀(18)을 형성한다. 이 때 식각멈춤막(16)으로 인해 하부구조물인 콘택플러그(13)가 식각되는 것이 방지된다. 이어서 노출된 식각멈춤막(16)을 제거하여 콘택플러그(13)상의 확산방지막(14,15)를 노출시킨다.Subsequently, the insulating film 17 in the region where the capacitor is to be formed is selectively removed to form the capacitor formation hole 18. At this time, the etch stop layer 16 prevents the contact plug 13, which is a lower structure, from being etched. Subsequently, the exposed etch stop layer 16 is removed to expose the diffusion barrier layers 14 and 15 on the contact plug 13.
이어서 도1b에 도시된 바와 같이, 캐패시터 형성용 홀(18)의 내부에 도전성막으로 하부전극(19)을 형성하고, 그 상부에 유전체 박막(20)과 상부전극(21)을 적층하여 캐패시터를 완성한다. 여기서 유전체 박막(20)으로는 HfO2등의 고유전체 물질을 사용하고, 상,하부전극(19,21)용 물질로는 도전성 폴리실리콘막을 이용하거나, 금속막을 이용한다.Subsequently, as shown in FIG. 1B, the lower electrode 19 is formed of a conductive film in the capacitor forming hole 18, and the dielectric thin film 20 and the upper electrode 21 are stacked thereon to form the capacitor. Complete The dielectric thin film 20 uses a high dielectric material such as HfO2 , and a conductive polysilicon film or a metal film is used as the material for the upper and lower electrodes 19 and 21.
한편, 캐패시터의 전기적 특성을 개선시키기 위해서는 통상적인 캐패시터의 제조공정에서 유전체 박막(20)에 침투하게 되는 C, H 불순물 및 산소 보이드(void)를 효과적으로 제거하는 고온 열공정은 필수적으로 수반된다.Meanwhile, in order to improve the electrical characteristics of the capacitor, a high temperature thermal process that effectively removes C, H impurities and oxygen voids that penetrate into the dielectric thin film 20 is necessary in a conventional capacitor manufacturing process.
불순물 제거를 위해서 실시하는 유전막 증착후 고온 열공정 및 산소 분위기속에서 열공정으로 인해 하부전극의 산화가 발생하게 된다. 하부전극이 산화되면 캐패시터의 실질적인 유전체 박막의 두께가 증가하게 되어 캐패시터의 용량이 저하되는 문제점이 발생한다.Oxidation of the lower electrode occurs due to the thermal process in a high temperature thermal process and an oxygen atmosphere after the deposition of the dielectric film to remove impurities. When the lower electrode is oxidized, a substantial thickness of the dielectric thin film of the capacitor increases, which causes a problem that the capacity of the capacitor decreases.
따라서 후속 열공정시 하부전극 물질의 산화를 방지하고, 캐패시터의 전기적 특성을 확보하기 위한 공정이 요구된다.Accordingly, a process for preventing oxidation of the lower electrode material and securing electrical characteristics of the capacitor during a subsequent thermal process is required.
본 발명은 고유전체 물질을 유전체박막으로 사용하는 캐패시터의 제조방법에 있어서, 유전체 박막의 특성 향상을 위한 고온 열공정에도 하부전극 물질의 산화를 방지할 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다.An object of the present invention is to provide a method of manufacturing a capacitor in which a high dielectric material is used as a dielectric thin film, and capable of preventing oxidation of a lower electrode material even at a high temperature thermal process for improving characteristics of the dielectric thin film.
본 발명은 상기의 과제를 달성하기 위해 기판상에 하부전극을 형성하는 단계; 상기 하부전극 표면에 하프늄질화막을 형성하는 단계; 상기 하프늄질화막상에 유전체 박막으로 하프늄산화막을 형성하는 단계; 및상기 하프늄산화막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법를 제공한다.The present invention comprises the steps of forming a lower electrode on the substrate to achieve the above object; Forming a hafnium nitride film on the lower electrode surface; Forming a hafnium oxide film as a dielectric thin film on the hafnium nitride film; And forming an upper electrode on the hafnium oxide film.
본 발명은 유전체 박막으로 하프늄산화막(HfO2)를 사용하는 반도체 장치의 캐패시터 제조방법에 있어서, 하프늄산화막과 하부전극의 계면에 하프늄질화막(HfN)을 형성시켜, 후속 열공정시 하부전극의 산화를 방지하고, 그로 인하여 캐패시터의 Tox 증가를 방지하고, 캐패시터의 전기적 특성을 개선시킬 수 있는 캐패시터 제조방법을 제공한다. 특히 하프늄산화막의 계면에 하프늄질화막을 하프늄산화막 증착용 챔버에서 인시츄(ibn-situ)로 증착하여 제조하기 때문에 새로운 장비에 대한 투자없이 진행할 수 있다.The present invention provides a method of manufacturing a capacitor of a semiconductor device using a hafnium oxide film (HfO2 ) as a dielectric thin film, by forming a hafnium nitride film (HfN) at the interface between the hafnium oxide film and the lower electrode, to prevent the oxidation of the lower electrode during the subsequent thermal process And, thereby providing a capacitor manufacturing method that can prevent the Tox increase of the capacitor, and improve the electrical characteristics of the capacitor. In particular, since the hafnium nitride film is deposited on the interface of the hafnium oxide film in an in situ (ibn-situ) in the chamber for hafnium oxide deposition, it can proceed without investment in new equipment.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.2A to 2E are diagrams illustrating a method of manufacturing a capacitor of a semiconductor device according to an exemplary embodiment of the present invention.
먼저 도2a에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 캐패시터 제조방법은 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다.First, as shown in FIG. 2A, in the capacitor manufacturing method of the semiconductor device according to the present embodiment, the interlayer insulating film 32 is formed on the semiconductor substrate 30 on which the active region 31 is formed. A contact hole through which the active region 31 of the semiconductor substrate 30 is exposed is formed. A contact plug 33 is formed by filling the contact hole with a conductive material.
여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.The interlayer insulating layer 32 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film or an oxide film using HDP (high densigy plasma), or a thermal oxide film (Thermal Oxide), which is formed by oxidizing a silicon substrate at a high temperature between 600 and 1,100 ° C in a furnace. I use it.
이어서 콘택플러그(33)의 상단 일정부분을 리세스(recess)시킨 다음, 리세스된 곳에 Ti/TiN 확산방지막(34,35)을 형성한다.Subsequently, the upper portion of the contact plug 33 is recessed, and then Ti / TiN diffusion barrier layers 34 and 35 are formed in the recessed portion.
이어서 도2b에 도시된 바와 같이, 실리콘질화막등을 이용하여 식각멈춤막(36)을 형성하고, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 형성용 절연막(37)을 형성한다. 여기서 캐패시터 형성용 절연막(34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.Subsequently, as shown in FIG. 2B, an etch stop film 36 is formed using a silicon nitride film or the like, and an insulating film 37 for forming a capacitor is formed so that a lower electrode of the capacitor is formed thereon. The capacitor forming insulating film 34 may include an undoped-silicate glass (USG), a phospho-silicate glass (PSG), a boro-phospho-silicate glass (BPSG), a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. , Using TEOS (Tetra Ethyl Ortho Silicate) film or HDP (high densigy plasma) oxide film or thermal oxide film (Thermal Oxide) is used to oxidize silicon substrate at high temperature between 600 ~ 1,100 ℃ in furnace .
이어서 캐패시터가 형성될 영역의 절연막(37)을 선택적으로 제거하여 캐패시터 형성용 홀(38)을 형성한다. 이 때 식각멈춤막(36)으로 인해 하부구조물인 콘택플러그(33)가 식각되는 것이 방지된다. 이어서 노출된 식각멈춤막(36)을 제거하여 콘택플러그(33)상의 확산방지막(34,35)을 노출시킨다.Next, the insulating film 37 in the region where the capacitor is to be formed is selectively removed to form the capacitor forming hole 38. At this time, the etch stop layer 36 prevents the contact plug 33, which is a lower structure, from being etched. Subsequently, the exposed etch stop layer 36 is removed to expose the diffusion barrier layers 34 and 35 on the contact plug 33.
이어서 캐패시터 형성용 홀(38)의 내부에 도전성막으로 바람직하게는 티타늄질화막(TiN)을 이용하여 하부전극(39)을 형성한다.Subsequently, the lower electrode 39 is formed in the capacitor forming hole 38 using a titanium nitride film TiN, which is preferably a conductive film.
여기서 도면상에 나타내지는 않았지만, 하부전극을 형성하는 실제공정에서는 캐패시터 형성용 홀(36)의 패턴을 따라 하부전극용 도전막인 티타늄질화막을 먼저 증착하고, 이후 에치백등의 공정을 이용하여 캐패시터 형성용 절연막(35)상에 형성된 하부전극용 도전막을 제거하여 캐패시터 형성용 홀(36)의 내부에만 하부전극용 도전막이 남도록 하여 하부전극(39)을 완성시킨다.Although not shown here, in the actual process of forming the lower electrode, a titanium nitride film, which is a conductive film for the lower electrode, is first deposited along the pattern of the capacitor forming hole 36, and then the capacitor is subjected to a process such as etchback. The lower electrode 39 is completed by removing the lower electrode conductive film formed on the forming insulating film 35 so that the lower electrode conductive film remains only inside the capacitor forming hole 36.
티타늄질화막을 증착하는 공정을 자세히 살펴보면, 먼저 원료물질로 TiCl4를 사용하고, 반응가스로는 NH3를 사용한다. 원료물질과 반응가스의 유량을 각각 10 ~ 1000sccm으로 유지한다. 반응챔버(chamber)의 압력은 0.1 ~ 10 torr 범위로 유지한다. 기판의 온도는 500 ~ 650도 범위로 유지하고, 티타늄질화막은 200 ~ 400Å 범위로 증착되도록 한다.Looking at the process of depositing a titanium nitride film in detail, first use TiCl4 as a raw material, NH3 is used as the reaction gas. Maintain a flow rate of the raw material and the reaction gas at 10 to 1000 sccm, respectively. The pressure of the reaction chamber is maintained in the range of 0.1 to 10 torr. The temperature of the substrate is maintained in the range of 500 ~ 650 degrees, and the titanium nitride film is deposited in the range of 200 ~ 400Å.
여기서 하부전극용 도전막으로 티타늄질화막외에도 폴리실리콘막, 텅스텐막(W) 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3)등을 사용하거나, 이들의 조합을 이용하여 사용할 수도 있다.In addition to the titanium nitride film, a polysilicon film, a tungsten film (W), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO2 ), a ruthenium film (Ru), and a ruthenium oxide film (RuO2 ) as the lower electrode conductive film. , Tungsten nitride film (WN), ruthenium oxide strontium oxide film (SrRuO3 ), or the like, or a combination thereof may be used.
이어서 도2c에 도시된 바와 같이, 하부전극(38) 형성후에 후속공정에서 유전체 박막으로 하프늄산화막을 형성시킬 챔버에서 하부전극(38) 상에 하프늄질화막(HfN,40)을 플라즈마 인핸스드 원자층증착법(Plasma Enhanced Atomic Layer Deposition, PEALD)을 이용하여 형성한다.Subsequently, as shown in FIG. 2C, a hafnium nitride film (HfN, 40) is plasma-enhanced on the lower electrode 38 in a chamber in which a hafnium oxide film is formed of a dielectric thin film in a subsequent process after the lower electrode 38 is formed. It is formed using (Plasma Enhanced Atomic Layer Deposition, PEALD).
하프늄질화막(40)의 증착공정을 자세히 살펴보면, Hf 원료물질로는 Hf(NEtMe)4를 사용하며 반응 원료의 운반가스 및 퍼지(purge) 가스로는 N2 또는 Ar을 이용하며, 플라즈마 처리시 NH3 가스를 이용한다. 운반가스 및 퍼지가스의 유량은 100 ~ 200sccm으로 유지한다. 반응 챔버의 압력을 0.1 ~ 1 torr로 유지하고 기판 온도는 200 ~ 350℃으로 유지한다. Hf 원료물질의 양은 0.006cc/min ~ 0.1cc/min으로 유지한다.Looking at the deposition process of the hafnium nitride film 40 in detail, Hf (NEtMe)4 is used as the Hf raw material, N2 or Ar is used as the carrier gas and purge gas of the reaction raw material, NH3 during the plasma treatment Use gas. Carrier gas and purge gas flow rate is maintained at 100 ~ 200sccm. The pressure in the reaction chamber is maintained at 0.1-1 torr and the substrate temperature is maintained at 200-350 ° C. The amount of Hf raw material is maintained at 0.006 cc / min to 0.1 cc / min.
계속해서 하프늄질화막(40)을 증착하는 공정진행단계를 살펴보면, 먼저 Hf 원료물질을 0.1 ~ 10초의 범위내에서 플로우(flow)하여 기판에 흡착시킨다. 이어서 N2 또는 Ar 가스로 3 ~ 10 초간 퍼지를 실시하여, 기판에 미흡착된 Hf 원료물질을 제거한다.Subsequently, the process progress step of depositing the hafnium nitride film 40 will be described. First, the Hf raw material is flowed within the range of 0.1 to 10 seconds to be adsorbed onto the substrate. Subsequently, purge with N2 or Ar gas for 3 to 10 seconds to remove the unadsorbed Hf raw material on the substrate.
이어서 하프늄질화막을 형성시키기 위해서 NH3가스를 3 ~ 10초간 플로우하면서 플라즈마 처리를 실시하여 기판에 흡착된 Hf원료물질과 반응시킨다. 이 때 플라즈마 처리시 R.F 파워는 30 ~ 500watt로 하고, 반응 챔버의 압력은 0.1 ~ 1torr로 유지한다. 이어서 N2 또는 Ar 가스로 3 ~ 10 초간 퍼지를 실시하여 미 반응된 NH3가스를 제거한다.Subsequently, in order to form a hafnium nitride film, a plasma treatment is performed while flowing NH3 gas for 3 to 10 seconds to react with the Hf raw material adsorbed on the substrate. At this time, the RF power is 30 to 500 watts during the plasma treatment, and the pressure in the reaction chamber is maintained at 0.1 to 1 torr. Subsequently, purge with N2 or Ar gas for 3 to 10 seconds to remove unreacted NH3 gas.
Hf 원료물질을 플로우하는 공정부터 N2 또는 Ar 가스로 3 ~ 10 초간 퍼지를 실시하는 공정까지 반복하여 하프늄질화막이 10 ~ 20A 두께로 되도록 증착한다.The hafnium nitride film is repeatedly deposited to have a thickness of 10 to 20 A by repeating the process of flowing Hf raw material to purging with N2 or Ar gas for 3 to 10 seconds.
이어서 도2d에 도시된 바와 같이 하프늄질화막(40)상에 캐패시터의 유전체 박막으로 하프늄산화막(HfO2, 41)을 하프늄질화막(40)을 형성시킨 챔버에서 인시츄로 형성한다. 하프늄산화막(41)은 원자층증착법(Atomic Layer Deposition, ALD)으로 증착한다.Next, as shown in FIG. 2D, hafnium oxide films HfO2 and 41 are formed in-situ in the chamber in which the hafnium nitride film 40 is formed using a dielectric thin film of a capacitor on the hafnium nitride film 40. The hafnium oxide film 41 is deposited by atomic layer deposition (ALD).
Hf의 원료물질로는 Hf(NEtMe)4를 사용하고 반응원료의 운반가스 및 산화제로는 각각 Ar과 O3를 이용하고 퍼지가스로는 N2를 사용한다. 기판의 온도는 200 ~ 350℃로 유지하고 반응 챔버의 압력은 0.1 ~ 1torr로 유지한다.Hf (NEtMe)4 is used as a raw material of Hf, Ar and O3 are used as a carrier gas and an oxidizing agent, respectively, and N2 is used as a purge gas. The temperature of the substrate is maintained at 200 ~ 350 ℃ and the pressure of the reaction chamber is maintained at 0.1 ~ 1torr.
계속해서 하프늄산화막(41)을 증착하는 공정진행단계를 자세히 살펴보면, 먼저 Hf 원료물질을 0.1 ~ 10초의 범위내에서 플로우(flow)하여 기판에 흡착시킨다. 이 때 운반가스(Ar)의 유량을 150 ~ 250sccm으로 유지한다.Subsequently, the process progress step of depositing the hafnium oxide film 41 will be described in detail. First, Hf raw materials are flowed within a range of 0.1 to 10 seconds to be adsorbed onto the substrate. At this time, the flow rate of the carrier gas (Ar) is maintained at 150 ~ 250sccm.
이어서 N2가스의 유량은 200 ~ 400sccm으로 유지하여 3 ~ 10초간 퍼지하여 미흡착된 Hf원료물질을 제거한다. 이어서 산화제인 O3가스의 유량은 200 ~ 500 sccm으로 유지하여 3 ~ 10초간 퍼지한다. 이어서 N2가스의 유량은 50 ~ 200sccm으로 유지하여 3 ~ 10초간 퍼지하여 미반응 산화제를 제거한다.Subsequently, the flow rate of N2 gas is maintained at 200 to 400 sccm and purged for 3 to 10 seconds to remove unadsorbed Hf raw material. Subsequently, the flow rate of the O3 gas, which is an oxidant, is maintained at 200 to 500 sccm and purged for 3 to 10 seconds. Subsequently, the flow rate of the N2 gas is maintained at 50 to 200 sccm and purged for 3 to 10 seconds to remove the unreacted oxidant.
여기서 Hf 원료물질을 플로우하는 공정부터 N2를 퍼지하는 공정을 반복하여 하프늄산화막이 60 ~ 100Å로 형성되도록 한다.Here, the process of flowing the Hf raw material is repeated to purge the N2 so that the hafnium oxide film is formed to 60 to 100 kV.
또한, 여기서는 캐패시터의 유전체 박막으로 하프늄산화막을 단일막으로 형성하는 것을 설명하였으나, 하프늄산화막/알루미나막(Al2O3) 또는 하프늄산화막/알루미나막/하프늄산화막등의 다중막을 유전체 박막으로 적용할 수 있다.In addition, although a hafnium oxide film is formed as a single film as the dielectric thin film of the capacitor, the hafnium oxide film / alumina film (Al2 O3 ) or the hafnium oxide film / alumina film / hafnium oxide film or the like can be applied as a dielectric thin film. have.
이어서, 하프늄산화막(41)을 형성한 후에 후속공정으로 열공정을 진행한다.Subsequently, after the hafnium oxide film 41 is formed, a thermal process is performed in a subsequent process.
열공정은 먼저 저온 열공정으로 플라즈마 어닐(plasma anneal) 또는 UV/O3 어닐을 실시하고, 이어서 고온 열공정을 진행한다.In the thermal process, plasma anneal or UV / O3 annealing is first performed at a low temperature thermal process, followed by a high temperature thermal process.
하프늄산화막내의 탄소, 수소등의 불순물 및 산소 보이드과 같은 결함을 제거하기 위한 플라즈마 어닐 및 UV/O3 어닐방법을 자세히 살펴보면, 먼저, 하프늄산화막이 형성된 상태에서 300 ~ 400℃의 온도로 O2 또는 N2O 또는 N2+O2 혼합가스 분위기에서 30 ~ 120초동안 50 ~ 200W의 파워로 플라즈마 처리한다. 플라즈마 처리시 챔버의 압력은 0.1 ~ 1 torr로 유지한다.Looking at the plasma annealing and UV / O3 annealing method to remove impurities such as carbon, hydrogen and other impurities in the hafnium oxide film in detail, first, O2 or N2O or Plasma treatment with a power of 50-200 W for 30-120 seconds in an N2 + O2 mixed gas atmosphere. The chamber pressure is maintained at 0.1 to 1 torr during the plasma treatment.
UV/O3 어닐을 실시할 때는 300 ~ 450℃ 의 온도로 2 ~ 10분동안 15 ~ 30mW/cm2의 강도(intensity)로 UV/O3 처리를 실시한다.When performing UV / O3 annealing, UV / O3 treatment is performed at an intensity of 15 to 30 mW / cm2 at a temperature of 300 to 450 ° C. for 2 to 10 minutes.
이어서 하프늄산화막(41)의 유전특성을 향상시키기 위해서 Ar, N2분위기에서 급속열처리(Rapid Thermal Anneal,RTA)공정으로 500 ~ 750℃에서 30 ~ 120초동안 진행하거나, 또는 로 열처리(furnace anneal)공정으로 500 ~ 700℃에서 10 ~ 20분동안 열처리를 실시한다.Subsequently, in order to improve the dielectric properties of the hafnium oxide layer 41, a rapid thermal annealing (RTA) process in an Ar and N2 atmosphere is performed at 500 to 750 ° C. for 30 to 120 seconds, or a furnace anneal is performed. The process is heat-treated for 10 to 20 minutes at 500 ~ 700 ℃.
여기서 하프늄산화막(41) 증착후의 후속 열처리공정은 전술한 것과는 반대로 고온열처리(급속열처리 또는 로열처리)실시 후에 저온열처리(플라즈마 어닐 또는 UV/O3 어닐)공정을 실시하는 것도 가능하다.The subsequent heat treatment step after the hafnium oxide film 41 is deposited may be performed by a low temperature heat treatment (plasma annealing or UV / O3 annealing) process after the high temperature heat treatment (rapid heat treatment or royal heat treatment) as opposed to the above.
이어서 도2e에 도시된 바와 같이, 티타늄질화막을 이용하여 상부전극(42)를 형성한다. 여기서 상부전극(42)은 화학기상증착법(CVD)으로 티타늄질화막을 일정 두께 증착(바람직하게 200 ~ 400Å)하고, 물리기상증착법(PVD)으로 티타늄질화막을 일부 증착(바람직하게 600 ~ 1000Å)한다.Subsequently, as shown in FIG. 2E, the upper electrode 42 is formed using a titanium nitride film. Here, the upper electrode 42 deposits a predetermined thickness (preferably 200 to 400 microseconds) of the titanium nitride film by chemical vapor deposition (CVD), and partially deposits (preferably 600 to 1000 microseconds) the titanium nitride film by physical vapor deposition (PVD).
화학기상증착법으로 티타늄질화막을 증착할 때는 원료물질로는 TiCl4를 사용하고, 반응가스로는 NH3를 사용한다. 원료물질과 반응가스인 NH3의 유량을 각각 10sccm ~ 1000sccm 사용하여 증착공정을 진행한다. 반응 챔버의 압력은 0.1 ~ 10torr로 유지한다. 기판의 온도는 500 ~ 600℃로 유지하고, 200 ~ 400Å두께의 티타늄질화막을 증착한다.When the titanium nitride film is deposited by chemical vapor deposition, TiCl4 is used as a raw material and NH3 is used as a reaction gas. The deposition process is carried out using the flow rate of the raw material and the reaction gas NH3 10sccm ~ 1000sccm, respectively. The pressure in the reaction chamber is maintained at 0.1-10torr. The temperature of the board | substrate is maintained at 500-600 degreeC, and the titanium nitride film of 200-400 micrometers thickness is deposited.
여기서 상부전극으로 티타늄질화막 외에도 폴리실리콘막, 텅스텐막(W) 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3)등을 사용하거나, 이들의 조합을 이용하여 사용할 수도 있다.In addition to the titanium nitride film as the upper electrode, a polysilicon film, a tungsten film (W), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO2 ), a ruthenium film (Ru), a ruthenium oxide film (RuO2 ), and a tungsten nitride film (WN), a ruthenium oxide lithium film (SrRuO3 ), or the like, or a combination thereof.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예를 들어 본 발명은 콘케이브형 캐패시터에 대해 설명하였으나, 본 발명은 실린더형 캐패시터나 다른 형태의 캐패시터에도 적용가능하다.For example, the present invention has been described with respect to concave type capacitors, but the present invention is also applicable to cylindrical capacitors or other types of capacitors.
본 발명은 하프늄산화막을 유전체박막으로 사용하는 캐패시터에 있어서, 유전체 박막과 전극막 사이에 하프늄질화막을 형성시킴으로서, 유전체 박막의 특성향상을 위한 후속 열공정시 하부전극의 산화를 방지할 수 있다. 이로 인해 캐패시터의 유전체 박막이 실질적으로 증가되는 것을 방지하고 전기적특성을 개선시킬 수 있다.In the capacitor using the hafnium oxide film as the dielectric thin film, by forming a hafnium nitride film between the dielectric thin film and the electrode film, it is possible to prevent the oxidation of the lower electrode during the subsequent thermal process to improve the characteristics of the dielectric thin film. This may prevent the dielectric thin film of the capacitor from substantially increasing and improve electrical characteristics.
또한, 하프늄질화막을 사용함으로서, 전극막으로 금속을 사용하는 경우라도 유전체 박막 형성후 열공정시에 공정온도를 증가시킬 수 있다. 고온에서 유전체 박막의 열공정을 진행할 수 있으므로 유전체 박막의 특성이 크게 향상된다. 구체적으로 유전체 박막과 하부전극 계면의 누설전류특성이 향상되어 캐패시터의 제조공정의 신뢰성 향상을 기댈할 수 있다.In addition, by using a hafnium nitride film, even when a metal is used as the electrode film, the process temperature can be increased during the thermal process after the dielectric thin film is formed. Since the thermal process of the dielectric thin film can be performed at a high temperature, the characteristics of the dielectric thin film are greatly improved. Specifically, the leakage current characteristics of the dielectric thin film and the lower electrode interface may be improved, thereby improving reliability of the manufacturing process of the capacitor.
또한, 하프늄질화막의 형성공정은 하프늄산화막이 형성되는 챔버에서 인시츄로 형성되기 때문에 새로운 장비를 투자하지 않아도 된다.In addition, since the hafnium nitride film forming process is formed in situ in the chamber where the hafnium oxide film is formed, new equipment does not need to be invested.
전극막의 물질이 폴리실리콘막인 경우에 산화방지를 위해 실시하고 있는 전극표면의 질화처리공정을 생략할 수 있다.In the case where the material of the electrode film is a polysilicon film, the nitriding treatment of the electrode surface, which is performed to prevent oxidation, can be omitted.
도1a 내지 도1b는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면.1A to 1B show a method of manufacturing a capacitor of a semiconductor device according to the prior art.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.2A to 2E illustrate a method of manufacturing a capacitor of a semiconductor device in accordance with a preferred embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
38 : 캐패시터 형성용 홀38: hole for capacitor formation
39 : 하부전극39: lower electrode
40 : 하프늄질화막(HfN)40: hafnium nitride film (HfN)
41 : 하프늄산화막(HfO2)41: hafnium oxide film (HfO2 )
42 : 상부전극42: upper electrode
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