본 발명은 박막 트랜지스터(혹은 Thin Film Transistor(TFT))와 상기 박막 트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 액티브 패널을 포함하는 능동 매트릭스 액정 표시 장치(또는 Active Matrix Liquid Crystal Display, 이하 액정 표시 장치 혹은 AMLCD로 표기함)를 제조하는 방법 및 그 방법에 의한 액정 표시 장치에 관련된 것이다. 특히, 본 발명은 능동 매트릭스 액정 표시 장치에 있어서, 소스 배선 및 소스 패드에서 발생할 수 있는 불량을 줄이기 위해 소스 배선 및 소스 패드 하부에 더미 소스 배선 및 더미 소스 패드를 형성하는 방법 및 그 방법에 의한 액정 표시 장치에 관련된 것이다.The present invention relates to an active matrix liquid crystal display (or active matrix liquid crystal display) device including a thin film transistor (or thin film transistor (TFT)) and an active panel in which pixel electrodes connected to the thin film transistor are arranged in a matrix manner. Or AMLCD) and a liquid crystal display device by the method. In particular, in the active matrix liquid crystal display device, a method of forming a dummy source wiring and a dummy source pad under the source wiring and the source pad to reduce defects that may occur in the source wiring and the source pad, and the liquid crystal by the method It relates to a display device.
화상 정보를 화면에 나타내는 화면 표시 장치들 중에서, 박막형 평판 표시 장치가 가볍고, 어느 장소에든지 쉽게 사용할 수 있다는 장점 때문에 근래에 집중적인 개발의 대상이 되고 있다. 특히, 액정 표시 장치는 해상도가 높고, 동화상을 실현하기에 충분할 만큼 반응 속도가 빠르기 때문에, 가장 활발한 연구가 이루어지고 있는 제품이다.Among the screen display devices that display image information on the screen, the thin-film flat panel display device has become an object of intensive development in recent years because of its advantages of being lightweight and easily used anywhere. In particular, the liquid crystal display device has a high resolution and a reaction rate is fast enough to realize a moving picture, and thus the most active research is made.
액정 표시 장치의 원리는 액정의 광학적 이방성과 분극 성질을 이용한 것이다. 막대 모양을 갖고 있는 액정 분자의 배향 방향을 분극성을 이용하여 인위적으로 조절함으로써, 배열 방향에 따른 광학적 이방성으로 빛을 투과, 차단하는 것이 가능하다. 이것을 응용하여 화면 표시 장치로 사용한다. 현재에는 박막 트랜지스터와 그것에 연결된 화소 전극이 행렬 방식으로 배열된 능동 매트릭스 액정 표시 장치가 뛰어난 화질을 제공하기 때문에 가장 많이 사용되고 있다. 일반적인 액정 표시 장치의 구조를 자세히 살펴보면 다음과 같다.The principle of the liquid crystal display device is to use the optical anisotropy and polarization properties of the liquid crystal. By artificially adjusting the alignment direction of the liquid crystal molecules having a rod shape using polarization, it is possible to transmit and block light with optical anisotropy along the alignment direction. Use this as a screen display device. Currently, an active matrix liquid crystal display in which thin film transistors and pixel electrodes connected thereto are arranged in a matrix manner is used most often because it provides excellent image quality. Looking at the structure of a general liquid crystal display device in detail as follows.
액정 표시 장치의 한쪽 패널(혹은 칼라 필터 패널)은 투명 기판 위에 행렬 배열 방식으로 설계된 화소(Pixel)의 위치에 빨강, 파랑, 초록의 칼라 필터가 순차적으로 배치된 구조로 이루어져 있다. 이들 칼라 필터 사이에는 블랙 매트릭스가 그물 모양으로 형성되어 있다. 그리고, 이들 칼라 필터 위에 공통 전극이 형성되어 있다.One panel (or color filter panel) of the liquid crystal display device has a structure in which red, blue, and green color filters are sequentially disposed at positions of pixels designed in a matrix arrangement on a transparent substrate. A black matrix is formed in a mesh shape between these color filters. And a common electrode is formed on these color filters.
액정 표시 장치의 다른 쪽 패널(혹은 액티브 패널)은 투명 기판 위에 행렬 방식으로 설계된 화소의 위치에 화소 전극들이 배열된 구조로 이루어져 있다. 화소 전극의 수평 방향을 따라서 신호 배선이 형성되어 있고, 수직 방향을 따라서 데이터 배선이 형성되어 있다. 화소 전극의 한쪽 구석에는 화소 전극을 구동하기 위한 박막 트랜지스터가 형성되어 있다. 박막 트랜지스터의 게이트 전극은 신호 배선에 연결되어 있고(따라서, "게이트 배선"이라고 부르기도 한다), 박막 트랜지스터의 소스 전극이 데이터 배선에 연결되어 있다(따라서, "데이터 배선" 혹은 "소스 배선"이라고 부르기도 한다). 그리고, 각 배선의 끝단에는 외부의 구동 회로와 연결하기 위한 패드부가 형성된다.The other panel (or active panel) of the liquid crystal display has a structure in which pixel electrodes are arranged at positions of pixels designed in a matrix manner on a transparent substrate. Signal wirings are formed along the horizontal direction of the pixel electrode, and data wirings are formed along the vertical direction. In one corner of the pixel electrode, a thin film transistor for driving the pixel electrode is formed. The gate electrode of the thin film transistor is connected to the signal wiring (henceforth referred to as "gate wiring"), and the source electrode of the thin film transistor is connected to the data wiring (thus called "data wiring" or "source wiring"). Also called). At the end of each wiring, a pad portion for connecting with an external driving circuit is formed.
이러한 구조를 갖는 두 개의 패널이 일정 간격(이 간격을 "셀 갭(cell gap)"이라고 부른다)을 두고 서로 대향하여 부착된다. 그리고, 그 사이에 액정 물질이 채워지므로써 액정 패널이 완성된다.Two panels having this structure are attached opposite each other at a certain interval (this gap is called a "cell gap"). Then, the liquid crystal material is filled therebetween, thereby completing the liquid crystal panel.
액정 표시 장치의 중요한 소자들을 포함하고 있으며 본 발명에 직접적인 관련이 있는 액티브 패널에 대하여 더욱 자세히 살펴본다. 특히, 본 발명에 관련이 있는 소스 배선과 소스 패드 하부에 더미 배선과 더미 패드가 형성된 종래의 액정 패널의 제조 방법 빛 그 구조에 대해 자세히 살펴 본다. 본 종래의 기술은 이미 본 출원인이 한국 특허청에 출원한 바 있다(출원번호 P97-06956).A more detailed look at an active panel that includes the critical elements of a liquid crystal display and is directly related to the present invention. In particular, the structure of the conventional method for manufacturing a liquid crystal panel in which the dummy wiring and the dummy pad are formed under the source wiring and the source pad according to the present invention will be described in detail. This prior art has already been filed with the Korean Patent Office by the applicant (Application No. P97-06956).
이해를 돕기 위해서 액티브 패널의 평면도를 나타내는 도 1과, 도 1에서 절단선 II-II로 절단한 박막 트랜지스터 부분의 공정 단면도를 나타내는 도 2를 참조하여 설명한다.For better understanding, the present invention will be described with reference to FIG. 1 which shows a plan view of an active panel and FIG. 2 which shows a process sectional view of the thin film transistor section cut by the cutting line II-II in FIG.
투명 유리 기판(1)위에 알루미늄이나 알루미늄 합금을 증착하고, 포토 리소그래피 법으로 패턴하여 저 저항 게이트 배선(13a)을 형성한다. 저 저항 게이트 배선(13a)은 게이트 배선이 형성될 위치에 형성된다(도 2a).Aluminum or an aluminum alloy is deposited on the transparent glass substrate 1, and patterned by photolithography to form the low resistance gate wiring 13a. The low resistance gate wiring 13a is formed at the position where the gate wiring is to be formed (FIG. 2A).
상기 저 저항 게이트 배선(13a)가 형성된 기판 전면에 몰리브덴, 탄탈, 크롬. 안티몬 혹은 텅스텐등과 같은 금속을 증착하고, 포토 리소그래피 법으로 패턴하여 게이트 전극(11), 게이트 배선(13) 그리고, 게이트 패드(15)를 형성한다. 게이트 배선(13)은 상기 저 저항 게이트 배선(13a)을 덮고 있다. 상기 게이트 패드(15)는 게이트 배선(13)의 끝단에 형성한다. 게이트 전극(11)은 게이트 배선(13)에서 분기되어 화소의 한쪽 구석에 형성된다(도 2b).Molybdenum, tantalum and chromium on the entire surface of the substrate on which the low resistance gate wiring 13a is formed. A metal such as antimony or tungsten is deposited and patterned by photolithography to form the gate electrode 11, the gate wiring 13, and the gate pad 15. The gate wiring 13 covers the low resistance gate wiring 13a. The gate pad 15 is formed at the end of the gate line 13. The gate electrode 11 is branched from the gate wiring 13 to be formed in one corner of the pixel (Fig. 2B).
산화 실리콘이나 질화 실리콘과 같은 절연 물질을 전면 증착하여, 게이트 절연막(17)을 형성한다. 그리고, 진성 아몰퍼스 실리콘과 같은 반도체 물질과 불순물이 첨가된 아몰퍼스 실리콘과 같은 불순물 반도체 물질을 연속으로 증착하고 패턴하여, 반도체 층(33)과 불순물 반도체 층(35)을 형성한다. 이 때, 상기 반도체 층(33)과 불순물 반도체 층(35)으로 추후에 형성될 소스 배선(23)과 소스 패드(25)의 위치에 더미 소스 배선(39)과 더미 소스 패드(49)를 형성한다(도 2c).An insulating material such as silicon oxide or silicon nitride is deposited on the entire surface to form the gate insulating film 17. Then, a semiconductor material such as intrinsic amorphous silicon and an impurity semiconductor material such as amorphous silicon to which impurities are added are continuously deposited and patterned to form the semiconductor layer 33 and the impurity semiconductor layer 35. At this time, the dummy source wiring 39 and the dummy source pad 49 are formed at positions of the source wiring 23 and the source pad 25 to be formed later by the semiconductor layer 33 and the impurity semiconductor layer 35. (FIG. 2C).
그리고, 크롬 혹은 크롬 합금을 전면 증착하고, 포토 리소그래피 법으로 패턴하여 소스 전극(21), 드레인 전극(31), 소스 배선(23) 그리고, 소스 패드(25)를 형성한다. 상기 소스 전극(21)은 게이트 전극(11)을 중심으로 상기 드레인 전극(31)과 대향하고 있다. 상기 소스 전극(21)과 드레인 전극(31)을 마스크로 하여 계속 에칭을 진행하여 소스 전극(21)과 드레인 전극(31) 사이에 존재하는 불순물 반도체 층(35)을 완전히 제거한다. 상기 소스 배선(23)은 열 방향으로 배열된 소스 전극(21)들을 서로 연결하고 있다. 소스 배선(23) 밑에는 반도체 물질로 이루어진 더미 소스 배선(39)이 형성되어 있다. 그리고, 상기 소스 패드(25)는 소스 배선(23)의 끝단에 형성되어 있고 그 밑에는 더미 소스 패드(49)가 형성되어 있다. 그리고, 상기 소스 배선(23)과 상기 소스 패드(25)는 그 밑에 형성된 더미 소스 배선(39)과 더미 소스 패드(49)를 덮고 있는 형태를 갖고 있다(도 2d).Then, chromium or chromium alloy is deposited on the entire surface and patterned by photolithography to form the source electrode 21, the drain electrode 31, the source wiring 23, and the source pad 25. The source electrode 21 faces the drain electrode 31 around the gate electrode 11. The etching is continued using the source electrode 21 and the drain electrode 31 as a mask to completely remove the impurity semiconductor layer 35 existing between the source electrode 21 and the drain electrode 31. The source wiring 23 connects the source electrodes 21 arranged in the column direction to each other. Under the source wiring 23, a dummy source wiring 39 made of a semiconductor material is formed. The source pad 25 is formed at the end of the source wiring 23, and a dummy source pad 49 is formed under the source pad 25. The source wiring 23 and the source pad 25 have a form covering the dummy source wiring 39 and the dummy source pad 49 formed thereunder (FIG. 2D).
질화 실리콘이나 산화 실리콘과 같은 절연 물질을 상기 소스 전극(21), 소스 배선(23), 소스 패드(25) 그리고, 드레인 전극(31)들이 형성된 기판 전면에 증착하여 보호막(37)을 형성한다. 그리고, 포토 리소그래피 법을 사용하여 상기 보호막(37) 일부를 제거하여 드레인 전극에는 드레인 콘택 홀(71)을 형성하고, 소스 패드(25)에는 소스 패드 콘택 홀(61)을 형성한다. 동시에 게이트 패드(15)를 덮는 보호막(37)과 게이트 절연막(17)의 일부를 제거하여 게이트 콘택 홀(51)을 형성한다(도 2e).An insulating material such as silicon nitride or silicon oxide is deposited on the entire surface of the substrate on which the source electrode 21, the source wiring 23, the source pad 25, and the drain electrodes 31 are formed to form a protective film 37. A portion of the passivation layer 37 is removed using photolithography to form a drain contact hole 71 in the drain electrode, and a source pad contact hole 61 in the source pad 25. At the same time, a portion of the protective film 37 and the gate insulating film 17 covering the gate pad 15 are removed to form the gate contact hole 51 (FIG. 2E).
투명 도전 물질인 ITO (Indium-Tin-Oxide)를 상기 보호막(37) 위에 전면 증착하고, 패턴하여 화소 전극(41), 소스 패드 연결 단자(67) 그리고, 게이트 패드 연결 단자(57)들을 형성한다. 상기 화소 전극(41)은 드레인 콘택 홀(71)을 통하여 드레인 전극(31)과 연결된다. 상기 소스 패드 연결 단자(67)는 소스 패드 콘택 홀(61)을 통하여 소스 패드(25)와 연결되며, 상기 게이트 패드 연결 단자(57)는 게이트 패드 콘택 홀(51)을 통하여 게이트 패드(15)와 연결된다(도 2f).ITO (Indium-Tin-Oxide), a transparent conductive material, is deposited on the passivation layer 37 and patterned to form pixel electrodes 41, source pad connection terminals 67, and gate pad connection terminals 57. . The pixel electrode 41 is connected to the drain electrode 31 through the drain contact hole 71. The source pad connection terminal 67 is connected to the source pad 25 through the source pad contact hole 61, and the gate pad connection terminal 57 is connected to the gate pad 15 through the gate pad contact hole 51. It is connected to (Fig. 2f).
이상과 같이 종래의 방법에 의한 액정 표시 장치에서 게이트 패드 부분은 알루미늄을 포함하는 게이트 패드(15)와 그 위에 ITO로 이루어진 게이트 패드 연결 단자(57)가 게이트 패드 콘택 홀(51)에 의해 서로 연결된 구조를 이루고 있다. 한편 소스 패드(25) 부분은 소스 배선(23)과 같은 금속으로 이루어진 소스 패드(25)와, 소스 패드(25) 밑에 반도체 물질로 형성된 더미 소스 패드(49) 그리고, 소스 패드(25)와 소스 패드 콘택 홀(61)을 통해서 연결되는 소스 패드 연결 단자(67)로 이루어져 있다. 그리고, 소스 배선(23) 밑에도 반도체 물질로 더미 소스 배선(39)이 형성되어 있다.As described above, in the liquid crystal display according to the related art, the gate pad portion includes a gate pad 15 including aluminum and a gate pad connection terminal 57 formed of ITO therebetween, connected to each other by the gate pad contact hole 51. It is structured. The source pad 25 may include a source pad 25 made of a metal such as the source wiring 23, a dummy source pad 49 formed of a semiconductor material under the source pad 25, a source pad 25 and a source. A source pad connection terminal 67 is connected through the pad contact hole 61. The dummy source wiring 39 is formed of a semiconductor material under the source wiring 23.
이 때, 더미 소스 배선이 형성된 부분의 단면은 도 3a와 3b에 나타난 바와 같이 여러 가지 형태를 가질 수 있다. 우선, 도 3a와 같이 더미 소스 배선(39)의 폭과 소스 배선(23)의 폭이 거의 동일하게 형성될 수 있다. 또는, 도 3b와 같이 더미 소스 배선(39)의 폭이 소스 배선(23)의 폭보다 더 넓게 형성될 수도 있다. 이 경우에서는 소스 배선(23)을 마스크로 하여 소스 전극(도 2f의 21)과 드레인 전극(도 2f의 31) 사이의 불순물 반도체 층을 제거하기 때문에 더미 소스 배선(39)을 형성하는 불순물 반도체 층(39a)은 소스 배선(23)과 동일한 폭을 갖고, 더미 소스 배선(39)을 형성하는 반도체 층(39b)은 소스 배선(23)보다 넓은 폭을 갖는다. 이와 같은 구조들은 각각 소스 패드에도 동일하게 적용된다. 이와 같이 소스 배선 및 소스 패드와 오믹 접촉을 하는 더미 소스 배선과 더미 소스 패드의 불순물 반도체 층으로 인하여 소스 배선 및 소스 패드의 저항을 낮추는 효과를 얻을 수 있다. 또한, 절연막과 금속층 사이에서 버퍼 역할을 수행하여 소스 배선의 단선을 방지할 것을 기대할 수 있었다.In this case, the cross section of the portion where the dummy source wiring is formed may have various shapes as shown in FIGS. 3A and 3B. First, as shown in FIG. 3A, the width of the dummy source wiring 39 and the width of the source wiring 23 may be substantially the same. Alternatively, as shown in FIG. 3B, the width of the dummy source wiring 39 may be wider than that of the source wiring 23. In this case, since the impurity semiconductor layer between the source electrode (21 in FIG. 2F) and the drain electrode (31 in FIG. 2F) is removed using the source wiring 23 as a mask, the impurity semiconductor layer forming the dummy source wiring 39 39a has the same width as the source wiring 23, and the semiconductor layer 39b forming the dummy source wiring 39 has a wider width than the source wiring 23. These structures apply equally to the source pads respectively. As described above, the resistance of the source wiring and the source pad may be reduced due to the dummy source wiring and the impurity semiconductor layer of the dummy source pad having ohmic contact with the source wiring and the source pad. In addition, it was expected to prevent the disconnection of the source wiring by acting as a buffer between the insulating film and the metal layer.
이상에서 살펴본 종래의 더미 소스 배선과 더미 소스 패드에서는 소스 배선 및 소스 패드의 저항을 낮추어 좋은 전기적 신호 전달 효과를 보이고 있으나, 소스 배선의 단선 불량을 완전히 극복하지는 못하였다. 이는 소스 배선을 이루는 금속층이 주로 크롬으로 이루어지는데 증착된 크롬 박막의 성질은 장력을 갖기 때문에 가장자리 부분이 위쪽으로 휘어지는 tensile 막이고, 더미 소스 배선을 이루는 반도체 층은 증착된 박막의 성질은 압축력을 갖기 때문에 가장자리 부분이 아래쪽으로 휘어지는 compressive 막이기 때문에 서로 스트레스 균형을 이루지 못하기 때문인 것으로 추정된다.In the conventional dummy source wiring and the dummy source pad described above, the resistance of the source wiring and the source pad is lowered to show a good electrical signal transmission effect, but the disconnection failure of the source wiring is not completely overcome. The metal layer constituting the source wiring is mainly made of chromium. Since the deposited chromium thin film has tension, the edge is bent upward. The semiconductor layer constituting the dummy source wiring has compressive force. It is presumably because the edge is a compressive film that is bent downward, so that it is not balanced with each other.
본 발명의 목적은 버퍼층 역할을 하는 더미 소스 배선과 더미 소스 패드의 크기를 조절하여 가장 최상의 버퍼 역할을 할 수 있도록하는데 있다. 본 발명의 다른 목적은 더미 소스 배선과 더미 소스 패드의 역할을 최대화 시킴으로써 소스 배선과 소스 패드에서 열 스트레스에 의한 균열 및 단선이 발생하는 것을 방지하는데 있다.An object of the present invention is to adjust the size of the dummy source wiring and the dummy source pad serving as a buffer layer to serve as the best buffer. Another object of the present invention is to maximize the roles of the dummy source wiring and the dummy source pad to prevent cracking and disconnection caused by thermal stress in the source wiring and the source pad.
본 발명에서는 더미 배선과 더미 패드를 형성하여 소스 배선과 소스 패드에서 단선 불량을 방지하는데 있어서, 더미 배선 과 소스 배선 그리고, 더미 패드와 소스 패드 사이의 구조적 관계를 조율함으로써 더미 배선과 더미 패드가 최적의 버퍼 역할을 할 수 있도록 하는데 있다.In the present invention, in forming the dummy wiring and the dummy pad to prevent disconnection defects in the source wiring and the source pad, the dummy wiring and the dummy pad are optimal by coordinating the structural relationship between the dummy wiring and the source wiring and the dummy pad and the source pad. It can serve as a buffer for.
이상과 같은 목적을 달성하기 위해 본 발명은 액정 표시 장치를 제조하는데 사용하는 물질들의 박막 성질을 이용하여 소스 배선 및 소스 패드에서 단선 방지를 위한 더미 소스 배선 및 더미 소스 패드를 형성하는 방법을 제공한다. 일반적으로, 소스 배선 및 소스 패드를 형성하는 크롬의 박막은 tensile 막이다. 그리고, 소스 배선 밑에 있는 절연막과 그 사이에 형성되는 반도체 막은 compressive 막이다. 그러나, 절연막과 크롬막 사이의 접촉 상태와 반도체 막과 크롬막 사이의 접촉 상태는 서로 상이하다. 그리고, 절연막과 반도체 막의 스트레스 정도가 상이하다. 이것을 이용하여 본 발명에서는 더미 소스 배선 및 더미 소스 패드를 소스 배선 및 소스 패드의 폭 보다 50∼70% 정도의 크기를 갖도록 형성한다. 따라서, 소스 배선은 절연막과 더미 소스 배선과 동시에 접촉하게된다. 또한 소스 패드 역시 절연막과 더미 소스 패드와 동시에 접촉하게된다.In order to achieve the above object, the present invention provides a method of forming a dummy source wiring and a dummy source pad for preventing disconnection in the source wiring and the source pad by using the thin film properties of the materials used to manufacture the liquid crystal display device. . In general, the thin film of chromium forming the source wiring and the source pad is a tensile film. The insulating film under the source wiring and the semiconductor film formed therebetween are compressive films. However, the contact state between the insulating film and the chromium film and the contact state between the semiconductor film and the chromium film are different from each other. The stress levels of the insulating film and the semiconductor film are different. By using this, in the present invention, the dummy source wiring and the dummy source pad are formed to have a size of about 50 to 70% of the width of the source wiring and the source pad. Therefore, the source wiring is brought into contact with the insulating film and the dummy source wiring at the same time. In addition, the source pad is also in contact with the insulating layer and the dummy source pad at the same time.
이와 같은 구조를 갖는 액정 표시 장치를 제조하기 위해 본 발명은 다음과 같은 제조 방법을 포함하고 있다. 기판 위에 게이트 전극, 게이트 배선 그리고, 게이트 패드를 형성하는 단계와, 상기 게이트 물질 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 반도체 물질과 불순물 반도체 물질로 상기 게이트 전극이 형성된 부분에는 반도체 층과 불순물 반도체 층을 형성하고, 나중에 소스 배선과 소스 패드가 형성될 부분에 소스 배선과 소스 패드의 크기의 50∼70% 정도의 크기를 갖는 더미 소스 배선과 더미 소스 패드를 형성하는 단계와, 상기 불순물 반도체 층 위에 소스 전극과 드레인 전극을 그리고, 상기 게이트 절연막, 상기 더미 소스 배선 그리고, 더미 소스 패드 위에 각각 소스 배선과 소스 패드를 형성하는 단계를 포함한다.In order to manufacture a liquid crystal display device having such a structure, the present invention includes the following manufacturing method. Forming a gate electrode, a gate wiring, and a gate pad on a substrate; forming a gate insulating film on the gate material; and a semiconductor layer on a portion where the gate electrode is formed of a semiconductor material and an impurity semiconductor material on the gate insulating film. Forming an impurity semiconductor layer and forming a dummy source wiring and a dummy source pad having a size of about 50 to 70% of the size of the source wiring and the source pad in a portion where the source wiring and the source pad are to be formed later; Forming a source electrode and a drain electrode on the semiconductor layer, and forming the source wiring and the source pad on the gate insulating layer, the dummy source wiring, and the dummy source pad, respectively.
다음 실시 예를 통하여 본 발명에 의한 액정 표시 장치 제조 방법과 그 방법에 의한 액정 표시 장치에 대하여 더욱 자세히 살펴 보도록 한다. 이해를 돕기 위해 본 발명에 의한 액정 표시 장치의 평면도를 나타내는 도 4와 도 4의 절단선 V-V를 기준으로 자른 단면으로 제조 공정을 나타내는 도 5를 참조한다.Hereinafter, a method of manufacturing a liquid crystal display according to the present invention and a liquid crystal display according to the method will be described in more detail. For better understanding, reference is made to FIGS. 4 and 4 which illustrate a plan view of the liquid crystal display according to the present invention, and FIG.
실시 예Example
투명 유리 기판(101) 위에 알루미늄을 포함하는 금속을 증착하고, 패턴하여 저 저항 게이트 배선(113a)을 형성한다. 저 저항 게이트 배선(113a)은 게이트 배선이 형성될 위치에 형성된다(도 5a).A metal including aluminum is deposited on the transparent glass substrate 101 and patterned to form a low resistance gate wiring 113a. The low resistance gate wiring 113a is formed at the position where the gate wiring is to be formed (FIG. 5A).
상기 저 저항 게이트 배선이 형성된 기판 위에 몰리브덴, 탄탈, 크롬, 안티몬 혹은, 텅스텐등을 증착하고, 패턴하여 게이트 전극(111), 게이트 배선(113) 그리고, 게이트 패드(115)를 형성한다.(도 5b)Molybdenum, tantalum, chromium, antimony or tungsten are deposited on the substrate on which the low resistance gate wiring is formed and patterned to form the gate electrode 111, the gate wiring 113, and the gate pad 115. 5b)
상기 게이트 물질들(게이트 배선, 게이트 전극 그리고, 게이트 패드)이 형성된 기판(101) 위에 산화 실리콘 혹은 질화 실리콘을 증착하여 게이트 절연막(117)을 형성한다. 그리고, 상기 게이트 절연막(117) 위에 진성 반도체 물질과 불순물이 첨가된 반도체 물질을 연속 증착하고, 패턴하여 상기 게이트 전극(111)을 덮고 있는 게이트 절연막(117) 위에는 반도체 층(133)과 불순물 반도체 층(135)을 형성한다. 그리고, 나중에 형성될 소스 배선과 소스 패드 부분에 더미 배선(139)과 더미 패드(149)를 형성한다. 이 때, 더미 배선(139)의 폭은 소스 배선(123)의 폭의 50∼70% 정도의 폭이 되도록 형성한다. 그리고, 더미 패드(149)의 폭 역시 소스 패드(125) 폭의 50∼70% 정도가 되도록 형성한다. 더미 배선(139)과 더미 패드(149)는 반도체 층(133)과 불순물 반도체 층(135)을 형성할 때 동시에 형성되므로 진성 반도체 물질과 불순물 반도체 물질을 포함하고 있다(도 5c).A gate insulating layer 117 is formed by depositing silicon oxide or silicon nitride on the substrate 101 on which the gate materials (gate wiring, gate electrode, and gate pad) are formed. The semiconductor layer 133 and the impurity semiconductor layer are sequentially deposited on the gate insulating layer 117, and the semiconductor material to which the intrinsic semiconductor material and the impurity is added is successively deposited and patterned to cover the gate electrode 111. And form 135. The dummy wiring 139 and the dummy pad 149 are formed in the source wiring and the source pad portion to be formed later. At this time, the width of the dummy wiring 139 is formed to be about 50 to 70% of the width of the source wiring 123. In addition, the width of the dummy pad 149 is also formed to be about 50 to 70% of the width of the source pad 125. Since the dummy wiring 139 and the dummy pad 149 are formed at the same time as the semiconductor layer 133 and the impurity semiconductor layer 135 are formed, they include an intrinsic semiconductor material and an impurity semiconductor material (FIG. 5C).
상기 불순물 반도체 층(135), 더미 소스 배선(139) 그리고, 더미 소스 패드(149)가 형성된 기판 전면에 크롬을 포함하는 금속을 증착하고, 패턴하여 소스 전극(121), 드레인 전극(131), 소스 배선(123) 그리고, 소스 패드(125)를 형성한다. 소스 전극(121)은 상기 불술물 반도체 층(135)의 한쪽 변과 오믹 접촉을 이루고 있으며, 상기 드레인 전극(131)은 상기 불순물 반도체 층(135)의 다른쪽 변과 오믹 접촉을 이루고 있다. 소스 배선(123)은 상기 소스 전극(121)들을 연결하며, 상기 더미 소스 배선(139)를 덮고 있다. 소스 배선(123)은 더미 소스 배선(139) 보다 그 폭이 훨씬 크게 형성되므로, 더미 소스 배선(139)과 접촉하지 않는 나머지 부분은 게이트 절연막(117)과 접촉하고 있다. 소스 패드(125)는 소스 배선(123) 끝 부분에 형성되며, 소스 배선(123)과 마찬가지로 더미 소스 패드(149)를 덮으며 게이트 절연막(117)과 접촉하고 있다(도 5d).The impurity semiconductor layer 135, the dummy source wiring 139, and a metal including chromium are deposited on the entire surface of the substrate on which the dummy source pad 149 is formed, and patterned to form the source electrode 121, the drain electrode 131, The source wiring 123 and the source pad 125 are formed. The source electrode 121 is in ohmic contact with one side of the impurities semiconductor layer 135, and the drain electrode 131 is in ohmic contact with the other side of the impurity semiconductor layer 135. The source wiring 123 connects the source electrodes 121 and covers the dummy source wiring 139. Since the source wiring 123 is formed to have a much larger width than the dummy source wiring 139, the remaining portion which does not contact the dummy source wiring 139 is in contact with the gate insulating film 117. The source pad 125 is formed at the end of the source wiring 123, and covers the dummy source pad 149 and contacts the gate insulating film 117 like the source wiring 123 (FIG. 5D).
상기 소스-드레인 물질(소스 전극, 소스 배선 그리고, 소스 패드)들이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘등을 증착하여 보호막(137)을 형성한다. 그리고, 상기 보호막(137)을 패턴하여 상기 소스 패드(125)를 노출하는 소스 콘택 홀(161), 상기 드레인 전극(131)을 노출하는 드레인 콘택 홀(171)을 형성한다. 한편, 상기 게이트 패드(115)를 덮는 보호막(137)과 게이트 절연막(117)을 패턴하여 게이트 패드(115)를 노출하는 게이트 콘택 홀(151)을 형성한다(도 5e).The protective layer 137 is formed by depositing silicon oxide or silicon nitride on the entire surface of the substrate on which the source-drain materials (source electrode, source wiring, and source pad) are formed. The passivation layer 137 is patterned to form a source contact hole 161 exposing the source pad 125 and a drain contact hole 171 exposing the drain electrode 131. Meanwhile, the passivation layer 137 and the gate insulating layer 117 covering the gate pad 115 are patterned to form a gate contact hole 151 exposing the gate pad 115 (FIG. 5E).
상기 보호막(137) 위에 ITO(Indium-Tin-Oxide)를 증착하고, 패턴하여 상기 드레인 콘택 홀(171)을 통하여 상기 드레인 전극(131)과 접촉하는 화소 전극(141)을 형성한다. 그리고, 상기 게이트 콘택 홀(151)과 소스 콘택 홀(161)을 통하여 각각 게이트 패드(115)와 소스 패드(125)에 접촉하는 게이트 패드 연결 단자(159)와 소스 패드 연결 단자(169)들을 형성한다(도 5f).Indium-tin-oxide (ITO) is deposited on the passivation layer 137 and patterned to form a pixel electrode 141 contacting the drain electrode 131 through the drain contact hole 171. The gate pad connection terminal 159 and the source pad connection terminals 169 are formed to contact the gate pad 115 and the source pad 125 through the gate contact hole 151 and the source contact hole 161, respectively. (FIG. 5F).
따라서, 본 발명에 의한 액정 표시 장치는 도 4와 도 5f에 나타난 것 처럼, 다음과 같은 구조를 갖게된다. 투명 유리 기판(101) 위에 알루미늄으로 게이트 배선(113), 게이트 전극(111), 게이트 패드(115)등을 포함하는 게이트 물질과 상기 게이트 물질을 덮는 게이트 절연막(117)이 형성된다. 상기 게이트 절연막(117) 위에서 상기 게이트 전극(111) 부분에는 반도체 층(133)과 불순물 반도체 층(135)이 적층되어 형성된다. 상기 게이트 절연막(117) 위에 상기 게이트 배선(113)과 직교하도록 소스 배선(123)이 형성된다. 상기 반도체 층(133)의 한쪽 변에 소스 배선(123)에서 분기된 소스 전극(121)이 불순물 반도체 층(135)과 오믹 접촉을 하며, 다른쪽 변에는 소스 전극(121)과 대향하는 드레인 전극(131)이 형성된다. 그리고, 도 6에 나타난 것 처럼, 소스 배선(123)과 게이트 절연막(117) 사이에는 반도체 물질과 불순물 반도체 물질을 포함하며 소스 배선(123) 폭의 50∼70% 정도 폭을 갖는 더미 소스 배선(139)이 형성되어 있다. 그리고 도 5f에서 처럼, 소스 배선(123)의 끝 부분에는 소스 패드(125)가 형성되는데, 소스 패드(125)와 게이트 절연막(117) 사이에는 반도체 물질과 불순물 반도체 물질을 포함하며 소스 패드(125) 크기의 50∼70% 정도 크기를 갖는 더미 소스 패드(149)가 형성되어 있다. 상기 소스 물질들은 보호막(137)에 의해 덮혀져 있으며, 보호막(137) 중에서 드레인 전극(131), 게이트 패드(115) 그리고, 소스 패드(125)들을 노출시키는 드레인 콘택 홀(171), 게이트 콘택 홀(151) 그리고, 소스 콘택 홀(161)이 형성되어 있다. 상기 보호막 위에는 드레인 콘택 홀(171)을 통하여 드레인 전극(131)에 연결된 화소 전극(141)이 형성되어 있다. 또한, 게이트 콘택 홀(151)과 소스 콘택 홀(161)을 통하여 게이트 패드(114)와 소스 패드에(125) 각각 연결된 게이트 패드 단자(157)와 소스 패드 단자(157)가 형성되어 있다.Accordingly, the liquid crystal display according to the present invention has the following structure, as shown in FIGS. 4 and 5F. A gate material including a gate wiring 113, a gate electrode 111, a gate pad 115, and the like and a gate insulating layer 117 covering the gate material are formed on the transparent glass substrate 101. The semiconductor layer 133 and the impurity semiconductor layer 135 are stacked on the gate insulating layer 111 on the gate insulating layer 117. The source wiring 123 is formed on the gate insulating layer 117 so as to be orthogonal to the gate wiring 113. A source electrode 121 branched from the source wiring 123 on one side of the semiconductor layer 133 makes ohmic contact with the impurity semiconductor layer 135, and a drain electrode facing the source electrode 121 on the other side of the semiconductor layer 133. 131 is formed. As shown in FIG. 6, a dummy source wiring including a semiconductor material and an impurity semiconductor material between the source wiring 123 and the gate insulating layer 117 and having a width of about 50 to 70% of the width of the source wiring 123 ( 139 is formed. As shown in FIG. 5F, a source pad 125 is formed at an end of the source wiring 123, and includes a semiconductor material and an impurity semiconductor material between the source pad 125 and the gate insulating layer 117, and the source pad 125. A dummy source pad 149 having a size of about 50 to 70% of the size of?) Is formed. The source materials are covered by the passivation layer 137, and the drain contact hole 171 and the gate contact hole exposing the drain electrode 131, the gate pad 115, and the source pads 125 among the passivation layer 137. A source contact hole 161 is formed. The pixel electrode 141 connected to the drain electrode 131 through the drain contact hole 171 is formed on the passivation layer. In addition, a gate pad terminal 157 and a source pad terminal 157 connected to the gate pad 114 and the source pad 125, respectively, are formed through the gate contact hole 151 and the source contact hole 161.
본 발명은 액정 표시 장치를 제조하는데 있어서, 소스 배선 및 소스 패드 밑에 반도체 물질로 더미 배선 및 더미 소스 패드를 더 형성하였다. 더욱이, 더미 소스 배선 및 더미 소스 패드의 크기를 소스 배선 및 소스 패드의 크기의 50∼70% 정도로 한정하였다. 소스 배선은 더미 소스 배선과 게이트 절연막과 동시에 접촉하고, 소스 패드 역시 더미 소스 패드와 게이트 절연막과 동시에 접촉한다. 따라서, 소스 배선 및 소스 패드를 형성하는 박막의 스트레스에 균형을 이루어 단선이 발생하지 않는다. 그럼으로써, 액정 표시 장치의 제조 수율을 높이고, 단선 불량이 발생하지 않는 양질의 제품을 얻을 수 있다.According to the present invention, a dummy wiring and a dummy source pad are further formed of a semiconductor material under the source wiring and the source pad. Furthermore, the size of the dummy source wiring and the dummy source pad is limited to about 50 to 70% of the size of the source wiring and the source pad. The source wiring is in contact with the dummy source wiring and the gate insulating film at the same time, and the source pad is also in contact with the dummy source pad and the gate insulating film at the same time. Therefore, the disconnection does not occur by balancing the stress of the thin film forming the source wiring and the source pad. Thereby, the manufacturing yield of a liquid crystal display device can be raised, and the high quality product which a disconnection defect does not produce can be obtained.
도 1은 종래 기술에 의한 액정 표시 장치를 나타내는 평면도이다.1 is a plan view showing a liquid crystal display device according to the prior art.
도 2a-2f는 종래 기술에 의한 액정 표시 장치를 제조하는 방법을 나타내는 공정 단면도이다.2A-2F are cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to the prior art.
도 3a 및 3b는 종래 기술에 의한 액정 표시 장치에서 더미 소스 배선이 형성된 상태를 나타내는 단면도들로서 도 1을 Ⅲ-Ⅲ을 따라 절단한 부분에 대한 단면도이다.3A and 3B are cross-sectional views illustrating a state in which a dummy source wiring is formed in a liquid crystal display according to the related art, which is a cross-sectional view of a portion taken along line III-III of FIG. 1.
도 4는 본 발명에 의한 액정 표시 장치를 나타내는 평면도이다.4 is a plan view showing a liquid crystal display device according to the present invention.
도 5a-5f는 본 발명에 의한 액정 표시 장치를 제조하는 방법을 나타내는 공정 단면도이다.5A-5F are cross-sectional views illustrating the method for manufacturing the liquid crystal display device according to the present invention.
도 6a는 도 4를 절단선 Ⅵ1-Ⅵ1을 따라 절단한 단면도이며, 도 6b는 도 4를 절단선 Ⅵ2-Ⅵ2를 따라 절단한 단면도이다.FIG. 6A is a cross-sectional view of FIG. 4 taken along a cutting line VI1-VI1, and FIG. 6B is a cross-sectional view of FIG. 4 taken along a cutting line VI2-VI2.
＜ 도면의 주요 부분에 대한 부호의 설명＞<Explanation of the code | symbol about the principal part of drawing>
1, 101 : 기판 11, 111 : 게이트 전극1, 101: substrate 11, 111: gate electrode
13, 113 : 게이트 배선 15, 115 : 게이트 패드13, 113: gate wiring 15, 115: gate pad
17, 117 : 게이트 절연막 21, 121 : 소스 전극17, 117: gate insulating film 21, 121: source electrode
23, 123 : 소스 배선 25, 125 : 소스 패드23, 123: source wiring 25, 125: source pad
31, 131 : 드레인 전극 33, 133 : 반도체 층31 and 131: drain electrodes 33 and 133: semiconductor layer
35, 135 : 불순물 반도체 층 37, 137 : 보호막35, 135: impurity semiconductor layers 37, 137: protective film
39, 139 : 더미 소스 배선 41, 141 : 화소 전극39, 139: dummy source wiring 41, 141: pixel electrode
49, 149 : 더미 소스 패드 51, 151 : 게이트 콘택 홀49, 149: dummy source pad 51, 151: gate contact hole
57, 157 : 게이트 패드 단자 61, 161 : 소스 콘택 홀57, 157: gate pad terminals 61, 161: source contact holes
67, 167 : 소스 패드 단자 71, 171 : 드레인 콘택 홀67 and 167: source pad terminals 71 and 171: drain contact hole
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