KR100470575B1 - Nonvolatile memory - Google Patents
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Abstract
Translated fromKoreanDescription
Translated fromKorean본 발명은 반도체기억장치 더 나아가서는 불휘발성 반도체기억장치에 있어서의 다진정보의 기억방식에 적용해서 특히 유효한 기술에 관한 것으로서, 예를 들면 여러개의 기억정보를 전기적으로 일괄소거가능한 불휘발성 기억장치(이하, 단지 플래시메모리라 한다)에 이용해서 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a particularly effective technique applied to a method of storing chopped information in a nonvolatile semiconductor memory device, and for example, a nonvolatile memory device capable of electrically erasing a plurality of pieces of storage information. Hereinafter referred to simply as a flash memory).
플래시메모리는 FAMOS와 마찬가지로 컨트롤게이트 및 플로팅게이트를 갖는 불휘발성 기억소자를 메모리셀에 사용하고 있고, 1개의 트랜지스터로 메모리셀을 구성할 수 있다. 이러한 플래시메모리에 있어서는 라이트동작에서는 도 12에 도시한 바와 같이 불휘발성 기억소자의 드레인전압을 5V정도로 하고, 컨트롤게이트가 접속된 워드선을 -10V정도로 하는 것에 의해 터널전류에 의해 플로팅게이트에서 전하를 인출해서 임계값전압이 낮은 상태(논리 "0" )으로 한다.The flash memory uses a nonvolatile memory device having a control gate and a floating gate in the memory cell, similar to FAMOS, and the memory cell can be configured with one transistor. In such a flash memory, in the write operation, as shown in FIG. 12, the drain voltage of the nonvolatile memory device is set to about 5V, and the word line to which the control gate is connected is set to about -10V. It draws out and sets it to the state with low threshold voltage (logic "0").
소거동작에서는 도 13에 도시한 바와 같이, P형 반도체영역pwell을 -5V정도로 하고, 상기 워드선을 10V정도로 해서 터널전류를 발생시켜 플로팅게이트에 부전하를 주입해서 임계값을 높은 상태(논리 "1" )로 한다. 이것에 의해 1개의 메모리셀에 1비트의 데이타를 기억시키도록 하고 있다.In the erase operation, as shown in Fig. 13, the P-type semiconductor region pwell is set to about -5V and the word line is set to about 10V to generate a tunnel current to inject negative charges into the floating gate, thereby raising the threshold value (logical " 1 "). As a result, one bit of data is stored in one memory cell.
그런데, 기억용량을 증대시키기 위해 1메모리셀중에 2비트 이상의 데이타를 기억시키는 소위, 「다진」메모리의 개념이 제안되고 있다. 이 다진메모리에 관한 발명으로서는 일본국 특허공개공보 소화59-121696호 등이 있다.By the way, the concept of the so-called "minced" memory which stores two or more bits of data in one memory cell in order to increase a memory capacity is proposed. As the invention related to the chopped memory, Japanese Patent Laid-Open No. 59-121696 is cited.
종래의 플래시메모리에서는 인접비트로의 라이트/리드/소거동작에 따라서 발생하는 약한 라이트(디스터브) 및 자연리크(유지)에 의해 임계값의 편차가 증대하고, 논리 "0" , 논리 "1" 에 대응하는 임계값의 편차분포형상의 반값의 폭(도 3에 도시되어 있는 바와 같은 산형태의 편차분포의 피크값의 1/2의 위치에서의 폭)이 시간의 경과와 함께 커지는 것이 알려져 있다. 금후의 LSI의 전원전압의 저전압화에 따라 메모리셀의 임계값전압은 편차분포형상의 경시적인 확산에 의해 리드전압에 대한 전압여유범위를 초과해 버려, 오동작이 발생할 수 있다는 문제점이 있는 것을 본 발명자는 발견하였다.In the conventional flash memory, the deviation of the threshold increases due to weak write (disturb) and natural leak (hold) generated by the write / lead / erase operation of adjacent bits, and corresponds to logic "0" and logic "1". It is known that the width of the half value of the deviation distribution shape of the threshold value (the width at half the position of the peak value of the deviation distribution of the mountain form as shown in Fig. 3) increases with the passage of time. As the power supply voltage of the LSI becomes lower in the future, the present inventors have a problem that the threshold voltage of the memory cell exceeds the voltage margin range with respect to the read voltage due to the time-dependent spread of the deviation distribution shape, thereby causing a malfunction. Found.
특히, 임계값의 차이에 의해 여러개 비트의 데이타를 1개의 기억소자에 기억시키는 다진메모리에 있어서는 각 데이타에 대응하는 임계값전압의 차는 작으므로, 상기 문제점은 현저하게 된다. 또, 플래시메모리에 있어서는 불휘발성 기억장치 고유의 소거 및 라이트검증동작이 있으므로, 다진메모리 고유의 처리시간 및 회로규모는 최소한으로 억제해야만 한다는 기술적 과제가 있다.In particular, in a chopped memory in which several bits of data are stored in one storage element due to the difference in threshold value, the difference in threshold voltage corresponding to each data is small, so that the problem becomes remarkable. In addition, since the flash memory has an erase and write verify operation inherent to the nonvolatile memory device, there is a technical problem that the processing time and circuit size inherent in the chopped memory should be kept to a minimum.
본 발명의 목적은 회로의 규모의 증대를 최소로 억제하고 또한 단시간에서 고정밀도의 라이트, 리드, 소거동작을 실현할 수 있는 다진기억형 불휘발성 기억장치를 제공하는 것이다.It is an object of the present invention to provide a miniaturized memory type nonvolatile memory device capable of minimizing the increase in the size of a circuit and realizing high-precision write, read and erase operations in a short time.
본 발명의 다른 목적은 임계값의 편차분포형상을 급준화시키는 방법 및 이것에 의해서 저전압에서의 안정된 동작이 가능한 불휘발성 기억장치를 제공하는 것이다.Another object of the present invention is to provide a method of sharpening a threshold distribution shape of a threshold value and a nonvolatile memory device capable of stable operation at low voltage thereby.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.
도 1은 본 발명에 관한 1메모리셀에 라이트/리드되는 2비트데이타를 각 메모리셀에 물리적으로 라이트/리드되는 레벨인 4진데이타로 변환하는 연산의 1실시예를 도시한 설명도,1 is an explanatory diagram showing one embodiment of an operation of converting 2-bit data written / read into one memory cell into quadratic data which is a level physically written / read into each memory cell according to the present invention;
도 2는 데이타변환 논리회로에 의해 변환된 4진데이타를 원래의 2비트데이타로 역변환하는 연산의 1실시예를 도시한 설명도,FIG. 2 is an explanatory diagram showing one embodiment of an operation for inversely converting hexadecimal data converted by the data conversion logic circuit into the original 2-bit data; FIG.
도 3은 상기 4진데이타와 메모리셀의 임계값의 관계를 도시한 설명도,3 is an explanatory diagram showing a relationship between the quaternary data and a threshold value of a memory cell;
도 4는 본 발명에 관한 다진플래시메모리의 1실시예의 개략을 도시한 블럭도,4 is a block diagram showing an outline of one embodiment of a chopped flash memory according to the present invention;
도 5는 실시예의 다진플래시메모리의 라이트수순을 도시한 흐름도,5 is a flowchart showing the write procedure of the chopped flash memory of the embodiment;
도 6은 실시예의 다진플래시메모리의 라이트동작파형을 도시한 타이밍도,6 is a timing diagram showing a write operation waveform of the chopped flash memory of the embodiment;
도 7은 실시예의 다진플래시메모리의 라이트방식과 다른 라이트방식의 차이를 도시한 파형도,7 is a waveform diagram showing the difference between the write method and the other write method of the chopped flash memory of the embodiment;
도 8은 실시예의 다진플래시메모리의 리드수순을 도시한 흐름도,8 is a flowchart showing a read procedure of the chopped flash memory of the embodiment;
도 9는 실시예의 다진플래시메모리의 리드동작파형을 도시한 타이밍도,9 is a timing diagram showing a read operation waveform of the chopped flash memory of the embodiment;
도 10은 실시예의 다진플래시메모리 전체의 구성예를 도시한 블럭도,Fig. 10 is a block diagram showing an example of the whole of the chopped flash memory of the embodiment;
도 11은 다진메모리 고유의 2비트데이타와 4진데이타의 변환기능을 컨트롤러에 부여한 실시예에 있어서의 시스템의 구성예를 도시한 블럭도,Fig. 11 is a block diagram showing a configuration example of a system in an embodiment in which a controller converts 2 bit data and 4 binary data unique to the chopped memory into a controller;
도 12는 실시예의 플래시메모리에 사용되는 메모리셀의 구조 및 라이트시의 전압상태를 도시한 모식도,12 is a schematic diagram showing the structure of a memory cell used in the flash memory of the embodiment and the voltage state at the time of writing;
도 13은 실시예의 플래시메모리에 사용되는 메모리셀의 소거시의 전압상태를 도시한 모식도,FIG. 13 is a schematic diagram showing a voltage state during erasing of memory cells used in the flash memory of the embodiment; FIG.
도 14는 실시예의 플래시메모리에 사용되는 메모리셀의 리드시의 전압상태를 도시한 모식도,14 is a schematic diagram showing a voltage state at the time of reading a memory cell used in the flash memory of the embodiment;
도 15는 내부 전원발생회로와 발생된 전압을 선택해서 워드 드라이브회로 등에 공급하는 스위칭회로를 도시한 설명도,15 is an explanatory diagram showing an internal power generation circuit and a switching circuit that selects the generated voltage and supplies the same to a word drive circuit;
도 16은 워드 드라이브회로의 구성예를 도시한 회로도,16 is a circuit diagram showing a configuration example of a word drive circuit;
도 17은 실시예의 다진플래시메모리의 리프레시방법을 도시한 설명도,17 is an explanatory diagram showing a refreshing method of the chopped flash memory of the embodiment;
도 18은 실시예의 다진플래시메모리의 리프레시수순을 도시한 흐름도,18 is a flowchart showing a refresh procedure of the chopped flash memory of the embodiment;
도 19는 리프레시 실행시의 동작파형을 도시한 타이밍도,19 is a timing diagram showing an operation waveform at the time of refresh execution;
도 20은 실시예의 센스래치회로의 구성예를 도시한 회로도,20 is a circuit diagram showing a configuration example of a sense latch circuit of an embodiment;
도 21은 센스래치회로의 작용을 도시한 데이타반전 개시시의 회로상태도,21 is a circuit state diagram at the start of data inversion showing the action of the sense latch circuit.
도 22는 센스래치회로의 작용을 도시한 데이타반전 종료시의 회로상태도,Fig. 22 is a circuit diagram at the end of data inversion showing the action of the sense latch circuit.
도 23은 센스래치회로의 작용을 도시한 검증시의 회로상태도.Fig. 23 is a circuit state diagram at the time of verifying the action of the sense latch circuit.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉,An outline of typical ones of the inventions disclosed in the present application will be briefly described as follows. In other words,
[1] 데이타라이트시에는 여러개의 비트의 데이타를 데이타변환 논리회로에 의해 그의 비트의 조합에 따른 데이타(다진데이타)로 변환해서 변환된 데이타를 메모리어레이의 비트선에 접속된 래치회로에 순차 전송하고, 상기 래치회로에 유지된 데이타에 따라서 라이트펄스를 생성해서 선택상태의 기억소자에 인가하는 것에 의해 다진데이타에 대응한 임계값을 갖는 상태로 함과 동시에, 데이타리드시에는 리드 전압을 각각의 임계값의 중간으로 변화시켜 기억소자의 상태를 리드해서 다진데이타를 기억하는 레지스터로 전송시켜 유지시키고, 상기 레지스터에 기억된 다진데이타에 따라서 역데이타 변환논리회로에 의해 원래의 데이타를 복원시키도록 한 것이다.[1] During data writing, data of multiple bits is converted into data (multiple data) according to a combination of bits by data conversion logic circuits, and the converted data is sequentially transferred to the latch circuit connected to the bit line of the memory array. By generating light pulses in accordance with the data held in the latch circuit and applying them to the memory device in the selected state, a threshold value corresponding to the chopped data is set, and at the time of data read, the read voltages are respectively set. Changed to the middle of the threshold value, the state of the memory element is read, the chopped data is transferred to the register to store the memory, and the original data is restored by the inverse data conversion logic circuit according to the chopped data stored in the register. will be.
[2] 메모리어레이내의 기억소자에 대해서 약한 소거동작을 실행한 후, 워드선을 리드레벨보다 낮고 또한 검증레벨보다 높은 임계값을 갖는 기억소자를 검출해서 이 기억소자의 임계값이 검증전압보다 낮은 값으로 되도록 라이트를 실행하는 것에 의해 각 입력데이타에 대응해서 라이트된 기억소자의 임계값전압의 편차분포형상의 확산을 좁게 하도록 한 것이다.[2] After a weak erase operation is performed on the memory elements in the memory array, the word lines are detected to have memory thresholds lower than the read level and higher than the verify level so that the threshold of the memory elements is lower than the verify voltage. By writing to a value, the diffusion of the deviation distribution shape of the threshold voltage of the memory device written in correspondence with each input data is narrowed.
상기한 [1]의 수단에 의하면, 메모리어레이의 주변회로규모를 비교적 작게 억제할 수 있음과 동시에, 라이트동작에 있어서는 워드선의 검증전압값을 소거를 위한 워드선전압에 가까운 측에서 멀어지는 방향으로 소정의 값만큼 순차 변경하는(도 3의 (a)∼(b)를 참조) 것에 의해, 라이트펄스의 총수 즉 라이트시간은 검증전압을 랜덤하게 설정하는 다진플래시메모리의 방식에 비해 작게 할 수 있고 단시간에서의 라이트동작을 실현할 수 있다.According to the above-described means, the peripheral circuit size of the memory array can be kept relatively small, and in the write operation, the verification voltage value of the word line is predetermined in a direction away from the side close to the word line voltage for erasing. By sequentially changing by the value of (see Fig. 3 (a) to (b)), the total number of write pulses, i.e., the write time, can be made smaller than that of the chopped flash memory which randomly sets the verification voltage. The write operation at can be realized.
또, 상기[2]의 수단에 의해 디스터브나 유지 등에 의해 확산된 기억소자의 임계값전압의 편차분포형상을 라이트완료 직후와 거의 동등한 급준한 형상으로 되돌릴 수 있다.In addition, the deviation distribution shape of the threshold voltages of the memory elements diffused by the disturbance, the holding or the like by the above-mentioned means can be returned to a steep shape almost equivalent to that immediately after the completion of writing.
이하, 본 발명을 플래시메모리에 적용한 경우에 대해서 그의 실시예를 도면을 이용해서 설명한다.A case where the present invention is applied to a flash memory will be described below with reference to the drawings.
도 1은 외부에서 입력되는 기억해야 할 데이타와 메모리셀에 기억되는 다진데이타의 변환방식을, 또 도 2는 다진데이타에서 원래의 데이타를 복원하는 역변환 방식을 도시한 것이다.1 illustrates a conversion method of data to be stored externally and chopped data stored in a memory cell, and FIG. 2 illustrates an inverse conversion method of restoring original data from the chopped data.
도 1에는 특히 한정되지 않지만, 1메모리셀에 2비트 즉 "00" , "01" , "10" , "11" 중 어느 하나를 기억시키는 경우의 변환방식의 예가 도시되어 있다. 도 1의 (a)에 있어서의 제1 2진데이타인 "a" 와 제2 2진데이타인 "b" 의 조합은 4종류가 있고, 각 조합은 도 1의 (b)에 도시한 3종류의 논리연산(a NAND b), (NOT b), (a NOR b)를 실시하는 것에 의해 4개의 비트중 "1"의 개수가 0개, 1개, 2개, 3개라는 4종류의 4진데이타로 변환된다.Although not particularly limited in FIG. 1, an example of a conversion method in a case where one memory cell stores two bits, i.e., "00", "01", "10", or "11", is shown. There are four types of combinations of the first binary data "a" and the second binary data "b" in FIG. 1A, and each combination is three types shown in FIG. Four kinds of fours such as 0, 1, 2, and 3 are "1" out of 4 bits by performing the logical operations (a NAND b), (NOT b) and (a NOR b). Converted to true data.
여기서, 상기의 연산결과에 의한 "1" 의 개수만큼 기억소자에 대해서 라이트동작 즉 라이트펄스의 인가를 하면, 각 기Here, when the write operation, that is, the light pulse is applied to the memory device by the number of " 1 "
도 1의 (c)에 도시한 바와 같이 4가지로 되고, 2비트데이타를 1메모리셀에 라이트할 수 있다. 메모리어레이내의 여러개의 기억소자에 대해서 "00" "01" , "10" , "11" 의 데이타를 각각 동일 수씩 기억시키는 경우의 각 기억소자의 임계값분포의 변화 상태가 도 3에 도시되어 있다.As shown in Fig. 1C, four types of data can be written into one memory cell. The change state of the threshold value distribution of each memory element in the case of storing the same number of data of "00", "01", "10", and "11" for each memory element in the memory array is shown in FIG. .
도 2는 데이타 리드원리를 도시한 것이다. 워드선의 리드전압을 3단계(도 3의 각 임계값분포의 중간값)로 변화시키는 것에 의해 동일 메모리셀에서 3종류의 데이타, "c" , "d" , "f" 를 순차 리드할 수 있다. 그래서, 리드된 데이타에 대해서 논리연산(
도 4에는 도 1 및 도 2에 도시한 다진데이타로의 변환 및 역변환의 구체적인 회로구성의 1예가 도시되어 있다.FIG. 4 shows an example of a specific circuit configuration of conversion to inverse conversion and reverse conversion shown in FIGS. 1 and 2.
데이타라이트시에 외부에서 다진플래시메모리로 공급된 2n비트 길이의 데이타는 스위치SW1을 거쳐서 데이타폭이 n비트인 2개의 2진데이타 레지스터REG1, REG2에 직렬로 저장된다. 이 때, 특히 제한되지 않지만, 외부에서 공급되는 클럭 CLK1에 의해 동작되는 플립플롭FF1의 출력에 의해 상기 스위치SW1이 전환됨과 동시에 분주회로DVD에 의해 클럭CLK1를 분주해서 얻어진 CLK1의 2배의 주기의 클럭CLK1' 가 전환회로CHG를 거쳐서 공급된 이 클럭CLK1' 와 동기해서 2진데이타 레지스터REG1, REG2가 시프트되는 것에 의해 입력데이타는 1비트씩 교대로 2진데이타 레지스터REG1, REG2에 저장된다.When data is written, 2n-bit length data supplied to the externally chopped flash memory is serially stored in two binary data registers REG1 and REG2 having an n-bit data width via the switch SW1. At this time, although not particularly limited, the switch SW1 is switched by the output of the flip-flop FF1 operated by the clock CLK1 supplied from the outside, and at the same time, twice the cycle of CLK1 obtained by dividing the clock CLK1 by the frequency divider DVD. By shifting the binary data registers REG1 and REG2 in synchronization with the clock CLK1 'supplied via the switching circuit CHG, the input data are stored in the binary data registers REG1 and REG2 one by one.
제1 2진데이타 레지스터REG1에 저장된 데이타 "a" 와 제2 2진데이타 레지스터REG2에 저장된 데이타 "b" 는 내부의 클럭생성회로(30)에서 전환회로CHG를 거쳐서 공급되는 클럭CLK2와 동기해서 시프트되고, 도 1의 (b)의 연산을 실행하는 데이타변환 논리회로(11)에 1비트씩 공급되고, 소정의 논리연산후에 스위치SW2를 경유해서 메모리어레이(12)의 한쪽측에 마련되어 있는 n비트 길이의 센스래치회로(13)에 순차 전송되고 메모리어레이(12)내의 메모리셀로의 라이트가 실행된다. 이 라이트동작에 대해서는 나중에 상세하게 설명한다.The data "a" stored in the first binary data register REG1 and the data "b" stored in the second binary data register REG2 are shifted in synchronism with the clock CLK2 supplied from the internal clock generation circuit 30 via the switching circuit CHG. 1 bit is supplied to the data conversion logic circuit 11 that performs the operation of FIG. 1B, and n bits provided on one side of the memory array 12 via the switch SW2 after a predetermined logic operation. It is sequentially transmitted to the sense latch circuit 13 of length, and writing to the memory cells in the memory array 12 is executed. This write operation will be described later in detail.
상기 전환회로CHG는 메모리내부의 제어를 담당하는 시
상기 데이타변환 논리회로(데이타라이트용 연산회로)(11)은 상기 2진데이타 레지스터REG1, REG2내의 데이타a, b를 각각 입력단자에 받아 (a NAND b)의 연산을 실행하도록 된 NAND게이트G1 및 (a NOR b)의 연산을 실행하는 NOR게이트(G2)와 상기 2진데이타 레지스터REG2의 데이타b를 입력단자에 받아 (NOT b)의 연산을 실행하는 인버터(G3)으로 구성되고, 스위치SW2는 이들 논리게이트(G1), (G2), (G3)중 어느 하나의 출력신호를 선택해서 상기 센스래치회로(13)으로 공급하도록 구성되어 있다.The data conversion logic circuit (data write operation circuit) 11 receives the data a and b in the binary data registers REG1 and REG2 at the input terminals, respectively, to perform the operation of (a NAND b); The switch SW2 comprises a NOR gate G2 for performing the calculation of (a NOR b) and an inverter G3 for receiving the data b of the binary data register REG2 at the input terminal and performing the calculation of (NOT b). The output signal of any one of these logic gates G1, G2, and G3 is selected and supplied to the sense latch circuit 13.
한편, 데이타리드시에 메모리어레이(12)내의 1개의 워드선이 리드전압레벨로 되는 것에 따라서 비트선상에 출현한 리드데이타 "c" 는 상기 센스래치회로(13)에 의해 증폭되어 래치되고, 내부의 클럭CLK2와 동기해서 스위치SW3을 거쳐 상기 2진데이타 레지스터REG1로 직렬 전송된다.On the other hand, as one word line in the memory array 12 becomes the read voltage level at the data read time, the read data " c " appearing on the bit line is amplified and latched by the sense latch circuit 13, and internally. In synchronism with the clock CLK2, the serial data is serially transferred to the binary data register REG1 via the switch SW3.
다음에, 리드전압레벨을 변경해서 센스래치회로(13)에 리드된 데이타 "d" 는 스위치SW3을 거쳐서 상기 2진데이타 레지스터REG2로 직렬 전송된다. 또, 리드 전압레벨을 변경해서 센스래치회로(13)에 리드된 데이타 "f" 는 스위치SW3을 거쳐서 역변환 논리회로(14)로 직렬 전송된다. 이 때, 2진데이타 레지스터REG1, REG2는 클럭CLK2와 동기해서 시프트된다.Next, the data " d " read in the sense latch circuit 13 by changing the read voltage level is serially transferred to the binary data register REG2 via the switch SW3. The data " f " read in the sense latch circuit 13 by changing the read voltage level is serially transmitted to the inverse conversion logic circuit 14 via the switch SW3. At this time, the binary data registers REG1 and REG2 are shifted in synchronization with the clock CLK2.
단, 데이타리드시의 클럭CLK2의 주기는 데이타라이트시의 클럭CLK2의 주기 보다 짧아도 좋다. 클럭CLK2의 주기는 시
상기 역변환 논리회로(데이타리드용 연산회로)(14)는 상기 2진데이타 레지스터REG2에서 출력되는 데이타를 입력으로 하는 인버터G11, 상기 인버터G11과의 출력과 상기 센스래치회로(13)으로부터의 전송데이타를 직접 입력단자에 받도록 된 NAND게이트G12, 상기 2진데이타 레지스터REG1에서 출력된 데이타를 지연시켜 소정의 타이밍으로 출력하는 지연회로DLY, 상기 지연회로DLY의 출력을 반전하는 인버터G13 및 상기 인버터G13의 출력과 상기 NAND게이트G12의 출력을 입력으로 하는 NAND게이트G14에 의해 구성되고, 상기 2진데이타 레지스터REG1, REG2에 유지된 리드데이타c, d 및 센스래치회로(13)에서 직접 전송된 리드데이타f에 대해서 도 2에 도시한 논리연산(
이와 같이 해서 1비트의 데이타가 출력됨과 동시에 상기 2진데이타 레지스터 REG2가 시프트되어 유지되고 있던 데이타 "d" (=b)의 1비트가 출력된다. 이 때, 2진데이타 레지스터REG1, REG2의 시프트동작은 클럭CLK2와 동기해서 실행된다. 다음에, 재차 상기 2진데이타 레지스터REG1, REG2에서 데이타 "c" , "d" 의 다음의 비트가 리드되고, 센스래치회로(13)에서 직접 전송된 리드데이타 "f" 의 다음의 1비트에 대해서 논리연산(
또한, 상기와 같이 역변환 논리회로(14)에서 역변환된 데이타 "a" 를 즉시 입출력단자I/O로 출력시키는 대신에 역변환된 데이타 "a" 를 일단 2진데이타 레지스터REG1에 저장하고, 모든 비트에 대해서 역변환이 종료한 후에 2진데이타 레지스터 REG2내의 데이타와 교대로 입출력단자I/O로 출력시키도록 구성해도 좋다. 그 경우, 상기 지연회로DLY 대신에 1비트의 래치회로를 마련하도록 하는 것이 바람직하다.In addition, instead of immediately outputting the inverted data "a" in the inverse transform logic circuit 14 to the I / O terminal I / O as described above, the inverted data "a" is stored in the binary data register REG1 once, and in every bit. After the reverse conversion is completed, the data may be output to the input / output terminal I / O alternately with the data in the binary data register REG2. In that case, it is preferable to provide a latch circuit of 1 bit instead of the delay circuit DLY.
이것에 의해서, 2진데이타 레지스터REG1내의 데이타 "c" 를 1비트 리드해서 데이타 "d" , "f" 와의 논리연산을 실행하고, 그 결과를 2진데이타 레지스터REG1 내의 원래의 비트위치에 라이트한다는 조작을 간단히 실행할 수 있게 된다. 역변환 후의 데이타를 일단 2진데이타 레지스터REG1, REG2에 저장하고 나서 외부로 출력하는 경우의 2진데이타 레지스터REG1, REG2의 시프트동작은 외부로부터의 클럭 CLK1과 동기해서 실행하도록 구성할 수 있다.Thus, data "c" in the binary data register REG1 is read one bit to perform a logical operation with the data "d" and "f", and the result is written to the original bit position in the binary data register REG1. The operation can be easily executed. The shift operation of the binary data registers REG1 and REG2 when the data after inverse conversion is stored in the binary data registers REG1 and REG2 and then output to the outside can be configured to be executed in synchronization with the external clock CLK1.
이 실시예의 플래시메모리는 특히 제한되지 않지만, 외부의 CPU 등에서 부여되는 코맨드를 유지하는 코맨드레지스터(16), 상기 코맨드레지스터(16)에 저장된 코맨드를 디코드하는 코맨드디코더(17) 및 상기 코맨드디코더(17)의 디코드결과에 따라서 상기 코맨드에 대응한 처리를 실행하도록 상기 스위치(SW2), (SW3) 등 각 회로에 대한 제어신호를 순차 형성해서 출력하는 시
상세한 라이트수순은 도 5의 라이트흐름에 따라서 다음과 같이 설명된다. 먼저, 라이트에 앞서 모든 메모리셀에 대해 일괄소거가 실행된다.The detailed light sequence is explained as follows according to the light flow of FIG. First, batch erasing is performed for all memory cells prior to writing.
이것에 의해서 모든 메모리셀은 가장 높은 임계값(약 5V)을 갖게 되고, 라이트데이타로서 "11" 을 기억한 상태로 된다(도 3의 (a)). 일괄소거는 도 13에 도시한 바와 같이, 워드선을 상승시켜 메모리셀의 컨트롤게이트CG에 10V, 비트선을 거쳐서 드레인에 0V, 기판(반도체영역pwell)에 -5V의 전압을 인가해서 플로팅게이트FG에 전자를 주입하는 것에 의해 실행된다. 상기 일괄소거는 외부CPU에서 소거를 명령하는 코맨드가 코맨드레지스터(16)에 라이트되는 것에 의해 실행된다.As a result, all the memory cells have the highest threshold value (about 5 V), and the state "11" is stored as the write data (Fig. 3 (a)). As shown in Fig. 13, as shown in Fig. 13, the word line is raised to apply the voltage of 10V to the control gate CG of the memory cell, 0V to the drain through the bit line, and -5V to the substrate (semiconductor region pwell) to float the gate FG. It is performed by injecting electrons into the. The batch erasing is executed by a command for erasing from the external CPU being written to the command register 16.
또한, 도 13(도 12, 도 14)에 있어서, psub는 p형 반도체기판, pwell은 메모리 셀의 기체로 되는 p형 반도체웰영역, niso는 데이타소거시(부전압 인가시)에 기판 psub와의 절연을 취하기 위한 n형 반도체분리영역, p형 웰영역pwell의 표면의 n+는 메모리셀의 소오스, 드레인영역, p형 웰영역pwell의 표면의 p+, 분리영역niso 표면의 n+ 및 기판psub의 표면의 p+는 각 반도체영역에 전위를 부여하는 전극과의 접촉저항을 저감하기 위한 콘택트영역이다. 특히 제한되지 않지만, 1개의 p형 웰영역에는 128개와 같은 워드선에 접속된 메모리셀이 형성되고, 이와 같은 1개의 웰상에 형성된 모든 메모리셀의 일괄소거가 가능하게 되어 있다. 또, 1개의 p형 웰영역상의 메모리셀에 대해서, 워드선 전위를 선택(10V)/비선택(0V)로 하는 것에 의해 워드선 단위의 소거도 가능하다.In Fig. 13 (Figs. 12 and 14), psub denotes a p-type semiconductor substrate, pwell denotes a p-type semiconductor well region serving as a gas of a memory cell, and niso corresponds to the substrate psub when data is erased (when a negative voltage is applied). The n + semiconductor isolation region, n + on the surface of the p-type well region pwell to insulate the source, drain region, p + on the surface of the p-type well region pwell, n + on the isolation region niso surface and the surface of the substrate psub p + is a contact region for reducing the contact resistance with the electrode which gives a potential to each semiconductor region. Although not particularly limited, memory cells connected to 128 word lines are formed in one p-type well region, and all the memory cells formed on such one well can be erased collectively. In addition, the word line potential can be selected (10V) / non-selected (0V) for the memory cells on one p-type well region, thereby enabling word-line erase.
일괄소거가 종료하면, 외부의 CPU에서 라이트코맨드가 도 4의 코맨드레지스터(16)에 라이트되는 것에 의해 플래시메모리는 라이트모드로 된다. 이 라이트모드에 있어서, 소정의 타이밍에서 라이트데이타가 입력된다. 그러면, 플래시메모리는 상기 라이트데이타를 2진데이타 레지스터REG1, REG2에 페치하고 2비트씩 변환논리회로(11)로 전송해서 4진데이타로 변환한다(스텝S1). 변환은 a NAND b, NOT b(b의 반전), a NOR b의 순서로 실행된다. 변환된 데이타(1회째는 a NAND b)는 센스래치회로(13)으로 전송된다(스텝S2).When the batch erasing ends, the flash memory is written into the write mode by writing the write command to the command register 16 of FIG. In this write mode, write data is input at a predetermined timing. Then, the flash memory fetches the write data into the binary data registers REG1 and REG2, transfers the data to the conversion logic circuit 11 in units of two bits, and converts the data into binary data (step S1). The conversion is performed in the order of a NAND b, NOT b (the inversion of b), and a NOR b. The converted data (a NAND b at the first time) is transferred to the sense latch circuit 13 (step S2).
다음의 스텝S3에서 2진데이타 레지스터REG1, REG2내의 모든 데이타가 전송되었는지의 여부를 판정하고 전송이 종료했다고 판정하면, 외부의 CPU에서 공급된 X(로우)계 어드레스와 도 10에 도시한 내장Y어드레스 카운터(33)에서 출력되는 Y(컬럼)계 어드레스의 "1" 에 대응한 비트의 메모리셀에 소정의 펄스폭의 라이트펄스가 인가되고 라이트가 실행된다(스텝S4). 라이트는 도 12에 도시한 바와 같이, 워드선을 거쳐서 컨트롤게이트CG에 -10V, 비트선을 거쳐서 센스회로에서 드레인에 5V, 기판에 0V의 전압을 인가하는 것에 의해 실행된다. 또한, 이 때 비선택의 V워드선에는 Vcc(예를 들면 3.3V)가 인가된다. 이것에 의해서 디스터브에 의한 임계값의 변동이 억제된다.In the next step S3, it is determined whether all data in the binary data registers REG1 and REG2 have been transferred. If it is determined that the transfer has been completed, the X (row) system address supplied from the external CPU and the built-in Y shown in FIG. A light pulse of a predetermined pulse width is applied to the memory cell of the bit corresponding to " 1 " of the Y (column) address output from the address counter 33, and writing is executed (step S4). As shown in Fig. 12, writing is performed by applying a voltage of -10V to the control gate CG via the word line, 5V to the drain and 0V to the substrate in the sense circuit via the bit line. At this time, Vcc (for example, 3.3V) is applied to the unselected V word line. This suppresses fluctuations in the threshold due to disturb.
다음에 라이트레벨에 따른 검증전압(1회째는 약 3.5V)이 라이트시에 선택상태로 된 채 워드선에 공급되고, 라이트펄스가 인가된 메모리셀의 리드가 실행된다. 충분히 라이트가 실행된 메모리셀에서는 리드데이타로서 "0" 이 리드되지만, 라이트부족의 메모리셀에서는 리드데이타로서 "1" 이 리드된다. 따라서, 리드된 데이타에 따라서 라이트종료인지 라이트부족인지를 알 수 있다. 여기서, 라이트가 종료한 비트의 센스래치회로(13)의 데이타는 "0" 으로 반전된다(스텝S6). 그리고, 모든 센스래치회로(13)의 래치데이타가 "0" 으로 되었는지의 여부를 판정하고 모두 "0" 으로 되면 그 회의 라이트는 종료하지만, 1개라도 래치데이타가 "1" 인 라이트부족의 메모리셀이 있으면 스텝S7에서 S4로 되돌아가 "1" 에 대응하는 라이트부족의 메모리셀에 대해서 다시 라이트펄스가 인가된다. 상기 스텝S4~S7을 반복하는 것에 의해서 모든 메모리셀의 임계값이 라이트검증전압 이하로 내려가도록 라이트펄스가 반복 인가된다. 이것에 의해서, 라이트가 실행된 메모리셀은 평균 3.2V정도의 임계값을 갖게 된다.Next, the verification voltage (approximately 3.5 V at the first time) corresponding to the write level is supplied to the word line in a selected state at the time of writing, and the read of the memory cell to which the light pulse is applied is executed. In a memory cell that has been sufficiently written, " 0 " is read as read data in a memory cell that has been sufficiently written, but " 1 " Therefore, it is possible to know whether the writing is completed or the writing is insufficient according to the read data. Here, the data of the sense latch circuit 13 of the bit in which writing is completed is inverted to "0" (step S6). Then, it is judged whether or not the latch data of all the sense latch circuits 13 is " 0 " and when all are " 0 ", the write of the conference is terminated, but the memory of insufficient write whose latch data is " 1 " If there is a cell, the flow returns to S4 in step S7 and the write pulse is applied again to the memory cell of write shortage corresponding to "1". By repeating steps S4 to S7, the light pulse is repeatedly applied so that the threshold values of all the memory cells are lowered below the write verification voltage. As a result, the memory cell on which the writing is performed has a threshold value of about 3.2V on average.
상기 라이트검증동작에 의해 모든 메모리셀로의 원하는 데이타의 라이트가 완료하면, 센스래치회로(13)의 모든 데이타는 "0" 으로 되므로, 스텝S8로 이행하고 모든 라이트레벨에 의한 라이트 즉 데이타 "10" , "01" , "00" 에 대한 라이트가 종료했는지 판정한다. 그리고, 종료하지 않았으면 스텝S1으로 되돌아가 다음의 연산결과(NOT b)에 따른 4진데이타가 메모리셀에 라이트되고, 워드선의 검증전압을 변경(2회째는 2.5V)해서 검증이 실행되고, 라이트가 실행된 메모리셀은 평균 2.2V정도의 임계값을 갖게 된다. 그 후, 제3 연산결과(a NOR b)의 라이트 및 검증(검증 전압 1.5V)이 실행되고, 라이트가 실행된 메모리셀은 평균 1.2V정도의 임계값을 갖게 되어 라이트가 종료한다.When the write of the desired data to all the memory cells is completed by the write verify operation, all the data of the sense latch circuit 13 becomes "0". Therefore, the process proceeds to step S8, where the write by all the write levels, i.e., the data "10". It is determined whether the writing to "," 01 "and" 00 "has ended. If not, the process returns to step S1 and the ternary data according to the next operation result NOT b is written to the memory cell, and the verification is performed by changing the verification voltage of the word line (2.5 V for the second time). The memory cell in which the write is performed has a threshold value of about 2.2V on average. Thereafter, the writing and verification (verification voltage 1.5V) of the third arithmetic result a NOR b is executed, and the memory cell on which the writing is performed has a threshold value of about 1.2V on average, and the writing ends.
도 6은 상기 라이트 및 라이트검증동작시의 제어클럭CLK2와 센스래치회로(13)으로의 라이트데이타 및 선택워드선 전위의 파형을 도시한 것이다.Fig. 6 shows waveforms of write data and select word line potentials to the control clock CLK2 and the sense latch circuit 13 during the above write and write verify operation.
1회째의 라이트에서는 제1 연산결과(a NAND b)를 센스래치회로(13)으로 전송한 후, 라이트펄스에 의해 래치의 값이 "1" 인 선택된 메모리셀에 라이트가 실행된다. 다음에, 라이트검증전압으로서 워드선에 예를 들면 3.5V정도의 전압을 공급하고 리드된 데이타가 "0" 으로 되어 있는지의 여부를 판정한다. 임계값이 3.5V보다 높은 경우에는 리드된 데이타는 "1" 로 되어 라이트부족인 것을 알 수 있으므로, 리드데이타가 "0" 으로 되기 까지 라이트동작이 반복된다. 다음에, 제 2 연산결과(NOT b)가 센스래치회로(13)으로 전송되고 라이트펄스에 의해 원하는 메모리셀에 라이트동작이 개시된다. 라이트검증전압은 2.5V정도로 설정되어 있고, 라이트부족으로 되어 있지 않은지를 판정하여 부족일 때는 리라이트가 실행된다. 마지막으로, 제3 연산결과(a NOR b)가 센스래치회로(13)으로 전송되고 상기와 동일한 수순이 실행된다. 이 경우의 라이트검증전압은 1.5V정도이다.In the first write, the first calculation result a NAND b is transferred to the sense latch circuit 13, and then the write is performed to the selected memory cell whose latch value is "1" by the write pulse. Next, a voltage of, for example, about 3.5V is supplied to the word line as the write verification voltage, and it is determined whether or not the read data is " 0 ". If the threshold value is higher than 3.5V, the read data becomes " 1 " and it is known that the write is insufficient. Therefore, the write operation is repeated until the read data becomes " 0 ". Next, the second operation result NOT b is transmitted to the sense latch circuit 13, and the write operation is started to the desired memory cell by the write pulse. The write verification voltage is set to about 2.5V. When the write verification voltage is insufficient, the write verification voltage is determined to be insufficient. Finally, the third arithmetic result a NOR b is transmitted to the sense latch circuit 13 and the same procedure as above is executed. In this case, the write verification voltage is about 1.5V.
상술한 바와 같이, 상기 실시예에 있어서는 3단계의 라이트검증의 워드선전압의 설정은 소거레벨(약 5V)에 가장 근접하게 설정된 레벨(3.5V)을 기점으로 해서 이후 소거레벨에서 멀어지는 방향으로 전압값이 순차 변경되도록(3.5V→12.5V→1.5V) 제어된다. 또, 상기 실시예에서는 도 7b에 도시한 바와 같이, 목표로 하는 임계값이 중간 또는 가장 낮은 것(2.2V, 1.2V)에 대해서도 가장 높은 임계값(3.2V)를 목표로 하는 메모리셀로의 라이트를 실행할 때와 동시에 라이트를 실행하도록 하고 있다. 이것은 본 발명의 특징의 하나이다. 다진데이타의 라이트처리 시간의 증대를 최소로 억제할 수 있다.As described above, in the above-described embodiment, the word line voltage of the write verification in the three stages is set in the direction away from the erase level after starting from the level (3.5 V) set closest to the erase level (about 5 V). The value is controlled to change sequentially (3.5V → 12.5V → 1.5V). In addition, in the above embodiment, as shown in Fig. 7B, even when the target threshold value is the middle or the lowest value (2.2V, 1.2V), the memory cell is targeted to the highest threshold value (3.2V). The light is executed at the same time the light is executed. This is one of the features of the present invention. The increase in the write processing time of the chopped data can be minimized.
즉, 상기한 방법 이외에 라이트 및 라이트검증의 워드선전압의 설정방법으로서는 1회째에서 3종류의 임계값전압중 중간의 것(2.2V)을 목표로 해서 라이트를 실행하고, 다음에 1회째의 전압보다 높은 레벨(3.2V) 또는 낮은 레벨(1.2V)을 목표로 하도록 설정을 변경하는 방법이 고려된다. 또는, 도 7a에 도시한 바와 같이, 목표로 하는 임계값이 동일한 메모리셀에 대해서 각각 일괄해서 라이트를 실행하는 방법이 고려된다. 그러나, 이들 방법은 라이트처리가 복잡하고 시간을 필요로 하는 점, 또 워드선전압을 변경하기 위한 충전/방전을 위한 시간도 증가하기 때문에, 라이트 및 검증시간이 본 실시예보다 증가해 버린다.That is, in addition to the above-described method, as a method of setting the word line voltages for write and write verification, the write operation is performed targeting the middle (2.2V) of the first to three types of threshold voltages, and then the first voltage is set. A method of changing the setting to target a higher level (3.2V) or a lower level (1.2V) is considered. Alternatively, as shown in FIG. 7A, a method of collectively executing writes to memory cells having the same threshold value as the target is considered. However, these methods have complicated writing processes and require time, and also increase the time for charging / discharging to change the word line voltage, resulting in an increase in write and verify time than in this embodiment.
다음에, 도 8 및 도 9를 사용해서 메모리셀의 리드동작에 대해 설명한다. 데이타의 리드는 도 14에 도시한 바와 같이, 워드선을 상승시켜 메모리셀의 컨트롤게이트CG에 3.7V, 2.7V 또는 1.7V와 같은 선택레벨의 전압을, 또 비트선을 거쳐서 드레인에 1.5V의 전압을 인가하는 것에 의해 실행한다. 리드동작은 리드를 명령하는 코맨드가 코맨드레지스터(16)에 라이트되는 것에 의해 실행된다.Next, the read operation of the memory cell will be described with reference to FIGS. 8 and 9. As shown in FIG. 14, the word line is raised to raise the word line to a control gate CG of the memory cell at a select level such as 3.7 V, 2.7 V or 1.7 V, and 1.5 V to the drain via the bit line. This is done by applying a voltage. The read operation is executed by writing the command to the command register 16 to command the read.
리드동작이 개시되면 먼저, 리드레벨을 가장 높은 3.7V로 설정해서 워드선을 상승시킨다(스텝S11). 그러면, 선택된 메모리셀에 있어서 워드선 리드전압레벨에 따라 비트선상에 데이타가 출현하므로, 비트선 레벨을 센스래치회로(13)에 의해 증폭하는 것에 의해 데이타의 리드를 실행한다(스텝S12). 다음에, 리드동작이 1회째, 2회째인지 또는 3회째인지에 의해서 이후의 처리가 구별된다(스텝S13). 즉, 리드동작이 1회째일 때는 상기 센스래치회로(13)내의 리드데이타를 2진데이타 레지스터REG1으로 전송한다(스텝S14).When the read operation is started, first, the word level is raised by setting the read level to the highest 3.7V (step S11). Then, data appears on the bit line in accordance with the word line read voltage level in the selected memory cell, so that the data is read out by amplifying the bit line level by the sense latch circuit 13 (step S12). Next, subsequent processes are distinguished by whether the read operation is the first, second, or third (step S13). That is, when the read operation is the first time, the read data in the sense latch circuit 13 is transferred to the binary data register REG1 (step S14).
그리고, 센스래치회로(13)내의 모든 리드데이타의 전송이 종료하면 스텝S15에서 S11로 되돌아가 리드레벨을 2.7V로 설정해서 2회째의 데이타리드를 실행하고, 그것을 2진데이타 레지스터REG2로 전송한다. 2회째의 데이타리드 및 전송이 종료하면 리드레벨을 1.7V로 설정해서 3회째의 데이타리드를 실행하고, 스텝S13에서 S16으로 이행해서 리드데이타를 직접 역변환논리회로(14)로 전송한다. 또, 상기 2진데이타 레지스터REG1, REG2에 유지되어 있는 데이타를 각각 1비트씩 역변환논리회로(14)로 전송하고, 여기서 4진데이타를 2비트로 변환하는 논리연산을 실행한다(스텝S17). 그리고, 센스래치회로(13)내의 모든 데이타의 전송, 변환이 종료할때까지 상기 수순(S16∼S18)을 반복하고 리드동작이 종료한다. 상기 데이타변환은 도 2의 연산을 실행하는 것에 의해 얻어진다.When the transfer of all read data in the sense latch circuit 13 is completed, the flow returns to S11 in step S15 to set the read level to 2.7V to execute the second data lead and transfer it to the binary data register REG2. . When the second data lead and transfer are complete, the third data lead is executed with the read level set to 1.7 V. The process proceeds from step S13 to S16 to transfer the read data directly to the inverse conversion logic circuit 14. The data held in the binary data registers REG1 and REG2 is transferred to the inverse transform logic circuit 14 by 1 bit, respectively, where a logical operation for converting the binary data into 2 bits is executed (step S17). Then, the above steps S16 to S18 are repeated until the transfer and conversion of all the data in the sense latch circuit 13 are completed, and the read operation ends. The data conversion is obtained by performing the operation of FIG.
도 9에는 상기 수순에 따른 리드동작중에 있어서의 제어클럭CLK2와 센스래치회로(13)에서 전송되는 데이타 및 워드선의 리드레벨의 타이밍이 도시되어 있다. 외부에서 리드코맨드 및 어드레스가 부여되면, 리드동작이 개시되고 먼저 제1 리드레벨(3.7V)가 설정되어 워드선이 상승되는 것에 의해 비트선상에 데이타가 출현한다. 제1 워드선레벨인 3.7V에 의해 출현한 데이타 "c" 는 센스래치회로(13)에 의해 리드되고, 센스래치의 데이타 길이인 n비트와 동일한 데이타폭을 갖는 제1 2진데이타 레지스터REG1로 데이타가 전송된다.9 shows timings of read levels of data and word lines transmitted from the control clock CLK2 and the sense latch circuit 13 during the read operation according to the above procedure. When a read command and an address are externally supplied, the read operation is started, and first, the first read level 3.7V is set and the word line is raised so that data appears on the bit line. The data " c " appearing at 3.7 V, which is the first word line level, is read by the sense latch circuit 13 to the first binary data register REG1 having a data width equal to n bits, which is the data length of the sense latch. The data is transferred.
다음에, 워드선 전압레벨을 소정의 값만큼 내려서 제2 리드레벨2.7V로 설정해서 얻어진 데이타 "d" 는 제2 2진데이타 레지스터REG2로 전송된다. 워드선을 제3 리드레벨1.7V로 내려서 얻어진 데이타 "f" 는 역변환논리회로(14)로 전송되고, 상기 "c" , "d" , "f" 의 4진데이타가 2비트데이타로 복원되어 외부의 예를 들면 CPU로 출력된다.Next, the data "d" obtained by lowering the word line voltage level by a predetermined value and setting to the second read level 2.7V is transferred to the second binary data register REG2. The data "f " obtained by lowering the word line to the third read level 1.7V is transferred to the inverse transform logic circuit 14, and the ternary data of " c ", " d " and " f " It is output to an external example CPU.
도 10에는 상기 데이타변환/역변환기능회로를 동일 반도체칩상에 구비한 다진플래시메모리MDFM의 전체의 구성예와 이것에 접속되는 컨트롤러CONT의 관계가 도시되어 있다. 컨트롤러CONT는 이 실시예의 다진플래시메모리에 대해서는 어드레스생성기능과 코맨드생성기능을 구비한 것만으로도 좋으므로 범용 마이크로 컴퓨터를 사용할 수 있다.Fig. 10 shows the relationship between the whole configuration example of the chopped flash memory MDFM having the data conversion / inverse conversion function circuit on the same semiconductor chip and the controller CONT connected thereto. The controller CONT only needs to have an address generation function and a command generation function for the chopped flash memory of this embodiment, so that a general-purpose microcomputer can be used.
도 10에 있어서, 도 4와 동일 부호가 붙여져 있는 회로부분은 동일 기능을 갖는 회로이다. 즉, REG1, REG2는 컨트롤러로부터의 2비트의 라이트데이타를 페치하는 2진데이타 레지스터, (11)은 페치된 2비트데이타를 4진데이타로 변환하는 데이타변환 논리회로, (12)는 FAMOS와 같이 플로팅게이트를 갖는 불휘발성 기억소자가 매트릭스형상으로 배치된 메모리어레이, (13)은 리드데이타 및 라이트데이타를 유지하는 센스래치회로, (14)는 메모리어레이에서 리드된 4진데이타를 원래의 2비트 데이타로 변환하는 역변환 논리회로, (16)은 컨트롤러CONT에서 부여되는 코맨드를 유지하는 코맨드레지스터, (17)은 코맨드레지스터(16)에 페치된 코맨드코드를 디코드하는 코맨드디코더, (18)은 상기 코맨드에 대응한 처리를 실행하도록 메모리내의 각 회로에 대한 제어신호를 순차 형성해서 출력하는 시
특히 한정되지 않지만, 이 실시예의 다진플래시메모리에는 2개의 메모리어레이가 마련되고, 각각에 대응해서 센스래치회로(13)이 마련되어 있다. 각 센스래치회로(13)은 각각의 메모리어레이내의 워드선을 공통으로 하는 1행분의 메모리셀의 데이타를 동시에 증폭해서 유지하도록 구성되어 있고, 2개의 센스래치회로(13), (13)에 유지된 리드데이타는 공통의 Y디코더회로(15)에 의해서 선택되고 출력레지스터(19)로 1비트씩 또는 바이트 등의 단위로 전송된다. 출력레지스터(19)에 유지된 리드데이타는 버퍼회로(22)를 거쳐서 외부의 CPU 등으로 출력된다. 도 4의 실시예의 센스래치회로(13)은 데이타를 전송할 때에 시프트동작을 실행하므로, 시프트레지스터와 동일한 기능이 필요하게 되지만, 도 10과 같이 Y디코더회로(15)에서 데이타를 선택하는 방식으로 하고 또한 Y디코더회로(15)가 클럭에 의해 선택비트를 시프트해가는 구성으로 하는 것에 의해 센스래치회로(13)에는 시프트기능이 불필요하게 할 수 있다.Although not particularly limited, two memory arrays are provided in the chopped flash memory of this embodiment, and a sense latch circuit 13 is provided correspondingly. Each sense latch circuit 13 is configured to simultaneously amplify and hold data of one row of memory cells having a common word line in each memory array, and is held in two sense latch circuits 13 and 13. The read data is selected by the common Y decoder circuit 15 and transmitted to the output register 19 one by one or in units such as bytes. The read data held in the output register 19 is output to an external CPU or the like via the buffer circuit 22. Since the sense latch circuit 13 of the embodiment of FIG. 4 performs a shift operation when transmitting data, the same function as that of the shift register is required, but the data is selected by the Y decoder circuit 15 as shown in FIG. In addition, the shift function is unnecessary in the sense latch circuit 13 because the Y decoder circuit 15 is configured to shift the selection bit by the clock.
이 실시예의 다진플래시메모리에는 상기 각 회로 이외에 메모리어레이(12)에서 센스래치회로(13)으로 리드된 데이타가 모두 "0" 또는 모두 "1" 인지를 판정하는 올(all)판정회로(20), 컨트롤러CONT에서 공급되는 리세트신호RES나 칩선택신호CE, 라이트제어신호WE, 출력제어신호OE, 시스템클럭SC, 코맨드입력인지 어드레스 입력인지를 나타내기 위한 코맨드인에이블신호CDE 등의 외부제어신호를 페치하는 버퍼회로(21), 어드레스신호나 코맨드신호, 데이타신호를 페치하는 버퍼회로(22)나 상기 외부제어신호에 따라서 내부회로에 대한 제어신호를 형성하는 내부신호 발생회로(23), 버퍼회로(22)에 페치된 어드레스를 유지하는 어드레스레지스터(24), 입력데이타를 유지하는 데이타레지스터(25), 페치된 어드레스를 디코드해서 메모리어레이(12)내의 워드선을 선택하는 신호를 형성하는 X어드레스디코더(26a), (26b) 및 워드드라이버(27), 기판전위나 라이트전압, 리드전압, 검증전압 등 칩내부에서 필요로 되는 전압을 발생하는 내부전원 발생회로(28), 메모리의 동작상태에 따라서 이들 전압 중에서 원하는 전압을 선택해서 워드드라이버(27) 등에 공급하는 스위칭회로(29), 내부의 클럭(CLK2 등)을 발생하는 클럭생성회로(30), 클럭을 계수해서 라이트펄스폭 등의 시간을 부여하는 타이머회로(31), 시
또, 이 실시예의 다진플래시메모리는 디스터브나 유지에 의해 임계값의 편차 분포의 산(도 3 참조)이 완만하게 되었을 때 이것을 급준하게 하는 기능(이하, 리프레시기능이라 한다)을 구비하고 있다. 이 리프레시기능은 라이트나 소거와 마찬가지로 외부에서 코맨드가 부여되는 것에 의해 작용하도록 되어 있고, 리프레시코맨드가 코맨드레지스터(16)에 페치되면, 마이크로프로그램 제어방식의 시
또, 이 실시예에 있어서는 X어드레스계의 디코더가 어드레스신호를 프리디코더(26a)와 메인디코더(26b)에 의해 2단계로 디코드하는 프리디코드방식을 채용하고 있고, 예를 들면 프리디코더(26a)에 의해 X어드레스의 상위 3비트를 먼저 디코드하고 그의 프리디코드신호에 의해 워드드라이버(27)을 제어해서 원하는 워드선을 선택하도록 하고 있다. 이와 같은 프리디코드방식을 채용하는 것에 의해 메인디코더(26b)를 구성하는 단위디코더를 메모리어레이의 워드선피치에 맞추어 배치해서 집적도를 향상시키고 칩사이즈를 저감할 수 있게 된다.In this embodiment, the X-address decoder adopts a predecode method of decoding an address signal in two steps by the predecoder 26a and the main decoder 26b. For example, the predecoder 26a is used. The first three bits of the X address are first decoded, and the word driver 27 is controlled by the predecode signal to select a desired word line. By adopting such a predecode method, the unit decoder constituting the main decoder 26b can be arranged in accordance with the word line pitch of the memory array to improve the degree of integration and reduce the chip size.
또한, 상기 실시예의 다진플래시메모리는 도 4나 도 10에 도시되어 있는 바와 같이, 2비트데이타에서 4진데이타로의 변환과 그의 역변환을 실행하는 기능회로(11), (14)를 동일 실리콘기판에 구비하고 있지만, 이들 기능을 갖는 전용의 컨트롤러유닛으로서 구성하는 것도 가능하다. 이와 같이 한 경우에는 다진고유의 기능을 플래시메모리칩에 탑재하는 일이 없으므로, 칩면적이 증대하지는 않고 또 도 11에 도시한 바와 같이, 여러개의 플래시메모리MDFM을 1개의 컨트롤러유닛CONT에 버스BUS에 의해 접속해서 제어하도록 구성할 수 있다는 이점도 갖고 있다. 이 컨트롤러유닛은 상기 데이타변환/역변환기능 이외에 어드레스 생성기능이나 코맨드 생성기능을 구비하도록 구성된다.Also, as shown in Figs. 4 and 10, the chopped flash memory of the above embodiment has the same silicon substrate as the functional circuits 11 and 14 which perform the conversion from 2-bit data to ternary data and its inverse conversion. Although provided in the present invention, it can also be configured as a dedicated controller unit having these functions. In this case, since the unique functions of the chopped chips are not mounted on the flash memory chip, the chip area does not increase and as shown in FIG. 11, a plurality of flash memory MDFMs are connected to the bus BUS in one controller unit CONT. It also has the advantage that it can be configured to connect and control. The controller unit is configured to include an address generation function or a command generation function in addition to the data conversion / inverse conversion function.
도 15는 워드선전압이나 기판전위Vsub를 발생하는 내부전원 발생회로(28)과 그들을 선택해서 워드드라이브회로(27) 등에 공급하는 스위칭회로(29)를 도시한 것, 도 16은 워드드라이브회로(27)의 구성예를 도시한 것이다. 내부전원 발생회로(28)은 시
즉, 종래의 2진의 플래시메모리에서 필요한 워드선전압은 리드전압(2.7V, 0V), 라이트전압(-10V, 0V), 라이트검증전압(1.5V), 소거전압(+10V, 0V) 및 소거검증전압(4.3V, 0V)의 4종류인 것에 반해, 본 실시예의 다진플래시메모리에서 필요로 되는 워드선전압은 리드전압(3.7V, 2.7V, 1.7V, 0V), 라이트전압(-10V, 0V), 라이트검증전압(3.5V, 2.5V, 1.5V), 소거 및 소거검증전압(10V, 4.4V, 0V) 및 리프레시전압(-10V, 10V, 3.7V, 3.5V, 2.7V, 2.5V, 1.7V, 1.5V, 0V)로 된다.That is, the word line voltages required in the conventional binary flash memory are read voltage (2.7V, 0V), write voltage (-10V, 0V), write verify voltage (1.5V), erase voltage (+ 10V, 0V) and erase. While there are four types of verification voltages (4.3V and 0V), the word line voltages required in the chopped flash memory of this embodiment are read voltages (3.7V, 2.7V, 1.7V, 0V), write voltages (-10V, 0V), write verify voltage (3.5V, 2.5V, 1.5V), erase and erase verify voltage (10V, 4.4V, 0V) and refresh voltage (-10V, 10V, 3.7V, 3.5V, 2.7V, 2.5V) , 1.7V, 1.5V, 0V).
상기 스위칭회로(29)는 시
도 16의 워드드라이버WDRV는 워드선 프리디코드방식을 채용한 경우의 것으로서, 논리선택회로LOGS1의 출력노드N1에 8개의 전압선택회로VOLS1∼VOLS8의 입력을 공통접속하고, 또 논리선택회로LOGS2의 출력노드N2에 8개의 전압선택회로 VOLS9~VOLS16의 입력을 공통접속하고, 프리디코드신호Xp1, Xp1* ∼ Xp8, Xp8*에 의해서 개개의 전압선택회로를 선택하도록 되어 있다. 신호XM, XN 및 프리디코드신호Xp1, Xp1* ∼ Xp8, Xp8*은 어드레스디코더XDCR(26b)에서 공급된다. 이 때 전압선택회로VOLS1∼VOLS16은 그것에 대응하는 논리선택회로LOGS1 또는 2가 선택레벨의 선택신호를 출력해도 프리디코드신호에 의해 동작이 선택되지 않으면, 그 밖의 논리선택회로에서 비선택으로 되는 것과 동일한 전압을 선택해서 워드선에 공급하지 않으면 않된다.The word driver WDRV shown in Fig. 16 adopts the word line predecode method. The word driver WDRV is connected to the output node N1 of the logic selection circuit LOGS1 in common with the inputs of the eight voltage selection circuits VOLLS1 to VOLS8, and the output of the logic selection circuit LOGS2. The inputs of the eight voltage selection circuits VOLS9 to VOLS16 are commonly connected to the node N2, and individual voltage selection circuits are selected by the predecode signals Xp1, Xp1 * to Xp8, and Xp8 *. The signals XM, XN and the predecode signals Xp1, Xp1 * to Xp8, Xp8 * are supplied from the address decoder XDCR 26b. At this time, the voltage selection circuits VOLS1 to VOLS16 are the same as non-selection in other logic selection circuits if the operation is not selected by the predecode signal even if the logic selection circuits LOGS1 or 2 corresponding thereto output the selection signal of the selection level. The voltage must be selected and supplied to the word line.
그 때문에, 분리용 MOSFET Q56, Q57을 프리디코드신호에 의해 스위치제어하도록 한다. 또, 상기 분리용 MOSFET Q56, Q57이 컷오프상태로 되었을 때 워드선에 대해서 비선택상태의 전압을 출력시키기 위해 상기 분리용MOS FET Q56, Q57과 상보적으로 스위치제어되어 출력회로INV2의 각각의 입력에 소정의 전압을 공급가능하게 하는 풀업MOSFET Q58과 풀다운MOSFET Q59가 마련되어 있다.Therefore, the switching MOSFETs Q56 and Q57 are controlled by the predecode signal. Further, when the isolation MOSFETs Q56 and Q57 are in the cutoff state, they are complementarily switched-controlled with the isolation MOSFETs FETs Q56 and Q57 to output a voltage in a non-selected state to the word line, so that each input of the output circuit INV2 is performed. A pull-up MOSFET Q58 and a pull-down MOSFET Q59 are provided to enable supply of a predetermined voltage to the transistor.
도 16에 있어서, 상기 신호XM은 8개의 워드선을 1조로 하는 8개의 워드선군 중에서 어느 한 군의 워드선을 선택하거나 또는 지시하는 3비트의 신호로 간주된다. 프리디코드신호Xp1, Xp1* ∼ Xp8, Xp8*은 각 워드선군에 포함되는 모든 워드선을 선택하거나 또는 지시하는 상보신호로 간주된다. 본 실시예에 따르면 선택신호SEL은 하이레벨이 선택레벨로 되고, 프리디코드신호Xp1, Xp1* ∼ Xp8, Xp8*의 각각은 하이레벨, 로우레벨이 선택레벨로 된다.In Fig. 16, the signal XM is regarded as a 3-bit signal for selecting or indicating any group of word lines from among eight word line groups having eight word lines as one set. The predecode signals Xp1, Xp1 * to Xp8, Xp8 * are regarded as complementary signals for selecting or indicating all word lines included in each word line group. According to this embodiment, the selection signal SEL has a high level as the selection level, and each of the predecode signals Xp1, Xp1 * to Xp8, and Xp8 * is the high level and the low level as the selection level.
상기 워드드라이버WDRV의 단자P1에 공급되는 전압은 소거, 라이트, 검증, 리드에 사용되는 5V, 4.3V, 3.7V, 3.5V, 2.7V, 2.5V, 1.7V, 1.5V, 0V와 같은 전압Vpp이고, 단자P2에 공급되는 전압은 라이트, 리프레시에 사용되는 -10V와 같은 전압Vee, 회로의 접지전위 또는 기준전위로서의 0V와 같은 전압Vss이다.The voltage supplied to the terminal P1 of the word driver WDRV is a voltage Vpp such as 5V, 4.3V, 3.7V, 3.5V, 2.7V, 2.5V, 1.7V, 1.5V, 0V used for erasing, writing, verifying, and reading. The voltage supplied to the terminal P2 is a voltage Ve such as -10 V used for writing and refreshing, and a voltage Vss equal to 0 V as the ground potential of the circuit or the reference potential.
상기 각 논리선택회로LOGS1, LOGS2는 각각 X디코더XDCR의 신호를 반전하는 인버터INV1과 그 출력을 전달 또는 차단하는 트랜스퍼게이트TG1 및 X디코더 XDCR의 신호를 전달 또는 차단하는 트랜스퍼게이트TG2에 의해 구성되어 있다.Each of the logic selection circuits LOGS1 and LOGS2 is constituted by an inverter INV1 that inverts the signal of the X decoder XDCR and a transfer gate TG1 that transmits or blocks the output of the X decoder XDCR and a transfer gate TG2 that transmits or blocks the signal of the X decoder XDCR. .
상기 전압선택회로VOLS1~VOLS16은 각각 동일 구성으로 되고, 그의 대표적으로 상세하게 도시된 전압선택회로VOLS1과 같이, 단자P3과 MOSFET Q52의 게이트 사이에 마련된 프리디코드신호Xp1*에 의해 스위치제어되는 N채널형 풀업 MOSFET Q58 및 단자P4와 MOSFET Q53의 게이트 사이에 마련된 프리디코드신호Xp1에 의해 스위치제어되는 P채널형 풀업MOSFET Q59를 구비하고, 또 분리용 MOSFET Q56을 프리디코드신호Xp1에 의해 스위치제어하고, 다른쪽의 분리용 MOSFET Q57을 프리디코드신호Xp1*에 의해 스위치제어하도록 구성되어 있다. 상기 단자P3 및 P4에는 전압Vcc 또는 Vss가 공급된다.The voltage selection circuits VOLS1 to VOLS16 have the same configuration, and like the voltage selection circuit VOLs1 shown in detail, the N-channels controlled by the predecode signal Xp1 * provided between the terminal P3 and the gate of the MOSFET Q52 are provided. A P-channel pull-up MOSFET Q59, which is controlled by a predecode signal Xp1 provided between the terminal pull-up MOSFET Q58 and the terminal P4 and the gate of the MOSFET Q53, and the isolation MOSFET Q56 is switched-controlled by the predecode signal Xp1, The other isolation MOSFET Q57 is configured to be switched by the predecode signal Xp1 *. Voltages Vcc or Vss are supplied to the terminals P3 and P4.
다음에, 도 16의 워드드라이버WDRV의 작용을 설명한다. 표 1에는 각 동작모드에 있어서의 단자P1∼P4의 전압과 워드선전압이 나타내져 있다. 라이트모드, 소거모드, 리드모드 각각의 설정방법에 대해서는 설명을 생략한다.Next, the operation of the word driver WDRV in FIG. 16 will be described. Table 1 shows the voltages and word line voltages of the terminals P1 to P4 in each operation mode. The setting method of each of the write mode, erase mode, and read mode is omitted.
코맨드에 의해 소거모드가 지시되면, 단자P1에는 전압Vpp가, 또 단자P2에는 Vss, 단자P3 및 P4에는 전압Vcc가 각각 스위칭회로(29)에서 공급됨과 동시에 제어신호DE가 로우레벨로 된다.When the erasing mode is instructed by the command, the voltage Vpp is supplied to the terminal P1, Vss is supplied to the terminal P2, and the voltage Vcc is supplied to the terminal P3 and P4, respectively, and the control signal DE is brought low.
또, 신호XM이 전비트 로우레벨로 되는 것에 의해, 워드선W1∼W8중 어느 하나를 선택하는 것이 가능하게 된다. 이것에 의해 선택레벨(하이레벨)의 선택신호SEL이 공급되면, 인버터(INV1) 및 트랜스퍼게이트TG1을 거쳐서 노드N1이 로우레벨로 되고, 이것이 각각의 전압선택회로VOLS1~VOLS8의 입력에 부여된다. 소거되는 메모리셀이 워드선W1에 결합되어 있는 메모리셀인 경우, 프리디코드신호 Xp1, Xp1* ∼ Xp8, Xp8*은 그 중 Xp1, Xp1*만이 하이레벨, 로우레벨로 된다.Further, since the signal XM is brought to the full bit low level, it is possible to select any one of the word lines W1 to W8. As a result, when the selection signal SEL of the selection level (high level) is supplied, the node N1 goes to the low level via the inverter INV1 and the transfer gate TG1, and this is applied to the inputs of the respective voltage selection circuits VOLLS1 to VOLS8. When the memory cell to be erased is the memory cell coupled to the word line W1, only the predecode signals Xp1, Xp1 * to Xp8, and Xp8 * are high level and low level among them.
따라서, 분리용 MOSFET Q56, Q57은 전압선택회로VOLS1만이 온상태로 되고, 노드N1의 신호는 전압선택회로VOLS1에만 페치된다. 이 때, 전압선택회로VOLS1의 풀업MOSFET Q58 및 풀다운MOSFET Q59는 모두 컷오프상태로 된다.Therefore, only the voltage selection circuit VOLs1 is turned on in the isolation MOSFETs Q56 and Q57, and the signal of the node N1 is fetched only in the voltage selection circuit VOLs1. At this time, both the pull-up MOSFET Q58 and the pull-down MOSFET Q59 of the voltage selection circuit VOLs1 are cut off.
그 결과, 상기 전압선택회로VOLS1의 MOSFET Q52, Q53의 게이트에는 상기 노드N1의 신호가 공급된다. 이것에 의해서, 출력회로INV2의 MOSFET Q52가 온상태로 되어 워드선W1은 단자P1의 전압Vpp에 의해서 충전되기 시작한다. 이 때, 다른쪽의 MOSFET Q53의 게이트에 공급되는 로우레벨 MOSFET Q57의 작용에 의해서 당초 전압Vss보다 높은 로우레벨로 되고, MOSFET Q53은 완전하게는 컷오프되지 않지만, 워드선W1의 레벨의 상승에 따라서 피드백MOSFET Q55의 컨덕턴스가 커지는 것에 의해, 상기 MOSFET Q53의 게이트가 전압Vss에 강제되어 MOSFET Q53은 완전하게 컷오프의 상태로 된다.As a result, the signal of the node N1 is supplied to the gates of the MOSFETs Q52 and Q53 of the voltage selection circuit VOLLS1. As a result, the MOSFET Q52 of the output circuit INV2 is turned on, and the word line W1 starts to be charged by the voltage Vpp of the terminal P1. At this time, the low level is higher than the original voltage Vss by the action of the low-level MOSFET Q57 supplied to the gate of the other MOSFET Q53, and the MOSFET Q53 is not cut off completely, but as the level of the word line W1 increases. By increasing the conductance of the feedback MOSFET Q55, the gate of the MOSFET Q53 is forced to the voltage Vss, and the MOSFET Q53 is completely cut off.
따라서, 소거모드에 있어서 선택메모리셀이 결합되어 있는 워드선W1은 Vpp까지 충전된다.Therefore, in the erase mode, the word line W1 to which the selected memory cell is coupled is charged to Vpp.
선택신호SEL이 상기와 같이 하이레벨로 되어 있는 경우에 워드선W1의 메모리셀Q1이 소거 비선택의 메모리셀일 때에는 프리디코드신호Xp1, Xp1*은 각가 로우레벨, 하이레벨로 된다. 따라서, 전압선택회로VOLS1의 분리용 MOSFET Q56, Q57은 모두 오프상태로 되고, 노드N1의 신호는 전압선택회로VOLS1에 페치되지 않는다. 이 때, 전압선택회로VOLS1의 풀업MOSFET Q58 및 풀다운MOSFET Q59는 모두 온상태로 된다.When the selection signal SEL is at the high level as described above, when the memory cell Q1 of the word line W1 is an unselected memory cell, the predecode signals Xp1 and Xp1 * are at the low level and the high level. Therefore, the MOSFETs Q56 and Q57 of the voltage selection circuit VOLs1 are both turned off, and the signal of the node N1 is not fetched into the voltage selection circuit VOLS1. At this time, both pull-up MOSFET Q58 and pull-down MOSFET Q59 of voltage selection circuit VOLs1 are turned on.
그 결과, 상기 전압선택회로VOLS1의 MOSFET Q52, Q53의 게이트에는 단자P3, P4에서 MOSFET Q58, Q59를 거쳐서 Vcc전압이 공급되고 이것에 의해 출력회로INV2의 MOSFET Q53이 온상태로 되고 워드선W1은 단자P2를 거쳐 전압Vss를 향해서 방전되기 시작한다. 이 때, 다른쪽의 MOSFET Q52의 게이트에 공급되는 하이레벨은 MOSFET Q58의 임계값 전압분만큼 전압Vcc보다 낮기 때문에 MOSFET Q52는 완전하게는 컷오프되지 않지만, 온상태의 MOSFET Q53에 의해서 워드선W1의 레벨이 낮아짐에 따라서 피드백MOSFET Q54의 컨덕턴스가 커지고 MOSFET Q52의 게이트가 Vpp에 강제되어 MOSFET Q52는 완전하게 컷오프의 상태로 된다. 따라서, 소거모드에 있어서 비선택의 워드선W1은 Vss까지 방전된다.As a result, the Vcc voltage is supplied to the gates of the MOSFETs Q52 and Q53 of the voltage selection circuit VOLLS1 through the terminals Q3 and P59 at the terminals P3 and P4, thereby turning on the MOSFET Q53 of the output circuit INV2 and the word line W1 is turned on. Through the terminal P2, it starts to discharge toward the voltage Vss. At this time, since the high level supplied to the gate of the other MOSFET Q52 is lower than the voltage Vcc by the threshold voltage of the MOSFET Q58, the MOSFET Q52 is not completely cut off, but the on-line MOSFET Q53 causes the word line W1 to be cut off. As the level decreases, the conductance of feedback MOSFET Q54 increases and the gate of MOSFET Q52 is forced to Vpp, leaving MOSFET Q52 completely cut off. Therefore, in the erase mode, the unselected word line W1 is discharged to Vss.
라이트모드가 지시된 경우나 리드모드가 지시된 경우에 있어서의 워드드라이버회로WDRV의 동작은 상기 라이트모드시의 동작에 준하고 있으므로 상세한 설명은 생략하지만, 스위칭회로(29)에서 단자P1, P2에 공급되는 전압에 의해서 선택메모리셀에 각각 도 13이나 도 14에 도시한 바와 같은 전압이 인가되도록 워드선을 구동한다.Since the operation of the word driver circuit WDRV when the write mode is instructed or when the read mode is instructed follows the operation in the write mode, detailed description thereof is omitted, but the switching circuit 29 is connected to the terminals P1 and P2. The word lines are driven such that voltages as shown in Figs. 13 and 14 are applied to the selected memory cells by the voltages supplied.
다음에, 본 발명의 다진플래시메모리의 제2 특징인 리프레시동작을 도 17을 사용해서 설명한다. 일단 데이타가 라이트된 다진플래시메모리는 도 17의 (a)에 도시되어 있는 바와 같이, 각각 임계값의 편차분포의 산이 확실히 구분되어 있는만, 그 후의 라이트, 리드, 대기상태 등의 동작을 반복하여 실행하고 있으면 도 17의 (b)와 같이 각 임계값의 편차가 증대한다.Next, the refresh operation which is the second feature of the chopped flash memory of the present invention will be described with reference to FIG. As shown in Fig. 17A, the chopped flash memory once data has been written, the mountains of the deviation distribution of the threshold values are clearly distinguished, but the following operations such as write, read, and standby states are repeated. If executed, the deviation of each threshold value increases as shown in Fig. 17B.
그 원인으로서는 예를 들면 임의의 메모리셀에 인접한 메모리셀이 라이트되면 상기 메모리셀도 약한 라이트가 발생하는 소위 디스터브나 대기시에 있어서의 자연리크에 의한 유지 등이 있다. 이 현상은 1비트만을 기억하는 통상의 플래시메모리에서도 발생할 수 있지만, 상기 실시예와 같이 각 임계값의 간격이 좁은 다진플래시메모리에 있어서는 오동작의 원인으로 될 우려가 있다.For example, when a memory cell adjacent to an arbitrary memory cell is written, the memory cell also has a so-called disturbance in which a weak write occurs, or a sustain due to natural leakage during standby. This phenomenon can occur even in a normal flash memory that stores only one bit, but there is a possibility of malfunction in the chopped flash memory having a narrow interval of each threshold value as in the above embodiment.
그런데, 본 실시예에 있어서는 임계값의 편차분포의 산(도 3 참조)이 완만하게 되었을 때 이것을 급준시키는 리프레시동작을 실행하도록 하고 있다.By the way, in this embodiment, when the acid (see FIG. 3) of the deviation distribution of the threshold value becomes gentle, the refresh operation of sharpening this is performed.
이하, 리프레시동작의 순서를 설명한다.The procedure of the refresh operation will be described below.
도 18에 리프래시동작의 순서를 흐름도를 도시한다. 외부의 CPU 등에서 리프레시 코맨드가 입력되면 시
제2 단계에서는 워드선전압을 기억데이타 "10" 에 대응한 리드레벨(3.7V)로 설정해서 리드를 실행한다(스텝S22). 이것에 의해, 각 메모리셀의 임계값에 따라서 데이타가 리드되어 센스래치회로(13)에 의해 증폭, 유지된다(스텝S23). 이 때, 워드선전압보다 높은 임계값을 갖는 메모리셀에 대응하는 센스래치의 데이타는 "1" 로 되고, 워드선전압보다 낮은 임계값을 갖는 메모리셀에 대응하는 센스래치의 데이타는 "0" 으로 된다. 다음에, 센스래치의 데이타를 반전시킨다(스텝S24). 이 데이타반전은 도 20에 도시한 바와 같은 구성의 센스래치회로에 의해 용이하게 실행할 수 있다(후술).In the second step, the word line voltage is set to the read level (3.7V) corresponding to the storage data " 10 " to perform read (step S22). As a result, data is read in accordance with the threshold of each memory cell, and amplified and held by the sense latch circuit 13 (step S23). At this time, the data of the sense latch corresponding to the memory cell having the threshold higher than the word line voltage becomes "1", and the data of the sense latch corresponding to the memory cell having the threshold lower than the word line voltage becomes "0". Becomes Next, the sense latch data is inverted (step S24). This data inversion can be easily executed by the sense latch circuit having the configuration as shown in FIG. 20 (to be described later).
다음에, 상기 리드(스텝S22)보다 낮은 검증전압(최초는 3.5V)가 워드선으로 선정되고 임계값의 판정이 실행된다(스텝S25). 이것에 의해, 검증전압보다 낮은 임계값을 갖는 메모리셀(도 17의 (d)의 A)에 대응하는 센스래치의 데이타는 "1" 에서 "0" 으로 변경된다. 이것에 대해서, 검증전압보다 높은 임계값을 갖는 메모리셀(도 17의 (d)의 B)에 대응한 센스래치의 데이타는 "1" 인 상태이다. 본 실시예에서는 이것을 리라이트 대상으로 판정한다. 이것에 의해, 스텝S21에서의 약한 소거에 의해 임계값이 높은 측으로 시프트되었을 때 리드레벨(3.7V)에 지나치게 근접한 메모리셀이 특정된 것으로 된다. 또한, 이 때 가장 높은 임계값을 갖는 기억데이타 "11" 에 상당하는 메모리셀(도 17의 (d)의 C)에 대응한 센스래치의 데이타는 상기 반전동작에 의해 설정된 "0" 인 상태이다. 이와 같은 작용도 도 20에 도시한 바와 같은 구성의 센스래치회로에 의해 자동적으로 실행할 수 있다(후술).Next, a verification voltage lower than the read (step S22) (first 3.5V) is selected as the word line and determination of the threshold value is performed (step S25). As a result, the data of the sense latch corresponding to the memory cell (A in FIG. 17 (d)) having a threshold value lower than the verification voltage is changed from "1" to "0". On the other hand, the data of the sense latch corresponding to the memory cell (B in FIG. 17 (d)) having a threshold value higher than the verify voltage is in a state of "1". In this embodiment, this is determined as a rewrite object. As a result, when the threshold value is shifted to the higher side due to the weak erase in step S21, the memory cell too close to the read level 3.7V is specified. At this time, the data of the sense latch corresponding to the memory cell (C of FIG. 17 (d)) corresponding to the memory data "11" having the highest threshold value is "0" set by the inversion operation. . Such an operation can also be automatically performed by the sense latch circuit having the configuration as shown in FIG. 20 (to be described later).
그리고, 다음에 라이트전압을 설정해서 센스래치의 데이타가 "1" 인 메모리셀(도 17의(d)의 B)에 대해서 리라이트를 실행한다(스텝S27). 그 후, 라이트레벨에 대응한 검증전압을 설정해서 검증을 실행한다(스텝S28, S29). 임계값이 검증전압보다 낮아진 시점에서 래치데이타는 "1" 에서 "0" 으로 변경된다. 모든 래치데이타가 "0" 으로 변경되기까지 라이트와 검증을 반복해서 "10" 데이타의 메모리셀의 리프레시처리는 완료한다(스텝S30). 이것에 의해서, "10" 의 데이타의 메모리셀의 임계값의 편차분포(반값폭)가 도 17의 (e)와 같이 작아진다. 이후, "01" , "00" 의 데이타를 기억하는 메모리셀에 대해서도 동일한 리프레시처리가 실행된다(스텝S31). 또, 임계값의 분포형상의 폭을 보다 좁게 하기 위해 스텝S21∼S31을 반복하고, 소정회수 종료한 시점에서 리프레시가 완료한다(스텝S32).Then, the write voltage is set and rewrite is executed for the memory cell (B in Fig. 17 (d)) whose sense latch data is " 1 " (step S27). Thereafter, verification is performed by setting a verification voltage corresponding to the write level (steps S28 and S29). When the threshold is lower than the verify voltage, the latch data is changed from "1" to "0". Write and verify are repeated until all the latch data is changed to " 0 ", thereby completing the refresh processing of the memory cell of the " 10 " data (step S30). As a result, the deviation distribution (half-value width) of the threshold value of the memory cell of the data of " 10 " becomes small as shown in Fig. 17E. Subsequently, the same refresh process is executed also for the memory cells that store the data of "01" and "00" (step S31). In addition, in order to narrow the width | variety of the threshold distribution shape, steps S21-S31 are repeated and refresh is completed by the completion | finish of the predetermined number of times (step S32).
표2에는 상기 수순에 따라서 리프레시를 실행한 경우에 도 17의 (d)의 A, B, C로 나타낸 바와 같은 임계값을 갖는 메모리셀의 리드를 실행했을 때의 센스래치회로의 유지데이타의 변화를 차례로 나타내고 있다.In Table 2, when the refresh is executed in accordance with the above procedure, the change of the holding data of the sense latch circuit when a memory cell having a threshold value as shown by A, B, and C in Fig. 17D is executed. Are shown in order.
도 19는 리프레시동작을 실행하는 타이밍을 도시한 도면이다. 상술한 바와 같이, 메모리셀의 임계값의 편차가 확대하는 원인으로서는 인접메모리셀에 라이트/리드동작이 실행되면 인접메모리셀에 약한 라이트/소거, 리드동작이 실행되는 것에 의한 디스터브와 자연리크에 의한 유지가 있다.19 is a diagram illustrating timing of executing a refresh operation. As described above, the cause of the increase in the deviation of the threshold value of the memory cell is caused by disturb and natural leakage caused by weak write / erase and read operation of the adjacent memory cell when the write / read operation is performed in the adjacent memory cell. There is a maintenance.
디스터브에 의한 임계값의 변동에 대한 리프레시동작의 실행타이밍으로서, [1] 상기 플래시메모리가 대기상태(/RES가 하이레벨)에 있고 일정회수의 라이트/소거, 리드동작이 완료후에 리프레시동작을 실행하는 것, [2] 리세트시에 리세트신호(/RES)가 활성화되면 직후에 리프레시를 실행하는 것, [3] 대기상태에서 /RES를 로우레벨로 하는 것에 의해 리세트상태로 된 직후에 리프레시를 실행하는 것, [4] 전원을 오프한 직후에 미리 /RES를 로우레벨로 하고 그것을 감지해서 리프레시를 실행하는 것, [5] 전원을 온하고 /RES를 하이레벨로 한 후 리프레시를 실행하는 것 등이 고려된다.Execution timing of the refresh operation for the variation of the threshold value due to the disturbance, [1] The refresh operation is performed after the flash memory is in the standby state (/ RES is high level) and a certain number of write / erase and read operations are completed. [2] Performing a refresh immediately after the reset signal (/ RES) is activated at the time of reset, [3] Immediately after a reset state is made by setting / RES low level in the standby state. Performing a refresh, [4] Low / RES is set to low level immediately after the power is turned off, and detecting and performing the refresh, [5] After refreshing the power and turning on / RES to a high level, the refresh is executed. Etc. are considered.
한편, 유지에 의한 임계값의 저하에 대한 대책으로서는 전원투입시에 더미사이클의 도중, 또는 대기상태에서 일정주기 마다 리프레시를 실행하는 것이 고려된다. 이들의 리프레시타이밍은 모두 실행하려 해도 좋지만, 그 중 하나 또는 몇개를 실행하도록 해도 좋다.On the other hand, as a countermeasure against the drop of the threshold value by holding, it is considered to perform refreshing at regular intervals during the dummy cycle or in the standby state when the power is turned on. All of these refresh timings may be executed, but one or some of them may be executed.
또한, 상기에 설명한 리프레시동작은 다진플래시메모리에 한정되는 것은 아니고, 플래시메모리의 전원전압이 금후 저전압화로 이행하면 통상의 플래시메모리라도 임계값의 편차의 확대는 무시할 수 없게 되므로, 플래시메모리의 저전원 전압화 대책에 유효한 기능이다.In addition, the refresh operation described above is not limited to the chopped flash memory. If the power supply voltage of the flash memory is shifted to a low voltage in the future, the variation of the threshold value cannot be ignored even in a normal flash memory, so that the low power supply of the flash memory This function is effective for voltage countermeasures.
도 20에는 상기 메모리어레이(12) 및 센스래치회로(13)의 구성예가 도시되어 있다. 메모리어레이(12)는 워드선과 직교하는 방향으로 배치되어 선택메모리셀의 리드신호가 출력되는 비트선BL과 평행하게 배치된 공통드레인선DL과 공통소오스선SL 사이에 여러개(예를 들면 일괄소거가능한 128개의 워드선에 대응해서 128개)의 메모리셀MC가 병렬로 접속된 AND형으로 되어 있다. 공통드레인선DL은 스위치MOSFET Q1을 거쳐서 대응하는 비트선BL에 접속가능하게 되고, 또 공통소오스선SL은 스위치MOSFET Q2를 거쳐서 접지점에 접속가능하게 되어 있다. 이들의 스위치MOSFET Q1, Q2의 게이트제어신호는 X어드레스신호와 리드/라이트제어신호에 따라서 형성되고, 데이타리드시(검증시를 포함한다)에 Vcc(3.3V)와 같은 전위로 되는 것에 의해 스위치MOSFET Q1, Q2는 온상태로 되고, 온상태의 메모리셀을 통해서 비트선을 방전시킨다. 한편, 데이타라이트시에는 비트선의 라이트전압(5V)를 메모리셀의 드레인에 공급하기 때문에 스위치MOSFET Q1의 게이트제어신호는 7V와 같은 전위로 되고 Q1이 온된다. 이 때 공통소오스선SL측의 스위치MOSFET Q2는 오프상태로 된다.20 shows an example of the configuration of the memory array 12 and the sense latch circuit 13. The memory array 12 is arranged in a direction orthogonal to the word line, and is arranged between the common drain line DL and the common source line SL arranged in parallel with the bit line BL to which the read signal of the selected memory cell is output (for example, collectively erasable). 128 memory cells MC are connected in parallel to each other to form 128 word lines. The common drain line DL is connectable to the corresponding bit line BL via the switch MOSFET Q1, and the common source line SL is connectable to the ground point via the switch MOSFET Q2. The gate control signals of these switches MOSFETs Q1 and Q2 are formed in accordance with the X address signal and the read / write control signal, and are switched by a potential equal to Vcc (3.3V) at data read (including verification). MOSFETs Q1 and Q2 are turned on to discharge the bit lines through the memory cells in the on state. On the other hand, during data write, the write voltage 5V of the bit line is supplied to the drain of the memory cell, so that the gate control signal of the switch MOSFET Q1 is at the same potential as 7V and Q1 is turned on. At this time, the switch MOSFET Q2 on the common source line SL side is turned off.
센스래치회로(13)은 각 메모리열에 대응해서 마련된 좌우의 메모리어레이의 비트선간의 전위차를 증폭하는 CMOS차동형 센스앰프SA에 의해 구성되어 있다. 리드에 앞서 선택측의 메모리어레이(도면에서는 좌측)의 비트선은 프리차지MOS(SW21)에 의해 1V와 같은 전위로 프리차지되고, 반대측의 메모리어레이내의 비트선은 프리차지MOS(SW22)에 의해서 0.5V와 같은 전위로 프리차지된다.The sense latch circuit 13 is constituted by a CMOS differential sense amplifier SA that amplifies the potential difference between the bit lines of the left and right memory arrays provided corresponding to each memory column. Prior to the read, the bit lines of the memory array on the selected side (left side in the drawing) are precharged to a potential equal to 1V by the precharge MOS SW21, and the bit lines in the memory array on the opposite side are precharged by the precharge MOS SW22. It is precharged to a potential equal to 0.5V.
이러한 프리차지상태에서 워드선WL이 리드레벨로 되었을 때, 선택된 메모리셀이 높은 임계값을 갖고 있으면 비트선은 1.0V를 유지하지만, 선택메모리셀이 낮은 값을 갖고 있으면 전류가 흘러서 비트선의 전하가 인출되어 비트선은 0.2V와 같은 전위로 된다. 이 1.0V 또는 0.2V와 반대측의 비트선의 전위 0.5V의 전위차를 센스앰프SA가 검출해서 증폭하는 것에 의해 리드데이타가 센스앰프SA에 유지된다.In this precharge state, when the word line WL is at the read level, if the selected memory cell has a high threshold, the bit line is maintained at 1.0 V. However, if the selected memory cell has a low value, current flows due to the current flowing. The bit line is drawn out to have a potential equal to 0.2V. The read data is held in the sense amplifier SA by the sense amplifier SA detecting and amplifying the potential difference of the potential 0.5V of the bit line on the opposite side to 1.0V or 0.2V.
상기 실시예에 있어서는 상술한 바와 같이, 라이트를 실행하는 메모리셀이 접속된 비트선에 대응한 센스래치(센스앰프)에 "1" 을 세트해 두고 워드선에 라이트펄스(-10V)를 인가하고, 그 후 라이트레벨에 따른 검증전압(1회째는 약 3.5V)를 워드선에 설정해서 라이트펄스가 인가된 메모리셀의 리드를 실행한다. 그리고, 라이트부족의 메모리셀에서는 비트선에 리드데이타로서 "1" 이 리드되므로, 리드된 데이타를 보아 라이트종료인지 라이트부족인지를 판정하고, 라이트가 종료한 비트의 센스래치(센스앰프)의 데이타를 "0" 으로 반전시키도록 하고 있다. 즉 라이트부족의 메모리셀에 대응한 센스래치(센스앰프)에는 데이타로서 "1" 을 남겨 두고, "1" 로 되어 있는 비트에 대응하는 라이트부족의 메모리셀에 대해서 다시 라이트펄스를 인가하도록 하고 있다.In the above embodiment, as described above, " 1 " is set in the sense latch (sense amplifier) corresponding to the bit line to which the memory cell for writing is connected, and the light pulse (-10V) is applied to the word line. After that, the verification voltage (about 3.5V at the first time) corresponding to the write level is set to the word line to read the memory cell to which the light pulse is applied. In the memory cell of write shortage, " 1 " is read to the bit line as read data. Therefore, the read data is used to determine whether the write is over or not enough, and the data of the sense latch (sense amplifier) of the bit where the write is completed. To reverse to "0". In other words, in the sense latch (sense amplifier) corresponding to the memory cell of insufficient writing, " 1 " is left as data, and the write pulse is applied again to the memory cell of writing lacking corresponding to the bit of " 1 ". .
또, 리프레시동작에 있어서도 센스래치에 리드된 데이타를 반전하고, 검증을 실행해서 "1" 로 되어 있는 비트에 대응하는 메모리셀에 대해서 라이트펄스를 인가하도록 하고 있다.In the refresh operation, the data read in the sense latch is inverted, verification is performed, and a write pulse is applied to the memory cell corresponding to the bit set to "1".
도 20의 센스래치회로에 있어서는 상기와 같은 라이트시에 있어서의 라이트 종료의 메모리셀에 대응한 센스앰프의 래치데이타의 반전 및 라이트펄스를 인가해야 할 메모리셀의 선택을 용이하게 실행할 수 있도록 하기 위해, 센스앰프와 메모리어레이 사이에 4개의 스위치SW11, SW12, SW13, SW14로 이루어지는 반전제어회로(30)이 마련되는 등의 고안이 이루어지고 있다.In the sense latch circuit of FIG. 20, in order to easily execute the inversion of the latch data of the sense amplifier corresponding to the memory cell at the end of writing and the selection of the memory cell to which the light pulse should be applied, as described above. The inversion control circuit 30 consisting of four switches SW11, SW12, SW13, and SW14 is provided between the sense amplifier and the memory array.
이하, 이 센스래치회로의 작용에 대해서 설명한다. 또한, 각 비트선BL상에 마련되어 있는 스위치SW21, SW22는 비트선 프리차지용의 스위치로서, 이들은 상기 스위치SW11∼SW14와 함께 MOSFET에 의해 구성된다.The operation of this sense latch circuit will be described below. In addition, the switches SW21 and SW22 provided on each bit line BL are switches for bit line precharge, which are constituted by MOSFETs together with the switches SW11 to SW14.
데이타리드시에는 먼저 스위치SW13을 오프시키고 도 20에 도시한 바와 같이 비트선BL과 센스앰프SA를 분리한 상태에서 스위치SW21, SW22를 온시켜 선택측의 비트선BL을 1.0V와 같은 프리차지레벨로 충전한다.At the time of data read, first, the switch SW13 is turned off, and as shown in FIG. 20, the switch lines SW21 and SW22 are turned on while the bit lines BL and the sense amplifier SA are separated, and the bit line BL on the selected side is set to a precharge level equal to 1.0V. To charge.
이 때 비선택측의 비트선은 0.5V와 같은 레벨로 충전한다. 또, 센스앰프SA는 스위치SW14를 온시켜 리세트상태로 함과 동시에 0.5V와 같은 전위를 인가해 둔다. 또, 이 때 스위치MOSFET Q1, Q2의 게이트에 Vcc와 같은 전압을 인가해서 Q1, Q2를 온상태로 한다.At this time, the bit line on the unselected side is charged to the same level as 0.5V. In addition, the sense amplifier SA turns on the switch SW14, resets it, and applies a potential equal to 0.5V. At this time, a voltage equal to Vcc is applied to the gates of the switch MOSFETs Q1 and Q2 to turn the Q1 and Q2 on.
그리고, 메모리어레이(12)내의 어느 하나의 워드선WL을 3.7V와 같은 선택레벨로 설정한다. 그러면, 임계값이 워드선 선택레벨보다 낮은 메모리셀(예를 들면 도 17의 셀A, B)는 온상태로 되고, 상기 셀이 접속되어 있는 비트선BL은 온상태의 메모리셀을 통해서 공통소오스선SL을 향해 전류가 흐르는 것에 의해서 0.2V와 같은 레벨로 방전된다. 한편, 임계값이 워드선 선택레벨보다 높은 메모리셀(예를 들면 도 17의 셀C)은 오프상태로 되고, 상기 셀이 접속되어 있는 비트선BL은 1.0V의 프리차지레벨을 유지한다.Then, any word line WL in the memory array 12 is set to a selection level such as 3.7V. Then, the memory cells whose threshold is lower than the word line selection level (for example, cells A and B in Fig. 17) are turned on, and the bit lines BL to which the cells are connected are connected to the common source through the memory cells in the on state. The electric current flows toward the line SL to discharge at a level equal to 0.2V. On the other hand, the memory cell whose threshold value is higher than the word line selection level (for example, cell C in Fig. 17) is turned off, and the bit line BL to which the cell is connected maintains a precharge level of 1.0V.
다음에, 스위치SW14를 오프시켜 센스앰프SA의 리세트상태를 해제해서 활성화시킴과 동시에, 비트선BL상의 스위치SW13을 온시켜 비트선BL과 센스앰프SA를 접속한다. 그리고, 센스앰프SA의 P-MOS측에 전원전압Vcc를, 또 N-MOS측에 접지전위(0V)를 공급한다. 그리고, 센스앰프SA가 비트선BL, BL*의 전위차를 충분히 증폭한 후 비트선BL상의 스위치SW13을 오프한다. 이것에 의해서 센스앰프SA는 선택측과 비선택측의 비트선의 레벨차를 증폭해서 데이타를 유지한 상태로 된다.Next, the switch SW14 is turned off to release and activate the reset state of the sense amplifier SA, and the switch SW13 on the bit line BL is turned on to connect the bit line BL and the sense amplifier SA. The power supply voltage Vcc is supplied to the P-MOS side of the sense amplifier SA, and the ground potential (0V) is supplied to the N-MOS side. After the sense amplifier SA sufficiently amplifies the potential difference between the bit lines BL and BL *, the switch SW13 on the bit lines BL is turned off. As a result, the sense amplifier SA amplifies the level difference between the bit lines on the selection side and the non-selection side and holds the data.
센스앰프SA의 래치데이타를 반전시키는 경우에는 스위치SW13을 오프시켜서 도 21에 도시한 바와 같이, 비트선BL과 센스앰프SA를 분리한 상태에서 스위치SW21, SW22를 온시켜 선택측 및 비선택측의 비트선BL을 Vcc-Vtn(예를 들면, 3.3V-0.6V=2.7V)과 같은 레벨로 프리차지한다. 그리고, 상기 스위치SW21, SW22를 오프시키고 또한 스위치SW11을 온시킨다. 그러면, 센스앰프SA에 유지되어 있는 데이타에 따라서 데이타가 "1" 이면 스위치SW12가 온되고 상기 비트선BL은 비트선 반전레벨(0V)로 방전된다. 한편, 센스앰프SA에 유지되어 있는 데이타가 "0" 이면 스위치SW12가 오프상태로 되기 때문에 상기 비트선BL은 Vcc레벨을 유지한다. 즉, 센스앰프SA의 유지데이타의 반전레벨이 대응하는 비트선BL에 각각 출현한다.When the latch data of the sense amplifier SA is inverted, the switch SW13 is turned off and the switches SW21 and SW22 are turned on with the bit lines BL and the sense amplifier SA separated, as shown in FIG. The bit line BL is precharged to the same level as Vcc-Vtn (for example, 3.3V-0.6V = 2.7V). Then, the switches SW21 and SW22 are turned off and the switch SW11 is turned on. Then, if data is " 1 " in accordance with the data held in the sense amplifier SA, the switch SW12 is turned on and the bit line BL is discharged to the bit line inversion level (0V). On the other hand, when the data held in the sense amplifier SA is " 0 ", the switch SW12 is turned off, so that the bit line BL maintains the Vcc level. In other words, the inversion levels of the sustain data of the sense amplifier SA appear on the corresponding bit lines BL, respectively.
여기서, 스위치SW14를 일단 온시켜서 센스앰프SA를 리세트시킨 후, 스위치SW14를 오프시켜 비트선BL상의 스위치SW13을 온시켜서 비트선BL과 센스앰프SA를 접속한다. 이 때, 센스앰프SA의 P-MOS측 및 N-MOS측의 전원전압은 0.5V로 설정해 둔다. 그리고, 센스앰프SA의 P-MOS측에 전원전압Vcc를, 또 N-MOS측에 접지전위(0V)를 공급함과 동시에 비트선BL상의 스위치SW13을 오프한다. 이것에 의해서 센스앰프SA는 도 22에 도시한 바와 같이, 상기 반전데이타유지상태의 비트선의 레벨에 따른 데이타를 유지한 상태로 된다.Here, once the switch SW14 is turned on to reset the sense amplifier SA, the switch SW14 is turned off to turn on the switch SW13 on the bit line BL to connect the bit line BL and the sense amplifier SA. At this time, the power supply voltages on the P-MOS side and the N-MOS side of the sense amplifier SA are set to 0.5V. The power supply voltage Vcc is supplied to the P-MOS side of the sense amplifier SA, and the ground potential (0 V) is supplied to the N-MOS side, and the switch SW13 on the bit line BL is turned off. As a result, as shown in Fig. 22, the sense amplifier SA is in a state of holding data corresponding to the level of the bit line in the inversion data holding state.
즉, 도 17의 셀A 및 B에 대응한 센스앰프는 하이레벨 "1" 을 유지한 상태로, 또 셀C에 대응한 센스앰프는 로우레벨 "0" 을 유지한 상태로 된다. 소위, 라이트 검증과 동일동작이다. 따라서, 비트선 프리차지는 센스래치가 "H" 인 곳에서만 실행되어야 한다. 그래서, 스위치SW11을 온시키고 비트선 프리차지전압(1)을 1V로 하는 것에 의해 비트선BL0, BL1만 1V로 된다(BL2는 사전에 0V로 리세트해 둔다).That is, the sense amplifiers corresponding to the cells A and B in Fig. 17 are maintained at the high level "1", and the sense amplifiers corresponding to the cell C are kept at the low level "0". It is the same operation as the so-called write verification. Therefore, bit line precharge should only be performed where the sense latch is "H". Thus, by turning on the switch SW11 and setting the bit line precharge voltage 1 to 1V, only the bit lines BL0 and BL1 become 1V (BL2 is reset to 0V in advance).
다음에, 비트선BL상의 스위치SW13을 오프한 채 스위치SW21, SW22를 온시켜서 선택측의 비트선BL을 1.0V와 같은 프리차지레벨로, 또 비선택측의 비트선은 0.5V와 같은 레벨로 충전한다. 그 후, 선택워드선에 앞의 리드레벨(3.7V)보다 약간 낮은 3.5V와 같은 검증전압을 인가한다. 그러면, 임계값이 워드선 선택레벨보다 낮은 메모리셀(예를 들면, 도 17의 셀A)은 온상태로 되고, 상기 셀이 접속되어 있는 비트선BL은 0.2V와 같은 레벨로 방전된다.Next, the switches SW21 and SW22 are turned on with the switch SW13 on the bit line BL turned off so that the bit line BL on the selection side is at the precharge level equal to 1.0 V, and the bit line on the non-selection side is at the same level as 0.5V. To charge. Thereafter, a verification voltage equal to 3.5V, which is slightly lower than the preceding read level (3.7V), is applied to the select word line. Then, the memory cell whose threshold value is lower than the word line selection level (for example, cell A in Fig. 17) is turned on, and the bit line BL to which the cell is connected is discharged to a level equal to 0.2V.
한편, 임계값이 워드선 선택레벨보다 높은 메모리셀(예를 들면, 도 17의 셀B)은 오프상태로 되고, 상기 셀이 접속되어 있는 비트선BL은 프리차지레벨1V를 유지한다. 또, 이 때 가장 높은 임계값을 갖는 데이타 "11" 에 상당하는 메모리셀(도 17의 셀C)이 접속된 비트선은 원래 로우레벨 즉 "0" 을 유지한 상태에 있기 때문에, 워드선이 선택레벨로 되었을 때 오프상태라도 로우레벨이다(도 23).On the other hand, the memory cell whose threshold value is higher than the word line selection level (for example, cell B in Fig. 17) is turned off, and the bit line BL to which the cell is connected maintains the precharge level 1V. At this time, the bit line to which the memory cell (cell C in Fig. 17) corresponding to the data " 11 " having the highest threshold value is originally kept at a low level, i.e., " 0 " When it is at the selection level, it is low level even in the off state (Fig. 23).
따라서, 이 상태에서 센스래치를 리세트한 후 비트선BL상의 스위치SW13을 온시키면 데이타 "11" 에 상당하는 메모리셀(도 17의 셀C)이 접속된 비트선에 대응하는 센스앰프 및 워드선 선택레벨보다 낮은 임계값의 메모리셀(도 17의 셀A)이 접속된 비트선에 대응하는 센스앰프는 로우레벨 "0" 을 유지하고, 워드선 선택레벨보다 높은 임계값의 메모리셀(도 17의 셀B)이 접속된 비트선에 대응하는 센스앰프는 하이레벨 "1" 을 유지하게 된다. 본 실시예에서는 이 센스앰프의 유지데이타를 사용해서 라이트동작으로 이행하여 선택워드선에 라이트펄스(-10V)를 인가하는 것에 의해 센스앰프의 유지데이타가 "1" 에 대응하는 메모리셀의 임계값을 내리도록 하고 있다.Therefore, if the switch SW13 on the bit line BL is turned on after resetting the sense latch in this state, the sense amplifier and word line corresponding to the bit line to which the memory cell (cell C in Fig. 17) corresponding to the data " 11 " The sense amplifier corresponding to the bit line to which the memory cell (cell A in Fig. 17) having a threshold value lower than the selection level is maintained at low level "0", and the memory cell of the threshold value higher than the word line selection level (Fig. 17). The sense amplifier corresponding to the bit line to which Cell B) is connected maintains the high level "1". In this embodiment, the sustain data of the sense amplifier is used to shift to the write operation and apply the light pulse (-10V) to the selected word line so that the sustain data of the sense amplifier corresponds to "1". To let down.
라이트펄스 인가후 다시 워드선을 선택레벨로 설정해서 리드를 실행하면, 임계값이 워드선 검증레벨보다 낮아진 메모리셀의 비트선의 레벨은 로우레벨 즉 "0" 으로 변경되고, 라이트부족의 메모리셀이 접속된 비트선은 하이레벨 "1" 을 유지한다. 따라서, 이것을 센스앰프에 의해 래치해서 다시 라이트를 실행하는 것에 의해 센스래치의 유지데이타가 "1" 에 대응하는 메모리셀만 임계값을 내리고, 임계값의 분포형상을 급준하게 할 수 있다. 센스앰프SA의 유지데이타는 Y디코더(15)의 출력신호에 의해서 온, 오프되는 소위 컬럼스위치 및 공통I/O선을 거쳐서 상술한 올판정회로(20)으로 공급되고, 모두 "0" 으로 되었는지의 여부가 판정된다. 그리고, 모두 "0" 으로 되면 데이타 "10" 의 메모리셀에 대한 리프레시를 종료하고 데이타 "01" , "00" 의 메모리셀에 대한 리프레시를 실행한다.When the word line is set to the selection level again after the application of the light pulse and the read is executed, the bit line level of the memory cell whose threshold value is lower than the word line verification level is changed to low level, that is, "0". The connected bit line maintains the high level "1". Therefore, by latching this by the sense amplifier and executing the write again, only the memory cell whose sense latch holding data corresponds to " 1 " can lower the threshold value, and the threshold distribution shape can be made steep. The holding data of the sense amplifier SA is supplied to the above-described all-judgment circuit 20 through the so-called column switch and the common I / O line which are turned on and off by the output signal of the Y decoder 15, and are all " 0 " Is determined. When all of them are "0", the refresh of the memory cells of the data "10" is finished and the refresh of the memory cells of the data "01", "00" is executed.
또한, 상술한 라이트모드에 있어서의 라이트부족의 메모리셀에 대한 리라이트동작은 리프레시동작시의 센스래치회로(13)에 의한 상기 라이트동작과 동일하다.In addition, the rewrite operation to the memory cell of the write shortage in the above-described write mode is the same as the above write operation by the sense latch circuit 13 during the refresh operation.
이상 설명한 바와 같이, 상기 실시예에 있어서는 데이타라이트시에 여러개 비트의 데이타를 데이타변환 논리회로에 의해 그 비트의 조합에 따른 데이타(다진데이타)로 변환해서 변환된 데이타를 메모리어레이의 비트선에 접속된 래치회로로 순차 전송하고, 상기 래치회로에 유지된 데이타에 따라서 라이트펄스를 생성해서 선택상태의 기억소자에 인가하는 것에 의해 다진데이타에 대응한 임계값을 갖는 상태로 함과 동시에, 데이타리드시에는 리드전압을 각각의 임계값의 중간으로 변화시켜 기억소자의 상태를 리드해서 다진데이타를 기억하는 레지스터로 전송해서 유지시키고, 상기 레지스터에 기억된 다진데이타에 따라서 역데이타변화 논리회로에 의해 원래의 데이타를 복원시키도록 했으므로, 메모리어레이의 주변회로의 규모를 비교적 작게 억제할 수 있음과 동시에, 라이트동작에 있어서는 워드선의 검증전압값을 소거를 위한 워드선전압에 가까운측에서 멀어지는 방향으로 소정의 값만큼 순차 변경하는 것에 의해, 라이트펄스총수 즉 라이트시간을 검증전압을 랜덤하게 설정하는 다진플래시메모리의 방식에 비해 작게할 수 있어 단시간에서의 라이트동작을 실현할 수 있다는 효과가 있다.As described above, in the above embodiment, at the time of data writing, data converted by converting several bits of data into data (multiple data) according to a combination of the bits by a data conversion logic circuit is connected to the bit lines of the memory array. By sequentially transferring the data to the latch circuit, the light pulse is generated in accordance with the data held in the latch circuit and applied to the memory device in the selected state, thereby bringing the threshold value corresponding to the chopped data to a state in which data is read. The read voltage is changed to the middle of each threshold value, the state of the memory element is read, the chopped data is transferred to and stored in a register storing the chopped data, and according to the chopped data stored in the register, an inverse data change logic circuit is used. Since the data is to be restored, the size of the peripheral circuit of the memory array is relatively small. At the same time, in the write operation, the verification voltage is randomized by changing the verification voltage value of the word line by a predetermined value in a direction away from the side close to the word line voltage for erasing. Compared with the method of the chopped flash memory, the write operation can be made smaller, and the write operation in a short time can be realized.
또, 메모리어레이내의 기억소자에 대해서 약한 소거동작을 실행한 후, 워드선을 리드레벨보다 낮고 또한 검증레벨보다 높은 임계값을 갖는 기억소자를 검출해서 상기 기억소자의 임계값이 검증전압보다 낮은 값으로 되도록 라이트를 실행하는 것에 의해, 각 입력데이타에 대응해서 라이트된 기억소자의 임계값전압의 편차분포형상의 확산을 좁게 하도록 했으므로, 디스터브나 유지 등에 의해 확산된 기억소자의 임계값전압의 편차분포형상을 라이트완료 직후와 거의 동등한 급준한 형상으로 되돌릴 수 있다는 효과가 있다.In addition, after a weak erase operation is performed on the memory elements in the memory array, the word lines are detected to have memory threshold values lower than the read level and higher than the verify level so that the threshold value of the memory element is lower than the verify voltage. Since the writing is performed so as to reduce the spread of the deviation distribution shape of the threshold voltages of the memory devices written in correspondence with the respective input data, the deviation distribution of the threshold voltages of the memory devices spread by the disturb or holding. There is an effect that the shape can be returned to a steep shape almost equivalent to immediately after completion of light.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를 들면, 상기 실시예에서는 1개의 메모리셀의 임계값을 4단계로 설정해서 4진 데이타를 기억시키도록 하고 있지만, 임계값은 3단계 또는 5단계 이상으로 설정하는 것도 가능하다.As mentioned above, although the invention made by this inventor was demonstrated concretely according to the Example, this invention is not limited to the said Example, Of course, various changes are possible in the range which does not deviate from the summary. For example, in the above embodiment, the threshold value of one memory cell is set in four stages to store ternary data. However, the threshold value can be set in three or five stages or more.
또, 실시예에서는 리프레시시의 리드데이타의 반전, 라이트대상의 메모리셀의 선택 등을 센스래치회로만을 사용해서 실행할 수 있도록 구성하였지만, 리드데이타를 유지하는 레지스터나 그 내용을 반전하는 등의 논리연산을 실행해서 라이트대상의 메모리셀의 선택을 실행하는 논리회로를 마련하도록 해도 좋다.In the embodiment, the read data inversion and the selection of the memory cell to be written can be executed using only the sense latch circuit, but the logical operation such as inverting the register holding the read data or the contents thereof is performed. May be arranged to provide a logic circuit for selecting the memory cell to be written.
또, 실시예에서는 2비트데이타를 4진데이타로 변환하는 방식 및 그의 역변환으로서 도 1의 (b)에 도시한 바와 같은 3종류의 연산을 실행하고 있지만, 논리연산은 도 1에 도시한 것에 한정되지 않고, 결과로서 "1" 로 되어 있는 비트의 개수가 다른 데이타가 얻어지는 것이면 좋다. 또, 데이타역변환을 위한 연산도 도 2의 것에 한정되지 않고, 원래의 2비트데이타를 복원할 수 있는 것이면 어떠한 연산이라도 좋고 연산의 종류도 1종류가 아니라 2종류 이상이어도 좋다.Incidentally, in the embodiment, three types of operations as shown in Fig. 1B are executed as a method of converting 2-bit data into ternary data and their inverse conversion, but the logical operation is limited to that shown in Fig. 1. It is only necessary to obtain data having a different number of bits set to "1" as a result. The operation for data inverse conversion is also not limited to that shown in Fig. 2, and any operation may be used as long as the original two-bit data can be restored. The operation may be two or more types instead of one.
각 메모리셀에 대한 라이트방식도 실시예와 같이 일단 소거를 실행해서 임계값을 높게한 후에 라이트펄스에 의해 임계값을 내리는 방식에 한정되지 않고, 라이트펄스에 의해 임계값을 높게하는 방식 등이어도 좋다. 또, 실시예에서는 데이타 "1" 을 유지하는 센스래치에 대응하는 메모리셀에 라이트를 실행해서 임계값을 변화시키고 있지만, 데이타 "0" 을 유지하는 센스래치에 대응하는 메모리셀에 라이트를 실행해서 임계값을 변화시키도록 해도 좋다.The write method for each memory cell is also not limited to the method of lowering the threshold value by the light pulse after erasing it once to increase the threshold value as in the embodiment, but may also be a method of increasing the threshold value by the light pulse. . In the embodiment, the threshold value is changed by writing to the memory cell corresponding to the sense latch holding data "1", but writing is performed to the memory cell corresponding to the sense latch holding data "0". The threshold may be changed.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 일괄소거형 플래시메모리에 적용한 경우에 대해서 설명했지만, 본 발명은 그것에 한정되는 것은 아니고 FAMOS를 기억소자로 하는 불휘발성 기억장치 일반 더 나아가서는 여러개의 임계값을 갖는 메모리셀을 구비한 반도체기억장치에 널리 이용할 수 있다.In the above description, the case where the invention made mainly by the present inventors is applied to the batch erasing flash memory, which is the background of the field of use, has been described. However, the present invention is not limited thereto. Furthermore, it can be widely used in a semiconductor memory device having a memory cell having a plurality of thresholds.
이상 설명한 바와 같이, 본 발명에 의하면 회로 규모의 증대를 최소로 억제하고 또한 단시간에서 고정밀도의 라이트, 리드 및 소거동작이 가능한 다진기억형 불휘발성 기억장치를 실현할 수 있음과 동시에, 기억소자의 임계값 편차분포형상을 급준화시켜 저전압에서의 안정된 동작이 가능한 불휘발성 기억장치를 실현할 수 있다.As described above, according to the present invention, it is possible to realize a miniaturized nonvolatile memory device capable of minimizing the increase in the circuit scale and enabling high-precision write, read and erase operations in a short time, and at the same time, the threshold of the memory element. A nonvolatile memory device capable of stably operating at low voltage by sharpening the value deviation distribution shape can be realized.
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