본 발명은 플래시 메모리 소모 전력 감소 장치 및 방법에 관한 것으로, 특히, MCU의 비활성 메모리로 사용되는 플래시 메모리의 동작 소모 전력을 줄이는 플래시 메모리 소모 전력 감소 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and method for reducing flash memory power consumption, and more particularly, to an apparatus and method for reducing flash memory power consumption, which reduces operating power consumption of a flash memory used as an inactive memory of an MCU.
일반적으로, 플래시 메모리(Flash memory)는, 일종의 비휘발성 기억 장치로서 전기적인 처리에 의해 기억 내용을 소거할 수 있는 점에서는 전기적 소거 및 프로그램 가능 읽기 전용 기억 장치(EEPROM)와 유사하지만, EEPROM은 한 번에 1바이트씩 소거할 수 있는 데 비해 플래시 메모리는 블록 단위로 소거해야 한다는 점에서 상이하다. 이 특성 때문에 플래시 메모리는 흔히 휴대형 컴퓨터의 하드 디스크 대용 또는 보충용으로 사용되며, 가장 흔히 사용되는 예는 휴대형 컴퓨터의 PCMCIA 슬롯에 삽입하여 사용할 수 있는 PC 카드의 기억 장치로 사용되는 것이다.In general, flash memory is a type of nonvolatile memory that is similar to electrical erasing and programmable read-only memory (EEPROM) in that it can be erased by electrical processing. Flash memory must be erased block by block, whereas it can be erased one byte at a time. Because of this feature, flash memory is often used as a substitute or replacement for a hard disk in a portable computer, and the most common example is used as a storage device for a PC card that can be inserted into the PCMCIA slot of a portable computer.
도 1은 일반적인 플래시 메모리의 등가 회로도로서, 게이트 부분을 2개의 선으로 표시한 부분이 플래시 메모리 셀이며, 그 동작 특성은 도 2에 도시된 바와 같다. 도 2에 나타난 바와 같이, 프로그램되지 않은 셀이나 지워진 셀은 Vth값이 약 2.5V이다. 이러한 특성을 고려하여 도 1에 도시된 회로의 동작을 설명하면 아래와 같다.FIG. 1 is an equivalent circuit diagram of a general flash memory, in which a portion in which a gate portion is indicated by two lines is a flash memory cell, and its operation characteristics are as shown in FIG. 2. As shown in FIG. 2, unprogrammed or erased cells have a Vth value of about 2.5V. Considering these characteristics, the operation of the circuit shown in FIG. 1 will be described below.
먼저, 비트 라인(BIT LINE)의 값이 PMOS 트랜지스터(P0)를 이용하여 1로 홀드(hold)된 후, 왼쪽의 복수개의 NMOS 트랜지스터(NL00, NL01,..., NLn0, NLn1) 중 하나의 NMOS 트랜지스터가 선택되어 게이트 전압(Vgs)이 인가된다. 여기서, 게이트에 인가되는 전압은 약 5.0V가 된다. 이 때, 선택된 셀이 프로그램되어 있으면, 전류(Irds)가 거의 흐르지 않고(그래프 중 오른쪽 라인), 선택된 셀이 지워져 있을 경우에는 약 60㎂의 전류(Irds)가 흐르게 된다(그래프 중 왼쪽 라인). 이와 같은 동작을 하게 될 때, 데이터 값이 0으로 지워졌을 경우에 보다 많은 동작 전류가 흐르는 것을 알 수 있다. 즉, 게이트 단자로 입력되는 동작 전류(Irds)는, 프로그램된 셀의 경우 게이트 전압(Vgs)과 Vth간의 전압 차가 없음으로 인하여 약 0㎂가 되지만, 지워지는 셀의 경우 게이트 전압(Vgs)과 Vth간의 전압 차로 인하여 약 60㎂가 되는 것이다.First, the value of the bit line BIT LINE is held to 1 using the PMOS transistor P0, and then one of the plurality of NMOS transistors NL00, NL01, ..., NLn0, NLn1 on the left side is held. The NMOS transistor is selected to apply the gate voltage Vgs. Here, the voltage applied to the gate is about 5.0V. At this time, if the selected cell is programmed, the current Irds hardly flows (the right line in the graph), and if the selected cell is erased, about 60 mA of current Irds flows (the left line in the graph). In this case, it can be seen that more operating current flows when the data value is cleared to zero. That is, the operating current Irds inputted to the gate terminal becomes about 0 mA because of no voltage difference between the gate voltage Vgs and Vth in the case of the programmed cell, but the gate voltage Vgs and The voltage difference between Vth is about 60 mA.
상술한 플래시 메모리에 있어서의 동작 특성으로 인하여, 0으로 지워지는 동작이 많을 경우 동작 전류가 증가되므로, 이에 따라, 동작 전류를 생성하기 위하여 전체적인 전력 소모가 커지는 문제점이 있다.Because of the operation characteristics in the above-described flash memory, the operation current is increased when there are many operations erased to zero, and thus, there is a problem in that the overall power consumption is increased to generate the operation current.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 플래시 메모리에 쓰여질 값을 분석하고, 이에 따라 데이터를 반전시킬지 여부를 결정하여 쓰기 및 읽기 동작을 수행함으로써, 소비 전력을 최소로 할 수 있는 플래시 메모리 소모 전력 감소 장치 및 방법을 제공하는 데 그 목적이 있다.In order to solve the above problems, the present invention analyzes a value to be written to a flash memory, determines whether to invert the data accordingly, and performs a write and read operation, thereby minimizing the power consumption of the flash memory. It is an object of the present invention to provide an apparatus and method for reducing power.
도 1은 일반적인 플래시 메모리의 등가 회로도,1 is an equivalent circuit diagram of a general flash memory;
도 2는 일반적인 플래시 메모리의 동작 특성을 나타낸 그래프,2 is a graph showing operation characteristics of a general flash memory;
도 3은 본 발명의 일 실시예에 의한 플래시 메모리 소모 전력 감소 장치를 나타낸 블록도,3 is a block diagram showing an apparatus for reducing flash memory power consumption according to an embodiment of the present invention;
도 4는 본 발명의 일 실시예에 의한 플래시 메모리 소모 전력 감소 방법 중 데이터 저장 과정을 나타낸 흐름도,4 is a flowchart illustrating a data storage process in a method of reducing power consumption of a flash memory according to an embodiment of the present invention;
도 5는 본 발명의 일 실시예에 의한 플래시 메모리 소모 전력 감소 방법 중 데이터 출력 과정을 나타낸 흐름도이다.5 is a flowchart illustrating a data output process in a method of reducing power consumption of flash memory according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
310 : 입력 제어 수단310: input control means
311 : MV 회로311: MV circuit
312 : 인버터312: Inverter
313 : MUX313: MUX
320 : 저장 수단320: storage means
330 : 플래그 신호 저장 수단330: flag signal storage means
340 : 출력 제어 수단340: output control means
341 : 인버터341: inverter
342 : MUX342: MUX
상기 목적을 달성하기 위하여 본 발명의 플래시 메모리 소모 전력 감소 장치는, 외부로부터 데이터를 입력받고, 상기 데이터를 분석하여 1의 값이 많은 경우에는, 그대로 출력하는 동시에, 플래그 신호를 제1 논리 단계로 하여 출력하며, 0의 값이 많은 경우에는 데이터를 반전하여 출력하는 동시에, 플래그 신호를 제2 논리 단계로 하여 출력하는 입력 제어 수단; 상기 입력 제어 수단으로부터 데이터를 입력받아 저장하고, 저장된 데이터를 출력하는 저장 수단; 상기 입력 제어 수단으로부터 플래그 신호를 입력받아 저장하고, 저장된 플래그 신호를 출력하는 플래그 신호 저장 수단; 및 상기 플래그 신호 저장 수단에서 입력받은 플래그 신호가 상기 제1 논리 단계인 경우에는 상기 저장 수단에서 입력한 데이터를 그대로 출력하고, 상기 플래그 신호 저장 수단에서 입력받은 플래그 신호가 상기 제2 논리 단계인 경우에는 상기 저장 수단에서 입력한 데이터를 반전하여 출력하는 출력 제어 수단을 포함한다.In order to achieve the above object, the flash memory power consumption reduction device of the present invention receives data from an external source, analyzes the data, and outputs the flag signal as it is in the first logic step when the value of 1 is large. Input control means for inverting and outputting data when the value of 0 is large and outputting a flag signal as a second logic step; Storage means for receiving and storing data from the input control means and outputting the stored data; Flag signal storage means for receiving a flag signal from the input control means and storing the flag signal and outputting the stored flag signal; And when the flag signal received from the flag signal storage means is the first logic step, outputs the data input from the storage means as it is, and if the flag signal input from the flag signal storage means is the second logic step. It includes output control means for inverting and outputting the data input from the storage means.
또한, 본 발명의 플래시 메모리 소모 전력 감소 방법은, 입력 데이터를 분석하는 단계; 입력 데이터 중 1의 값이 많은지, 0의 값이 많은지를 판단하는 단계; 0의 값이 많음에 따라 제2 논리 단계인 플래그 신호를 생성하여 출력하는 단계; 상기 플래그 신호가 제2 논리 단계임에 따라 상기 입력 데이터의 반전 데이터를 선택하여 출력하는 단계; 및 상기 출력한 반전 데이터를 저장하는 단계를 포함한다.In addition, the flash memory power consumption reduction method of the present invention, analyzing the input data; Determining whether a value of 1 or a value of 0 is large among input data; Generating and outputting a flag signal as a second logic step according to a large value of 0; Selecting and outputting inverted data of the input data according to the flag signal being a second logic step; And storing the output inverted data.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
먼저, 도 3은 본 발명의 일 실시예에 의한 플래시 메모리 소모 전력 감소 장치를 나타낸 블록도로서, 본 발명의 플래시 메모리 소모 전력 감소 장치는, 입력 제어 수단(310), 저장 수단(320), 플래그 신호 저장 수단(330) 및 출력 제어 수단(340)을 포함한다.First, FIG. 3 is a block diagram illustrating an apparatus for reducing flash memory power consumption according to an embodiment of the present invention. The apparatus for reducing flash memory power consumption of the present invention includes an input control unit 310, a storage unit 320, and a flag. Signal storage means 330 and output control means 340;
입력 제어 수단(310)은, 외부로부터 데이터를 입력받고, 상기 데이터를 분석하여 1의 값이 많은 경우에는, 그대로 후술하는 저장 수단(320)으로 출력하는 동시에, 플래그 신호를 '0'(제1 논리 단계)으로 하여 후술하는 플래그 신호 저장 수단(330)으로 출력하며, 0의 값이 많은 경우에는 데이터를 반전하여 후술하는 저장 수단(320)으로 출력하는 동시에, 플래그 신호를 '1'(제2 논리 단계)로 하여 후술하는 플래그 신호 저장 수단(330)으로 출력하는 역할을 한다. 여기서 상기 입력 제어 수단(310)은, MV(Majority Voting) 회로(311), 인버터(312) 및 MUX(313)을 포함한다.The input control unit 310 receives data from the outside, analyzes the data and outputs the flag signal '0' (first) as it is. Logic signal) and outputs to the flag signal storage means 330 which will be described later. When there are many values of 0, the data is inverted and output to the storage means 320 which will be described later. And a flag signal storage means 330 to be described later. In this case, the input control unit 310 includes a Major Voting (MV) circuit 311, an inverter 312 and a MUX 313.
MV 회로(311)는, 외부에서 입력된 데이터를 분석하여 1의 값이 많을 경우에는 플래그 신호인 '0'을 후술하는 MUX(313) 및 후술하는 플래그 신호 저장 수단(330)으로 출력하고, 0의 값이 많을 경우에는 플래그 신호인 '1'을 후술하는 MUX(313) 및 후술하는 플래그 신호 저장 수단(330)으로 출력하는 역할을 한다.The MV circuit 311 analyzes the data input from the outside and outputs a flag signal '0' to the MUX 313 described later and the flag signal storage means 330 described later, when the value of 1 is large. If the value of P is large, the flag signal '1' is outputted to the MUX 313 to be described later and the flag signal storing means 330 to be described later.
또한, 인버터(312)는, 외부에서 입력된 데이터를 반전하여 후술하는 MUX(313)로 출력하는 역할을 한다.The inverter 312 also inverts data input from the outside and outputs the inverted data to the MUX 313 described later.
한편, MUX(313)는, 상기 MV 회로(311)로부터 입력받은 값이 '0'인 경우에는외부에서 입력받은 데이터를 그대로 후술하는 저장 수단(320)으로 출력하고, 상기 MV 회로(311)로부터 입력받은 값이 '1'인 경우에는 상기 인버터(312)에서 입력받은 데이터를 후술하는 저장 수단(320)으로 출력하는 역할을 한다.On the other hand, when the value input from the MV circuit 311 is '0', the MUX 313 outputs the data input from the outside to the storage means 320 which will be described later as it is, and from the MV circuit 311 When the input value is '1', the inverter 312 outputs the data received from the inverter 312 to storage means 320 to be described later.
또한, 저장 수단(320)은, 상기 입력 제어 수단(310)으로부터 데이터를 입력받아 저장하고, 후술하는 출력 제어 수단(340)으로 저장된 데이터를 출력하는 역할을 한다. 여기서, 상기 저장 수단(320)은, 바람직하게는 플래시 메모리이다.In addition, the storage unit 320 receives and stores data from the input control unit 310 and outputs the data stored in the output control unit 340 to be described later. Here, the storage means 320 is preferably a flash memory.
한편, 플래그 신호 저장 수단(330)은, 상기 입력 제어 수단(310)으로부터 플래그 신호를 입력받아 저장하고, 후술하는 출력 제어 수단(340)으로 저장된 플래그 신호를 출력하는 역할을 한다.On the other hand, the flag signal storage means 330 receives the flag signal from the input control means 310 and stores it, and serves to output the flag signal stored in the output control means 340 to be described later.
또한, 출력 제어 수단(340)은, 상기 플래그 신호 저장 수단(330)에서 입력받은 플래그 신호가 '0'인 경우에는 상기 저장 수단(320)에서 입력한 데이터를 그대로 출력하고, 상기 플래그 신호 저장 수단(330)에서 입력받은 플래그 신호가 '1'인 경우에는 상기 저장 수단(320)에서 입력한 데이터를 반전하여 출력하는 역할을 한다. 여기서, 상기 출력 제어 수단(340)은, 인버터(341) 및 MUX(342)를 포함한다.In addition, when the flag signal received from the flag signal storage means 330 is '0', the output control means 340 outputs the data input from the storage means 320 as it is, and the flag signal storage means. When the flag signal received at 330 is '1', the flag signal inverted by the storage means 320 is output. Here, the output control means 340 includes an inverter 341 and a MUX 342.
인버터(341)는, 상기 저장 수단(320)에서 입력된 데이터를 반전하여 후술하는 MUX(342)로 출력하는 역할을 한다.The inverter 341 serves to invert the data input from the storage unit 320 and output the inverted data to the MUX 342 described later.
또한, MUX(342)는, 상기 플래그 신호 저장 수단(330)으로부터 입력받은 값이 '0'인 경우에는 상기 저장 수단(320)에서 입력받은 데이터를 그대로 외부로 출력하고, 상기 플래그 신호 저장 수단(330)으로부터 입력받은 값이 '1'인 경우에는 상기 인버터(312)에서 입력받은 데이터를 외부로 출력하는 역할을 한다.In addition, when the value input from the flag signal storage means 330 is '0', the MUX 342 outputs the data input from the storage means 320 to the outside as it is, and the flag signal storage means ( When the value input from the 330 is '1', the data input from the inverter 312 is output to the outside.
도 4는 본 발명의 일 실시예에 의한 플래시 메모리 소모 전력 감소 방법 중 데이터 저장 과정을 나타낸 흐름도로서, 이에 따라 본 발명의 플래시 메모리 소모 전력 감소 방법에 대하여 아래에 설명한다.4 is a flowchart illustrating a data storage process of a flash memory power consumption reducing method according to an embodiment of the present invention, according to the flash memory power consumption reduction method of the present invention will be described below.
먼저, 입력 제어 수단(310) 내에 장착된 MV 회로(311)에서 입력 데이터를 분석한다(S401).First, input data is analyzed by the MV circuit 311 mounted in the input control means 310 (S401).
다음에, MV 회로(311)는 입력 데이터 중 1의 값이 많은지, 0의 값이 많은지를 판단하고(S402), 0의 값이 많은 경우에는 플래그 신호 '1'을 생성하여 MUX(313) 및 플래그 신호 저장 수단(330)으로 출력한다(S403).Next, the MV circuit 311 determines whether the value of 1 or the value of 0 is large in the input data (S402). When the value of 0 is large, the MV circuit 311 generates a flag signal '1' to generate the MUX 313 and The signal is output to the flag signal storing means 330 (S403).
이후에, MUX(313)는 인버터(312)에서 입력된 반전 데이터를 선택하여 저장 수단(320)으로 출력하고, 저장 수단(320)은 이를 저장한다(S404).Thereafter, the MUX 313 selects the inverted data input from the inverter 312 and outputs the inverted data to the storage means 320, and the storage means 320 stores the stored data (S404).
만약, 입력 데이터 중 1의 값이 많은 경우에는 플래그 신호 '0'을 생성하여 MUX(313) 및 플래그 신호 저장 수단(330)으로 출력한다(S405).If the value of 1 is large among the input data, the flag signal '0' is generated and output to the MUX 313 and the flag signal storage means 330 (S405).
이후에, MUX(313)는 외부에서 입력된 데이터를 선택하여 그대로 저장 수단(320)으로 출력하고, 저장 수단(320)은 이를 저장한다(S406).Thereafter, the MUX 313 selects externally input data and outputs the data to the storage means 320 as it is, and the storage means 320 stores the data (S406).
또한, 도 5는 본 발명의 일 실시예에 의한 플래시 메모리 소모 전력 감소 방법 중 데이터 출력 과정을 나타낸 흐름도로서, 이에 따라 본 발명의 플래시 메모리 소모 전력 감소 방법에 대하여 아래에 설명한다.5 is a flowchart illustrating a data output process of a flash memory power consumption reducing method according to an embodiment of the present invention, and thus the flash memory power consumption reducing method of the present invention will be described below.
먼저, 플래그 신호가 선택 신호로서 플래그 신호 저장 수단(330)으로부터 MUX(342)로 입력된다(S501).First, a flag signal is input to the MUX 342 from the flag signal storage means 330 as a selection signal (S501).
다음에, 플래그 신호가 '1'이면, MUX(342)는 인버터(341)에서 입력된 반전데이터를 선택하여 외부로 출력한다(S502).Next, if the flag signal is '1', the MUX 342 selects the inverted data input from the inverter 341 and outputs it to the outside (S502).
만약, 플래그 신호가 '0'이면, MUX(342)는 저장 수단(320)에서 입력된 데이터를 선택하여 외부로 출력한다(S503).If the flag signal is '0', the MUX 342 selects data input from the storage means 320 and outputs the data to the outside (S503).
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains, and the foregoing embodiments and the accompanying drawings. It is not limited to.
본 발명은, 플래시 메모리에 쓰여질 데이터를 분석하여 1의 값이 많을 경우에는 데이터를 그대로 저장/출력하고, 0의 값이 더 많은 경우에는 데이터를 반전하여 저장한 후, 다시 반전하여 출력함으로써, 플래시 메모리의 동작 소모 전력을 최소화하는 이점이 있다.The present invention analyzes data to be written to a flash memory and stores / outputs the data as it is when there is a large value of 1, and inverts and stores the data after inverting the data when there are more values of 0, thereby outputting the flash. There is an advantage of minimizing the operating power consumption of the memory.
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| KR20000038225A (en)* | 1998-12-04 | 2000-07-05 | 김영환 | How to Erase Flash Memory |
| JP2000322896A (en)* | 1999-05-10 | 2000-11-24 | Hitachi Ltd | Flash memory |
| Publication number | Publication date |
|---|---|
| KR20030078124A (en) | 2003-10-08 |
| Publication | Publication Date | Title |
|---|---|---|
| US6400602B2 (en) | Semiconductor memory device and restoration method therefor | |
| EP0175102B1 (en) | Semiconductor memory device | |
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| US6845040B2 (en) | Nonvolatile memory | |
| JP2006331587A (en) | Semiconductor memory circuit driving method and semiconductor memory circuit |
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