본 발명은 반도체 제조방법에 관한 것으로서, 특히 콘택 플러그의 선폭에 따른 비정상적인 도전 라인의 형성을 미연에 방지할 수 있는 반도체 소자의 콘택 플러그용 콘택홀 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor, and more particularly, to a method for manufacturing a contact plug for a contact plug of a semiconductor device capable of preventing formation of abnormal conductive lines due to the line width of the contact plug.
반도체 메모리 소자의 고집적화에 따라 패턴 및 패턴 간격이 미세화되고 있으며, 이에 따라 공정 마진이 줄어들고 있다. 비트 라인 또는 전하저장전극의 콘택 플러그 형성시 공정 마진이 크게 감소되어 수율 저하의 주된 요인이 되었다.As the semiconductor memory device is highly integrated, the pattern and the pattern spacing are miniaturized, thereby reducing the process margin. The process margin is greatly reduced when forming the contact plug of the bit line or the charge storage electrode, which is a major factor in yield reduction.
이러한 비트 라인 콘택 또는 전하저장전극 콘택 형성시 공정 마진을 증가시키기 위하여 자기정렬콘택(Self-Aligned Contact) 공정이 도입되어 사용되고 있으며, 최근에는 일종의 콘택 패드인 랜딩 플러그(landing plug)를 비트 라인 및 전하저장전극의 콘택에 동시에 형성하여 콘택 공정의 마진을 증가시키고 있다.In order to increase the process margin when forming the bit line contact or the charge storage electrode contact, a self-aligned contact process is introduced and used. Recently, a landing plug, which is a kind of contact pad, is used as a bit line and a charge. It is formed at the same time as the contact of the storage electrode to increase the margin of the contact process.
도 3a 내지 도 3c는 종래 기술에 의한 비트 라인 콘택 플러그용 콘택홀 제조 공정을 순차적으로 나타낸 도면들이다. 이들 도면을 참조하여 종래의 제조 방법을 설명하면 다음과 같다.3A to 3C are diagrams sequentially illustrating a process for manufacturing a contact hole for a bit line contact plug according to the prior art. Referring to these drawings, a conventional manufacturing method is as follows.
우선 도 3a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 산화막(미도시됨), 폴리실리콘막(22), 텅스텐 실리사이드막(24), 캡핑막(26), 스페이서(28)으로 구성된 워드라인(20)을 형성한다. 그리고 반도체 기판(10)내에 소오스/드레인 접합(30)을 형성한 후에, 워드라인(20) 사이를 매립하는 갭필막(40)을 형성한다.이때, 갭필막(40)은 예를 들어 BPSG를 사용한다.First, as shown in FIG. 3A, a gate oxide film (not shown), a polysilicon film 22, a tungsten silicide film 24, a capping film 26, and a spacer 28 are formed on a semiconductor substrate 10. The word line 20 is formed. After forming the source / drain junctions 30 in the semiconductor substrate 10, a gap fill film 40 is formed to fill the space between the word lines 20. At this time, the gap fill film 40 is formed of, for example, BPSG. use.
그리고 콘택 플러그 형성을 위한 마스크 공정 및 식각 공정을 진행하여 임의의 워드라인(20) 사이의 갭필막(40)을 제거한다. 그리고 워드라인(20) 사이에 도전물질을 매립하여 콘택 플러그(50)를 형성한다.The gap fill layer 40 between the word lines 20 is removed by performing a mask process and an etching process for forming a contact plug. The contact plug 50 is formed by filling a conductive material between the word lines 20.
그 다음 도 3b에 도시된 바와 같이, 상기 결과물 전면에 층간 절연막(60)을 형성하고 그 표면을 평탄화한다. 이때, 층간 절연막(60)은 평탄화 특성이 높은 물질로서 예를 들어 BPSG 물질을 사용한다. 그리고 평탄화된 층간 절연막(60)에 콘택 플러그 형성을 위한 마스크 공정 및 식각 공정을 진행하여 층간 절연막(60) 및 갭필막(40)을 식각해서 비트 라인용 콘택홀(70)을 형성한다.3B, the interlayer insulating film 60 is formed on the entire surface of the resultant and the surface thereof is planarized. In this case, the interlayer insulating film 60 uses a BPSG material as a material having high planarization characteristics. The interlayer insulating film 60 and the gap fill layer 40 are etched to form a bit line contact hole 70 by performing a mask process and an etching process for forming a contact plug on the planarized interlayer insulating film 60.
그리고나서 도 3c에 도시된 바와 같이, 장벽 금속막 및 금속 증착 공정을 진행하기 전에 BOE(Buffered Oxide Etchant) 용액을 사용하여 선세정(pre cleaning)을 실시하여 콘택홀(70)의 식각 잔여물을 제거한다. 하지만, 이러한 선세정 공정의 BOE 용액에 의해 갭필막(40) 및 층간절연막(60)이 측면 부위의 식각 손실이 발생하여 비트 라인용 콘택홀(70)의 선폭이 넓어(70a)지게 된다.Then, as shown in FIG. 3C, the etching residue of the contact hole 70 may be pre-cleaned using a buffered oxide etchant (BOE) solution before the barrier metal film and the metal deposition process. Remove However, the gap fill layer 40 and the interlayer insulating layer 60 may be etched by the BOE solution in the pre-cleaning process so that the line width of the bit line contact hole 70 becomes wide (70a).
도 1은 종래 기술에 의한 비트 라인용 콘택 플러그의 구조를 나타낸 도면으로서, 도 3c와 같이 선세정 공정에 의해 갭필막(40) 및 층간 절연막(60)의 식각 손실이 발생하여 선폭이 넓어진 홀에 비정상적으로 형성된 비트 라인의 단면 구조를 나타낸 것이다. 이와 같이 비트 라인이 콘택 주변에서 넓어질 경우 f와 같이 비트 라인 사이에서 브릿지(bridge)가 발생하여 비트 라인 사이에 쇼트가 발생하게 된다.FIG. 1 is a view illustrating a structure of a bit line contact plug according to the related art. In FIG. The cross-sectional structure of the abnormally formed bit line is shown. As such, when the bit line is widened around the contact, a bridge is generated between the bit lines as in f, and a short is generated between the bit lines.
도 2는 비트 라인의 선폭 크기 변화에 따른 비트 라인의 콘택 플러그 결함을 비교한 도면으로서, 실험적인 결론에 따르면 비트 라인의 비정상적인 증대는 콘택홀의 선폭에 의존하게 된다. 이때 실험 데이터는 비트 라인의 콘택홀 선폭을 0.18㎛이하, 0.19~0.34um, 0.34㎛이상의 범위에서 비교한 것이다. 여기서, 비트 라인의 콘택홀 선폭 범위에 따른 수직 구조물에서 10은 반도체 기판, 12는 장벽 금속막, 14는 금속, 16은 식각 방지막, 18은 포토레지스트를 나타낸다.2 is a view comparing contact plug defects of a bit line according to a change in the line width of the bit line. According to an experimental conclusion, an abnormal increase in the bit line depends on the line width of the contact hole. At this time, the experimental data is compared the contact hole line width of the bit line in the range of less than 0.18㎛, 0.19 ~ 0.34um, 0.34㎛ or more. Here, in the vertical structure according to the contact hole line width of the bit line, 10 represents a semiconductor substrate, 12 represents a barrier metal layer, 14 represents a metal, 16 represents an etch stop layer, and 18 represents a photoresist.
비트 라인의 비정상적인 증대를 없애기 위해서는 비트 라인용 콘택홀 선세정 공정까지 고려하여 콘택홀 크기가 0.19~0.34um인 w2로 하지 않고 0.19um이하(w1) 또는 0.34um이상(w3)으로 조정해야만 한다.In order to eliminate the abnormal increase of the bit line, the contact hole pre-cleaning process for the bit line should be adjusted to less than 0.19 um (w1) or more than 0.34 um (w3) instead of w2 having a contact hole size of 0.19 to 0.34 um.
하지만, 고집적 회로에서는 0.34um이상의 콘택홀 크기를 맞출 수 없기 때문에 0.19um이하로 조정해야하는데, 비트 라인용 콘택 플러그인 경우에는 N+ 또는 P+저항의 안정화를 위하여 콘택홀 크기를 작게 만드는 것도 바람직하지 못하다.However, in the integrated circuit, the contact hole size of 0.34 um or more cannot be adjusted, so it should be adjusted to 0.19 um or less. In the case of the contact plug-in for the bit line, it is not desirable to make the contact hole small in order to stabilize the N + or P + resistance.
그러므로, 향후 고집적 회로의 콘택 플러그용 콘택홀을 위한 선세정 공정시 갭필막 및 층간절연막의 식각 손실을 줄이면서 안정된 콘택홀 크기를 조정할 수 있는 방법이 필요하다.Therefore, there is a need for a method capable of adjusting the stable contact hole size while reducing the etching loss of the gap fill film and the interlayer insulating film in the pre-cleaning process for the contact plug for the contact plug of the highly integrated circuit in the future.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 층간 절연막의 물질을 평탄화를 이루면서 콘택홀의 선세정 공정에 의해 식각이 적은 절연막을 사용함으로써 비트 라인용 콘택홀 상단측의 선폭을 그대로 유지시켜 비트라인의 비정상적인 증대로 인한 비트 라인간 브릿지를 방지할 수 있는 반도체 소자의 콘택 플러그용 콘택홀 제조방법을 제공하는데 있다.An object of the present invention is to maintain the line width of the upper side of the contact hole for the bit line by using an insulating film with less etching by the pre-cleaning process of the contact hole while making the material of the interlayer insulating film flattened to solve the problems of the prior art as described above. The present invention provides a method for manufacturing a contact plug for a contact plug of a semiconductor device capable of preventing bridges between bit lines due to abnormal increase in bit lines.
도 1은 종래 기술에 의한 비트 라인용 콘택 플러그의 구조를 나타낸 도면,1 is a view showing a structure of a contact plug for a bit line according to the prior art,
도 2는 비트 라인의 선폭 크기 변화에 따른 비트 라인의 콘택 플러그 결함을 비교한 도면,2 is a view comparing contact plug defects of a bit line according to a change in the line width of the bit line;
도 3a 내지 도 3c는 종래 기술에 의한 비트 라인 콘택 플러그용 콘택홀 제조 공정을 순차적으로 나타낸 도면들,3A to 3C are views sequentially showing a process for manufacturing a contact hole for a bit line contact plug according to the prior art;
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 비트 라인 콘택 플러그용 콘택홀 제조 공정을 순차적으로 나타낸 도면들.4A through 4C are views sequentially illustrating a manufacturing process of a contact hole for a bit line contact plug according to an exemplary embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 반도체 기판 20 : 워드 라인10 semiconductor substrate 20 word line
30 : 소오스/드레인 접합 40 : 갭필막30: source / drain junction 40: gap fill film
50 : 콘택 플러그 60a : 층간 절연막50: contact plug 60a: interlayer insulating film
70 : 콘택홀 70b : 단차가 있는 콘택홀70: contact hole 70b: stepped contact hole
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 캡핑 절연막 및 스페이서를 갖는 도전 라인을 형성하는 단계; 상기 도전 라인 사이에 BPSG, PSG, FSG, BSG 중에서 어느 하나의 갭필 절연막을 형성하는 단계; 상기 결과물 전면에 HDP 층간절연막을 형성하는 단계; 상기 층간 절연막 또는 갭필 절연막을 식각해서 콘택 플러그용 콘택홀을 형성하는 단계; 및 상기 결과물에 선세정 공정을 실시하여 상기 갭필 절연막이 선택적으로 식각되어 상기 층간 절연막과의 측면 단차를 형성하는 단계를 포함한다.In order to achieve the above object, the present invention comprises the steps of forming a conductive line having a capping insulating film and a spacer on the semiconductor substrate; Forming a gapfill insulating film of any one of BPSG, PSG, FSG, and BSG between the conductive lines; Forming an HDP interlayer insulating film on the entire surface of the resultant product; Etching the interlayer insulating film or the gap fill insulating film to form a contact hole for a contact plug; And performing a pre-cleaning process on the resultant to selectively etch the gap fill insulating film to form a side step with the interlayer insulating film.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 비트 라인 콘택 플러그용 콘택홀 제조 공정을 순차적으로 나타낸 도면들이다. 이들 도면을 참조하면, 본 발명의 일 실시예에 따른 제조 공정은 다음과 같다.4A through 4C are diagrams sequentially illustrating a process of manufacturing a contact hole for a bit line contact plug according to an exemplary embodiment of the present invention. Referring to these drawings, a manufacturing process according to an embodiment of the present invention is as follows.
우선 도 4a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 산화막(미도시됨), 폴리실리콘막(22), 텅스텐 실리사이드막(24), 캡핑막(26), 스페이서(28)으로 구성된 워드라인(20)을 형성한다. 그리고 반도체 기판(10)내에 소오스/드레인 접합(30)을 형성한 후에, 워드라인(20) 사이를 매립하는 갭필막(40)을 형성한다.이때, 갭필막(40)은 예를 들어 BPSG, PSG, FSG, BSG 중에서 어느 하나를 사용한다.First, as shown in FIG. 4A, a gate oxide film (not shown), a polysilicon film 22, a tungsten silicide film 24, a capping film 26, and a spacer 28 are formed on a semiconductor substrate 10. The word line 20 is formed. After forming the source / drain junctions 30 in the semiconductor substrate 10, a gap fill film 40 is formed to fill the space between the word lines 20. At this time, the gap fill film 40 is formed of, for example, BPSG, Use any one of PSG, FSG and BSG.
그리고 콘택 플러그 형성을 위한 마스크 공정 및 식각 공정을 진행하여 임의의 워드라인(20) 사이의 갭필막(40)을 제거하고, 갭필막이 제거된 워드라인(20) 사이에 도전물질을 매립하여 콘택 플러그(50)를 형성한다.In addition, a mask process and an etching process for forming a contact plug may be performed to remove the gap fill layer 40 between any word lines 20, and to fill a contact material between the word lines 20 from which the gap fill layer has been removed. To form (50).
그 다음 도 4b에 도시된 바와 같이, 상기 결과물 전면에 본 발명에서 제안한 층간 절연막(60a)을 형성하고 그 표면을 평탄화한다. 이때, 층간 절연막(60a)은 평탄화 특성이 높은 물질이면서 세정에 대해 식각률이 적은 물질을 사용한다. 예를 들어, 본 발명의 층간 절연막(60a)은 HDP(High Density Plasma)로 증착한 산화막, PE-TEOS(Plasma Enhanced Tetraethylotho Silicate), HTO(High Temperature Oside), 질화막 중에서 어느 하나를 사용한다.Then, as shown in FIG. 4B, the interlayer insulating film 60a proposed in the present invention is formed on the entire surface of the resultant and the surface thereof is planarized. In this case, the interlayer insulating film 60a is made of a material having high planarization characteristics and a low etching rate for cleaning. For example, the interlayer insulating film 60a of the present invention uses any one of an oxide film deposited by HDP (High Density Plasma), PE-TEOS (Plasma Enhanced Tetraethylotho Silicate), HTO (High Temperature Oside), and a nitride film.
그리고 평탄화된 층간 절연막(60a)에 콘택 플러그 형성을 위한 마스크 공정 및 식각 공정을 진행하여 층간 절연막(60a) 및 갭필막(40)을 식각해서 비트 라인용 콘택홀(70)을 형성한다.In addition, a mask process and an etching process for forming a contact plug are performed on the planarized interlayer insulating layer 60a to etch the interlayer insulating layer 60a and the gap fill layer 40 to form a bit line contact hole 70.
그리고나서 도 4c에 도시된 바와 같이, 장벽 금속막 및 금속 증착 공정을 진행하기 전에 BOE 용액을 사용하여 선세정 공정을 실시하여 콘택홀(70)의 식각 잔여물을 제거한다. 이때, 선세정 공정의 BOE 용액에 의해 갭필막(40)의 측면 부위에서 식각 손실이 발생하더라도 층간절연막(60a)에서는 식각 손실이 발생하지 않게 되므로 측면 단차를 갖는 비트 라인용 콘택홀(70b)이 형성된다.Then, as shown in FIG. 4C, before performing the barrier metal film and the metal deposition process, a pre-clean process using a BOE solution is performed to remove the etching residue of the contact hole 70. At this time, even if an etch loss occurs in the side portion of the gap fill film 40 by the BOE solution of the pre-cleaning process, since the etch loss does not occur in the interlayer insulating film 60a, the bit line contact hole 70b having the side step is formed. Is formed.
그러므로, 본 발명에 따른 비트 라인용 콘택홀(70b)의 상단 부분은 디자인 룰에 따른 선폭을 갖기 때문에 비트 라인 사이의 브릿지를 방지함과 동시에, 콘택홀(70b)의 바닥 부분은 종래와 같이 넓기 때문에 비트 라인용 콘택 플러그에서 요구하는 N+ 또는 P+저항을 맞출 수 있다.Therefore, since the upper end portion of the bit line contact hole 70b according to the present invention has a line width according to the design rule, while preventing the bridge between the bit lines, the bottom portion of the contact hole 70b is as wide as conventionally. This allows the N + or P + resistors required by the bit line contact plugs to be matched.
상기한 바와 같이, 본 발명은 층간 절연막의 물질을 평탄화를 이루면서 콘택홀의 선세정 공정에 의해 식각이 적은 절연막을 사용함으로써 도전 라인용 콘택홀 상단측의 선폭을 그대로 유지시켜 도전 라인의 비정상적인 증대로 인한 인접한 라인간 브릿지를 방지할 수 있다.As described above, the present invention maintains the line width of the upper side of the contact hole for the conductive line by abnormally increasing the conductive line by using an insulating film having less etching by the pre-cleaning process of the contact hole while making the material of the interlayer insulating film flattened. It is possible to prevent bridges between adjacent lines.
또한 본 발명은 콘택홀의 바닥 부분은 종래와 같이 넓혀서 콘택 플러그에서 요구하는 N+ 또는 P+저항을 맞추어 반도체 소자의 전기 특성을 안정화시킬 수 있다.In addition, according to the present invention, the bottom portion of the contact hole may be widened as in the related art to stabilize the electrical characteristics of the semiconductor device by matching the N + or P + resistance required by the contact plug.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087951AKR100443242B1 (en) | 2001-12-29 | 2001-12-29 | Method for manufacturing a contact plug hole of semiconductor device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087951AKR100443242B1 (en) | 2001-12-29 | 2001-12-29 | Method for manufacturing a contact plug hole of semiconductor device |
| Publication Number | Publication Date |
|---|---|
| KR20030057858A KR20030057858A (en) | 2003-07-07 |
| KR100443242B1true KR100443242B1 (en) | 2004-08-04 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0087951AExpired - Fee RelatedKR100443242B1 (en) | 2001-12-29 | 2001-12-29 | Method for manufacturing a contact plug hole of semiconductor device |
| Country | Link |
|---|---|
| KR (1) | KR100443242B1 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1070138A (en)* | 1996-08-27 | 1998-03-10 | Toshiba Corp | Method for manufacturing semiconductor device |
| KR20000014004A (en)* | 1998-08-17 | 2000-03-06 | 윤종용 | Contact hole of a highly integrated semiconductor device and a manufacturing method thereof |
| KR20000033054A (en)* | 1998-11-19 | 2000-06-15 | 윤종용 | Method for forming via hole having low resistance in semiconductor fabrication process |
| KR20010063709A (en)* | 1999-12-24 | 2001-07-09 | 박종섭 | Method of manufacturing a semiconductor device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1070138A (en)* | 1996-08-27 | 1998-03-10 | Toshiba Corp | Method for manufacturing semiconductor device |
| KR20000014004A (en)* | 1998-08-17 | 2000-03-06 | 윤종용 | Contact hole of a highly integrated semiconductor device and a manufacturing method thereof |
| KR20000033054A (en)* | 1998-11-19 | 2000-06-15 | 윤종용 | Method for forming via hole having low resistance in semiconductor fabrication process |
| KR20010063709A (en)* | 1999-12-24 | 2001-07-09 | 박종섭 | Method of manufacturing a semiconductor device |
| Publication number | Publication date |
|---|---|
| KR20030057858A (en) | 2003-07-07 |
| Publication | Publication Date | Title |
|---|---|---|
| TWI249774B (en) | Forming method of self-aligned contact for semiconductor device | |
| KR100505450B1 (en) | Method for fabricating semiconductor device using damascene process | |
| US6933229B2 (en) | Method of manufacturing semiconductor device featuring formation of conductive plugs | |
| KR100927777B1 (en) | Manufacturing Method of Memory Device | |
| KR100507862B1 (en) | Method for fabricating semiconductor device | |
| US7179744B2 (en) | Method for fabricating semiconductor device | |
| KR100443242B1 (en) | Method for manufacturing a contact plug hole of semiconductor device | |
| KR100680948B1 (en) | Storage node contact formation method of semiconductor device | |
| KR100314648B1 (en) | Method of manufacturing a semiconductor device | |
| KR20050013830A (en) | Method for manufacturing semiconductor device | |
| US7211488B2 (en) | Method of forming inter-dielectric layer in semiconductor device | |
| KR20040038049A (en) | Method of forming contact in semiconductor device | |
| KR100537187B1 (en) | Method for fabrication of semiconductor device | |
| KR100329754B1 (en) | A method for fabricating semiconductor device | |
| KR100506050B1 (en) | Contact formation method of semiconductor device | |
| KR100745058B1 (en) | Self-aligned contact hole formation method of semiconductor device | |
| KR100844935B1 (en) | Manufacturing method of semiconductor device with landing plug contact structure | |
| KR100405936B1 (en) | Method for manufacturing a landing plug of semiconductor device by using selective epitaxial growth | |
| KR100265828B1 (en) | A method for fabricating semiconductor device | |
| KR100784074B1 (en) | Bit line formation method of semiconductor device | |
| KR20010063497A (en) | Method for forming contact plug of semiconductor device | |
| KR100701684B1 (en) | Method of forming insulating pattern of word line of semiconductor device | |
| KR20100048762A (en) | Semiconductor device and method of manufacturing the same | |
| KR20020085578A (en) | Method for forming a metal insulator metal type capacitor | |
| KR20030018746A (en) | Method for forming metal wiring of semiconductor device |
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application | St.27 status event code:A-0-1-A10-A12-nap-PA0109 | |
| PA0201 | Request for examination | St.27 status event code:A-1-2-D10-D11-exm-PA0201 | |
| PG1501 | Laying open of application | St.27 status event code:A-1-1-Q10-Q12-nap-PG1501 | |
| D13-X000 | Search requested | St.27 status event code:A-1-2-D10-D13-srh-X000 | |
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection | St.27 status event code:A-1-2-D10-D21-exm-PE0902 | |
| D14-X000 | Search report completed | St.27 status event code:A-1-2-D10-D14-srh-X000 | |
| E13-X000 | Pre-grant limitation requested | St.27 status event code:A-2-3-E10-E13-lim-X000 | |
| P11-X000 | Amendment of application requested | St.27 status event code:A-2-2-P10-P11-nap-X000 | |
| P13-X000 | Application amended | St.27 status event code:A-2-2-P10-P13-nap-X000 | |
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration | St.27 status event code:A-1-2-D10-D22-exm-PE0701 | |
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment | St.27 status event code:A-2-4-F10-F11-exm-PR0701 | |
| PR1002 | Payment of registration fee | St.27 status event code:A-2-2-U10-U11-oth-PR1002 Fee payment year number:1 | |
| PG1601 | Publication of registration | St.27 status event code:A-4-4-Q10-Q13-nap-PG1601 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:4 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:5 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:6 | |
| FPAY | Annual fee payment | Payment date:20100624 Year of fee payment:7 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:7 | |
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee | St.27 status event code:A-4-4-U10-U13-oth-PC1903 Not in force date:20110727 Payment event data comment text:Termination Category : DEFAULT_OF_REGISTRATION_FEE | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| PC1903 | Unpaid annual fee | St.27 status event code:N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text:Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date:20110727 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| P22-X000 | Classification modified | St.27 status event code:A-4-4-P10-P22-nap-X000 |