KR100437458B1 - 상변화 기억 셀들 및 그 제조방법들 - Google Patents

Abstract

상변화 기억 셀들 및 그 제조방법들을 제공한다. 이 상변화 기억 셀은 차례로 적층된 제1 배리어막 패턴 및 상변화 물질막 패턴으로 구성된 데이타 저장요소, 상기 상변화 물질막 패턴을 덮는 상부 층간절연막 및 상기 상부 층간절연막의 소정영역을 관통하여 상기 상변화 물질막 패턴의 소정영역을 노출시키는 플레이트 전극 콘택홀을 구비한다. 상기 플레이트 전극 콘택홀에 의해 노출된 상기 상변화 물질막 패턴은 제2 배리어막 패턴과 접촉한다. 이에 따라, 상기 상부 층간절연막의 두께를 감소시킴으로써 상기 플레이트 전극 콘택홀의 종횡비를 현저히 감소시킬 수 있다. 결과적으로, 상기 상변화 물질막 패턴 및 상기 제2 배리어막 패턴 사이의 접촉면적을 감소시킬지라도 상기 플레이트 전극 콘택홀 내의 상기 제2 배리어막 패턴은 보이드 또는 틈(seam)을 갖지 않도록 형성될 수 있다. 이에 따라, 신뢰성 있고 저전력 상변화 기억 셀(reliable and low power phase change memory cell)을 구현할 수 있다.

Description

상변화 기억 셀들 및 그 제조방법들{Phase change memory cells and methods of fabricating the same}

본 발명은 반도체소자들 및 그 제조방법들에 관한 것으로, 특히 상변화 기억 셀들 및 그 제조방법들에 관한 것이다.

비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이타들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.

상기 플래쉬 메모리소자들 대신에 새로운 비휘발성 기억소자들, 예컨대 상변화 기억소자들이 최근에 제안된 바 있다.

도 1은 종래의 상변화 기억 셀에 채택되는 데이타 저장요소를 보여주는 단면도이다.

도 1을 참조하면, 반도체기판(1) 상에 하부 층간절연막(3)이 배치된다. 상기 반도체기판(1)의 소정영역은 상기 하부 층간절연막(3)을 관통하는 콘택홀(5a)에 의해 노출된다. 상기 콘택홀(5a)은 일반적으로 양의 경사진 측벽(positive sloped sidewall)을 갖는다. 다시 말해서, 상기 콘택홀(5a)의 상부직경은 그것의 하부직경보다 크다. 특히, 상기 콘택홀(5a)의 종횡비(aspect ratio)가 클수록 상기 콘택홀(5a)의 측벽의 경사도(slope)는 더욱 완만해진다. 이는, 상기 콘택홀(5a)의 형성에 사용되는 건식식각 공정의 특성에 기인한다. 따라서, 상기 하부 층간절연막(3)의 두께가 증가하면, 상기 콘택홀(5a)을 형성하기 위한 건식식각 공정을 실시하는 시간을 증가시킬라도 상기 반도체기판(1)이 노출되지 않을 수 있다.

상기 콘택홀(5a)은 도전성 플러그(5b)로 채워진다. 상기 도전성 플러그(5b) 내에 보이드(5c) 또는 틈(seam)이 형성될 수 있다. 이러한 보이드(5c) 또는 틈은 상기 도전성 플러그(5b)를 형성하는 공정 도중에 생성된다. 상기 보이드(5c) 또는 틈은 상기 콘택홀(5a)의 종횡비가 큰 경우에 생성되기 쉽다.

상기 도전성 플러그(5b)를 갖는 반도체기판 상에 차례로 적층된 상변화 물질막 패턴(7) 및 상부전극(9)이 배치된다. 상기 상변화 물질막 패턴(7)은 상기 도전성 플러그(5b)를 덮는다. 상기 상변화 물질막 패턴(7)은 온도에 따라 2개의 안정된 상태들을 갖는 특성을 보이는 물질막, 예컨대 GeSbTe막(이하; 'GST'막이라 한다)으로 형성한다. 좀 더 구체적으로, 상기 GST막을 용융점(melting point)보다 높은 온도로 가열한 후에 급냉시키면, 상기 GST막은 비정질 상태(amorphous state)를 갖는다. 이에 반하여, 상기 GST막을 용융점보다 낮고 결정화 온도(crystallization temperature)보다 높은 온도로 가열한 후에 냉각시키면, 상기 GST막은 결정 상태(crystalline state)를 갖는다. 상기 GST막은 상기 GST막을 통하여 흐르는 전류에 의해 가열된다. 따라서, 상기 GST막을 비정질 상태 또는 결정 상태로 변화시키는 데 요구되는 전력소모를 감소시키기 위해서는 상기 도전성 플러그(5b) 및 상기 상변화 물질막 패턴(7) 사이의 접촉면적(contact area)을 감소시키는 것이 요구된다. 다시 말해서, 상기 콘택홀(5a)의 상부직경을 감소시키는 것이 바람직하다. 그러나, 상기 콘택홀(5a)의 상부직경을 감소시키는 경우에, 상기 반도체기판(1)을 노출시키기가 어렵다. 이는, 앞서 설명한 바와 같이, 상기 콘택홀(5a)의 측벽이 양의 경사도(positive slope)를 갖기 때문이다.

상기 GST막은 폴리실리콘막 등과 같은 도전막과 쉽게 반응하는 성질을 갖는다. 예를 들면, 상기 GST막이 폴리실리콘막과 반응하는 경우에, 상기 GST막 내에 실리콘 원자들이 침투하여 상기 GST막의 저항을 증가시킨다. 이에 따라, 상기 GST막의 고유의 특성이 저하되어 상변화 기억 셀의 상변화 물질막으로 사용하는 것을 어렵게 만든다. 따라서, 상기 상변화 물질막 패턴(7)과 직접 접촉하는 상기 도전성 플러그(5b) 및 상기 상부전극(9)은 상기 상변화 물질막 패턴(7)과 반응하지 않는 안정된 물질막으로 형성된다. 예를 들면, 타이타늄 질화막과 같은 금속 질화막이 상기 도전성 플러그(5b) 및 상기 상부전극(9)을 형성하는 데 널리 사용된다.

상기 상변화 물질막 패턴(7)의 주변의 상기 하부 층간절연막(3)은 상부 층간절연막(11)으로 덮여진다. 상기 상부 층간절연막(11) 상에 상기 상부전극(9)과 전기적으로 접속된 플레이트 전극(13)이 배치된다.

상술한 바와 같이 종래의 기술에 따르면, 상기 도전성 플러그(5b) 내에 보이드(5c) 또는 틈이 생성될 수 있다. 이에 따라, 상기 상변화 물질막 패턴(7)이 상기 보이드(5c) 또는 틈(seam)의 내부를 채울 수 있다. 이 경우에, 상기 상변화 물질막 패턴(7) 및 상기 도전성 플러그(5b)의 접촉면적이 증가되어 상변화 기억 셀의 동작 특성을 저하시킨다. 또한, 상기 콘택홀(5a)의 상부직경을 감소시키는 데 한계가 있다. 따라서, 상기 상변화 기억 셀에 원하는 데이타를 저장시키는 데 요구되는 전력소모를 감소시키기가 어렵다.

본 발명의 일 특징은 히팅 플러그로 사용되는 도전성 플러그 내에 보이드 또는 틈이 생성되는 것을 방지하기에 적합한 상변화 기억 셀들 및 그 제조방법들을 제공하는 데 있다.

본 발명의 다른 특징은 데이타를 저장시키는 데 요구되는 전력소모를 최소화시키기에 적합한 상변화 기억 셀들 및 그 제조방법들을 제공하는 데 있다.

본 발명의 또 다른 특징은 고집적 상변화 기억소자에 적합한 상변화 기억 셀들 및 그 제조방법들을 제공하는 데 있다.

도 1은 종래의 상변화 기억 셀의 데이타 저장요소(data storage element)를 보여주는 단면도이다.

도 2a는 본 발명의 일 실시예에 따른 상변화 기억 셀의 데이타 저장요소를 설명하기 위한 단면도이다.

도 2b는 본 발명의 다른 실시예에 따른 상변화 기억 셀의 데이타 저장요소를 설명하기 위한 단면도이다.

도 3 내지 도 6은 본 발명의 일 실시예에 따른 상변화 기억 셀들의 제조방법을 설명하기 위한 단면도들이다.

도 7은 본 발명의 다른 실시예에 따른 상변화 기억 셀들의 제조방법을 설명하기 위한 단면도들이다.

본 발명의 일 양태(an aspect)에 따르면, 상변화 기억 셀들이 제공된다. 이 상변화 기억 셀들은 반도체기판 상에 형성된 데이타 저장요소를 포함한다. 상기 데이타 저장요소는 차례로 적층된 제1 배리어막 패턴 및 상변화 물질막 패턴을 포함한다. 상기 데이타 저장요소를 갖는 반도체기판의 전면은 상부 층간절연막으로 덮여진다. 상기 데이타 저장요소의 소정영역은 상기 상부 층간절연막을 관통하는 플레이트 전극 콘택홀에 의해 노출된다. 적어도 상기 노출된 데이타 저장요소의 소정영역은 제2 배리어막 패턴과 접촉한다.

상기 제1 배리어막 패턴은 상기 상변화 물질막 패턴과 반응하지 않는 도전막인 것이 바람직하다. 예를 들면, 상기 제1 배리어막 패턴은 금속 질화막인 것이 바람직하다. 이와 마찬가지로, 상기 제2 배리어막 패턴 또한 금속 질화막인 것이 바람직하다. 상기 제2 배리어막 패턴 및 상기 상변화 물질막 패턴 사이의 접촉면적은 상기 제1 배리어막 패턴 및 상기 상변화 물질막 패턴 사이의 접촉면적보다 작다.

이에 더하여, 상기 플레이트 전극 콘택홀의 측벽 및 상기 제2 배리어막 패턴 사이에 절연막 스페이서가 개재될 수 있다. 이 경우에, 상기 제2 배리어막 패턴 및 상기 상변화 물질막 패턴 사이의 접촉면적을 최소화시킬 수 있다.

더 나아가서, 상기 반도체기판 및 상기 데이타 저장요소 사이에 하부 층간절연막이 개재될 수 있다. 이 경우에, 상기 제1 배리어막 패턴은 상기 하부 층간절연막을 관통하는 스토리지 노드 플러그를 통하여 상기 반도체기판과 전기적으로 접속된다. 상기 스토리지 노드 플러그의 상부면은 상기 제2 배리어막 패턴 및 상기 상변화 물질막 패턴 사이의 접촉면적보다 더 넓은 면적을 갖는다.

상기 제2 배리어막 패턴은 상기 플레이트 전극 콘택홀의 내벽 및 상기 상부 층간절연막의 상부면을 덮는다. 이와는 달리(alternatively), 상기 제2 배리어막 패턴은 상기 플레이트 전극 콘택홀의 내부를 채우는 플러그 형태를 가질 수도 있다.

본 발명의 다른 양태에 따르면, 상변화 기억 셀의 제조방법들이 제공된다. 이 방법들은 반도체기판 상에 데이타 저장요소를 형성하는 것을 포함한다. 상기 데이타 저장요소는 차례로 적층된 제1 배리어막 패턴 및 상변화 물질막 패턴으로 구성된다. 상기 데이타 저장요소를 갖는 반도체기판의 전면 상에 상부 층간절연막을 형성한다. 상기 상부 층간절연막을 패터닝하여 상기 상변화 물질막 패턴의 소정영역을 노출시키는 플레이트 전극 콘택홀을 형성한다. 상기 플레이트 전극 콘택홀을 덮는 제2 배리어막 패턴을 형성한다. 상기 제2 배리어막 패턴은 적어도 상기 노출된 상변화 물질막 패턴과 접촉하도록 형성된다.

상기 데이타 저장요소를 형성하기 전에, 상기 반도체기판 상에 하부 층간절연막을 형성하고, 상기 하부 층간절연막의 소정영역을 관통하는 스토리지 노드 플러그를 형성할 수 있다. 이 경우에, 상기 스토리지 노드 플러그의 상부면은 상기 제1 배리어막 패턴의 하부면과 접촉한다. 상기 스토리지 노드 플러그 및 상기 제1 배리어막 패턴 사이의 접촉면적은 상기 제2 배리어막 패턴 및 상기 상변화 물질막 패턴 사이의 접촉면적보다 크다.

이에 더하여, 상기 상부 층간절연막을 형성하기 전에 상기 데이타 저장요소 상에 산화보호막 패턴(oxidation protection layer pattern)을 형성할 수 있다. 상기 산화보호막 패턴은 실리콘 질화막(SiN), 붕소질화막(BN), 실리콘 탄화막(SiC) 또는 황화 아연막(ZnS)으로 형성하는 것이 바람직하다. 이 경우에, 상기 플레이트 전극 콘택홀은 상기 상부 층간절연막 및 상기 산화보호막 패턴을 패터닝함으로써 형성된다.

더 나아가서, 상기 제2 배리어막 패턴을 형성하기 전에, 상기 플레이트 전극 콘택홀의 측벽 상에 절연막 스페이서를 형성할 수 있다. 이 경우에, 상기 제2 배리어막 패턴 및 상기 상변화 물질막 패턴 사이의 접촉면적을 더욱 감소시킬 수 있다.

상기 제2 배리어막 패턴은 상기 플레이트 전극 콘택홀의 내벽 및 상기 상부 층간절연막의 상부면을 덮도록 콘포말하게 형성할 수 있다. 이와는 달리(alternatively), 상기 제2 배리어막 패턴은 상기 플레이트 전극 콘택홀을 갖는 반도체기판의 전면 상에 제2 배리어막을 형성하고 상기 상부 층간절연막의 상부면이 노출될 때까지 상기 제2 배리어막을 평탄화시킴으로써 형성할 수 있다. 그 결과, 상기 제2 배리어막 패턴은 상기 플레이트 전극 콘택홀을 채우는 플러그 형태를 갖는다.

상기 제2 배리어막 패턴을 갖는 반도체기판의 전면 상에 플레이트 전극을 형성한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 2a는 본 발명의 일 실시예에 따른 상변화 기억 셀을 보여주는 단면도이다.

도 2a를 참조하면, 반도체기판(51) 상에 데이타 저장요소가 배치된다. 상기 데이타 저장요소는 차례로 적층된 제1 배리어막 패턴(69) 및 상변화 물질막 패턴(71)을 포함한다. 상기 데이타 저장요소 및 상기 반도체기판(51) 사이에 하부 층간절연막(66)이 개재될 수 있다. 이 경우에, 상기 반도체기판(51)의 소정영역은 상기 하부 층간절연막을 관통하는 스토리지 노드 콘택홀(67a)에 의해 노출된다. 상기 스토리지 노드 콘택홀(67a)은 스토리지 노드 플러그(68)로 채워진다. 상기 스토리니 노드 플러그(68)의 상부면은 상기 제1 배리어막 패턴(69)과 접촉한다. 상기 상변화 물질막 패턴(71)은 온도에 따라 2개의 안정한 상태(two stable states)를 갖는 물질막, 예컨대 GeSbTe막을 포함한다. 또한, 상기 제1 배리어막 패턴(69)은 상기 상변화 물질막 패턴(71)과 반응하지 않는 도전막인 것이 바람직하다. 예를 들면, 상기 제1 배리어막 패턴(69)은 금속 질화막인 것이 바람직하다. 상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 보론 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 보론 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 보론 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 보론 질화막(ZrBN) 또는 몰리브데눔 질화막(MoN)일 수 있다.

상기 데이타 저장요소를 갖는 반도체기판은 상부 층간절연막(75)으로 덮여진다. 상기 상부 층간절연막(75) 및 상기 상변화 물질막 패턴(71) 사이에 산화보호막 패턴(73)이 개재되는 것이 바람직하다. 상기 산화보호막 패턴(73)은 상기 상변화 물질막 패턴(71)이 산화되는 것을 방지한다. 상기 산화보호막 패턴(73)은 실리콘 질화막(SiN), 붕소 질화막(BN), 실리콘 탄화막(SiC) 또는 황화아연막(ZnS)인 것이 바람직하다. 상기 산화보호막 패턴(73) 및 그 위의 상기 상부 층간절연막(75)의 전체두께(total thickness)는 상기 하부 층간절연막(66)의 두께에 비하여 상대적으로얇은 것이 바람직하다.

상기 상변화 물질막 패턴(71)의 소정영역은 상기 상부 층간절연막(75) 및 상기 산화보호막 패턴(73)을 관통하는 플레이트 전극 콘택홀(77)에 의해 노출된다. 상기 노출된 상변화 물질막 패턴(71)의 면적은 상기 스토리지 노드 플러그(68) 및 상기 제1 배리어막 패턴(69) 사이의 접촉면적보다 작은 것이 바람직하다. 이에 더하여, 상기 플레이트 전극 콘택홀(77)의 측벽은 절연막 스페이서(79)로 덮여질 수 있다. 이 경우에, 상기 노출된 상변화 물질막 패턴(71)의 면적을 더욱 감소시킬 수 있다.

상기 플레이트 전극 콘택홀(77)의 내벽 및 상기 상부 층간절연막(75)의 상부면은 제2 배리어막 패턴(81)으로 덮여진다. 상기 플레이트 전극 콘택홀(77)의 측벽이 상기 스페이서(79)로 덮여진 경우에는, 상기 제2 배리어막 패턴(81)은 상기 스페이서(79)의 측벽, 상기 노출된 상변화 물질막 패턴(71)의 표면 및 상기 상부 층간절연막의 상부면을 콘포말하게 덮는다. 상기 제2 배리어막 패턴(81) 역시 금속 질화막인 것이 바람직하다. 상기 제2 배리어막 패턴(81) 상에 플레이트 전극(83)이 적층된다. 여기서, 상기 플레이트 전극 콘택홀(77)의 종횡비는 상기 스토리지 노드 콘택홀(67a)의 종횡비보다 작도록 조절하는 것이 용이하다. 이는, 상기 상부 층간절연막(75)을 상기 하부 층간절연막(66)에 비하여 상대적으로 얇게 형성할 수 있기 때문이다. 결과적으로, 상기 플레이트 전극 콘택홀(77)을 채우는 상기 제2 배리어막 패턴(81) 및 상기 플레이트 전극(83) 내에 보이드 또는 틈(seam)이 생성되는 것을 방지할 수 있다. 그러나, 본 발명에 따르면, 상기 플레이트 전극 콘택홀(77) 내에 보이드 또는 틈이 형성될지라도, 상기 보이드 또는 틈은 상기 상변화 물질막 패턴(71) 및 상기 제2 배리어막 패턴(81) 사이의 계면까지 연장되지 않는다. 따라서, 상기 상변화 물질막 패턴(71)이 상기 보이드 또는 틈 내부로 침투하는 현상을 방지할 수 있다.

상술한 본 발명의 일 실시예에 따른 상변화 기억 셀에 데이타를 쓰기 위하여 상기 상변화 물질막 패턴(71)에 열을 가하면, 도 2a에 도시된 바와 같이 상기 제2 배리어막 패턴(81)과 접촉하는 상기 상변화 물질막 패턴(71)의 일부(71a)가 결정상태 또는 비정질 상태로 변한다.

도 2b는 본 발명의 다른 실시예에 따른 상변화 기억 셀을 보여주는 단면도이다.

도 2b를 참조하면, 반도체기판(51) 상에 하부 층간절연막(66), 데이타 저장요소, 상부 층간절연막(75), 플레이트 전극 콘택홀(77) 및 스페이서(79)가 도 2a에 보여진 그것들과 동일한 형태들(same configurations)을 갖는다. 그러나, 본 실시예에 따르면, 도 2b에 도시된 바와 같이 상기 플레이트 전극 콘택홀(77)은 플러그 형태를 갖는 제2 배리어막 패턴(91)으로 채워진다. 상기 제2 배리어막 패턴(91)을 갖는 반도체기판 상에 플레이트 전극(93)이 배치된다. 따라서, 상기 플레이트 전극(93)은 상기 상부 층간절연막(75)과 직접 접촉한다.

다음에, 본 발명에 따른 상변화 기억 셀의 제조방법들을 설명하기로 한다.

도 3 내지 도 6은 본 발명의 일 실시예에 따른 상변화 기억 셀의 제조방법을 설명하기 위한 단면도들이다.

도 3을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 복수개의 활성영역들을 한정한다. 상기 소자분리막(53)은 통상의 소자분리 기술, 예컨대 트렌치 소자분리 기술을 사용하여 형성할 수 있다. 상기 소자분리막(53)을 갖는 반도체기판 상에 복수개의 절연된 워드라인들(55)을 형성한다. 상기 워드라인들(55)은 상기 활성영역들의 상부를 가로지르도록 형성된다. 상기 각 활성영역들 상에 한 쌍의 평행한 워드라인들(55)이 형성된다. 상기 워드라인들(55) 및 상기 소자분리막(53)을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온들을 주입한다. 그 결과, 상기 각 활성영역들 내에 하나의 공통 드레인 영역(57d) 및 두개의 소오스 영역들(57s)이 형성된다. 상기 공통 드레인 영역(57d)은 상기 한 쌍의 워드라인들(55) 사이의 활성영역에 형성되고, 상기 소오스 영역들(57s)은 상기 활성영역들의 양 끝단들에 형성된다. 상기 워드라인들(55), 상기 공통 드레인 영역들(57d) 및 상기 소오스 영역들(57s)은 전송 트랜지스터들(access transistors)을 구성한다.

상기 전송 트랜지스터들을 갖는 반도체기판의 전면 상에 제1 하부 층간절연막(59)을 형성한다. 상기 제1 하부 층간절연막(59)을 패터닝하여 상기 공통 드레인 영역들(57d)을 노출시키는 비트라인 패드 콘택홀들 및 상기 소오스 영역들(57s)을 노출시키는 스토리지 노드 패드 콘택홀들을 형성한다. 상기 비트라인 패드 콘택홀들 및 상기 스토리지 노드 패드 콘택홀들 내에 각각 통상의 방법을 사용하여 비트라인 패드들(61b) 및 스토리지 노드 패드들(61s)을 형성한다. 상기 제1 하부 층간절연막(59) 상에 상기 워드라인들(55)의 상부를 가로지르는 복수개의비트라인들(63)을 형성한다. 상기 비트라인들(63)은 상기 비트라인 패드들(61b)과 전기적으로 접속된다. 상기 비트라인들(63)을 갖는 반도체기판의 전면 상에 제2 하부 층간절연막(65)을 형성한다. 상기 제1 및 제2 하부 층간절연막들(65)은 실리콘 산화막으로 형성하는 것이 바람직하다.

도 4를 참조하면, 상기 제2 하부 층간절연막(65)을 패터닝하여 상기 스토리지 노드 패드들(61s)을 노출시키는 복수개의 스토리지 노드 콘택홀들(67a)을 형성한다. 상기 스토리지 노드 패드들(61s)을 형성하는 공정을 생략하는 경우에는, 상기 스토리지 노드 콘택홀들(67a)은 상기 제1 및 제2 하부 층간절연막들(59, 65)로 구성되는 하부 층간절연막(66)을 패터닝함으로써 형성될 수 있다. 상기 스토리지 노드 콘택홀들(67a) 내에 통상의 방법을 사용하여 스토리지 노드 플러그들(67)을 형성한다. 상기 각 스토리지 노드 패드들(61s) 및 그 위에 적층된 상기 각 스토리지 노드 플러그들(67)은 종래기술의 히팅 플러그(heating plug) 역할을 하는 도전성 플러그(68)를 구성한다. 그러나, 본 발명에 있어서, 상기 도전성 플러그(68)는 히팅 플러그 역할을 하지 않는다. 따라서, 상변화 기억 셀에 데이타를 저장시키는 데 필요한 전력소모를 감소시키기 위하여 상기 스토리지 노드 콘택홀들(67a)의 상부직경을 감소시키는 것이 요구되지 않는다. 다시 말해서, 상기 스토리지 노드 콘택홀들(67a)의 상부직경을 증가시킬 수 있으므로 상기 스토리지 노드 콘택홀들(67a)을 형성하기 위한 사진/식각공정에 대한 제약이 없다.

상기 스토리지 노드 플러그들(67)은 저압 화학기상증착(LPCVD) 공정을 사용하여 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 저압 화학기상증착 공정 및 상기 폴리실리콘막은 우수한 단차도포성을 보인다. 따라서, 상기 스토리지 노드 플러그들(67) 내에 보이드 또는 틈(seam)이 형성되는 것을 방지할 수 있다.

상기 스토리지 노드 플러그들(67)을 갖는 반도체기판 상에 제1 배리어막 및 상변화 물질막을 차례로 형성한다. 상기 제1 배리어막은 상기 상변화 물질막과 반응하지 않는 도전막, 예컨대 도전성 금속질화막으로 형성하는 것이 바람직하다. 좀 더 구체적으로, 상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 보론 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 보론 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 보론 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 보론 질화막(ZrBN) 또는 몰리브데눔 질화막(MoN)으로 형성하는 것이 바람직하다. 또한, 상기 상변화 물질막은 온도에 따라 2개의 안정한 상태(two stable states), 즉 결정 상태 또는 비정질 상태를 갖는 물질막으로 형성한다. 예를 들면, 상기 상변화 물질막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(compound material layer), 즉 GST막으로 형성할 수 있다.

상기 상변화 물질막은 쉽게 산화될 수 있다. 상기 상변화 물질막이 산화되면, 그 고유의 특성이 저하된다. 구체적으로, 상기 상변화 물질막 내에 산소가 침투하면, 상기 상변화 물질막의 저항이 증가한다. 이 경우에, 상기 상변화 물질막을결정화시키기가 어렵다. 따라서, 상기 상변화 물질막 상에 산화보호막(oxidation protection layer)을 형성하는 것이 바람직하다. 결과적으로, 상기 산화보호막은 상기 상변화 물질막이 후속 공정에서 산화되는 것을 방지하기 위하여 형성한다. 상기 산화보호막은 실리콘 질화막(SiN), 붕소질화막(BN), 실리콘 탄화막(SiC) 또는 황화아연막(ZnS)으로 형성할 수 있다.

상기 산화보호막, 상기 상변화 물질막 및 상기 제1 배리어막을 연속적으로 패터닝하여 상기 각 스토리지 노드 플러그들(67)을 덮는 복수개의 데이타 저장요소들(data storage elements) 및 상기 데이타 저장요소들 상에 적층된 산화보호막 패턴들(73)을 형성한다. 상기 데이타 저장요소들의 각각은 제1 배리어막 패턴(69) 및 상기 제1 배리어막 패턴(69) 상에 적층된 상변화 물질막 패턴(71)으로 구성된다. 이어서, 상기 데이타 저장요소들 및 산화보호막 패턴들(73)을 갖는 반도체기판의 전면 상에 상부 층간절연막(75)을 형성한다. 상기 상부 층간절연막(75)은 상기 하부 층간절연막(66)에 비하여 상대적으로 얇은 두께로 형성하는 것이 바람직하다. 특히, 상기 상부 층간절연막(75)은 상기 제2 하부 층간절연막(65)보다 얇은 두께로 형성하는 것이 바람직하다. 상기 상부 층간절연막(75)은 상기 산화보호막 패턴들(73)에 대하여 식각 선택비를 갖는 절연막, 즉 실리콘 산화막으로 형성하는 것이 바람직하다.

도 5를 참조하면, 상기 상부 층간절연막(75) 및 상기 산화보호막 패턴들(73)을 패터닝하여 상기 상변화 물질막 패턴들(71)의 소정영역들을 노출시키는 플레이트 전극 콘택홀들(77)을 형성한다. 상기 플레이트 전극 콘택홀들(77)의 하부직경들은 상기 스토리지 노드 콘택홀들(67a)의 상부직경들보다 작도록 한정하는 것이 바람직하다. 그럼에도 불구하고, 상기 플레이트 전극 콘택홀들(77)의 종횡비는 상기 스토리지 노드 콘택홀들(67a)의 종횡비에 비하여 작도록 제어하는 것이 용이하다. 이는, 상기 상부 층간절연막(75)이 상기 제2 하부 층간절연막(65)보다 얇은 두께로 형성되기 때문이다.

상기 산화보호막 패턴들(73)은 상기 상부 층간절연막(75)이 식각되는 동안 식각저지막 역할을 한다. 따라서, 상기 플레이트 전극 콘택홀들(77)을 형성하는 동안 상기 상변화 물질막 패턴들(71)에 가해지는 과도식각 손상(over etching damage)을 최소화시킬 수 있다. 이에 따라, 상기 상변화 물질막 패턴들(71)의 특성이 저하되는 것을 방지할 수 있다. 상기 플레이트 전극 콘택홀들(77)의 측벽들 상에 통상의 방법을 사용하여 절연막 스페이서들(79)을 형성할 수도 있다. 상기 절연막 스페이서들(79)은 실리콘 질화막 또는 실리콘 산화막과 같은 절연막으로 형성한다. 이에 따라, 스페이서들(79)에 의해 둘러싸여진 상기 플레이트 전극 콘택홀들(77)에 의해 노출되는 상기 상변화 물질막 패턴들(71)의 면적을 더욱 감소시킬 수 있다.

도 6을 참조하면, 상기 스페이서들(79)을 갖는 반도체기판의 전면 상에 콘포말한 제2 배리어막을 형성한다. 이어서, 상기 제2 배리어막 상에 플레이트 전극막을 형성한다. 상기 제2 배리어막은 상기 제1 배리어막처럼 금속 질화막으로 형성하는 것이 바람직하다. 상기 플레이트 전극막 및 상기 제2 배리어막을 연속적으로 패터닝하여 플레이트 전극 콘택홀들(77) 및 이들 사이의 상기 상부 층간절연막(75)을덮는 제2 배리어막 패턴(81) 및 상기 제2 배리어막 패턴(81) 상에 적층된 플레이트 전극(83)을 형성한다. 여기서, 상기 플레이트 전극 콘택홀들(77) 내의 상기 제2 배리어막 패턴(81) 및 플레이트 전극(83)은 도 6에 보여진 바와 같이 그 내부에 보이드 또는 틈을 갖지 않는다. 이는, 앞서 설명한 바와 같이 상기 플레이트 전극 콘택홀들(77)의 종횡비를 현저히 감소시킬 수 있기 때문이다.

도 7은 본 발명의 다른 실시예에 따른 상변화 기억 셀의 제조방법을 설명하기 위한 단면도이다. 이 실시예에 있어서, 전송 트랜지스터들, 비트라인들, 데이타 저장요소들 및 플레이트 전극 콘택홀들 및 절연막 스페이서들은 도 3 내지 도 5에서 설명된 제1 실시예와 동일한 방법들을 사용하여 형성한다. 따라서, 이들을 제조하는 방법들에 대한 설명은 생략한다.

도 7을 참조하면, 상기 스페이서들(79)을 갖는 반도체기판의 전면 상에 제2 배리어막을 형성한다. 상기 제2 배리어막은 본 발명의 제1 실시예에서의 제2 배리어막과 동일한 물질막으로 형성한다. 또한, 상기 제2 배리어막은 상기 플레이트 전극 콘택홀들(77)이 상기 제2 배리어막으로 완전히 채워지도록 두껍게 형성하는 것이 바람직하다. 본 실시예에 따르면, 상기 플레이트 전극 콘택홀들(77) 내의 상기 제2 배리어막은 보이드 또는 틈을 갖지 않도록 형성될 수 있다. 이는, 도 6에서 설명된 바와 같이 상기 플레이트 전극 콘택홀들(77)의 종횡비를 현저히 감소시킬 수 있기 때문이다. 이어서, 상기 상부 층간절연막(75)의 상부면이 노출될 때까지 상기 제2 배리어막을 평탄화시키어 상기 플레이트 전극 콘택홀들(77) 내에 제2 배리어막 패턴들(91)을 형성한다. 이에 따라, 상기 제2 배리어막 패턴들(91)은 플러그 형태를 갖는다. 상기 제2 배리어막 패턴들(91)을 갖는 반도체기판의 상에 플레이트 전극(93)을 형성한다.

상술한 바와 같이 본 발명의 실시예들에 따르면, 상변화 물질막 패턴 상에 형성되는 제2 배리어막 패턴은 보이드 또는 틈을 갖지 않는다. 또한, 상기 상변화 물질막 패턴 및 제2 배리어막 패턴 사이의 접촉면적을 현저히 감소시킬 수 있다. 따라서, 상기 상변화 물질막 패턴에 데이타를 저장시키는 데 필요한 전력소모를 최소화시킬 수 있다.

Claims (32)

1. 반도체기판 상에 형성되되, 차례로 적층된 제1 배리어막 패턴 및 상변화 물질막 패턴(phase change material layer pattern)으로 구성된 데이타 저장요소;

   상기 데이타 저장요소를 갖는 반도체기판의 전면을 덮는 상부 층간절연막;

   상기 상부 층간절연막을 관통하여 상기 상변화 물질막 패턴의 소정영역을 노출시키는 플레이트 전극 콘택홀; 및

   적어도 상기 노출된 상변화 물질막 패턴과 접촉하는 제2 배리어막 패턴을 포함하는 상변화 기억 셀.
2. 제 1 항에 있어서,

   상기 데이타 저장요소 및 상기 반도체기판 사이게 개재된 하부 층간절연막; 및

   상기 하부 층간절연막의 소정영역을 관통하여 상기 제1 배리어막 패턴의 하부면과 접촉하는 스토리지 노드 플러그를 더 포함하되, 상기 스토리지 노드 플러그 및 상기 제1 배리어막 패턴 사이의 접촉 면적은 상기 제2 배리어막 패턴 및 상기 상변화 물질막 패턴 사이의 접촉 면적보다 큰 것을 특징으로 하는 상변화 기억 셀.
3. 제 1 항에 있어서,

   상기 제1 배리어막 패턴은 금속 질화막인 것을 특징으로 하는 상변화 기억셀.
4. 제 3 항에 있어서,

   상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 보론 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 보론 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 보론 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 보론 질화막(ZrBN) 또는 몰리브데눔 질화막(MoN)인 것을 특징으로 하는 상변화 기억 셀.
5. 제 1 항에 있어서,

   상기 제2 배리어막 패턴은 금속 질화막인 것을 특징으로 하는 상변화 기억 셀.
6. 제 5 항에 있어서,

   상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 보론 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 보론 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 보론 질화막(WBN), 텅스텐실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 보론 질화막(ZrBN) 또는 몰리브데눔 질화막(MoN)인 것을 특징으로 하는 상변화 기억 셀.
7. 제 1 항에 있어서,

   상기 플레이트 전극 콘택홀의 측벽 및 상기 제2 배리어막 패턴 사이에 개재된 절연막 스페이서를 더 포함하는 것을 특징으로 하는 상변화 기억 셀.
8. 제 1 항에 있어서,

   상기 제2 배리어막 패턴은 상기 플레이트 전극 콘택홀의 내벽(inner wall) 및 상기 상부 층간절연막의 상부면을 덮는 것을 특징으로 하는 상변화 기억 셀.
9. 제 1 항에 있어서,

   상기 제2 배리어막 패턴은 상기 플레이트 전극 콘택홀을 채우는 플러그 형태를 갖는 것을 특징으로 하는 상변화 기억 셀.
10. 제 1 항에 있어서,

    상기 제2 배리어막 패턴을 갖는 반도체기판의 전면 상에 형성된 플레이트 전극을 더 포함하는 것을 특징으로 하는 상변화 기억 셀.
11. 제 1 항에 있어서,

    상기 데이타 저장요소 및 상기 상부 층간절연막 사이에 개재된 산화보호막 패턴(oxidation protection layer pattern)을 더 포함하되, 상기 플레이트 전극 콘택홀은 상기 산화보호막 패턴을 관통하는 것을 특징으로 하는 상변화 기억 셀.
12. 제 11 항에 있어서,

    상기 산화보호막 패턴은 실리콘 질화막(SiN), 붕소질화막(BN), 실리콘 탄화막(SiC) 또는 황화아연막(ZnS)인 것을 특징으로 하는 상변화 기억 셀.
13. 반도체기판 상에 데이타 저장요소를 형성하되, 상기 데이타 저장요소는 차례로 적층된 제1 배리어막 패턴 및 상변화 물질막 패턴으로 구성되고,

    상기 데이타 저장요소를 갖는 반도체기판의 전면 상에 상부 층간절연막을 형성하고,

    상기 상부 층간절연막을 패터닝하여 상기 상변화 물질막 패턴의 소정영역을 노출시키는 플레이트 전극 콘택홀을 형성하고,

    상기 플레이트 전극 콘택홀을 덮는 제2 배리어막 패턴을 형성하는 것을 포함하되, 상기 제2 배리어막 패턴은 적어도 상기 노출된 상변화 물질막 패턴과 접촉하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
14. 제 13 항에 있어서,

    상기 데이타 저장요소를 형성하기 전에, 상기 반도체기판 상에 하부 층간절연막을 형성하고,

    상기 하부 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 스토리지 노드 콘택홀을 형성하고,

    상기 스토리지 노드 콘택홀 내에 스토리지 노드 플러그를 형성하는 것을 더 포함하되, 상기 스토리지 노드 플러그는 상기 제1 배리어막 패턴의 하부면과 접촉하고, 상기 스토리지 노드 플러그 및 상기 제1 배리어막 패턴 사이의 접촉면적은 상기 제2 배리어막 패턴 및 상기 상변화 물질막 패턴 사이의 접촉 면적보다 큰 것을 특징으로 하는 상변화 기억 셀의 제조방법.
15. 제 13 항에 있어서,

    상기 데이타 저장요소를 형성하는 것은

    상기 반도체기판 상에 제1 배리어막 및 상변화 물질막을 차례로 형성하고,

    상기 상변화 물질막 및 상기 제1 배리어막을 연속적으로 패터닝하는 것을 포함하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
16. 제 15 항에 있어서,

    상기 제1 배리어막은 금속 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
17. 제 16 항에 있어서,

    상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 보론 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 보론 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 보론 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 보론 질화막(ZrBN) 또는 몰리브데눔 질화막(MoN)으로 형성하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
18. 제 16 항에 있어서,

    상기 상변화 물질막은 GeSbTe막으로 형성하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
19. 제 13 항에 있어서,

    상기 상부 층간절연막을 형성하기 전에, 데이타 저장요소 상에 산화보호막 패턴을 형성하는 것을 더 포함하되, 상기 플레이트 전극 콘택홀은 상기 상부 층간절연막 및 상기 산화보호막 패턴을 패터닝함으로써 형성되는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
20. 제 19 항에 있어서,

    상기 산화보호막 패턴은 실리콘 질화막(SiN), 붕소질화막(BN), 실리콘 탄화막(SiC) 또는 황화아연막(ZnS)으로 형성하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
21. 제 13 항에 있어서,

    상기 제2 배리어막 패턴은 금속질화막으로 형성하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
22. 제 21 항에 있어서,

    상기 금속질화막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 보론 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 보론 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 보론 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 보론 질화막(ZrBN) 또는 몰리브데눔 질화막(MoN)으로 형성하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
23. 제 13 항에 있어서,

    상기 제2 배리어막 패턴을 형성하기 전에, 상기 플레이트 전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
24. 제 13 항에 있어서,

    상기 제2 배리어막 패턴은 상기 플레이트 전극 콘택홀의 내벽(inner wall) 및 상기 상부 층간절연막의 상부면을 덮도록 형성되는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
25. 제 13 항에 있어서,

    상기 제2 배리어막 패턴을 형성하는 것은

    상기 상부 층간절연막 상에 상기 플레이트 전극 콘택홀을 채우는 제2 배리어막을 형성하고,

    상기 상부 층간절연막의 상부면이 노출될 때까지 상기 제2 배리어막을 평탄화시키어 상기 플레이트 콘택홀 내부에 제2 배리어막 플러그를 형성하는 것을 포함하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
26. 제 13 항에 있어서,

    상기 제2 배리어막 패턴을 갖는 반도체기판의 전면 상에 플레이트 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
27. 반도체기판 상에 하부 층간절연막을 형성하고,

    상기 하부 층간절연막을 패터닝하여 상기 반도체기판의 소정영역들을 노출시키는 복수개의 스토리지 노드 콘택홀들을 형성하고,

    상기 스토리지 노드 콘택홀들 내에 복수개의 스토리지 노드 플러그들을 형성하고,

    상기 각 스토리지 노드 플러그들을 덮는 복수개의 데이타 저장요소들을 형성하되, 상기 데이타 저장요소들의 각각은 차례로 적층된 제1 배리어막 패턴 및 상변화 물질막 패턴으로 구성되고,

    상기 복수개의 데이타 저장요소들을 갖는 반도체기판의 전면 상에 상부 층간절연막을 형성하고,

    상기 상부 층간절연막을 패터닝하여 상기 각 상변화 물질막 패턴들을 노출시키는 복수개의 플레이트 전극 콘택홀들을 형성하고,

    상기 플레이트 전극 콘택홀들을 채우는 복수개의 제2 배리어막 플러그들을 형성하고,

    상기 제2 배리어막 플러그들을 갖는 반도체기판 상에 플레이트 전극을 형성하는 것을 포함하되, 상기 각 제2 배리어막 플러그들 및 상기 각 상변화 물질막 패턴들 사이의 접촉면적은 상기 각 스토리지 노드 플러그들의 상부면의 면적보다 작은 것을 특징으로 하는 상변화 기억 셀의 제조방법.
28. 제 27 항에 있어서,

    상기 상부 층간절연막을 형성하기 전에 상기 각 데이타 저장요소들 상에 적층된 복수개의 산화보호막 패턴들을 형성하는 것을 더 포함하되, 상기 플레이트 전극 콘택홀들은 상기 상부 층간절연막 및 상기 산화보호막 패턴들을 패터닝함으로써 형성되는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
29. 제 27 항에 있어서,

    상기 제2 배리어막 플러그들을 형성하기 전에, 상기 플레이트 전극 콘택홀들의 측벽들 상에 절연막 스페이서들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
30. 반도체기판 상에 하부 층간절연막을 형성하고,

    상기 하부 층간절연막을 패터닝하여 상기 반도체기판의 소정영역들을 노출시키는 복수개의 스토리지 노드 콘택홀들을 형성하고,

    상기 스토리지 노드 콘택홀들 내에 복수개의 스토리지 노드 플러그들을 형성하고,

    상기 각 스토리지 노드 플러그들을 덮는 복수개의 데이타 저장요소들을 형성하되, 상기 데이타 저장요소들의 각각은 차례로 적층된 제1 배리어막 패턴 및 상변화 물질막 패턴으로 구성되고,

    상기 복수개의 데이타 저장요소들을 갖는 반도체기판의 전면 상에 상부 층간절연막을 형성하고,

    상기 상부 층간절연막을 패터닝하여 상기 각 상변화 물질막 패턴들을 노출시키는 복수개의 플레이트 전극 콘택홀들을 형성하고,

    상기 플레이트 전극 콘택홀들의 내벽들 및 상기 상부 층간절연막의 상부면을 덮는 제2 배리어막 패턴을 형성하고,

    상기 제2 배리어막 패턴 상에 플레이트 전극을 형성하는 것을 포함하되, 상기 제2 배리어막 패턴 및 상기 각 상변화 물질막 패턴들 사이의 접촉면적은 상기 각 스토리지 노드 플러그들의 상부면의 면적보다 작은 것을 특징으로 하는 상변화 기억 셀의 제조방법.
31. 제 30 항에 있어서,

    상기 상부 층간절연막을 형성하기 전에 상기 각 데이타 저장요소들 상에 적층된 복수개의 산화보호막 패턴들을 형성하는 것을 더 포함하되, 상기 플레이트 전극 콘택홀들은 상기 상부 층간절연막 및 상기 산화보호막 패턴들을 패터닝함으로써 형성되는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
32. 제 30 항에 있어서,

    상기 제2 배리어막 패턴을 형성하기 전에, 상기 플레이트 전극 콘택홀들의 측벽들 상에 절연막 스페이서들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.