본 발명은 반도체 장치와 그 패턴 레이아웃 방법에 관한 것으로, 더 자세히 말하면, 예를 들면 양극 드라이버와 음극 드라이버 등을 구비하고, 이들을 1칩화한 표시 디스플레이 구동용 드라이버 등의 패턴 레이아웃 구조 및 그 패턴 레이아웃 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a pattern layout method thereof. More specifically, the present invention relates to a pattern layout structure such as a display display driver and a pattern layout method including a cathode driver, a cathode driver, etc. It is about.
이하, 상기 표시 디스플레이 구동용 드라이버 등을 구성하는 반도체 장치에 대하여 도면을 참조하면서 설명한다.Hereinafter, a semiconductor device constituting the display display driving driver or the like will be described with reference to the drawings.
상기 표시 디스플레이로서는 LCD 디스플레이, LED 디스플레이, 유기 EL(일렉트로 루미네센스) 디스플레이, 무기 EL 디스플레이, PDP(플라즈마 디스플레이), FED(필드 에미션 디스플레이) 등의 각종 플랫 패널 디스플레이가 있다.Examples of the display display include various flat panel displays such as an LCD display, an LED display, an organic EL (electroluminescence) display, an inorganic EL display, a PDP (plasma display), and a FED (field emission display).
이하, 일례로서, 예를 들면 양극 드라이버와 음극 드라이버를 구비하고, 유기 EL 소자에 정전류를 공급하고, 유기 EL 소자를 발광시키는 유기 EL 디스플레이 구동 드라이버에 대하여 설명한다. 또한, EL 소자는 자발광이기 때문에 액정 표시 장치에서 필요한 백라이트를 필요로 하지 않고, 시야각에도 제한이 없는 등 많은 이점을 갖고 있기 때문에, 차세대 액정 표시 장치에의 응용이 기대되고 있다. 특히, 유기 EL 소자는 고휘도가 가능하며, 고효율, 고응답 특성, 및 다색화의 점에서 무기 EL 소자보다 우수한 것이 알려져 있다.Hereinafter, as an example, an organic EL display driving driver including a positive electrode driver and a negative electrode driver, supplying a constant current to the organic EL element, and emitting the organic EL element will be described. In addition, since the EL element is self-luminous and does not require a backlight required in the liquid crystal display device, and has many advantages such as no limitation on the viewing angle, application to the next generation liquid crystal display device is expected. In particular, it is known that organic EL devices are capable of high brightness and are superior to inorganic EL devices in terms of high efficiency, high response characteristics, and multicoloring.
그리고, 상기 유기 EL 디스플레이 구동용 드라이버는 논리계의 N 채널형 MOS 트랜지스터 및 P 채널형 MOS 트랜지스터, 고내압계의 N 채널형 MOS 트랜지스터 및 P 채널형 MOS 트랜지스터, 저온 저항화가 도모된 고내압계의 N 채널형 MOS 트랜지스터 및 P 채널형 MOS 트랜지스터, 그리고 레벨 시프터용 N 채널형 MOS 트랜지스터 등으로 구성된다. 여기서, 저온 저항화가 도모된 고내압계의 MOS 트랜지스터로서, 예를 들면 D(Double diffused) MOS 트랜지스터 등이 이용된다. 또한, 상기 DMOS 트랜지스터 구조란, 반도체 기판 표면측에 형성한 확산층에 대하여, 도전형이 다른 불순물을 확산시켜서 새로운 확산층을 형성하고, 이들 확산층의 가로 방향 확산의 차를 실효 채널 길이로서 이용하여 이루어지는 것으로, 짧은 채널이 형성됨으로써 저온 저항화에 적합한 소자가 된다.In addition, the driver for driving the organic EL display includes N-channel MOS transistors and P-channel MOS transistors in logic systems, N-channel MOS transistors and P-channel MOS transistors in high voltage resistance systems, and high voltage resistance devices with low temperature resistance. N-channel MOS transistors, P-channel MOS transistors, and N-channel MOS transistors for level shifters. Here, for example, a D (Double diffused) MOS transistor is used as the MOS transistor of the high withstand voltage system at which low temperature resistance has been achieved. The DMOS transistor structure is formed by diffusing impurities of different conductivity types to form a new diffusion layer with respect to the diffusion layer formed on the surface side of the semiconductor substrate, and using the difference in the horizontal diffusion of these diffusion layers as the effective channel length. The formation of a short channel makes the device suitable for low temperature resistance.
그리고, 상기 유기 EL 디스플레이 구동용 드라이버 등 각종 드라이버를 구성하는 경우에서의 반도체 장치의 패턴 레이아웃은 출력 1 비트분의 레이아웃이 필요한 출력수만큼 반복 배치되어 이루어지는 구성으로 되어 있다.In the case of constituting various drivers such as the organic EL display driving driver, the pattern layout of the semiconductor device is configured such that the layout for one bit of output is repeatedly arranged as many as the required number of outputs.
여기서, 상기 유기 EL 디스플레이 구동용 드라이버를 구성할 때, 양극 드라이버, 음극 드라이버, 그리고 메모리부 등은 각각 따로따로 구성되어 있다. 그 때문에, 이들을 하나의 프린트 기판에 탑재하는 것으로는 비용이나 사이즈의 측면에서도 만족할 만한 것은 못되었다.When the driver for driving the organic EL display is constituted, the anode driver, the cathode driver, the memory section, and the like are configured separately. Therefore, mounting these on one printed board is not satisfactory in terms of cost and size.
그리고, 양극 드라이버, 음극 드라이버, 그리고 메모리부 등을 1칩화함으로써, 칩 사이즈의 축소화 및 저비용화를 도모하고자 하는 요망이 있었다.Then, there is a desire to reduce the chip size and reduce the cost by using one chip for the positive driver, the negative driver, and the memory unit.
도 1은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.1 is a cross-sectional view showing a method for manufacturing a semiconductor device of one embodiment of the present invention.
도 2는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.2 is a cross-sectional view illustrating a method of manufacturing a semiconductor device of one embodiment of the present invention.
도 3은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.3 is a cross-sectional view illustrating a method of manufacturing a semiconductor device of one embodiment of the present invention.
도 4는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.4 is a cross-sectional view illustrating a method of manufacturing a semiconductor device of one embodiment of the present invention.
도 5는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.5 is a cross-sectional view illustrating a method of manufacturing a semiconductor device of one embodiment of the present invention.
도 6은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.6 is a cross-sectional view illustrating a method of manufacturing a semiconductor device of one embodiment of the present invention.
도 7은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.7 is a cross-sectional view illustrating a method of manufacturing a semiconductor device of one embodiment of the present invention.
도 8은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.8 is a cross-sectional view illustrating a method of manufacturing a semiconductor device of one embodiment of the present invention.
도 9는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.9 is a cross-sectional view illustrating a method of manufacturing a semiconductor device of one embodiment of the present invention.
도 10은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.10 is a cross-sectional view illustrating a method of manufacturing a semiconductor device of one embodiment of the present invention.
도 11은 본 발명의 일 실시예의 반도체 장치의 패턴 레이아웃을 나타내는 평면도.Fig. 11 is a plan view showing a pattern layout of a semiconductor device of one embodiment of the present invention.
도 12는 종래의 반도체 장치의 패턴 레이아웃을 나타내는 평면도.12 is a plan view showing a pattern layout of a conventional semiconductor device.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 12, 13, 14, 15, 16 : 양극 드라이버 영역10, 12, 13, 14, 15, 16: Bipolar driver area
11, 음극 드라이버 영역11, cathode driver area
17 : 논리(LOGIC)부17: logic part
18, 19 : SRAM18, 19: SRAM
20 : 출력 배선20: output wiring
21 : 반도체 기판(P-sub)21: semiconductor substrate (P-sub)
22 : P형 웰(PW)22: P type well (PW)
23 : N형 웰(NW)23 N-type well (NW)
34 : 제2 P형 웰(SPW)34: second P-type well (SPW)
35 : 제2 N형 웰(SNW)35: second N-type well (SNW)
그래서, 본 발명의 반도체 장치와 그 패턴 레이아웃 방법은 양극 드라이버, 음극 드라이버, 그리고 메모리부가 1칩화된 것에 있어서, 상기 메모리부와 결선되는 소망의 드라이버를 칩 내에 균등하게 할당하고, 그 균등하게 할당된 각 드라이버의 근방 위치에 각 메모리부를 균등하게 배치하여 구성한 것을 특징으로 한다.Therefore, in the semiconductor device of the present invention and the pattern layout method thereof, the anode driver, the cathode driver, and the memory unit are formed in one chip, and the desired driver to be connected to the memory unit is equally allocated in the chip, and the evenly allocated It is characterized in that each memory unit is arranged evenly in the vicinity of each driver.
또한, 상기 메모리부와 결선되는 소망의 드라이버를 복수의 그룹으로 나누고, 각 그룹마다 각 메모리부를 배치하여 구성한 것을 특징으로 한다.In addition, a desired driver connected to the memory unit is divided into a plurality of groups, and each memory unit is arranged for each group.
또한, 상기 메모리부와 결선되는 소망의 드라이버를 칩 내의 좌우 또는 상하 위치에 대치시키고, 각 메모리부를 칩의 중앙부에 배치하여 구성한 것을 특징으로 한다.In addition, it is characterized in that a desired driver connected to the memory section is replaced with the left and right or top and bottom positions in the chip, and each memory section is arranged in the center of the chip.
<발명의 실시예>Embodiment of the Invention
이하, 본 발명의 반도체 장치와 그 패턴 레이아웃 방법에 따른 일 실시예에 대하여 도면을 참조하면서 설명한다. 또한, 본 실시예에서는 표시 디스플레이의 일례로서 유기 EL 디스플레이를 예시하고, 해당 유기 EL 디스플레이 구동용 드라이버를 구성하는 각종 MOS 트랜지스터가 혼재되어 구성되는 반도체 장치에 대하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the Example which concerns on the semiconductor device of this invention and its pattern layout method is demonstrated, referring drawings. In this embodiment, an organic EL display is exemplified as an example of a display display, and a semiconductor device in which various MOS transistors constituting the organic EL display driving driver are mixed is described.
상기 유기 EL 디스플레이 구동용 드라이버는, 도 10의 (a)의 좌측으로부터 논리계의(예를 들면, 3V) N 채널형 MOS 트랜지스터 및 P 채널형 MOS 트랜지스터, 레벨 시프터용(예를 들면, 30V) N 채널형 MOS 트랜지스터, 고내압계의(예를 들면, 30V) N 채널형 MOS 트랜지스터, 도 10의 (b)의 좌측으로부터 저온 저항화가 도모된 고내압계의(예를 들면, 30V) N 채널형 MOS 트랜지스터, 고내압계의(예를 들면, 30V) P 채널형 MOS 트랜지스터, 및 저온 저항화가 도모된 고내압계의(예를 들면, 30V) P 채널형 MOS 트랜지스터로 구성된다. 또한, 설명의 편의상, 상기 고내압계의 MOS 트랜지스터와 저온 저항화가 도모된 고내압계의 MOS 트랜지스터를 차별화하기 위해서, 이하의 설명에서는 저온 저항화가 도모된 고내압계의 MOS 트랜지스터를 SLED(Slit channel by counter doping with extended shallow drain) MOS 트랜지스터라고 한다.The organic EL display driving driver is a logic system (for example, 3V) N-channel MOS transistor, a P-channel MOS transistor, and a level shifter (for example, 30V) from the left side of Fig. 10A. N-channel MOS transistor, N-channel (for example, 30V) N-channel type MOS transistor, N-channel (for example, 30V) of high voltage withstand voltage resistance from the left side of Fig. 10 (b) It is composed of a type MOS transistor, a P-channel MOS transistor of a high withstand voltage (for example, 30V), and a P-channel MOS transistor of a high withstand voltage (for example, 30V) with low temperature resistance. For convenience of description, in order to differentiate the MOS transistor of the high withstand voltage and the MOS transistor of the high withstand voltage designed to have a low temperature resistance, in the following description, the MOS transistor of the high withstand voltage designed to have a low temperature resistance is referred to as a SLED by counter doping with extended shallow drain).
이러한 유기 EL 디스플레이 구동용 드라이버를 구성하는 각종 MOS 트랜지스터가 혼재되어 구성되는 반도체 장치에서는, 도 10에 도시한 바와 같이 상기 고내압계의 P 채널형 MOS 트랜지스터와 상기 저온 저항화가 도모된 고내압계의 P 채널형 SLEDMOS 트랜지스터가 구성되는 N형 웰(23)이 단차고부(段差高部)로 되고, 그밖의 각종 MOS 트랜지스터가 구성되는 P형 웰(22)이 단차저부(段差低部)로 구성된다. 즉, 미세한 논리계의(예를 들면, 3V) N 채널형 MOS 트랜지스터 및 P 채널형 MOS 트랜지스터가 단차 저부에 배치되도록 구성되어 있다.In a semiconductor device in which various MOS transistors constituting such an organic EL display driving driver are mixed, as shown in FIG. 10, the P-channel MOS transistor of the high withstand voltage and the high withstand voltage of which the low temperature resistance is achieved are shown. The N-type well 23 in which the P-channel SLEDMOS transistor is formed is a step height portion, and the P-type well 22 in which various other MOS transistors are formed is a step difference portion. . In other words, the N-channel MOS transistor and the P-channel MOS transistor of the fine logic system (for example, 3 V) are arranged at the bottom of the step.
이하, 상기 반도체 장치의 제조 방법에 대하여 설명한다.Hereinafter, the manufacturing method of the said semiconductor device is demonstrated.
우선, 도 1에 있어서, 각종 MOS 트랜지스터를 구성하기 위한 영역을 획정하기 위해서, 예를 들면 P형의 반도체 기판(P-sub: 21) 내에 P형 웰(PW: 22) 및 N형 웰(NW: 23)을 LOCOS법을 이용하여 형성한다. 즉, 도시한 설명은 생략하지만, 상기 기판(21)의 N형 웰 형성 영역 상에 패드 산화막 및 실리콘 질화막을 형성하고, 해당 패드 산화막 및 실리콘 질화막을 마스크로 하여, 예를 들면 붕소 이온을 대략 80KeV의 가속 전압으로, 8×1012/㎠의 주입 조건으로 이온 주입하여, 이온 주입층을 형성한다. 그 후, 상기 실리콘 질화막을 마스크로 하여 기판 표면을 LOCOS법에 의해 필드 산화하여 LOCOS막을 형성한다. 이 때, LOCOS막 형성 영역 아래에 이온 주입되어 있던 붕소 이온이 기판 내부로 확산되어 P형층이 형성된다.First, in FIG. 1, in order to define a region for constituting various MOS transistors, for example, a P-type well PW 22 and an N-type well NW in a P-type semiconductor substrate P-sub 21. 23) is formed using the LOCOS method. That is, although the illustration is omitted, a pad oxide film and a silicon nitride film are formed on the N-type well formation region of the substrate 21, and the pad oxide film and the silicon nitride film are used as masks, for example, about 80 KeV of boron ions. The ion implantation layer is formed by ion implantation under an acceleration voltage of 8 × 1012 / cm 2. Thereafter, using the silicon nitride film as a mask, the substrate surface is field oxidized by the LOCOS method to form a LOCOS film. At this time, boron ions implanted under the LOCOS film forming region are diffused into the substrate to form a P-type layer.
다음에, 상기 패드 산화막 및 실리콘 질화막을 제거한 후에 상기 LOCOS막을 마스크로 하여 기판 표면에 인 이온을 대략 80KeV의 가속 전압으로, 9×1012/㎠의 주입 조건으로 이온 주입하여 이온 주입층을 형성한다. 그리고, 상기 LOCOS막을 제거한 후에, 상기 기판에 주입된 각 불순물 이온을 열 확산시켜서, P형 웰 및 N형 웰을 형성함으로써, 도 1에 도시한 바와 같이 상기 기판(21) 내에 형성되는 P형 웰(22)은 단차 저부에 배치되고 N형 웰(23)은 단차 고부에 배치된다.Next, after the pad oxide film and the silicon nitride film are removed, phosphorus ions are implanted into the surface of the substrate using an LOCOS film as a mask at an acceleration voltage of approximately 80KeV and implantation conditions of 9 × 1012 / cm 2 to form an ion implantation layer. . After the LOCOS film is removed, each of the impurity ions implanted in the substrate is thermally diffused to form a P type well and an N type well, thereby forming a P type well formed in the substrate 21 as shown in FIG. Reference numeral 22 is disposed at the stepped bottom, and the N-type well 23 is disposed at the stepped high.
그리고, 도 2에 있어서, 각 MOS 트랜지스터마다 소자 분리하기 위해서, 대략 500㎚ 정도의 소자 분리막(24)을 LOCOS법에 의해 형성하고, 이 소자 분리막(24) 이외의 활성 영역 상에 대략 80㎚ 정도의 고내압용의 두꺼운 게이트 산화막(25)을 열 산화에 의해 형성한다.In Fig. 2, in order to separate the elements for each MOS transistor, an element isolation film 24 of about 500 nm is formed by the LOCOS method, and about 80 nm on an active region other than the element isolation film 24. A thick gate oxide film 25 for high breakdown voltage is formed by thermal oxidation.
계속해서, 레지스트막을 마스크로 하여 제1 저농도의 N형 및 P형의 소스·드레인층(이하, LN층(26), LP층(27)으로 칭함)을 형성한다. 즉, 우선, 도시되지 않은 레지스트막으로 LN층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 대략 120KeV의 가속 전압으로, 8×1012/㎠의 주입 조건으로 이온 주입하여 LN층(26)을 형성한다. 그 후, 레지스트막(PR)으로 LP층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 붕소 이온을 대략 120KeV의 가속 전압으로, 8.5×1012/㎠의 주입 조건으로 이온 주입하여 LP층(27)을 형성한다. 또한, 실제로는 후 공정의 어닐링 공정(예를 들면, 1100℃의 N2분위기 중에서, 2시간)을 거쳐서, 상기 이온 주입된 각 이온종(種)이 열 확산되어 LN층(26) 및 LP층(27)이 된다.Subsequently, a first low concentration N-type and P-type source / drain layer (hereinafter referred to as LN layer 26 and LP layer 27) is formed using the resist film as a mask. That is, first, phosphorus ions are applied to the surface of the substrate, for example, at an acceleration voltage of approximately 120 KeV at an implantation condition of 8 × 1012 / cm 2, in a state where a region other than the above LN layer formation region is covered with a resist film not shown. Ion implantation forms the LN layer 26. Subsequently, in the state where the resist film PR covered the regions other than the LP layer formation region, for example, boron ions were implanted into the substrate surface layer at an acceleration voltage of approximately 120 KeV and implanted at 8.5 × 1012 / cm 2. The LP layer 27 is formed by implantation. In addition, in practice, the ion implanted ions are thermally diffused through an annealing step (for example, 2 hours in an N2 atmosphere at 1100 ° C.) to form an LN layer 26 and an LP layer. (27).
계속해서, 도 3에 있어서, P 채널형 및 N 채널형 SLEDMOS 트랜지스터 형성 영역이 형성된 상기 LN층(26) 사이 및 LP층(27) 사이에 레지스트막을 마스크로 하여 각각 제2 저농도의 N형 및 P형의 소스·드레인층(이하, SLN층(28) 및 SLP층(29)이라고 칭함)을 형성한다. 즉, 우선, 도시되지 않은 레지스트막으로 SLN층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 대략120KeV의 가속 전압으로, 1.5×1012/㎠의 주입 조건으로 이온 주입하여 상기 LN층(26)에 이어지는 SLN층(28)을 형성한다. 그 후, 레지스트막(PR)으로 SLP층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 2불화 붕소 이온(49BF2+)을 대략 140KeV의 가속 전압으로, 2.5×1012/㎠의 주입 조건으로 이온 주입하여 상기 LP층(27)에 이어지는 SLP층(29)을 형성한다. 또한, 상기 LN층(26)과 상기 SLN층(28) 또는 상기 LP층(27)과 상기 SLP층(29)의 불순물 농도는 거의 동등하거나 어느 한쪽이 높게 설정되어 있다.Subsequently, in FIG. 3, a second low concentration N-type and P are respectively used as a mask between the LN layer 26 and the LP layer 27 in which the P-channel and N-channel SLEDMOS transistor formation regions are formed. A type source / drain layer (hereinafter referred to as SLN layer 28 and SLP layer 29) is formed. That is, first, phosphorus ions are applied to the surface of the substrate, for example, at an acceleration voltage of approximately 120 KeV at an implantation condition of 1.5 × 1012 / cm 2, in a state where a region other than the above SLN layer formation region is covered with a resist film (not shown). Ion implantation forms an SLN layer 28 following the LN layer 26. After that, the surface layer substrate in a resist covering the region other than the above film-SLP layer formation region (PR) status, for example, the second boron ion(49 BF2+) by accelerating voltage of about 140KeV, 2.5 × 10 Ion implantation is performed under an implantation condition of12 / cm 2 to form an SLP layer 29 subsequent to the LP layer 27. In addition, the impurity concentrations of the LN layer 26 and the SLN layer 28 or the LP layer 27 and the SLP layer 29 are almost equal, or either one is set high.
또한, 도 4에 있어서, 레지스트막을 마스크로 하여 고농도의 N형 및 P형의 소스·드레인층(이하, N+층(30), P+층(31)이라고 칭함)을 형성한다. 즉, 우선 도시되지 않은 레지스트막으로 N+층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 대략 80KeV의 가속 전압으로, 2×1015/㎠의 주입 조건으로 이온 주입하여 N+층(30)을 형성한다. 그 후, 레지스트막(PR)으로 P+층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 2불화 붕소 이온을 대략 140KeV의 가속 전압으로, 2×1015/㎠의 주입 조건으로 이온 주입하여 P+층(31)을 형성한다.In Fig. 4, a high concentration of N-type and P-type source / drain layers (hereinafter referred to as N+ layer 30 and P+ layer 31) is formed using the resist film as a mask. That is, first, for example, phosphorus ions are applied to the surface of the substrate with a resist film (not shown) on the N+ layer forming region, at an acceleration voltage of approximately 80 KeV, and at an implantation condition of 2 x 1015 / cm 2. Ion implantation forms the N+ layer 30. Then, a resist film (PR) P+ at the surface layer substrate in a coating to a region other than the above layer formation area state, for the second boron ion acceleration voltage of approximately 140KeV example, 2 × 10 injection of15 / ㎠ Ion implantation under the conditions to form the P+ layer 31.
다음에, 도 5에 있어서, 상기 SLN층(28) 및 SLP층(29)의 형성용 마스크 개구직경(도 3 참조)보다도 가는 개구 직경을 갖는 레지스트막을 마스크로 하여 상기 LN층(26)에 이어지는 SLN층(28)의 중앙부 및 상기 LP층(27)에 이어지는 SLP층(29)의 중앙부에 각각 역도전형의 불순물을 이온 주입함으로써, 해당 SLN층(28) 및 SLP층(29)을 분단하는 P형 보디층(32) 및 N형 보디층(33)을 형성한다. 즉, 우선, 도시되지 않은 레지스트막으로 P형층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 2불화 붕소 이온을 대략 120KeV의 가속 전압으로, 5×1012/㎠의 주입 조건으로 이온 주입하여 p형 보디층(32)을 형성한다. 그 후, 레지스트막(PR)으로 N형층 형성 영역 위 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 대략 190KeV의 가속 전압으로, 5×1012/㎠의 주입 조건으로 이온 주입하여 N형 보디층(33)을 형성한다. 또한, 상기 도 3 ∼ 도 5에 도시한 이온 주입 공정에 관한 작업 공정순은 적절하게 변경 가능하며, 상기 P형 보디층(32) 및 N형 보디층(33)의 표층부에 채널이 구성된다.Next, in Fig. 5, a resist film having an opening diameter smaller than the mask opening diameter for forming the SLN layer 28 and the SLP layer 29 (see Fig. 3) is used as a mask to follow the LN layer 26. P which separates the SLN layer 28 and the SLP layer 29 by ion implanting impurities of reverse conductivity into the central portion of the SLN layer 28 and the central portion of the SLP layer 29 subsequent to the LP layer 27. The type body layer 32 and the N type body layer 33 are formed. That is, first, for example, boron difluoride ions are implanted at a acceleration voltage of approximately 120 KeV at 5 × 1012 / cm 2 to a substrate surface layer in a state where a region other than the above P-type layer forming region is covered with a resist film (not shown). The p-type body layer 32 is formed by ion implantation under the conditions. Thereafter, in the state where the resist film PR is coated with a region other than the N-type layer forming region, phosphorus ions are ionized at a implantation condition of 5 × 1012 / cm 2 at an acceleration voltage of approximately 190 KeV, for example, on the substrate surface layer. The N-type body layer 33 is formed by implantation. In addition, the operation process order regarding the ion implantation process shown to FIG. 3 thru | or 5 can be changed suitably, and a channel is comprised in the surface layer part of the said P-type body layer 32 and the N-type body layer 33. FIG.
또한, 도 6에 있어서, 상기 통상 내압용의 미세화 N 채널형 및 P 채널형 MOS 트랜지스터 형성 영역의 기판(P형 웰: 22) 내에 제2 P형 웰(SPW: 34) 및 제2 N형 웰(SNW: 35)을 형성한다.In Fig. 6, the second P-type well (SPW) 34 and the second N-type well are formed in the substrate (P-type well: 22) of the above-described normalized breakdown voltage N-channel and P-channel MOS transistor formation regions. (SNW: 35).
즉, 상기 통상 내압의 N 채널형 MOS 트랜지스터 형성 영역 위에 개구를 갖는 도시되지 않은 레지스트막을 마스크로 하여 상기 P형 웰(22) 내에, 예를 들면 붕소 이온을 대략 190KeV의 가속 전압으로, 1.5×1013/㎠의 제1 주입 조건으로 이온 주입후, 동일하게 붕소 이온을 대략 50KeV의 가속 전압으로, 2.6×1012/㎠의 제2 주입 조건으로 이온 주입하여, 제2 p형 웰(34)을 형성한다. 또한, 상기 통상 내압용의 P 채널형 MOS 트랜지스터 형성 영역 위에 개구를 갖는 레지스트막(PR)을 마스크로 하여 상기 P형 웰(22) 내에, 예를 들면 인 이온을 대략 380KeV의 가속 전압으로, 1.5×1013/㎠의 주입 조건으로 이온 주입하여, 제2 N형 웰(35)을 형성한다. 또한, 380KeV 정도의 고가속 전압 발생 장치가 없는 경우에는, 2가의 인 이온을 대략 190KeV의 가속 전압으로, 1.5×1013/㎠의 주입 조건으로 이온 주입하는 더블 차지 방식이어도 된다. 계속해서 인 이온을 대략 140KeV의 가속 전압으로, 4.0×1012/㎠의 주입 조건으로 이온 주입한다.That is, in the P-type well 22, for example, boron ions at an acceleration voltage of approximately 190 KeV at an acceleration voltage of approximately 190 KeV, using, as a mask, an unillustrated resist film having an opening over the normal withstand voltage N-channel MOS transistor formation region. After ion implantation under a first implantation condition of13 / cm 2, boron ions were ion-implanted at an acceleration voltage of approximately 50KeV in a second implantation condition of 2.6 × 1012 / cm 2, and the second p-type well 34 was similarly implanted. Form. Further, in the P-type well 22, for example, phosphorus ions are accelerated to about 380 KeV at an acceleration voltage of approximately 380 KeV, using the resist film PR having an opening as a mask on the P-channel MOS transistor formation region for normal voltage resistance. The second N-type well 35 is formed by ion implantation under implantation conditions of 10 1013 / cm 2. In the absence of a high acceleration voltage generator of about 380 KeV, a double charge method may be employed in which divalent phosphorus ions are ion implanted at an acceleration voltage of approximately 190 KeV under implantation conditions of 1.5 × 1013 / cm 2. Subsequently, phosphorus ions are implanted at an acceleration voltage of approximately 140 KeV under implantation conditions of 4.0 × 1012 / cm 2.
다음에, 통상 내압용의 N 채널형 및 P 채널형 MOS 트랜지스터 형성 영역 위와 레벨 시프터용의 N 채널형 MOS 트랜지스터 형성 영역 위의 상기 게이트 산화막(25)을 제거한 후에, 도 7에 도시한 바와 같이, 이 영역 위에 새롭게 소망의 막 두께의 게이트 산화막을 형성한다.Next, after removing the gate oxide film 25 on the N-channel and P-channel MOS transistor formation regions for the breakdown voltage and the N-channel MOS transistor formation regions for the level shifter, as shown in FIG. A gate oxide film of a desired film thickness is newly formed on this region.
즉, 우선, 전면에 레벨 시프터용의 N 채널형 MOS 트랜지스터용으로 대략 14㎚ 정도(이 단계에서는, 대략 7㎚ 정도이지만, 후술하는 통상 내압용의 게이트 산화막 형성 시에 막 두께가 증대함)의 게이트 산화막(36)을 열 산화에 의해 형성한다. 계속해서, 통상 내압용의 N 채널형 및 P 채널형 MOS 트랜지스터 형성 영역 위에 형성된 상기 레벨 시프터용의 N 채널형 MOS 트랜지스터의 게이트 산화막(36)을제거한 후에, 이 영역에 통상 내압용의 얇은 게이트 산화막(37)(대략 7㎚ 정도)을 열 산화에 의해 형성한다.That is, at first, about 14 nm (in this step, it is about 7 nm, but about 7 nm, but the film thickness increases at the time of forming a gate voltage film for normal breakdown voltage mentioned later) for the N-channel-type MOS transistor for a level shifter. The gate oxide film 36 is formed by thermal oxidation. Subsequently, after the gate oxide film 36 of the N-channel MOS transistor for level shifter formed on the N-channel and P-channel MOS transistor formation regions for normal breakdown voltage is removed, a thin gate oxide film for normal breakdown voltage in this region is removed. (37) (about 7 nm) is formed by thermal oxidation.
계속해서, 도 8에 있어서, 전면에 대략 100㎚ 정도의 폴리실리콘막을 형성하고, 이 폴리실리콘막에 POCl3를 열 확산원으로서 열 확산하여 도전화한 후에, 이 폴리실리콘막 위에 대략 100㎚ 정도의 텅스텐 실리사이드막, 다시 대략 150㎚ 정도의 SiO2막을 적층하고, 도시되지 않은 레지스트막을 이용하여 패터닝하여 각 MOS 트랜지스터용의 게이트 전극(38A, 38B, 38C, 38D, 38E, 38F, 38G)을 형성한다. 또한, 상기 SiO2막은 패터닝 시의 하드 마스크로서 작용한다.Subsequently, in FIG. 8, a polysilicon film having a thickness of about 100 nm is formed on the entire surface, and the polysilicon film is thermally diffused and electrically conductive as POCl3 as a heat diffusion source. A tungsten silicide film of about 150 nm and a SiO2 film of about 150 nm were laminated and patterned using a resist film (not shown) to form gate electrodes 38A, 38B, 38C, 38D, 38E, 38F, and 38G for each MOS transistor. do. In addition, the SiO2 film serves as a hard mask during patterning.
계속해서, 도 9에 있어서, 상기 통상 내압용의 N 채널형 및 P 채널형 MOS 트랜지스터용으로 저농도의 소스·드레인층을 형성한다.9, a low concentration source / drain layer is formed for the above normal breakdown voltage N-channel and P-channel MOS transistors.
즉, 우선, 통상 내압용의 N 채널형 MOS 트랜지스터용의 저농도 소스·드레인층 형성 영역 위 이외의 영역을 피복하는 도시되지 않은 레지스트막을 마스크로 하여, 예를 들면 인 이온을 대략 20KeV의 가속 전압으로, 6.2×1013/㎠의 주입 조건으로 이온 주입하여, 저농도의 N-형 소스·드레인층(39)을 형성한다. 또한, 통상 내압용의 P 채널형 MOS 트랜지스터용의 저농도 소스·드레인층 형성 영역 위 이외의 영역을 피복하는 레지스트막(PR)을 마스크로 하여, 예를 들면 2불화 붕소 이온을 대략 20KeV의 가속 전압으로, 2×1013/㎠의 주입 조건으로 이온 주입하여, 저농도의 P-형 소스·드레인층(40)을 형성한다.That is, first, as a mask, for example, a resist film not covered with a region other than on the low concentration source / drain layer forming region for the N-channel type MOS transistor for normal breakdown voltage is used as an acceleration voltage of approximately 20 KeV, for example. Ion implantation under the implantation conditions of 6.2 × 1013 / cm 2 to form a low concentration N-type source / drain layer 39. Further, for example, using a resist film PR covering a region other than on the low concentration source / drain layer forming region for a P-channel-type MOS transistor for breakdown voltage, for example, boron difluoride ions have an acceleration voltage of approximately 20 KeV. Then, ion implantation is carried out under an implantation condition of 2 × 1013 / cm 2 to form a low concentration P-type source / drain layer 40.
또한, 도 10에 있어서, 전면에 상기 게이트 전극(38A, 38B, 38C, 38D, 38E, 38F, 38G)을 피복하도록 대략 250㎚ 정도의 TEOS막(41)을 LPCVD법에 의해 형성하고, 상기 통상 내압용의 N 채널형 및 P 채널형 MOS 트랜지스터 형성 영역 위에 개구를 갖는 레지스트막(PR)을 마스크로 하여 상기 TEOS막(41)을 이방성 에칭한다. 이에 따라, 도 10에 도시한 바와 같이 상기 게이트 전극(38A, 38B)의 양 측벽부에 측벽 스페이서막(41A)이 형성되며, 상기 레지스트막(PR)으로 피복된 영역에는 TEOS막(41)이 그대로 남는다.In Fig. 10, a TEOS film 41 of about 250 nm is formed by LPCVD to cover the gate electrodes 38A, 38B, 38C, 38D, 38E, 38F, and 38G on the entire surface. The TEOS film 41 is anisotropically etched using a resist film PR having an opening on the N-channel and P-channel MOS transistor formation regions for breakdown voltage as a mask. Accordingly, as shown in FIG. 10, the sidewall spacer layer 41A is formed at both sidewalls of the gate electrodes 38A and 38B, and the TEOS layer 41 is formed in the region covered with the resist film PR. It stays as it is.
그리고, 상기 게이트 전극(38A)과 측벽 스페이서막(41A), 및 상기 게이트 전극(38B)과 측벽 스페이서막(41A)을 마스크로 하여, 상기 통상 내압용의 N 채널형 및 P 채널형 MOS 트랜지스터용으로 고농도의 소스·드레인층을 형성한다.The gate voltage 38A and the sidewall spacer film 41A, and the gate electrode 38B and the sidewall spacer film 41A are masked, and are used for the N-channel and P-channel MOS transistors for normal voltage resistance. To form a high concentration source / drain layer.
즉, 통상 내압용의 N 채널형 MOS 트랜지스터용의 고농도 소스·드레인층 형성 영역 위 이외의 영역을 피복하는 도시되지 않은 레지스트막을 마스크로 하여, 예를 들면 비소 이온을 대략 100KeV의 가속 전압으로, 5×1015/㎠의 주입 조건으로 이온 주입하여, 고농도의 N+형 소스·드레인층(42)을 형성한다. 또한, 통상 내압용의 P 채널형 MOS 트랜지스터용의 고농도 소스·드레인층 형성 영역 위 이외의 영역을 피복하는 도시되지 않은 레지스트막을 마스크로 하여, 예를 들면 2불화 붕소 이온을 대략 40KeV의 가속 전압으로, 2×1015/㎠의 주입 조건으로 이온 주입하여 고농도의 P+형 소스·드레인층(43)을 형성한다.That is, using as a mask a resist film (not shown) which covers a region other than the high concentration source / drain layer forming region for an N-channel-type MOS transistor for normal voltage resistance, for example, arsenic ions at an acceleration voltage of approximately 100 KeV, Ion implantation is performed under implantation conditions of 10 1015 / cm 2 to form a high concentration N+ type source / drain layer 42. Further, for example, boron difluoride ions at an acceleration voltage of approximately 40 KeV are used as a mask using a resist film (not shown) that covers a region other than the high concentration source / drain layer forming region for the P-channel MOS transistor for breakdown voltage. Ion implantation under the implantation conditions of 2 × 1015 / cm 2 to form a high concentration P+ source / drain layer 43.
이하, 도시한 설명은 생략하지만, 전면에 TEOS막 및 BPSG막 등으로 이루어지는 대략 600㎚ 정도의 층간 절연막을 형성한 후에, 상기 각 고농도의 소스·드레인층(30, 31, 42, 43)에 컨택트 접속하는 금속 배선층을 형성함으로써, 상기 표시 디스플레이 구동용 드라이버를 구성하는 통상 내압용의 N 채널형 MOS 트랜지스터 및 P 채널형 MOS 트랜지스터, 레벨 시프터용의 N 채널형 MOS 트랜지스터, 고내압용의 N 채널형 MOS 트랜지스터 및 P 채널형 MOS 트랜지스터, 저온 저항화가 도모된 고내압용의 N 채널형 SLEDMOS 트랜지스터 및 P 채널형 SLEDMOS 트랜지스터가 완성된다.Hereinafter, although the illustration is abbreviate | omitted, after forming the interlayer insulation film of about 600 nm which consists of a TEOS film | membrane, a BPSG film | membrane, etc. on the front surface, it contacts each said high concentration source-drain layer 30, 31, 42, 43. By forming the metal wiring layers to be connected, the N-channel MOS transistors and P-channel MOS transistors for normal voltage, which constitute the display display driving driver, the N-channel MOS transistors for level shifters, and the N-channel type for high voltage resistance A MOS transistor and a P-channel MOS transistor, a high breakdown voltage N-channel SLEDMOS transistor and a P-channel SLEDMOS transistor are completed.
여기서, 본 발명의 특징은 표시 디스플레이 구동용 드라이버, 예를 들면 유기 EL 소자(유기 일렉트로·루미네센스 소자)에 정전류를 공급하고, 유기 EL 소자를 발광시키는 유기 EL 디스플레이 구동용 드라이버 등에 있어서, 양극 드라이버와 음극 드라이버와 표시 데이터 등을 기억하는 메모리부 및 컨트롤러 등을 1칩화하는 경우의 효율적인 패턴 레이아웃 방법에 있다.A feature of the present invention is that in a display display driving driver, for example, an organic EL display driving driver which supplies a constant current to an organic EL element (organic electroluminescent element) and emits an organic EL element, the anode The present invention provides an efficient pattern layout method in the case of forming one chip of a memory unit, a controller, and the like for storing a driver, a cathode driver, display data and the like.
이하, 본 발명의 패턴 레이아웃 구성에 대하여 간략화한 도면을 이용하여 개략을 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the outline is demonstrated using the simplified drawing about the pattern layout structure of this invention.
도 11의 (a)에 있어서, 양극 드라이버와 음극 드라이버와 메모리부 및 컨트롤러 등을 1칩화하여, 도 11의 (a)의 지면 좌측 상부로부터, 32비트의 양극(세그먼트: SEG) 드라이버 영역(10), 128비트의 음극(공통: COM) 드라이버 영역(11), 32 비트의 양극 드라이버 영역(12), 지면 좌측 하부로부터, 32 비트의 양극 드라이버 영역(13), 10 비트의 아이콘용 양극 드라이버 영역(14), 10 비트의 아이콘용 양극 드라이버 영역(15), 32 비트의 양극 드라이버 영역(16)을 배치하고 있다. 또한,각각의 드라이버 영역은 출력 1 비트분에 상당하는 출력 영역을 필요한 출력분만 반복하여 배치함으로써 소망의 출력 비트군을 구성하고 있다.In FIG. 11A, the positive driver, the negative driver, the memory unit, the controller, and the like are formed into one chip, and a 32-bit positive electrode (segment: SEG) driver region 10 is formed from the upper left side of the page of FIG. ), 128-bit negative electrode (common: COM) driver area 11, 32-bit positive driver area 12, 32-bit positive driver area 13 from the bottom left of the page, 10-bit positive driver area for icons (14), a 10-bit icon positive driver region 15 and a 32-bit positive driver region 16 are disposed. In addition, each driver area is configured with a desired output bit group by repeatedly arranging an output area corresponding to one bit of output only for the required output.
그리고, 칩의 중앙부에 다른 논리(LOGIC)부(17)를 통해 대칭인 위치(본 실시예에서는 좌우 대칭이지만, 칩 내의 배열에 맞추어 상하 대칭인 위치라도 상관없다)에 메모리부로서의 SRAM(스태틱 RAM: 18, 19)이 배치되고, 해당 SRAM(18, 19)으로부터의 출력 배선(20)이 각각 상기 양극 드라이버 영역(10, 12, 13, 16)에 결선되어 있다.SRAM (static RAM) as a memory unit at a symmetrical position (in this embodiment, it is left-right symmetrical, but may be symmetrical in accordance with the arrangement in the chip) through another logic section 17 at the center of the chip. : 18 and 19 are arrange | positioned, and the output wiring 20 from the said SRAMs 18 and 19 is connected to the said positive electrode driver area | regions 10, 12, 13, and 16, respectively.
이와 같이 본 발명에서는, SRAM과 결선되는 양극 드라이버를 칩 내의 네 구석에 배치시키고, 각 양극 드라이버 영역(10, 12, 13, 16)에 맞추어 SRAM을 2 분할하여, 칩의 좌단부에 배치된 양극 드라이버 영역(10, 13)의 그룹과, 칩의 우단부에 배치된 양극 드라이버 영역(12, 16)의 그룹에 각각 대응시킴으로써, 배선(20)의 배치가 용이해진다.As described above, in the present invention, the anode driver connected to the SRAM is arranged in four corners of the chip, and the SRAM is divided into two in accordance with each of the anode driver regions 10, 12, 13, and 16, and the anode disposed at the left end of the chip. Corresponding to the group of the driver regions 10 and 13 and the group of the positive electrode driver regions 12 and 16 arranged at the right end of the chip, respectively, the arrangement of the wiring 20 is facilitated.
즉, 종래(도 12)의 구성과 상기 도 11의 (a)의 구성을 비교하여 설명하면, 도 12에 도시한 바와 같이 모든 드라이버에 대응하는 출력 패드(1)를 칩 내에 일렬로 배치한 경우에는 1 개소에 배치된 메모리부(2)로부터 각 출력 패드(1)로 배선(3)이 배치되기 때문에, 배선(3)의 배치 스페이스(도 12 중 원으로 둘러싸인 영역)가 필요해져, 그 만큼만 칩 사이즈가 증대하게 된다.That is, when comparing the conventional configuration (Fig. 12) with the configuration in Fig. 11A, the output pads 1 corresponding to all the drivers are arranged in a line in the chip as shown in Fig. 12. Since the wirings 3 are arranged in the output pads 1 from the memory units 2 arranged at one place, an arrangement space (the area enclosed by a circle in FIG. 12) of the wirings 3 is required, and only that much. The chip size is increased.
이에 대하여 본 발명에서는, 도 11의 (a)에 도시한 바와 같이 SRAM과 결선되는 드라이버(본 실시예에서는, 양극 드라이버)를 칩 내의 네 구석에 배치시키고, 해당 각 양극 드라이버 영역(10, 12, 13, 16)에 맞추어 SRAM을 2 분할하고, 각 양극 드라이버 영역(10, 12, 13, 16)과 SRAM(18, 19)을 배선(20)하기 때문에 배치 스페이스가 적어진다.In contrast, in the present invention, as shown in Fig. 11A, a driver (anode driver in this embodiment) connected to an SRAM is arranged in four corners of the chip, and the respective anode driver regions 10, 12, Since the SRAM is divided into two in accordance with 13 and 16, and the bipolar driver regions 10, 12, 13, and 16 and the SRAMs 18 and 19 are wired 20, the layout space is reduced.
또한, 도 11의 (b)에 도시한 구성과, 상기 도 11의 (a)의 구성을 비교 설명하면, 도 11의 (b)에 도시한 구성은 도 11의 (a)의 구성과 마찬가지로 SRAM과 결선되는 드라이버(본 실시예에서는 양극 드라이버)를 칩 내의 네 구석에 배치시키고 있지만, 해당 각 양극 드라이버 영역(10, 12, 13, 16)과 결선되는 SRAM(18, 19)은 1 개소에 배치시키고 있기 때문에, 배선(20)의 배치 스페이스는 상기 도 12의 구성과 비교하여 적지만, 상기 도 11의 (a)의 구성을 비교하여 커진다.In addition, when the structure shown in FIG. 11B is compared with the structure of FIG. 11A, the structure shown in FIG. 11B is the same as that of FIG. 11A. Drivers (positive driver in this embodiment) are arranged in four corners of the chip, but SRAMs 18 and 19 connected to the respective positive driver regions 10, 12, 13, and 16 are arranged in one place. Since the layout space of the wiring 20 is small compared with the structure of FIG. 12, the structure of FIG. 11 (a) is larger than that of the structure of FIG.
또한, 도 11의 (a)의 구성은 배선 길이도 좌우 대칭이 되기 때문에, 상기 도 11의 (b), 도 12의 구성에 비하여 임피던스에 의한 영향도 저감할 수 있고, 표시 오차도 억지할 수 있다.In addition, since the wiring length is also symmetrical in the configuration of FIG. 11A, the influence of impedance can be reduced and the display error can be suppressed as compared with the configuration of FIGS. 11B and 12. have.
이상 설명한 바와 같이, 예를 들면 양극 드라이버, 음극 드라이버, 그리고 메모리부나 컨트롤러 등을 갖는 유기 EL 디스플레이 구동용 드라이버 등을 1칩화하는 경우에, 메모리부를 2 분할함으로써, 해당 메모리부와 각 드라이버를 결선할 때의 배치 배선 길이가 짧아지기 때문에, 칩 사이즈의 축소화가 도모되고 저비용화가 가능해진다.As described above, for example, in the case where a positive driver, a negative driver, and an organic EL display driving driver having a memory unit or a controller are formed into one chip, the memory unit and each driver can be connected by dividing the memory unit into two chips. Since the arrangement wiring length at the time becomes short, the chip size can be reduced and the cost can be reduced.
또한, 본 실시예에서는 메모리부와 결선되는 양극 드라이버 영역(10, 12, 13, 16)을 칩의 네 구석에 균등하게 배치하고, 해당 양극 드라이버 영역(10, 12, 13, 16)을 2개의 그룹으로 나누고, 각 그룹에 대응하도록 메모리부를 2 분할(SRAM: 18, 19)하고 있지만, 더 세분화시켜도 된다.In this embodiment, the anode driver regions 10, 12, 13, and 16 connected to the memory unit are evenly arranged in four corners of the chip, and the anode driver regions 10, 12, 13, and 16 are arranged in two. The memory unit is divided into two groups (SRAMs 18 and 19) so as to correspond to each group, but may be further divided.
또한, 본 실시예에서는 표시 디스플레이로서, 유기 EL 디스플레이를 예로 들어, 그 구동용 드라이버에 대하여 설명하였지만, 본 발명은 그에 한정되지는 않고, 예를 들면 LCD 디스플레이, LED 디스플레이, 무기 EL 디스플레이, PDP(플라즈마 디스플레이), FED(필드 에미션 디스플레이) 등의 각종 플랫 패널 디스플레이의 구동용 드라이버에 적용 가능한 것이다.In addition, in the present embodiment, an organic EL display has been described as an example of a display display, and the driving driver has been described. However, the present invention is not limited thereto, and for example, an LCD display, an LED display, an inorganic EL display, and a PDP ( It is applicable to the driver for driving various flat panel displays, such as a plasma display) and a field emission display (FED).
본 발명에 따르면, 양극 드라이버, 음극 드라이버, 그리고 메모리부 등을 갖는 표시 디스플레이 구동용 드라이버를 1칩화할 때에, 메모리부와 결선되는 드라이버 영역을 칩 내에서 균등하게 할당하고, 균등하게 할당된 각 드라이버 영역에 대응하여 메모리부를 분할 배치시킴으로써, 메모리부와 드라이버 사이의 배선 배치가 용이해져, 메모리부에서의 배선 길이가 짧아짐으로써 칩 사이즈의 축소화를 도모할 수 있다.According to the present invention, when a display driver for driving a display display having a positive driver, a negative driver, and a memory unit, etc. is formed into one chip, the driver regions to be connected to the memory unit are equally allocated within the chip, and each driver allocated equally. By dividing the memory section corresponding to the area, the wiring arrangement between the memory section and the driver becomes easy, and the wiring length in the memory section is shortened, so that the chip size can be reduced.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001053628AJP2002261168A (en) | 2001-02-28 | 2001-02-28 | Semiconductor device and pattern layout method thereof |
| JPJP-P-2001-00053628 | 2001-02-28 |
| Publication Number | Publication Date |
|---|---|
| KR20020070798A KR20020070798A (en) | 2002-09-11 |
| KR100423694B1true KR100423694B1 (en) | 2004-03-18 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0008419AExpired - Fee RelatedKR100423694B1 (en) | 2001-02-28 | 2002-02-18 | Semiconductor device and pattern lay-out method thereof |
| Country | Link |
|---|---|
| JP (1) | JP2002261168A (en) |
| KR (1) | KR100423694B1 (en) |
| CN (1) | CN1373506A (en) |
| TW (1) | TW535291B (en) |
| Publication number | Publication date |
|---|---|
| JP2002261168A (en) | 2002-09-13 |
| KR20020070798A (en) | 2002-09-11 |
| TW535291B (en) | 2003-06-01 |
| CN1373506A (en) | 2002-10-09 |
| Publication | Publication Date | Title |
|---|---|---|
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application | St.27 status event code:A-0-1-A10-A12-nap-PA0109 | |
| PA0201 | Request for examination | St.27 status event code:A-1-2-D10-D11-exm-PA0201 | |
| PG1501 | Laying open of application | St.27 status event code:A-1-1-Q10-Q12-nap-PG1501 | |
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration | St.27 status event code:A-1-2-D10-D22-exm-PE0701 | |
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment | St.27 status event code:A-2-4-F10-F11-exm-PR0701 | |
| PR1002 | Payment of registration fee | St.27 status event code:A-2-2-U10-U11-oth-PR1002 Fee payment year number:1 | |
| PG1601 | Publication of registration | St.27 status event code:A-4-4-Q10-Q13-nap-PG1601 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:4 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:5 | |
| FPAY | Annual fee payment | Payment date:20090225 Year of fee payment:6 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:6 | |
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee | St.27 status event code:A-4-4-U10-U13-oth-PC1903 Not in force date:20100309 Payment event data comment text:Termination Category : DEFAULT_OF_REGISTRATION_FEE | |
| PC1903 | Unpaid annual fee | St.27 status event code:N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text:Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date:20100309 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| P22-X000 | Classification modified | St.27 status event code:A-4-4-P10-P22-nap-X000 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| P22-X000 | Classification modified | St.27 status event code:A-4-4-P10-P22-nap-X000 |