KR100417855B1 - 반도체소자의 캐패시터 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 및 그 제조방법에 관한 것으로, 반도체 기판을 제공하는 단계와, 상기 반도체기판상에 도프트폴리실리콘으로된 하부 전극을 형성하는 단계와, 상기 하부전극상에 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막을 형성하는 단계와, 상기 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막을 저온 플라즈마에 의한 산화처리를 실시하는 단계 및, 상기 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막상에 상부전극을 형성하는 단계를 포함하여 이루어 지며, 캐패시터 유전체막으로 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01 ≤z≤0.1) 유전체막을 사용하므로써 고집적 반도체소자에 적합한 충분한 충전용량을 확보할 수 있는 것이다.

Description

반도체소자의 캐패시터 및 그 제조방법{capacitor of semiconductor device and method for fabricating the same}

본 발명은 반도체 소자의 캐패시터에 관한 것으로, 보다 구체적으로는 반도체소자에서 요구하는 충전용량을 충분히 확보할 수 있으면서 우수한 전기적 특성을 얻을 수 있는 반도체소자의 캐패시터 및 그 제조방법에 관한 것이다.

일반적으로, 미세화된 반도체공정기술의 발달로 메모리제품의 고집적화가 가속화됨에 따라 단위 셀의 면적이 크게 감소됨은 물론 동작전압의 저전압화가 이루어지고 있다.

그러나, 기억소자의 동작에 필요한 충전용량은 셀면적의 감소에도 불구하고, 소프트에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해 25 fF/cell 이상의 충분한 충전용량이 요구되고 있다.

종래에는 질화막/산화막(NO) 구조에서와 같이, 질화막을 유전체로 사용하고 있는 DRAM용 캐패시터의 경우에는 유효 표면적을 증대시켜 충전용량을 확보하기 위하여 하부전극을 3차원 구조로 형성하거나 하부전극의 높이를 높게 하였다.

그러나, 하부전극을 3차원 구조로 형성하는 것은 공정상의 어려움으로 인해 충전용량을 확보하는데 한계가 있다.

또한, 하부전극의 높이를 높게 하는 것은 높이가 증가되면서 생기는 셀지역과 주변회로지역간의 단차 차이로 인해 후속 노광공정시 초점심도(Depth of Focus)가 확보되지 않아 배선공정 이후의 집적공정시에 악영향을 미치게 된다.

따라서, 종래의 NO 구조의 캐패시터로는 256 M이상의 차세대 DRAM 소자에 필요한 충전용량을 확보하는데 한계가 있다.

최근에는 이러한 NO 캐패시터의 한계를 극복하고자 유전상수값이 4 내지 5인 NO박막 대신에 유전상수값이 25 내지 27인 Ta₂O₅박막을 유전체막으로 이용하는 Ta₂O₅캐패시터의 개발이 이루어지고 있다.

이러한 관점에서, 종래기술에 따른 반도체소자의 캐패시터 및 그 제조방법를 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.

도 1은 종래기술에 따른 반도체소자의 캐패시터 및 그 제조방법에 있어서, 유전체막으로 Ta₂O₅박막을 사용한 경우의 캐패시터 단면도이다.

도 2은 종래기술에 따른 캐패시터 제조방법에 있어서, Ta₂O₅유전 체막 형성후 후속열처리(산화공정)시에 활성산소에 의해 Ta₂O₅박막내에 존재하는 산소 공공과 탄소불순물이 제거되는 것을 도시한 도면이다.

도 3는 종래기술에 따른 캐패시터 제조방법에 있어서, Ta₂O₅박막 증착후 N₂O 열처리(산화처리)공정을 진행한 캐패시터의 단면 SEM 사진을 나타낸 도면이다.

종래기술에 따른 반도체소자의 캐패시터 및 그 제조방법은, 도 1에 도시된바와같이, 먼저 반도체기판(1)상에 층간절연막(3)을 형성하고, 이를 패터닝하여 반도체기판(1)의 일부를 노출시킨다. 그다음, 상기 노출된 반도체기판(1)을 포함한 층간절연막(3)상에 도프트 폴리실리콘층을 증착하고, 이를 패터닝하여 하부전극(5)을 형성한다.

이어서, 상기 하부전극(5)을 포함한 층간절연막(3)상면에 Ta₂O₅박막(7)을 형성한후 그 위에 TiN과 도프트 폴리실리콘을 적층하여 상부전극(9)을 형성하므로써 캐패시터 제조를 완료한다.

그러나, 상기 종래의 캐패시터에 있어서의 상기 Ta₂O₅박막(7)은, 도 2에서와 같이, 불안정한 화학 양론비를 갖고 있기 때문에 Ta와 O의 조성비 차이에 기인한 치환형 Ta 원자가 박막내에 존재하게 된다.

즉, Ta₂O₅박막은 물질 자체의 불안정한 화학적 조성비 때문에 박막내에는 산소공공(Oxygen vacancy) 상태의 치환형 Ta 원자가 항시 국부적으로 존재할 수밖에 없다.

특히, Ta₂O₅박막의 산소공공의 수는 성분들의 함량과 결합정도에 따라 다소의 차이는 있을 수 있지만 완전하게 제거할 수는 없다.

결과적으로, 캐패시터의 누설전류를 방지하기 위해, Ta₂O₅박막의 불안정한 화학양론비를 안정화시켜 유전체박막내에 잔존해 있는 치환형 Ta 원자를 산화시키는 별도의 산화공정이 필요하다.

또한, Ta₂O₅박막은 상부전극 및 하부전극으로 사용되는 폴리실리콘(옥사이드계 전극) 또는 TiN(금속계 전극)과의 산화반응성이 크기 때문에 박막내에 존재하는 산소가 계면으로 이동하여 저유전산화층을 형성함과 동시에계면의 균질성을 크게 떨어 뜨린다.

그리고, 박막 형성시에 Ta₂O₅박막의 전구체(precursor)인 Ta(OC₂H₅)₅의 유기물과 O₂또는 N₂O 가스의 반응으로 인해 불순물인 탄소(C)원자와 C, CH_{4 ,}C₂H₄등과 같은 탄소화합물 및 수분(H₂O)이 함께 존재하게 된다.

결국, Ta₂O₅박막내에 불순물로 존재하는 탄소원자(Carbon), 이온과 라디칼(Radical) 뿐만아니라 산소공공으로 인하여 캐패시터의 누설전류가 증가하게 되고 유전특성이 열화되는 문제점을 갖고 있다.

따라서, 종래에는 이와 같은 문제점을 극복하기 위해 N₂O 또는 O₂분위기하에서 전기로 또는 RTP를 이용하여 후속 열처리(산화공정)하는 기술이 제안되었다.

그러나, 종래의 이와 같은 후속 열처리과정에서, 도 3에서와 같이, 산화제인 활성산소(O^*) 성분이 전하저장전극인 도프트 폴리실리콘과 Ta₂O₅유전체막사이의 계면까지 확산하여 저 유전율을 갖는 산화막(SiO₂)이 형성되므로써 캐패시터의 등가산화막(T_ox)이 두꺼워지게 된다.

결국, Ta₂O₅(ε=25)이 비교적 큰 유전율을 갖고 있음에도 불구하고, 도 3에서와 같이, 계면에 약 25 ∼ 35 Å 정도의 산화층이 존재하기 때문에 사실상 T_ox=30 Å이하의 값을 얻을 수가 없다.

따라서, Ta₂O₅유전체막을 사용하는 경우에 캐패시터의 충전용량은 NO 캐패시터의 약 1.5배 정도밖에는 얻을 수 없는 한계를 갖고 있다.

이에 본 발명은 상기 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 고집적 소자에서 요구하는 충전용량을 충분히 확보할 수 있으면서 우수한 전기적 특성을 얻을 수 있는 반도체소자의 캐패시터 및 그 제조방법을 제공함에 있다.

또한, 본 발명의 다른 목적은 간단한 스택구조 또는 오목한 구조의 전하저장전극을 사용하더라도 고집적소자에서 요구되는 충분한 충전용량을 얻을 수 있어 단위공정수의 감소와 더불어 단위공정시간이 짧아지므로써 생산원가를 절감시킬 수 있는 반도체소자의 캐패시터 및 그 제조방법을 제공함에 있다.

그리고, 본 발명의 또다른 목적은 LPCVD법을 이용하여 화학양론비가 Ta₂O₅보다 안정되고 높은 유전율을 갖는 유전체박막으로 이루어진 캐패 시터를 제조할수 있는 반도체소자의 캐패시터 및 그 제조방법을 제공함에 있다.

더욱이, 본 발명의 또 다른 목적은 저온플라즈마산화처리법을 이용하여 하부전극과 유전체막사이의 계면에 저유전산화막이 두껍게 형성되는 것을 방지할 수 있음은 물론 유전체막내에 존재하는 불순물을 효과적으로 제거할 수 있는 반도체소자의 캐패시터 및 그 제조방법을 제공함에 있다.

도 1은 종래기술에 따른 반도체소자의 캐패시터 및 그 제조방법에 있어서, 유전체막으로 Ta₂O₅박막을 사용한 경우의 캐패시터 단면도이다.

도 2은 종래기술에 따른 캐패시터 제조방법에 있어서, Ta₂O₅유전 체막 형성후 후속열처리(산화공정)시에 활성산소에 의해 Ta₂O₅박막내에 존재하는 산소 공공과 탄소불순물이 제거되는 것을 도시한 도면이다.

도 3는 종래기술에 따른 캐패시터 제조방법에 있어서, Ta₂O₅박막 증착후 N₂O 열처리(산화처리)공정을 진행한 캐패시터의 단면 SEM 사진을 나타낸 도면이다.

도 4 내지 도 7는 본 발명의 실시예에 따른 반도체소자의 캐패시터 및 그 제조방법을 설명하기 위한 반도체소자의 캐패시터 단면도이다.

도 8은 본 발명에 따른 다른 실시예에 따른 반도체소자의 캐패시터의 단면도이다.

도 9는 본 발명에 따른 또 다른 실시예에 따른 반도체소자의 캐패시터 단면도이다.

[도면부호의설명]

11 : 반도체기판 13 : 층간절연막

15 : 하부전극 17 : 질화막

19 : Ta_1-xAl_xO_yN_z유전체막 21 : 상부전극

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판을 제공하는 단계와, 상기 반도체기판상에 하부전극을 형성하는 단계와, 상기 하부전극상에 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막을 형성하는 단계 및, 상기 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 제1특징으로한다.

또한, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판을 제공하는 단계와, 상기 반도체기판상에 도프트폴리실리콘으로된 하부전극을 형성하는 단계와, 상기 하부전극상에 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막을 형성하는 단계와, 상기 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막을 저온 플라즈마에 의한 산화처리를 실시하는 단계 및, 상기 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 제2특징으로한다.

그리고, 본 발명에 따른 반도체소자의 캐패시터는, 반도체기판과, 상기 반도체기판상에 형성된 하부전극과, 상기 하부전극상에 형성된 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막과, 상기 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막상에 형성된 상부전극을 포함하여 구성되는 것을 제3특징으로한다.

이하, 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법을 첨부한 도면에 의거하여 상세히 설명하도록 한다.

도 4 내지 도 7은 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법을 설명하기 위한 반도체소자의 단면도이다.

본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법은, 도 4에 도시된 바와같이, 먼저 반도체소자를 형성하기 위한 여러 구조(미도시)들이 형성된 반도체기판(11)상에 층간절연막(13)을 형성하고, 상기 층간절연막(13)내에 상기 하부전극을 콘택시키기 위한 콘택(미도시)을 형성한다.

그다음, 상기 콘택을 포함한 층간절연막(13)의 상면에 하부전극용 도전물질층, 예를 들면 도프트 폴리실리콘을 증착하고 이를 패터닝하여 캐패시터의 하부전극(15)을 형성한다.

이때, 상기 하부전극(15)은 상기 도프트 폴리실리콘 외에 도프트 비정질실리콘과 같은 실리콘계 물질로 형성하거나, TiN, TaN, W, WN, WSi, Ru, RuO_2,Ir, IrO₂, Pt 와 같은 금속계 물질중에서 어느 하나를 사용하여 형성한다.

또한, 상기 하부전극(15)의 일실시예로는, 간단한 스택구조(simple stacked structure) 또는 도면에 도시된 실린더 구조를 기본으로하는 이중 및 삼중구조와 같은 다양한 3차원 구조로 형성하여 유효 표면적을 증대시킬 수도 있다.

그리고, 상기 하부전극(15)의 또다른 실시예들로는, 도 8에서의오목(concave) 구조 또는 도 9에서의 실린더 구조의 스토리지노드를 형성한후 상기 스토리지노드의 표면에 HSG(Hemi-Spherical-Grain)구조의 반구형 폴리실리콘층을 형성하여 하부전극으로 사용할 수도 있다.

그다음, 도 5에 도시된 바와같이, 선택적인 공정으로, 상기 하부전극(15)의 표면을 질화(nitridation)처리시켜 상기 하부전극(15)표면에 질화막(17)을 얇게 형성한다.

이때, 상기 질화막(17)은 후속공정에서 진행되는 캐패시터의 유전체막 형성시 또는 후속 열공정에 의해 유전체막과 하부전극과의 계면에 저유전율을 갖는 자연산화막(SiO₂)이 생성되는 것을 방지하는 역할을 한다.

또한, 상기 질화막(17)은 저압 화학기상증착(LPCVD) 챔버에서 유전체막 형성전에 인-시튜(In-situ)로 플라즈마를 방전시켜 NH₃가스 또는 N₂/H₂가스 분위기와 기판온도를 300 내지 500 ℃ 온도로 유지한 상태에서 질화시켜 형성한다.

그리고, 상기 질화막(17)은, 플라즈마를 이용하는 방법대신에, 급속열공정(Rapid Thermal Process; RTP)을 이용하여 650 내지 950 ℃의 온도 및 NH₃가스 분위기에서 아닐링하여 형성하거나, 전기로(furnace)를 이용하여 500 내지 1000℃ 온도 및 NH₃가스 분위기하에서 형성할 수도 있다.

한편, 상기 후속공정인 캐패시터의 유전체막 형성시에 또는 후속 열공정에 의해 유전체막과 하부전극과의 계면에 저유전율을 갖는 자연산화막(SiO₂)이 생성되는 것을 방지하기 위한 방법으로는, 상기와 같은 질화막(17)을 형성하는 방법대신에, 상기 하부전극(15)의 표면을 HF 증기(HF vapor) 또는 HF용액을 사용하여 자연산화막을 제거할 수도 있다.

또한, 상기 질화막(17) 대신에, HF 화합물을 이용하여 하부전극(15)을 표면처리하기 전 또는 후에 계면을 세정하거나 균일성(uniformity)을 향상시키기 위해 NH₄ON 용액 또는 H₂SO₄용액 등의 화합물을 사용하여 계면을 처리할 수도 있다.

그리고, 앞에서 상술한 바와같이, 캐패시터의 유전체막 형성전 또는 형성후에 산화 저항성을 증가시키기 위해 플라즈마 또는 급속 열처리 공정(RTP)을 이용하여 NH₃가스 또는 N₂/ H₂가스 분위기에서 하부전극(15) 표면을 300 내지 950 ℃의 온도 범위내에서 질화처리하거나, NO₂또는 O₂가스 분위기에서 열처리하여 댕글링본드(dangling bond)에 기인한 구조적 결함(defect) 내지 구조적 불균일성(homogeneity)을 개선하여 누설전류특성을 향상시킬 수 있다.

한편, 상기 질화막(17) 형성대신에, 하부전극(15)과 후속공정에서 형성될 유전체막을 동일한 LP-CVD(하부전극 증착용 챔버와 유전체막 증착용 챔버가 서로 클러스터(cluster)화되어 있는 증착시스템)내에서 진공파괴없이 인-시튜로 증착하여 하부전극과 유전체막사이의 계면에 저유전 산화막이 형성되는 것을 원천적으로 방지할 수도 있다.

이어서, 도 6에 도시된 바와같이, 상기 질화막(17)을 포함한 전체 구조의 상부면에 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1) 유전체막(19)을 증착한다.

이때, 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막(19)을 증착하기 위한 전구체(precursor)로는 Ta(OC₂H₅)₅(tantalum ethylate)과 Al(OC₂H₅)₃(aluminum etylate)를 사용한다.

또한, 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막(19)은, Ta(OC₂H₅)₅(tantalum ethylate)와 Al(OC₂H₅)₃(aluminum etylate)용액과 같은 금속유기화합물용액을 전구체로 하여 화학기상증착(CVD)용 Ta성분의 화학증기와 Al 성분의 화학증기를 MFC(Mass Flow Controller)와 같은 유량 조절기를 통해 정량 공급한후, 150 내지 300 ℃ 온도범위내에서 정온으로 유지되고 있는 증발기 또는 증발관에서 기화시킨 다음 응축을 방지하기 위해 150 ℃ 온도이상되는 공급관을 따라 LP-CVD 챔버내로 주입하여 증착한다. 이때, 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막(19)은 약 50 내지 150 Å 두께, 바람직하게는 55 내지 100 Å 두께로 증착한다.

한편, 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막(19)은 300 내지 600 ℃ 온도의 LPCVD 챔버내에서 Ta 화학증기와 Al 화학증기를 유량조절기(MFC)를 통해 정량 공급하고 10 sccm 내지 1000 sccm 유량의 NH₃가스와 100 torr이하의 분위기하에서 화학증기증착을 유도하여 증착할 수도 있다.

그다음, 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤ z≤0.1) 유전체막(19)을 300 내지 600 ℃의 온도와 N₂O 또는 O₂가스 분위기하에서 저온플라즈마산화처리하여 탄소불순물과 함께 유전체박막내에 잔존해 있는 산소공공(oxygen vacancy)을 동시에 제거해 준다.

그다음, 저온플라즈마 산화처리된 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막(19)을 약 700 내지 900 ℃의 온도와 N₂또는 NH₃분위기의 전기로 또는 RTP에서 아닐링처리하여 결정화를 유도하므로써 유전체막의 유전율을 증가시킨다.

또는, 저온플라즈마 산화처리된 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1) 유전체막(19)을 클러스터(cluster)화되어 있는 인접 RTP챔버에서 진공파괴(vacuum break)없이 인-시튜로 결정화를 유도할 수도 있다.

한편, 상기 플라즈마 산화처리공정을 실시하지 않고, 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막(19)을 약 700 내지 900 ℃온도와 N₂O 또는 O₂분위기하의 상압 내지는 감압상태의 전기로 또는 RTP에서 아닐링처리하므로써 결정화를 유도해 줌과 동시에 유전체막(19)내의 탄소불순물과 산소공공을 함께 제거할 수도 있다.

이어서, 도 7에 도시된 바와같이, 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막(19)상에 상부전극(21)을 형성하여 캐패시터 제조를 완료한다.

이때, 상기 상부전극(21)으로는 도프트폴리실리콘을 사용하여 SIS (Silicon-Insulator-Silicon)구조의 캐패시터를 형성하거나, TiN, TaN, W, WN, WSi, Ru, RuO_{2 ,}Ir, IrO₂, Pt 와 같은 금속계 물질중 어느 하나를 사용하여 MIS(Metal-Insulator-Silicon)구조의 캐패시터를 형성할 수도 있다.

또한, 상기 상부전극(21)의 다른 실시예로, 도면에 도시하지는 않았지만, 상기 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막(19)상에 금속물질층(미도시)(예를들면, TiN)을 100 ∼ 600Å 두께로 먼저 증착한후 상기 금속물질층상에 후속 열공정에 의해 캐패시터의 전기적 특성열화를 방지하기 위한 완충층으로 도프트폴리실리콘층(미도시)을 적층하여 상기 금속물질층과 폴리실리콘층으로 구성된 상부전극을 형성할수도 있다.

이때, 상기 금속물질층(미도시)으로는, TiN, TaN, W, WN, WSi, Ru, RuO_{2 ,}Ir, IrO₂, Pt와 같은 금속계 물질중 어느 하나를 사용하여 형성한다.

그리고, 본 발명에 따른 또다른 실시예로서, 하부전극과 상부전극 모두를 도프트실리콘대신에 TiN, TaN, W, WN, WSi, Ru, RuO_2,Ir, IrO₂, Pt 와 같은 금속계 물질중 어느 하나를 사용하여 MIM(Metal-Insulator-Metal) 구조의 캐패시터 소자를 형성할 수도 있다.

한편, 본 발명의 다른 실시예로서, 도 8에 도시된 바와같이, 하부전극의 구조를 오목 형태로 형성하되, 반도체기판(31)상에 제1콘택홀(34)이 구비된 제1층간절연막(33)이 형성되고, 상기 제1콘택홀(34)을 포함한 제1 층간 절연막 (33)상에 제2콘택홀(38)이 구비된 제2층간절연막(37)이 형성되어 있다.

또한, 상기 제1콘택홀(34)을 포함한 제2콘택홀(38)내에 상기 제1콘택홀(34)을 매립하는 오목 형태의 도프트 폴리실리콘층패턴(35)이 형성되어 있다.

그리고, 상기 도프트 폴리실리콘층패턴(35)의 노출된 표면상에 HSG(Hemi-Spherical Glass)(41)이 형성되어 있다, 여기서, 상기 HSG(41)와 도프트폴리실리콘층패턴(35)는 하부전극을 구성한다.

더우기, 상기 HSG(41)과 제2층간절연막(37)상에 유전체막(43)이 형성되어 있고, 상기 유전체막(43)상에는 상부전극(45)이 형성되어 반도체소자의 캐패시터가 구성된다.

여기서, 상기 유전체막(43)으로는 앞서 기술된 실시예에서 의 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1) 유전체막이 사용된다.

또한, 상기 상부전극(45)으로는 도프트폴리실리콘을 사용하여 SIS (Silicon-Insulator-Silicon)구조의 캐패시터를 형성하거나, TiN, TaN, W, WN, WSi, Ru, RuO_{2 ,}Ir, IrO₂, Pt 와 같은 금속계 물질중 어느 하나를 사용하여 MIS(Metal-Insulator-Silicon)구조의 캐패시터를 형성할 수도 있다. 여기서, 상기 상부전극(45)은 상기 금속계 물질층상에 폴리실리콘층을 적층한 구조로 형성할 수도 있다.

또 한편, 본 발명의 또다른 실시예로서, 도 9에 도시된 바와같이, 하부전극의 구조를 실린더 형태로 형성하되, 반도체기판(51)상에 콘택홀(54)이 구비된 층간절연막(53)이 형성되어 있다. 또한, 상기 콘택홀(54)과 제3층간절연막(53)상에 실린더 형태의 도프트 폴리실리콘층 패턴(55)이 형성되어 있다.

그리고, 상기 도프트 폴리실리콘층패턴(55)의 노출된 표면상에 HSG (Hemi-Spherical Glass)(57)가 형성되어 있다, 여기서, 상기 HSG(57)와 도프트폴리실리콘층패턴(55)은 하부전극을 구성한다.

더우기, 상기 HSG(57)과 층간절연막(53)상에 유전체막(59)이 형성되어 있고, 상기 유전체막(59)상에는 상부전극(61)이 형성되어 반도체소자의 캐패시터가 구성된다. 여기서, 상기 유전체막(59)으로는 앞서 기술된 실시예에서의 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1) 유전체막이 사용된다.

또한, 상기 상부전극(61)으로는 도프트폴리실리콘을 사용하여 SIS (Silicon-Insulator-Silicon)구조의 캐패시터를 형성하거나, TiN, TaN, W, WN, WSi, Ru, RuO_{2 ,}Ir, IrO₂, Pt 와 같은 금속계 물질중 어느 하나를 사용하여 MIS(Metal-Insulator-Silicon)구조의 캐패시터를 형성할 수도 있다. 여기서, 상기 상부전극(61)은 상기 금속계 물질층상에 폴리실리콘층을 적층한 구조로 형성할 수도 있다.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법에 있어서는, TaAlON 유전체막을 사용하기 때문에 종래의 불안정한 화학양론비를 가진 유전체막에서 발생되는 산소공공과 탄소불순물에 의하여 누설전류가 발생되는 문제점을 효과적으로 해결할 수 있다.

또한, 본 발명에 있어서는, 저온플라즈마산화처리법을 이용하여 하부전극과 유전체막사이의 계면에 발생되는 저유전 산화막의 형성을 억제할 수 있기 때문에 불균일한 산화막이 형성되므로 인해 누설전류가 발생되는 것을 막을 수 있고, 캐패시터의 등가산화막의 두께(Tox)를 25 Å 미만으로 얇게 제어할 수가 있다.

그리고, 본 발명에 있어서는, 0.18 μm 이하의 미세회로선폭이 적용되는 제품군의 메모리셀에서 적합한 유전율을 갖는 Ta-Al-ON 유전체막을 얻을수 있어, 하부전극의 면적을 증가시키기 위해 3차원 구조의 복잡한 캐패시터의 하부전극을 형성할 필요가 없다.

따라서, 본 발명은 간단한 스택 구조 또는 오목(concave) 구조의 하부전극을 사용하더라도 25 fF/셀 이상의 충분한 충전용량을 얻을 수 있으므로 캐패시터 제조시에 단위공정수가 적어지고, 단위공정시간이 짧아져서 생산원가를 절감할 수 있다.

그러므로, 본 발명에 있어서의 Ta-Al-ON박막은 등가산화막(Tox)의 두께를 약 25 Å이하로 낮추더라도 종래의 Ta₂O₅유전체막을 사용한 경우보다 누설전류가 상대적으로 작고 안정적이며, 절연파괴전압(breakdown voltage)이 높아 항복전계 특성이 우수한 전기적 특성값을 얻을 수 있으므로 0.13 μm 이하의 미세회로선폭이 적용되는 차세대 제품군의 메모리셀에서도 25 fF/셀 이상의 충분한 충전용량값을 얻을 수 있다.

본 명세서에 개시된 실시예는 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법을 구현하는 일 예이지 본 발명을 이에 한정하는 것은 아니다.

기타, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (35)

1. 반도체기판을 제공하는 단계;

   상기 반도체기판상에 하부전극을 형성하는 단계;

   상기 하부전극상에 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막을 형성하는 단계;

   상기 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막을 저온플라즈마에 의해 산화처리하는 단계; 및

   산화처리된 상기 Ta_1-xAl_xO_yN_z유전체막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서, 상기 하부전극은 도프트 폴리실리콘 또는 비정질 실리콘의 실리콘계 물질로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
3. 제 1 항에 있어서, 상기 하부전극의 표면상에 반구형 폴리실리콘을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
4. 제 1 항에 있어서, 상기 하부전극은 스택구조(simple stacked structure), 실린더 구조, 원통형 구조 또는 오목(concave) 구조중 어느 하나로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
5. 제4항에 있어서, 상기 하부전극의 표면상에 HSG(Hemi-Spherical-Grain) 구조의 반구형 폴리실리콘층을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
6. 제 1 항에 있어서, 상기 하부전극은 TiN, TaN, W, WN, WSi, Ru, RuO_2,Ir, IrO₂또는 Pt의 금속계 물질중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
7. 제 1 항에 있어서, 상기 Ta_1-xAl_xO_yN_z유전체막을 형성하기 전에 상기 하부전극의 표면을 질화처리 또는 산화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
8. 제 7 항에 있어서, 상기 질화처리하는 단계는 챔버내의 반도체기판의 온도를 300 내지 500 ℃로 유지시킨 상태에서 플라즈마를 방전시켜 NH₃가스 또는 N₂/ H₂가스분위기에서 하부전극의 표면을 질화처리하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
9. 제 7 항에 있어서, 상기 질화처리하는 단계는 650 내지 950 ℃의 온도 및 NH₃가스분위기에서 급속열처리공정(RTA)을 통해 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
10. 제 7 항에 있어서, 상기 질화처리하는 단계는 500 내지 1000 ℃의 온도 및 NH₃가스분위기하에서 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
11. 제 1 항에 있어서, 상기 Ta_1-xAl_xO_yN_z유전체막을 형성하기 전에 상기 하부전극의 표면을 HF 화합물로 세정하여 자연산화막을 제거하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
12. 제 1 항에 있어서, 상기 Ta_1-xAl_xO_yN_z유전체막은 Ta(OC₂H₅)₅또는 Al(OC₂H₅)₃용액의 금속유기화합물용액을 전구체로 하여 Ta성분의 화학증기와 Al 성분의 화학증기를 정량 공급한후, 150 내지 300 ℃ 온도범위내의 정온에서 기화시킨 다음 150 ℃ 온도이상되는 공급관을 따라 챔버내로 주입하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
13. 제 12 항에 있어서, 상기 Ta_1-xAl_xO_yN_z유전체막은 300 내지 600 ℃ 온도의 챔버내에서 Ta 화학증기와 Al 화학증기를 정량 공급하고 10 sccm 내지 1000 sccm 유량의 NH₃가스와 100 torr이하 분위기하에서 화학증기증착을 유도하여 증착하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
14. 제1항에 있어서, 상기 저온 플라즈마에 의한 산화처리공정은, Ta_1-x-Al_x-O_yN_z유전체막은 300 내지 600 ℃ 온도와 N₂O 또는 O₂가스 분위기하에서 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
15. 제14항에 있어서, 상기 Ta_1-x-Al_x-O_yN_z유전체막을 저온플라즈마에 의한 산화처리후 700 내지 900 ℃의 온도와 N₂또는 NH₃분위기에서 아닐링처리하여 결정화를 유도하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
16. 제14항에 있어서, 상기 Ta_1-x-Al_x-O_yN_z유전체막을 저온 플라즈마에 의한 산화처리후 클러스터(cluster)화되어 있는 인접 챔버에서 진공파괴없이 인-시튜로 결정화를 유도하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
17. 본 발명의 청구의 범위 제5항의 자기 센서는, 상기 청구의 범위 제1항 또는 제2항의 자기 센서로서, 상기 박막층이 2.1×10

    ¹⁶

    /㎤ 이상의 전자 농도를 가지며 또한 상기 박막층의 전자 이동도 μ(㎠/V·s)와 전자 농도 n(1/㎝

    ³

    )의 관계가,
18. 제 1 항에 있어서, 상기 상부전극은 TiN, TaN, W, WN, WSi, Ru, RuO_{2 ,}Ir, IrO₂또는 Pt의 금속계 물질중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
19. 제 18 항에 있어서, 상기 상부전극은, 상기 Ta_1-x-Al_x-O_yN_z유전체막상에 금속계 물질을 100 내지 600 Å의 두께로 먼저 형성한후 그 위에 도프트 폴리실리콘층을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
20. 제 1 항에 있어서, 상기 하부전극과 상부전극 모두를 도프트 폴리실리콘 또는 TiN, TaN, W, WN, WSi, Ru, RuO_{2 ,}Ir, IrO₂또는 Pt의 금속계 물질중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
21. 반도체기판을 제공하는 단계;

    상기 반도체기판상에 도프트폴리실리콘으로된 하부전극을 형성하는 단계;

    상기 하부전극상에 Ta_1-x-Al_x-O_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막을 형성하는 단계;

    상기 Ta_1-xAl_xO_yN_z유전체막을 저온 플라즈마에 의한 산화처리를 실시하는 단계; 및

    상기 Ta_1-xAl_xO_yN_z유전체막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
22. 제 21 항에 있어서, 상기 Ta_1-xAl_xO_yN_z유전체막은 Ta(OC₂H₅)₅또는 Al(OC₂H₅)₃용액의 금속유기화합물용액을 전구체로 하여 Ta성분의 화학증기와 Al 성분의 화학증기를 정량 공급한후, 150 내지 300 ℃ 온도범위내의 정온에서 기화시킨 다음 150 ℃ 온도이상되는 공급관을 따라 챔버내로 주입하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
23. 제 21 항에 있어서, 상기 Ta_1-xAl_xO_yN_z유전체막은 300 내지 600 ℃ 온도의 챔버내에서 Ta 화학증기와 Al 화학증기를 정량 공급하고 10 sccm 내지 1000 sccm 유량의 NH₃가스와 100 torr이하 분위기하에서 화학증기증착을 유도하여 증착하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
24. 제21항에 있어서, 상기 저온 플라즈마에 의한 산화처리는 300 내지 600 ℃ 온도와 N₂O 또는 O₂가스 분위기하에서 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
25. 제21항에 있어서, 상기 Ta_1-x-Al_x-O_yN_z유전체막을 저온플라즈마에 의한 산화처리후 700 내지 900 ℃의 온도와 N₂또는 NH₃분위기에서 아닐링처리하여 결정화를 유도하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
26. 제21항에 있어서, 상기 Ta_1-x-Al_x-O_yN_z유전체막을 저온 플라즈마에 의한 산화처리후 클러스터(cluster)화되어 있는 인접 챔버에서 진공파괴없이 인-시튜로 결정화를 유도하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
27. 제21항에 있어서, 상기 Ta_1-x-Al_x-O_yN_z유전체막을 700 내지 900 ℃온도와 N₂O 또는 O₂분위기하의 상압 내지는 감압상태에서 아닐링처리하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
28. 제 21 항에 있어서, 상기 상부전극은 TiN, TaN, W, WN, WSi, Ru, RuO_{2 ,}Ir, IrO₂또는 Pt의 금속계 물질중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
29. 제 21 항에 있어서, 상기 상부전극은 Ta_1-xAl_xO_yN_z유전체막상에 금속계 물질층을 100 내지 600 Å의 두께로 먼저 형성한후 그 위에 도프트 폴리실리콘층을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
30. 제 29항에 있어서, 상기 금속계물질층은 TiN, TaN, W, WN, WSi, Ru, RuO_{2 ,}Ir, IrO₂또는 Pt의 금속계 물질중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
31. 반도체기판;

    상기 반도체기판상에 형성되고 도프트폴리실리콘층패턴과 HSG로 구성된 하부전극;

    상기 하부전극상에 형성된 Ta_1-xAl_xO_yN_z(0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1)유전체막; 및

    상기 Ta_1-xAl_xO_yN_z유전체막상에 형성된 상부전극을 포함하여 구성되되, 상기 상부전극은 TiN, TaN, W, WN, WSi, Ru, RuO_{2 ,}Ir, IrO₂또는 Pt의 금속계 물질중에서 어느 하나로 형성되거나, 상기 금속계 물질층상에 도프트폴리실리콘층이 적층된 구조로 구성된 것을 특징으로하는 반도체소자의 캐패시터.
32. 삭제
33. 삭제
34. 제 31 항에 있어서, 상기 하부전극은 오목 구조 또는 실린더 구조로 형성되는 것을 특징으로하는 반도체소자의 캐패시터.
35. 삭제