KR100324716B1 - Packaging Methods for Microstructures and Microsystems - Google Patents

Abstract

Translated fromKorean

본 발명은 반도체의 미세구조물을 패키징하는 방법에 관한 것으로서 보다 구체적으로는 구조물의 움직임을 가능하게 하는 구조물 웨이퍼의 희생층을 먼저 식각한 후, 덮게 웨이퍼로 접합한 상태에서 스루홀 형성 및 금속화 공정을 행하는 미세구조물의 패키징에 관한 것이다.The present invention relates to a method for packaging a microstructure of a semiconductor, and more particularly, a through-hole forming and metallization process in a state in which a sacrificial layer of a structure wafer enabling the movement of the structure is first etched and then bonded to the wafer to cover the structure. It relates to the packaging of the microstructure to perform.

본 발명에 의하면 본딩패드의 식각으로 인한 수율저하를 방지함과 전극형성 공정을 단순화시킴으로 동시에 제작비면에서도 저렴한 신규한 미세구조물 패키징 방법을 제공할 수 있다.According to the present invention, it is possible to provide a novel microstructure packaging method which is inexpensive even in terms of manufacturing cost by preventing a yield decrease due to etching of the bonding pad and simplifying the electrode forming process.

Description

Translated fromKorean

미세구조물 패키징방법 {Packaging Methods for Microstructures and Microsystems}Microstructures Packaging Method {Packaging Methods for Microstructures and Microsystems}

본 발명은 반도체의 미세구조물을 패키징하는 방법에 관한 것으로서 보다 구체적으로는 구조물의 움직임을 가능하게 하는 구조물 웨이퍼의 희생층을 먼저 식각한 후, 덮게 웨이퍼로 접합한 상태에서 스루홀 형성 및 금속화 공정을 행하는 미세구조물의 패키징에 관한 것이다.The present invention relates to a method for packaging a microstructure of a semiconductor, and more particularly, a through-hole forming and metallization process in a state in which a sacrificial layer of a structure wafer enabling the movement of the structure is first etched and then bonded to the wafer to cover the structure. It relates to the packaging of the microstructure to perform.

종래의 반도체의 패키징 방법으로는 먼저 SIMOX 웨이퍼를 이용하여 금속화공정을 행한 후 구조물을 형성하고, 다음으로 구조물의 움직임을 가능하게 하는 구조물 하부의 희생층 제거공정에 의하여 웨이퍼를 제작하는 공정과 구조물을 보호하기 위하여 스루 홀(through hole)이 형성된 덮게 웨이퍼를 형성하고 웨이퍼 본딩하는 것으로 구성되어 진다.Conventional packaging methods for semiconductors include a process of fabricating a wafer by first performing a metallization process using a SIMOX wafer, forming a structure, and then removing the sacrificial layer under the structure to allow the structure to move. It consists of forming a wafer with a through hole formed therein to protect the wafer and bonding the wafer.

이를 도면에 의하여 좀더 상세하게 설명하기로 한다.This will be described in more detail with reference to the drawings.

도 1a은 종래의 반도체 패키징 방법으로서 SIMOX 웨이퍼(10)에 사진공정(Pho tolithography)과 식각공정을 이용하여 접지 연결 및 구조물 지지기둥(anchor)(11)을 도 1b에서와 같이 형성하고, 도 1c와 같이 구조물을 형성하기 위하여 원하는 두께의 에피택셜 층(13)을 성장시킨다. 다음으로 구조물의 패턴마스크 및 덮게 웨이퍼의 접합을 위한 정렬마크(15)를 형성하기 위하여 마스크층으로 습식열산화나 화학증기증착(CVD)을 이용하여 양쪽면에 산화막(14)을 도 1d와 같이 형성시킨다. 이후 접합정렬을 위한 마크(15)를 형성하고, 형성될 구조물과 외부회로와의 연결을 위한 금속패드(17)를 형성하기 위하여 습식식각 또는 건식식각의 방법을 이용하여 산화막에 접촉창(contact window)(16)을 도 1f에서와 같이 형성한다. 접촉창에 금속패드(17)를 형성한 다음 구조물을 형성할 마스크를 이용하여 산화막에 패턴을 형성하고 상기의 산화막을 마스크로 하여 하부의 실리콘을 건식식각, 일반적으로 딥 반응이온식각(Deep reactive ion etching),을 이용하여 도 1h와 같은 구조물을 형성한다. 다음으로 상기 구조물의 움직임을 가능하게 하기 위하여 불산이나 완충된 불산을 이용하여 소정의 원하는 만큼만 시간조절에 의해 구조물 하부의 희생층(12)을 도 1i에서와 같이 제거하며 상기 제반 공정에 의해 구조물이 형성된 웨이퍼를 준비하게 된다.FIG. 1A illustrates a conventional semiconductor packaging method in which a ground connection and an anchor 11 are formed on a SIMOX wafer 10 using a pho tolithography and etching process as shown in FIG. 1B, and FIG. 1C. To grow the epitaxial layer 13 of the desired thickness to form a structure as shown. Next, in order to form an alignment mark 15 for bonding the wafer to cover the pattern mask and the structure of the structure, an oxide film 14 is formed on both sides using wet thermal oxidation or chemical vapor deposition (CVD) as a mask layer, as shown in FIG. 1D. To form. Thereafter, a contact window is formed on the oxide layer using a wet etching method or a dry etching method to form a mark 15 for joining alignment and a metal pad 17 for connecting the structure to be formed with an external circuit. ) 16 is formed as in FIG. 1F. The metal pad 17 is formed on the contact window, and then a pattern is formed on the oxide layer using a mask to form a structure, and the bottom silicon is dry etched, generally a deep reactive ion etch using the oxide layer as a mask. etching), to form a structure as shown in Figure 1h. Next, in order to enable the movement of the structure, the sacrificial layer 12 under the structure is removed as shown in FIG. The formed wafer is prepared.

다음으로 덮게 웨이퍼(20)를 형성하기 위하여 그림 1j와 같은 웨이퍼를 습식열산화하여 도 1k의 식각마스크를 형성한다. 식각 마스크가 형성된 웨이퍼의 뒷면에 사진식각공정을 이용하여 접합을 위한 정렬마크를 위한 패턴을 도 1l에서와 같이 형성하고, 도 1m에서와 같이 실리콘식각에 의하여 정렬마크를 형성한다. 다음으로 덮게 웨이퍼의 상부에 오프닝(opening) 패턴(21)을 도 1n과 같이 형성하고 도 1o 및 1p에서와 같이 실리콘 식각과 산화막제거에 의하여 덮게 웨이퍼를 형성하고,상기 덮게 웨이퍼를 상기 구조물이 형성된 웨이퍼와 웨이퍼 본딩함으로써 패키지를 완료하는 것으로 구성되어진다.Next, in order to form the wafer 20 to be covered, the wafer shown in FIG. 1j is wet thermally oxidized to form the etching mask of FIG. 1k. On the back side of the wafer on which the etch mask is formed, a pattern for alignment marks for bonding is formed using a photolithography process, and an alignment mark is formed by silicon etching as in FIG. 1M. Next, an opening pattern 21 is formed on the top of the wafer to cover the wafer, as shown in FIG. 1N, and the wafer is covered by silicon etching and oxide removal, as shown in FIGS. 1O and 1P, and the structure covers the wafer. It consists of completing a package by wafer bonding with a wafer.

상기한 종래의 패키징 기술은 다음과 같은 문제점을 지니고 있다.The conventional packaging technology described above has the following problems.

첫째, 금속화 공정(metalization)후에 구조물 하부의 희생층 제거공정을 시행하는 경우 사용되는 식각액, 예로 HF, BHF등,으로부터 금속층을 보호해야 하는데 이에 대한 적절한 대안이 없어 희생층의 제거시 금속층의 식각으로 인하여 수율저하를 초래하고,First, when the sacrificial layer removal process of the lower part of the structure is performed after the metallization process, the metal layer should be protected from the etchant used, for example, HF and BHF. Resulting in lower yields,

둘째, 구조물을 보호하는 방안으로 덮게 웨이퍼를 사용하는데 와이어연결을 위한 스루홀을 형성한 후 덮게웨이퍼 본딩을 실시하므로 덮게웨이퍼의 두께를 얇게 하는데 한계가 있으며, 두께의 제한으로 인하여 소정크기 이상의 스루홀을 형성해야 하므로 이로 인한 칩의 면적감소를 기대하는 것이 곤란하며,Second, the wafer is used as a method to protect the structure. Since the wafer bonding is performed after the through hole is formed for the wire connection, there is a limit to thinning the thickness of the covered wafer, and the through hole is larger than the predetermined size due to the limitation of the thickness. It is difficult to expect a reduction in the area of the chip due to this must be formed,

셋째, 두께웨이퍼로 인한 센서나 액츄에이터의 노이즈를 줄이기 위해서는 덮게웨이퍼에 별도의 금속화 공정이 필요로 되는 번잡함이 수반된다.Third, in order to reduce the noise of the sensor or the actuator due to the thickness wafer, the complicated wafer requires complicated metallization process.

상기와 같은 종래기술의 단점을 극복하기 위하여 본 발명은 구조물의 움직임을 가능하게 하는 구조물 웨이퍼의 희생층을 먼저 식각한 후, 덮게 웨이퍼로 접합한 상태에서 스루홀 형성 및 금속화 공정을 시행함으로써 본딩패드의 식각으로 인한 수율저하를 방지함과 동시에 공정을 단순화함으로써 제작비면에서도 저렴한 신규한 미세구조물 패키징 방법을 제공하는 것을 목적으로 한다.In order to overcome the disadvantages of the prior art as described above, the present invention bonds a sacrificial layer of a structure wafer that enables the movement of the structure first, and then bonds by performing a through hole formation and metallization process in a state of being bonded to the wafer to cover the structure. It is an object of the present invention to provide a novel method for packaging microstructures, which is inexpensive in terms of manufacturing cost by preventing a decrease in yield due to etching of a pad and at the same time simplifying the process.

도 1은 종래의 미세구조물 패키징방법으로서1 is a conventional microstructure packaging method

1a 내지 1i는 하부의 구조물 웨이퍼의 제작과정을 나타내며,1a to 1i represent the fabrication process of the lower structure wafer,

1j 내지 1p는 상부의 덮게 웨이퍼의 제작과정을 나타내며,1j to 1p represent the manufacturing process of the wafer to cover the upper portion,

1q는 구조물 웨이퍼와 덮게웨이퍼가 접합한 상태의 완성된 형태를 나타낸다.1q represents the completed form of the structure wafer and the cover wafer bonded together.

도 2는 본 발명의 미세구조물 패키징 방법으로서2 is a microstructure packaging method of the present invention.

1a 내지 1e는 하부의 구조물 웨이퍼의 제작과정을 나타내며,1a to 1e represent the fabrication process of the lower structure wafer,

1f 내지 1ks는 상부의 덮게 웨이퍼의 제작과정을 나타내며,1f to 1ks represents the fabrication process of the wafer to cover the upper portion,

1l 내지 1p는 상기 두 웨이퍼가 접합하여 완성된 소자의 제작과정을 나타낸다.1l to 1p show a fabrication process of a device in which the two wafers are joined.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10: SIMOX 웨이퍼 11:구조물 지지기둥 12,31: 희생층10: SIMOX wafer 11: structure support pillar 12, 31: sacrificial layer

13: 에피택셜층 16: 접촉창, 17: 금속패드13: epitaxial layer 16: contact window, 17: metal pad

40: 덮게 웨이퍼 31,41: 산화막 42: 정렬마크40: covering wafer 31, 41: oxide film 42: alignment mark

43: 홈(cavity) 44: 접착층 46: 스루홀43: cavity 44: adhesive layer 46: through hole

47: 금속패드 48: 금속층 49: 금속선47: metal pad 48: metal layer 49: metal wire

본 발명은 상부에 구조물의 두께와 같은 실리콘층과 중간에 희생층을 갖는 실리콘 직접 접합 웨이퍼에 구조물이 움직일 수 있도록 희생층을 식각하는 공정;The present invention provides a process for etching a sacrificial layer on a silicon direct-junction wafer having a silicon layer, such as the thickness of the structure on top, and a sacrificial layer in the middle;

하부에 접합층을 구비한 덮게 웨이퍼를 상기 공정에 의하여 준비된 실리콘 직접접합 웨이퍼의 상부에 접합하는 공정;Bonding the wafer to the upper portion of the silicon direct bonding wafer prepared by the above process so as to cover the lower portion with the bonding layer;

상기 접합된 덮게 웨이퍼를 실리콘 이방성 식각에 의해 스루홀을 형성하는 공정;Forming a through hole in the bonded cover wafer by silicon anisotropic etching;

상기 스루홀이 형성된 덮게 웨이퍼의 상면 및 구조물 웨이퍼상의 패드에 금속층을 형성하는 공정; 및 전기 공정에 의하여 완성된 웨이퍼를 소자단위로 자르고, 리드프레임에 붙인후 금속선으로 연결하고 플라스틱으로 몰딩하는 일련의 공정으로 구성되어진다.Forming a metal layer on the top surface of the wafer and the pad on the structure wafer to cover the through hole; And a series of processes in which the wafer completed by the electrical process is cut into element units, attached to a lead frame, connected by metal wires, and molded into plastic.

이하 본 발명의 내용을 첨부 도면에 의하여 좀더 상세하게 설명하기로 한다.도 2는 본 발명에 따른 패키지 제조방법을 공정 단계별로 순차적으로 도시한 것으로서, 도 2a 내지 도 2e는 하부의 구조물 웨이퍼의 제작과정을 나타내고 있으며, 도 2f 내지 도 2k는 상부의 덮게 웨이퍼의 제작과정을, 또한 도 2l 내지 도 2p는 상기 개별과정에 의하여 준비된 상기 두 웨이퍼가 접합하여 완성된 소자의 제작과정을 각각 보여주고 있다.Hereinafter, the contents of the present invention will be described in more detail with reference to the accompanying drawings. FIG. 2 is a view illustrating a method of manufacturing a package according to the present invention in sequence, step by step, and FIGS. 2A to 2E illustrate fabrication of a lower structure wafer. 2F to 2K show a process of fabricating a wafer to cover the upper portion, and FIGS. 2L to 2P show a process of fabricating a device completed by bonding the two wafers prepared by the individual process. .

먼저 하부에 위치한 구조물 웨이퍼의 제작과정을 도면에 기초하여 상세하게 설명하기로 한다. 도 2a와 같이 상부에 구조물의 두께와 같은 실리콘층(30)과 소정 두께의 희생층(31)을 지니는 실리콘 직접접합 웨이퍼(SDB wafer)를 습식 열산화하여 산화층(32)을 형성한 후, 도 2b에서와 같이 상기 웨이퍼의 뒷면에 덮게 웨이퍼 정렬에 필요한 정렬마크(33)를 형성시킨다. 다음으로 도 2c에서와 같이 웨이퍼 상부에 구조물형성을 위한 마스크를 이용하여 산화막에 구조물 패턴을 이동시킨다. ICP-RIE(Inductive coupled plasma reactive ion etcher)와 같은 딥 실리콘 식각장비를 이용하여 희생층(31)이 노출될 때까지 도 2d와 같이 실리콘을 식각한다. 상기 과정에 의하여 노출된 식각층과 구조물 하부의 희생층을 불산이나 완충된 불산등을 이용하여 습식식각을 하거나 가스상 식각장비를 이용하여 도 2e에서와 같이 구조물이 움직일 수 있도록 식각한다.First, the fabrication process of the structure wafer located below will be described in detail with reference to the drawings. After forming the oxide layer 32 by wet thermal oxidation of a silicon direct bonded wafer (SDB wafer) having a silicon layer 30 and a sacrificial layer 31 having a predetermined thickness on the upper portion as shown in FIG. 2A, FIG. As in 2b, an alignment mark 33 necessary for wafer alignment is formed to cover the back side of the wafer. Next, as shown in FIG. 2C, the structure pattern is moved to the oxide layer using a mask for forming the structure on the wafer. Silicon is etched as shown in FIG. 2D until the sacrificial layer 31 is exposed using a deep silicon etching apparatus such as inductive coupled plasma reactive ion etcher (ICP-RIE). The etching layer exposed by the above process and the sacrificial layer below the structure are wet-etched using hydrofluoric acid or buffered hydrofluoric acid, or the structure is movable to be moved as shown in FIG. 2E using gaseous etching equipment.

다음으로 상부의 덮게 웨이퍼의 제작과정을 설명하기로 한다. 도 2f와 같은 덮개를 형성할 웨이퍼(40)를 세척한 후 식각마스크를 형성하기 위하여 도 2g에서와 같은 산화막(41)을 형성한다. 상기 산화막이 형성된 덮게용 웨이퍼에 사진식각공정을 통해 도 2h와 같은 접합을 위한 정렬마크(42)를 형성한다. 다음으로 덮게용 웨이퍼(40)가 하부의 구조물 웨이퍼에 접착된 후 구조물이 움직일 수 있고, 접속패드가 형성될 수 있도록 사진 식각 공정과 실리콘 이방성 식각을 이용하여 도 2i에서와 같은 홈(Cavity)(43)을 형성시킨다. 이후, 마스크로 사용된 산화막(41)을 불산이나 완충된 불산을 이용하여 도 2j와 같이 식각제거한 후, 덮게 웨이퍼의 접합면에 접착층(44)을 증착함으로써 덮게 웨이퍼를 완성한다(도 2k).Next, the manufacturing process of the upper cover wafer will be described. After the wafer 40 to be formed as shown in FIG. 2F is cleaned, an oxide film 41 as shown in FIG. 2G is formed to form an etching mask. An alignment mark 42 for bonding as shown in FIG. 2H is formed through the photolithography process on the cover wafer on which the oxide film is formed. Next, after the covering wafer 40 is adhered to the lower structure wafer, the structure may move, and a cavity as shown in FIG. 2I may be formed by using a photolithography process and silicon anisotropic etching to form a connection pad. 43). Thereafter, the oxide film 41 used as a mask is etched away using hydrofluoric acid or buffered hydrofluoric acid as shown in FIG. 2J, and then the wafer is completed by depositing an adhesive layer 44 on the bonding surface of the wafer (FIG. 2K).

상기의 개별공정을 거쳐 제조된 덮게 웨이퍼(40)와 구조물 웨이퍼를 정렬하여 상호 접합하고(도 2l), 이어서 덮게 웨이퍼를 랩핑(lapping)과 CMP(Chemico- Me chanical Polishing)를 이용하여 소정의 원하는 두께로 얇게 조정한 후(도 2m), 실리콘 이방성 식각으로 스루홀(46)을 형성하고 마스크 산화막(45)을 제거한다(도 2n ). 상기 공정에 뒤이어 Evaporation을 이용하여 금속패드(47)와 덮게웨이퍼의 상면에 금속층(48)을 도 2o와 같이 형성시킴으로써 소자제작을 완성하면 웨이퍼를 소자단위로 자르고 도면에는 도시하지 않은 리드프레임에 붙인 후 도 2p에서와 같이 금속선(49)으로 연결하고, 도면에는 도시하지 않은 플라스틱으로 몰딩을 하면 본 발명의 소자가 완성된다.The cover wafer 40 and the structure wafer fabricated through the individual process described above are aligned and bonded to each other (FIG. 2L), and then the wrapping is applied to the desired cover using lapping and CMP (Chemico-Me chanical Polishing). After thinly adjusting to thickness (FIG. 2M), the through hole 46 is formed by silicon anisotropic etching and the mask oxide film 45 is removed (FIG. 2N). Subsequent to the above process, a metal layer 48 is formed on the upper surface of the metal pad 47 and the cover wafer using evaporation as shown in FIG. 2O. After the connection to the metal wire 49, as shown in Figure 2p and molded in the plastic not shown in the figure the device of the present invention is completed.

본 발명에 의하면 SOI MEMS 소자(가속도센서, 각속도센서, 액츄에이터 등)에서 움직이는 부분을 웨이퍼수준에서 패키징하므로서 종래의 값비싼 금속캔 패키지나 세라믹 DIP(dual line package)대신에 SMD 타입의 값싼 플라스틱 패키지를 이용할 수 있다. 또한 금속화 공정을 웨이퍼 수준의 패키징 후에 와이어 연결을 위한 스루홀을 이용하여 본딩패드를 형성함으로써 종래의 금속화 공정 후 희생층 제거를 위한 습식에칭에서 발생하던 본딩패드의 식각으로 인한 수율감소를 방지할 수 있게 한다.According to the present invention, by packaging wafer-level moving parts in an SOI MEMS device (acceleration sensor, angular velocity sensor, actuator, etc.), an SMD-type cheap plastic package is used instead of a conventional expensive metal can package or ceramic dual line package (DIP). It is available. In addition, the metallization process forms a bonding pad using a through hole for wire connection after wafer-level packaging, thereby preventing a decrease in yield due to etching of the bonding pad generated by wet etching for removing a sacrificial layer after the conventional metallization process. To do it.

또한 본 발명은 덮게 웨이퍼의 스루홀을 섀도우 마스크로 이용하여 기존의 본딩패드 형성을 위한 사진공정을 생략함으로써 수율이 높고 제작비가 저렴한 MEMS소자를 제공할 수 있는 장점을 지닌다.In addition, the present invention has the advantage of providing a high-yield, low-cost manufacturing MEMS device by eliminating the photolithography process for forming a bonding pad using the through-hole of the wafer as a shadow mask to cover.

Claims (2)

Translated fromKorean

하부의 구조물 웨이퍼와 상부의 덮게 웨이퍼로 구성되는 미세구조물의 패키징 방법에 있어서,In the packaging method of the microstructure consisting of the lower structure wafer and the upper cover wafer,상부에 구조물의 두께와 같은 실리콘층(30)과 중간에 희생층(31)을 갖는 실리콘 직접 접합 웨이퍼에 구조물이 움직일 수 있도록 희생층을 식각하는 공정;Etching the sacrificial layer to allow the structure to move on the silicon direct bonded wafer having the silicon layer 30 equal to the thickness of the structure and the sacrificial layer 31 in the middle;하부에 접합층(44)을 구비한 덮게 웨이퍼(40)를 전기 공정에 의하여 준비된 실리콘 직접접합 웨이퍼의 상부에 접합하는 공정;Bonding the covered wafer 40 with the bonding layer 44 at the lower portion to the upper portion of the silicon direct bonding wafer prepared by an electrical process;덮개 웨이퍼를 랩핑(lapping)과 CMP를 이용하여 원하는 두께로 얇게 하는 공정;Thinning the cover wafer to a desired thickness using lapping and CMP;상기 접합된 덮게 웨이퍼를 실리콘 이방성 식각에 의해 스루홀(46)을 형성하는 공정;Forming a through hole (46) by the silicon anisotropic etching of the bonded cover wafer;상기 스루홀이 형성된 덮게 웨이퍼의 상면 및 구조물 웨이퍼상의 패드에 금속층(47, 48)을 형성하는 공정; 및Forming metal layers (47, 48) on the top surface of the wafer to cover the through holes and the pads on the structure wafer; And전기 공정에 의하여 완성된 웨이퍼를 소자단위로 자르고, 리드프레임에 붙인 후 금속선으로 연결하고 플라스틱으로 몰딩하는 일련의 공정으로 구성되는 것을 특징으로 하는 미세구조물의 패키징 방법.A method for packaging microstructures, comprising a series of processes in which a wafer, finished by an electrical process, is cut into device units, attached to a lead frame, connected by metal wires, and molded into plastic.제 1항에 있어서, 덮개 웨이퍼의 스루홀(46)을 섀도우 마스크로 이용하여 본딩패드를 형성하는 것을 특징으로 하는 미세구조물의 패키징 방법The method of packaging a microstructure according to claim 1, wherein a bonding pad is formed using the through hole 46 of the cover wafer as a shadow mask.