본 발명은 반도체 소자에 관한 것으로 특히, 의 제조방법에 관한 것으로, 특히 메탈/장벽금속/실리콘으로 구성된 게이트 구조를 갖는 개선된 모스 소자 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device, and more particularly, to a manufacturing method of, and more particularly to an improved method of manufacturing a MOS device having a gate structure composed of metal / barrier metal / silicon.
도 1a-도 1g 를 참조하면, 종래 모스소자 제조방법이 기술될 것이다.1A-1G, a conventional method for manufacturing a MOS device will be described.
먼저, 도 1a 에 도시된 바와 같이, 게이트산화막(제 1 절연층)(3)이 반도체 기판(1)상에 형성된다. 상기 제 1 절연층(3)은 SiO2와 같은 산화물로 구성된다. 반도체층(5)이 상기 제 1 절연층(3)상에 증착된다. 상기 반도체층(5)은 폴리실리콘과 같은 도전물로 구성된다. 장벽금속층(7)이 상기 반도체층(5)상에 형성된다. 상기 장벽금속층(7)은 TiN, Ti/TiN 또는 TiW 중 하나로 구성된다. 메탈층(9)이 상기 장벽금속층(7)상에 증착된다. 상기 메탈층(9)은 W, Ti 또는 Co 중 하나로 구성된다. 상기 메탈층(9)상에 제 2 절연층(11)이 증착된다. 상기 제 2 절연층(11)은 산화물 또는 질화물 중 하나로 구성된다.First, as shown in FIG. 1A, a gate oxide film (first insulating layer) 3 is formed on the semiconductor substrate 1. The first insulating layer 3 is made of an oxide such as SiO2 . A semiconductor layer 5 is deposited on the first insulating layer 3. The semiconductor layer 5 is made of a conductive material such as polysilicon. A barrier metal layer 7 is formed on the semiconductor layer 5. The barrier metal layer 7 is composed of one of TiN, Ti / TiN or TiW. A metal layer 9 is deposited on the barrier metal layer 7. The metal layer 9 is composed of one of W, Ti or Co. The second insulating layer 11 is deposited on the metal layer 9. The second insulating layer 11 is made of one of an oxide or a nitride.
동 도면에서, 미설명 부호 2 는 격리산화막을 나타낸다. 상기 격리산화막(2)은 격리영역에 대응하는 기판(1)의 표면을 습식산화법으로 열산화함으로서 형성된다.In the figure, reference numeral 2 denotes an isolation oxide film. The isolation oxide film 2 is formed by thermal oxidation of the surface of the substrate 1 corresponding to the isolation region by the wet oxidation method.
도 1b 에 도시된 바와 같이, 제 1 게이트캡절연막(11a), 제 1 게이트전극(9a), 장벽금속막(7a), 제 2 게이트전극(5a)은 상기 제 2 절연층(11), 메탈층(9), 장벽금속층(7) 및 반도체층(5)을 포토에칭하여 선택적 제거함으로서 형성된다.As shown in FIG. 1B, the first gate cap insulating film 11a, the first gate electrode 9a, the barrier metal film 7a, and the second gate electrode 5a may be formed of the second insulating layer 11 and the metal. It is formed by selectively etching the layer 9, the barrier metal layer 7 and the semiconductor layer 5 by photoetching.
이어, 제 3 절연층(13)이 상기 기판(1) 전체에(over) 얇게 증착되고, 할로영역(halo regions)(15)이 상기 제 1 및 제 2 게이트(9a)(5a) 각 측의 상기 기판(1)내에 제 1 도전형의 불순물을 주입함으로서 형성된다.Subsequently, a third insulating layer 13 is deposited thinly over the substrate 1, and halo regions 15 are formed on each side of the first and second gates 9a and 5a. It is formed by injecting impurities of a first conductivity type into the substrate 1.
상기 제 3 절연층(13)은 제 1 게이트전극(9a)/장벽금속막(7)/제 2 게이트전극(5a)으로 구성된 게이트구조를 후속하는 열공정 및 습식세정(wet cleaning)에 의해, 특히 제 1 게이트전극(9a)과 같은, 손상받는 것을 보호하기 위해 형성된다.The third insulating layer 13 is formed by a thermal process and wet cleaning following a gate structure consisting of the first gate electrode 9a / barrier metal film 7 / second gate electrode 5a. In particular, it is formed to protect from damage, such as the first gate electrode 9a.
부연하자면, 상기 열공정이란 공지된 에칭방법을 사용하여 게이트구조를 형성한 후, 통상적인 재산화공정을 진행하여 에칭공정으로 인한 손상을 회복시키고, 게이트산화막의 신뢰성 또한 향상시키기 위해 실시하는 공정을 말하며, 상기 습식세정은 포토에칭공정 및 불순물주입시 마스크로서 사용하는 포토레지스트막을 제거한 후, 통상적으로 행하는 H2O2을 포함하는 에칭용을 사용하여 세정하는 것을 말한다.In other words, the thermal process is performed by forming a gate structure using a known etching method, and then performing a conventional reoxidation process to recover damage caused by the etching process and to improve the reliability of the gate oxide film. In other words, the wet cleaning refers to cleaning using an etching solution containing H2 O2 which is usually performed after removing the photoresist film used as a mask during the photo etching process and impurity injection.
도 1c 에 도시된 바와 같이, 한쌍의 저도핑된 불순물영역(17)을 형성하기 위해 제 2 도전형의 불순물이 상기 격리산화막(2) 및 상기 제 1 및 제 2 게이트(9a)(5a)의 측면 에지 사이의 상기 반도체 기판(1)내에 주입되고, 상기 불순물영역(17)은 상기 상부게이트(9a)의 각 측면에 자기정렬(self-align)된다. 여기에서, 상기 한쌍의 저도핑된 불순물영역(9a)은 LDD(Lightly Doped Drain)영역으로서 역할을 하고, 상기 격리산화막(2) 및 상기 제 1 및 제 2 게이트(9a)(5a)는 상기 이온주입공정동안 포토레지스트막(미도시)에 의해 마스킹된다.As shown in FIG. 1C, impurities of the second conductivity type are formed in the isolation oxide film 2 and the first and second gates 9a and 5a to form a pair of low-doped impurity regions 17. Implanted into the semiconductor substrate 1 between side edges, and the impurity region 17 is self-aligned on each side of the upper gate 9a. Here, the pair of low-doped impurity regions 9a serve as lightly doped drain (LDD) regions, and the isolation oxide film 2 and the first and second gates 9a and 5a are the ions. Masked by a photoresist film (not shown) during the implantation process.
상기 포토레지스트막을 제거한 후, H2O2을 포함하는 에칭용액을 사용하는 통상적인 습식세정이 행해진다.After the photoresist film is removed, normal wet cleaning using an etching solution containing H2 O2 is performed.
이후 상기 포토레지스트막을 제거한 후, H2O2를 포함하는 에칭 용액을 사용하는 통상적인 습식세정이 행해진다.Thereafter, after removing the photoresist film, conventional wet cleaning using an etching solution containing H2 O2 is performed.
도 1d 에 도시된 바와 같이, 측벽스페이서(19)는 상기 제 3 절연층(13)의 상면 및 상기 게이트구조(GS)의 반대되는 각 측면에 형성된다. 상기 측벽스페이서(19)의 각 측면에 자기정렬된 한쌍의 고도핑된 불순물영역(21)을 형성하기 위해 상기 제 2 도전형의 불순물이 상기 기판(1)내에 주입된다. 여기서, 상기 한쌍의 고도핑된 불순물영역(21)은 소스/드레인영역(source/drain)이고, 상기 측벽스페이서(19)는 실리콘산화막과 같은 산화물로 구성된다.As shown in FIG. 1D, the sidewall spacers 19 are formed on the upper surface of the third insulating layer 13 and on opposite sides of the gate structure GS. Impurities of the second conductivity type are implanted into the substrate 1 to form a pair of highly doped impurity regions 21 self-aligned on each side of the sidewall spacer 19. Here, the pair of highly doped impurity regions 21 are source / drain regions, and the sidewall spacers 19 are formed of an oxide such as a silicon oxide film.
이어, 비피에스지(BPSG), 피이-티이오에스(PE-TEOS) 또는 에스오지(SOG)로 형성된 제 4 절연층(23)이 상기 기판(1) 전체에 증착된다.Subsequently, a fourth insulating layer 23 formed of BPSG, PE-TEOS or SOG is deposited on the entire substrate 1.
그리고, 도 1e 에 도시된 바와 같이, 상기 제 4 절연층(23)의 상면은 에치백 또는 화학적 기계적 연마에 의해 평탄화(planarization)된다.1E, the top surface of the fourth insulating layer 23 is planarized by etch back or chemical mechanical polishing.
상기한 바와 같은 종래 모스 소자 제조방법은,The conventional MOS device manufacturing method as described above,
첫째, 공지된 에칭공정을 통해 게이트전극을 형성한 후, 에칭으로 인한 손상을 회복시키기 위해 통상적인 재산화공정을 실시하면 메탈게이트전극이 열에 의해 손상되고,First, after the gate electrode is formed through a known etching process, a conventional reoxidation process is performed to recover damage due to etching, and the metal gate electrode is damaged by heat.
둘째, 포토레지스트막을 마스크로 게이트전극 및 LDD영역을 형성한 후, 상기 포토레지스트막을 제거한 다음, H2O2를 포함하는 에칭용액을 사용하는 통상적은 습식세정을 실시하면 상기 에칭용액에 의해 메탈게이트전극이 어택되고,Second, after forming a gate electrode and an LDD region using a photoresist film as a mask, removing the photoresist film, and then performing wet cleaning using an etching solution containing H2 O2 , a metal gate is formed by the etching solution. The electrode is attacked,
셋째, 전술한 열공정 및 세정공정으로부터 메탈게이트전극을 보호하기 위해 메탈보호막을 부가적으로 형성해야 하며,Third, a metal protective film must be additionally formed to protect the metal gate electrode from the above-described thermal process and cleaning process.
넷째, 메탈의 사용으로 인한 파티클이 증가하고,Fourth, the particles increase due to the use of metal,
다섯째, 메탈게이트전극상에 그를 커버링하는 절연층을 형성한 후 기판내에 LDD영역을 형성하기 위해 도판트를 이온주입함으로서 채널의 길이가 증가하고, LDD영역 형성공정 후, 세정을 진행할 때 메탈게이트를 커버하는 절연층의 일부가 제거되어 상기 메탈게이트를 어택하게 되고,Fifth, the length of the channel is increased by forming an insulating layer covering the metal gate electrode on the metal gate electrode and then implanting a dopant to form an LDD region in the substrate. A portion of the insulating layer covering is removed to attack the metal gate,
여섯째, 메탈게이트상에 그를 커버링하도록 절연층을 형성할 때, 메탈이 벗겨지는(peeling) 문제점이 있었다.Sixth, when forming the insulating layer to cover it on the metal gate, there was a problem that the metal peeling (peeling).
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 실리콘 게이트 전극과 메탈 게이트 전극을 단일공정이 아닌 별도의 공정으로 따로따로 형성함으로써 메탈게이트전극이 재산화 및 습식세정에 의해 손상받는 것을 방지하도록 한 개선된 반도체 소자의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to prevent the metal gate electrode from being damaged by reoxidation and wet cleaning by separately forming the silicon gate electrode and the metal gate electrode in a separate process instead of a single process to solve the above problems. The present invention provides an improved method for manufacturing a semiconductor device.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 모스 소자의 제조방법은 반도체 기판상에 제 1 절연층을 형성하는 공정과; 상기 제 1 절연층상에 반도체층을 형성하는 공정과; 상기 반도체층상에 제 2 절연층을 형성하는 공정과; 제 1 게이트전극 및 제 1 게이트전극캡절연막를 각각 형성하기 위해 상기 반도체층 및 상기 제 2 절연층을 선택적으로 제거하는 공정과; 상기 제 1 게이트전극 각 측면의 상기 기판내에 제 2 도전형의 저도핑된 불순물영역을 형성하는 공정과; 상기 제 1 게이트전극 및 상기 제 1 게이트전극캡절연막의 반대하는 각 측면에 측벽스페이서을 형성하는 공정과; 상기 측벽스페이서 각 측면의 상기 기판내에 상기 제 2 도전형의 고도핑된 불순물영역을 형성하는 공정과; 상기 제 1 게이트전극의 상면이 노출되도록 상기 제 1 게이트전극캡절연막를 제거하는 공정과; 상기 제 1 게이트전극상에 장벽금속막, 제 2 게이트전극 및 제 2 게이트전극캡절연막를 순차 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.Method of manufacturing a MOS device according to the present invention for achieving the above object comprises the steps of forming a first insulating layer on a semiconductor substrate; Forming a semiconductor layer on the first insulating layer; Forming a second insulating layer on the semiconductor layer; Selectively removing the semiconductor layer and the second insulating layer to form a first gate electrode and a first gate electrode cap insulating film, respectively; Forming a low doped impurity region of a second conductivity type in the substrate on each side of the first gate electrode; Forming sidewall spacers on opposite sides of the first gate electrode and the first gate electrode cap insulating film; Forming a highly doped impurity region of the second conductivity type in the substrate on each side of the sidewall spacer; Removing the first gate electrode cap insulating film to expose the top surface of the first gate electrode; And forming a barrier metal film, a second gate electrode, and a second gate electrode cap insulating film sequentially on the first gate electrode.
도 1 은 종래 모스 소자 제조방법을 공정순서에 따라 도시한 단면도.1 is a cross-sectional view showing a conventional MOS device manufacturing method according to the process sequence.
도 2 는 본 발명에 따른 모스 소자 제조방법을 공정순서에 따라 도시한 단면도.Figure 2 is a cross-sectional view showing a MOS device manufacturing method according to the present invention in the process sequence.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
50 : 기판 52 : 격리산화막50 substrate 52 isolation oxide film
53 : 제 1 절연층 55 : 반도체층53: first insulating layer 55: semiconductor layer
55a : 하부게이트전극 57: 제 2 절연층55a: lower gate electrode 57: second insulating layer
57a : 제 1 게이트캡절연막 59 : 제 3 절연층57a: first gate cap insulating film 59: third insulating layer
61 : 할로영역(halo region) 63 : 저도핑된 불순물영역61 halo region 63 low-doped impurity region
65 : 측벽스페이서 67 : 고도핑된 불순물영역65 side wall spacer 67 highly doped impurity region
69 : 제 4 절연층 71 : 장벽금속막69: fourth insulating layer 71: barrier metal film
73 : 상부게이트전극 75 : 제 2 게이트캡절연막73: upper gate electrode 75: second gate cap insulating film
이하, 본 발명에 따른 반도체 소자의 제조방법에 대해 설명한다.Hereinafter, the manufacturing method of the semiconductor element which concerns on this invention is demonstrated.
도 2a-도 2f 를 참조하면, 본 발명에 따른 모스 소자 제조방법이 기술될 것이다.2A-2F, a method of manufacturing a MOS device according to the present invention will be described.
먼저, 도 2a 에 도시된 바와 같이, 게이트산화막(제 1 절연층)(53)이 반도체 기판(50)상에 성장된다. 반도체층(55)이 상기 제 1 절연층(53)상에 증착된다. 제 2 절연층(57)이 상기 반도체층(55)상에 증착된다.First, as shown in FIG. 2A, a gate oxide film (first insulating layer) 53 is grown on the semiconductor substrate 50. A semiconductor layer 55 is deposited on the first insulating layer 53. A second insulating layer 57 is deposited on the semiconductor layer 55.
상기 제 1 절연층(53)은 SiO2과 같은 산화물로 구성되고, 상기 반도체층(55)은 폴리실리콘(또는 도핑된 폴리실리콘)과 같은 도전물로 구성되며, 상기 제 2 절연층(57)은 SiO2와 같은 산화물, 또는 Si3N4와 같은 질화물, 또는 SiO2/Si3N4과 같은 산화물/질화물로 구성된다.The first insulating layer 53 is made of an oxide such as SiO2, and the semiconductor layer 55 is made of a conductive material such as polysilicon (or doped polysilicon), and the second insulating layer 57 is formed. It is composed of oxide / nitride such as a nitride, or SiO2 / Si3 N4, such as oxides, or Si3 N4, such as SiO2.
또한, 게이트전극 마스크로서 사용될 포토레지스트막패턴(58)이 상기 제 2 절연층상에 형성된다.In addition, a photoresist film pattern 58 to be used as the gate electrode mask is formed on the second insulating layer.
동 도면에서, 미설명 부호 52 는 격리산화막(isolation oxide film)을 나타낸다. 상기 격리산화막(52)은 격리영역에 대응하는 기판(50)의 표면을 습식산화법으로 열산화함으로서 형성된다.In the figure, reference numeral 52 denotes an isolation oxide film. The isolation oxide film 52 is formed by thermally oxidizing the surface of the substrate 50 corresponding to the isolation region by a wet oxidation method.
도 2b 에 도시된 바와 같이, 제 1 게이트캡절연막(57a) 및 제 1 게이트전극(55a)은 상기 포토레지스트막패턴(58)을 마스크로 상기 반도체층(55) 및 상기 제 2 절연층(57)을 에칭(etching)하여 선택적 제거함으로서 형성된다.As shown in FIG. 2B, the first gate cap insulating layer 57a and the first gate electrode 55a may be formed by masking the photoresist layer pattern 58 with the semiconductor layer 55 and the second insulating layer 57. ) Is selectively removed by etching.
상기 제 1 게이트전극(55a)를 형성한 후, 상기 에칭공정으로 인한 손상(damage)을 회복(recover)하기 위해 재산화(Re-oxidation)를 실시한다. 그 결과, 제 3 절연층(59)이 상기 재산화에 의해 상기 제 1 게이트전극(55a)의 측면 및 상기 게이트산화막(53)상에 형성된다. 상기 제 3 절연층(59)은 산화물로 구성된다.After the first gate electrode 55a is formed, re-oxidation is performed to recover damage caused by the etching process. As a result, a third insulating layer 59 is formed on the side surface of the first gate electrode 55a and the gate oxide film 53 by the reoxidation. The third insulating layer 59 is made of an oxide.
또한, 상기 포토레지스트막패턴을 제거한 후, H2O2를 포함하는 에칭용액을 사용한 통상적인 습식세정을 실시한다.After the photoresist film pattern is removed, normal wet cleaning using an etching solution containing H2 O2 is performed.
이어, 한쌍의 할로영역(61)이 상기 기판내에 제 1 도전형의 불순물을 주입함으로서 형성된다.Next, a pair of halo regions 61 are formed by injecting impurities of the first conductivity type into the substrate.
도 2c 에 도시된 바와 같이, 저도핑된 불순물영역(63)은 상기 격리산화막(52) 및 상기 제 1 게이트전극(55a) 측면 에지 사이의 상기 기판(50)내에 제 2 도전형의 불순물을 주입함으로서 형성되고, 상기 불순물영역(63)은 상기 제 1 게이트전극(55a)의 각 측면에 자기정렬된다.As shown in FIG. 2C, a low doped impurity region 63 implants a second conductivity type impurity into the substrate 50 between the isolation oxide film 52 and the side edge of the first gate electrode 55a. The impurity region 63 is self-aligned on each side surface of the first gate electrode 55a.
여기에서, 상기 한쌍의 저도핑된 불순물영역(63)은 LDD영역으로서 역할을 하고, 상기 격리산화막(52) 및 상기 제 1 게이트전극(55a)는 상기 이온주입공정동안 포토레지스트막(미도시)에 의해 마스킹(masking)된다.Here, the pair of low-doped impurity regions 63 serve as LDD regions, and the isolation oxide film 52 and the first gate electrode 55a are photoresist films (not shown) during the ion implantation process. Masked by
상기 포토레지스트막을 제거한 후, H2O2를 포함하는 에칭용액을 사용한 통상적인 습식세정을 실시한다.After the photoresist film is removed, normal wet cleaning using an etching solution containing H2 O2 is performed.
도 2d 에 도시된 바와 같이, 측벽스페이서(65)가 상기 제 1 게이트전극(55a) 및 제 1 게이트캡절연막(57a)의 반대되는 측면에, 상기 제 3 절연층(59)의 상면에 각각 형성된다. 상기 측벽스페이서(65)는 산화물로 구성된다. 상기 측벽스페이서(65)의 각 측면에 자기정렬된 한쌍의 고도핑된 불순물영역(67)을 형성하기 위해 상기 제 2 도전형의 불순물이 상기 기판(50)내에 주입된다. 여기서, 상기 한쌍의 고도핑된 불순물영역(67)은 소스/드레인영역이다.As shown in FIG. 2D, sidewall spacers 65 are formed on opposite sides of the first gate electrode 55a and the first gate cap insulating layer 57a, respectively, on the top surface of the third insulating layer 59. do. The side wall spacer 65 is made of an oxide. Impurities of the second conductivity type are implanted into the substrate 50 to form a pair of highly doped impurity regions 67 self-aligned on each side of the sidewall spacer 65. Here, the pair of highly doped impurity regions 67 are source / drain regions.
이어, 비피에스지(BPSG), 피이-티이오에스(PE-TEOS) 또는 에스오지(SOG) 중 하나로 구성된 제 4 절연층(69)이 상기 기판(50) 전체에 증착된다.Subsequently, a fourth insulating layer 69 composed of one of BPSG, PE-TEOS, or SG is deposited on the entire substrate 50.
도 2e 에 도시된 바와 같이, 상기 제 4 절연층(69)은 상기 제 1 게이트캡절연막(57a)의 상면이 노출되도록 에치백 또는 화학적 기계적 연마된다. 그 결과, 상기 제 4 절연층(69)의 표면은 평탄해진다(planarized).As shown in FIG. 2E, the fourth insulating layer 69 is etched back or chemically mechanically polished to expose the top surface of the first gate cap insulating layer 57a. As a result, the surface of the fourth insulating layer 69 is planarized.
이후, 상기 제 1 게이트캡절연막(57a)은 습식식각법에 의해 제거된다. 그 결과, 상기 제 1 게이트전극(55a)의 상면이 노출되는 개구부(opening)(70)가 형성된다.Thereafter, the first gate cap insulating layer 57a is removed by a wet etching method. As a result, an opening 70 through which the top surface of the first gate electrode 55a is exposed is formed.
상기 개구부(70)내의 상기 제 1 게이트전극(55a)상에 장벽금속막(71) 및 제 2 게이트전극(73)은 두 가지의 방법에 의해 형성된다.The barrier metal film 71 and the second gate electrode 73 on the first gate electrode 55a in the opening 70 are formed by two methods.
첫 번째는, 도 2f 에 도시된 바와 같이, 장벽금속막(71), 제 2 게이트전극(73) 및 제 2 게이트캡절연막(75)이 상기 개구부(70)내의 노출된 상기 제 1 게이트전극(55a)상에 선택적으로 증착하여 형성하는 것이고,First, as shown in FIG. 2F, the barrier metal layer 71, the second gate electrode 73, and the second gate cap insulation layer 75 are exposed in the opening 70. Selectively deposited on 55a),
두 번째는, 도 2g 및 도 2h 에 도시된 바와 같이, 장벽금속층(71') 및 메탈층(73')은 상기 개구부(70)내의 노출된 상기 제 1 게이트전극(55a) 및 상기 제 4 절연층(69)상에 순차 형성되고, 상기 제 4 절연층(69)의 상면이 노출되도록 상기 장벽금속층(71') 및 메탈층(73')을 에치백 또는 화학적 기계적 연마하여 장벽금속막(71) 및 제 2 게이트전극(73)을 형성하는 것이다.Second, as shown in FIGS. 2G and 2H, the barrier metal layer 71 ′ and the metal layer 73 ′ are exposed to the first gate electrode 55 a and the fourth insulation in the opening 70. The barrier metal layer 71 is sequentially formed on the layer 69, and the barrier metal layer 71 'is etched back or chemically mechanically polished so that the top surface of the fourth insulating layer 69 is exposed. ) And the second gate electrode 73.
상기 장벽금속막(71)은 제 1 게이트전극(55a)에 주입된 도판트가 제 2 게이트전극(73)으로 확산하는 것과, 상기 제 1 및 제 2 게이트전극(55a)(73)이 상호 반응하는 것을 트전극이 상호 반응하는 것을 방지하는 역할을 하고, 상기 제 2 게이트전극(73)는 W, Ti 또는 Co 중 하나로 형성되거나, 또는 이들 메탈과 실리콘 화합물인 실리사이드 물질로 구성되며, 상기 제 2 게이트캡절연막(55a)의 상면과 상기 제 4 절연층(69)의 상면은 동일평면 위에 위치하게 된다.In the barrier metal layer 71, a dopant injected into the first gate electrode 55a diffuses into the second gate electrode 73, and the first and second gate electrodes 55a and 73 react with each other. The second gate electrode 73 is formed of one of W, Ti, or Co, or is made of a silicide material of these metals and silicon compounds. The top surface of the gate cap insulating layer 55a and the top surface of the fourth insulating layer 69 are positioned on the same plane.
상기한 바와 같은 본 발명에 따른 모스 소자의 제조방법은, 첫째, 공지된 방법을 사용하여 폴리실리콘으로 이루어진 게이트전극을 형성할 수 있고, 둘째. 공지된 에칭공정을 통해 폴리시리콘의 게이트전극을 형성한 후, 통상적인 재산화 공정을 진행하여 에칭공정으로 인한 손상을 회복시킴으로써 게이트산화막의 신뢰성이 향상되고, 셋째, 메탈의 사용으로 인한 관련된 반도체 장비의 오염 및 파티클이 증가하는 것을 방지하고, 셋째, 메탈의 사용으로 인한 반도체 장비의 오염 및 파티클 증가를 억제하고, 넷째, 엘디디 영역 형성이후, 메탈로 이루어진 게이트 전극을 형성함으로써 메탈 벗겨짐 현상을 원천적으로 방지하고, 다섯째, 포토레지스트막을 제거한 후, H2O2를 포함하는 에칭용액을 사용한 통상적인 습식세정이 가능하여 메탈 게이트전극이 상기 에칭용액에 의해 어택(attack)되는 문제를 근본적으로 해결하는 효과가 있다.In the method of manufacturing the MOS device according to the present invention as described above, first, a gate electrode made of polysilicon may be formed using a known method; After forming the gate electrode of polysilicon through a known etching process, the conventional reoxidation process is performed to restore damage due to the etching process, thereby improving the reliability of the gate oxide film. Third, related semiconductor equipment due to the use of metal. To prevent contamination of particles and increase of particles; third, to suppress contamination of particles and increase of particles in semiconductor equipment due to the use of metal; Fifth, after removing the photoresist film, the conventional wet cleaning using the etching solution containing H2 O2 is possible to fundamentally solve the problem that the metal gate electrode is attacked by the etching solution. It works.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990012335AKR100289809B1 (en) | 1999-04-08 | 1999-04-08 | Method of fabricating a metal oxide semiconductor device |
| DE19951540ADE19951540A1 (en) | 1999-04-08 | 1999-10-26 | MOS device, having a metal-barrier metal-silicon gate structure, is produced by forming and processing a polysilicon gate electrode before forming a metal gate electrode |
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