KR100269314B1 - 플라즈마처리를이용한반도체장치의커패시터제조방법 - Google Patents

Abstract

본 발명은 반도체 장치의 커패시터 제조방법에 관한 개시한다. 본 발명은 내열성금속층, 특히 백금족 금속층 및 이들의 산화물층으로 하부전극을 형성하고, 상기 하부전극 상에 BST막이나 PZT막과 같은 고유전상수를 갖는 유전물질막으로 유전막을 형성한다. 그리고 상기 유전막 상에 상기 상부전극을 형성하여 커패시터를 형성한다. 이때, 상기 상부전극을 형성하기 전에 유전막을 수소 원자가 함유된 소오스 가스 플라즈마에 노출시킨다. 이와 같은 플라즈마 노출은 상기 상부 전극을 형성한 다음 실시할 수도 있다. 상기 플라즈마 노출에 의해 상기 유전막의 전기적 특성, 예컨대 누설 전류 특성과 유전율 손실 특성이 개선된다. 이러한 특성은 탄소등에 의한 오염이 심한 영향을 미치는 등가 산화막 두께가 5Å 이하인 유전막을 플라즈마 처리할 때 더욱 증가된다. 또한, 상기 플라즈마 처리는 일종의 열처리 공정에 해당하므로 커패시터 형성후 실시하는 열처리 공정의 온도를 낮출 수도 있다.

Description

플라즈마 처리를 이용한 반도체 장치의 커패시터 제조방법{Method for manufacturing a capacitor of a semiconductor device using a plasma processing}

(1) 발명의 분야(Field of the Invention)

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 상세하게는 반도체 장치의 커패시터 제조방법에 관한 것이다.

(2) 관련 기술의 설명(Description of the Related Art)

반도체 장치에서 데이터 저장수단으로 이용되는 커패시터는 전극의 면적과 전극간의 거리와 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다. 그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 커패시터 형성영역이 줄어들고 그 결과 커패시터의 전극면적이 작아져서 커패시터의 정전용량이 감소된다. 이를 극복하기 위해, 전극 구조를 3차원화하여 면적을 넓이는 것도 한 방법이 될 수는 있겠으나, 당면 문제만을 극복하는 임시방편에 그칠가능성이 높다. 또한, 전극간의 간격을 좁게하는 방법이 있을 수 있으나, 이 방법은 유전막의 두께 감소와 직결되어 유전막의 누설전류가 증가될 수 있다.

따라서 최근, BST, PZT 등과 같이 페로브스카이트(perovskite) 결정구조를 갖고 유전율이 높은 고유전막을 이용한 커패시터 제조방법이 널리 연구되고 있다. 아울러, 이러한 고유전막의 전기적 특성을 잘 구현할 수 있는 전극물질로서 백금족 물질이 널리 연구되고 있다.

고유전막을 사용함에 있어 고려해야할 사항에 고유전막의 결정성과 박막화가 있다. 고유전막의 결정성은 유전막의 분극특성을 결정하고 나아가서 커패시터의 신뢰성을 결정할 수 있다. 그리고 박막화는 전극간의 거리를 좁혀서 커패시터의 정전용량을 더욱 증가시킬 수 있다. 그런데, 유전막의 박막화는 상기한 바와 같이, 누설전류의 증가에 직접적으로 관련되어 있다.

이에 따라 종래 기술은 유전막의 표면 처리를 통해 커패시터의 특성을 개선시키는 여러 가지 방법을 제안하고 있다.

예를 들면, 플라즈마를 이용하는 방법으로서 오지 등(Ohji et al.)은 "TaO capacitors' dielectric material for Giga-bit DRAMs"라는 그의 논문(1995년 발행된 IEDM 111페이지-114 페이지 참조)에서 Ta₂O₅유전막의 표면을 플라즈마 처리하는 방법을 개시하고 있다.

또한, 빈더 등(Binder et al.)은 그의 특허(미국 특허번호 5,305,178)에서 폴리머(polymer)에 관한 플라즈마 처리 기술을 개시하고 있다. 구체적으로, 빈더 등은 그의 특허에 폴리머를 플라즈마 처리하여 커패시터의 브레이크 다운 전압(breakdown voltage)을 높이는 기술을 개시하고 있다. 이 경우, 벌크 커패시터의 두께는 수 밀리미터(mm) 이상이다. 따라서, 플라즈마에 의해 폴리머 전체가 영향을 받지 못한다.

본 발명이 이루고자하는 기술적 과제는 유전막의 표면 처리를 통한 커패시터의 전기적 특성 , 예컨대 누설전류 특성을 개선시킬 수 있는 반도체 장치의 커패시터 제조방법을 제공함에 있다.

도 1 내지 도 4는 본 발명의 제1 실시예에 의한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.

도 5는 본 발명의 제2 실시예에 의한 반도체 장치의 커패시터 제조방법을 나타낸 도면이다.

도 6은 종래 기술 및 본 발명의 실시예에 의한 커패시터의 인가 전압에 따른 누설전류밀도의 변화를 나타낸 그래프이다.

도 7은 종래 기술 및 본 발명의 실시예에 따라 형성된 커패시터의 인가 전압에 따른 커패시턴스와 유전율 손실 변화를 나타낸 그래프이다.

도 8은 종래 기술 및 본 발명의 실시예에 따라 형성한 커패시터의 유전막에 함유된 불순물의 유전막 깊이에 따른 분포를 비교하기 위해 나타낸 그래프이다.

도 9는 종래 기술 및 본 발명의 실시예에 따라 형성한 커패시터의 누설전류 특성을 비교하기 위해 나타낸 그래프이다.

도 10은 종래 기술 및 본 발명의 실시예에 따라 형성한 커패시터 유전막의 등가 산화막 두께가 5Å이하일 때의 누설전류 특성을 비교하기 위해 나타낸 그래프이다.

도 11은 종래 기술 및 본 발명의 실시예에 따라 형성한 커패시터의 커패시턴스와 유전막의 유전율 손실을 비교하기 위해 나타낸 그래프이다.

*도면의 주요 부분에 대한 부호 설명*

40:반도체 기판. 42:층간절연막.

44:도전성 장벽층. 46, 52:제1 및 제2 전극.

48:유전막. 50:플라즈마.

G1 내지 G20:제1 내지 제20 그래프.

상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 커패시터 제조방법을 제공한다.

즉, (a) 반도체기판 상에 커패시터를 형성한다. (b) 상기 커패시터를 수소 원자 또는 산소원자가 함유된 소오스 가스의 플라즈마에 노출시킨다.

상기 소오스 가스는 암모니아(NH₃), 수소분자(H₂) 및 포스핀(PH₃)으로 이루어진 군중 선택된 어느 하나를 사용하는 것이 바람직하나, 이외에도 상기 선택된 어느 하나와 알곤 가스(Ar), 질소가스(N₂) 및 산소가스(O₂)로 이루어진 군중 선택된 어느 하나가 결합된 혼합가스를 사용할 수도 있다. 예를 들면 상기 혼합가스는 NH₃+ Ar, NH₃+ N₂O 또는 NH₃+ O₂이다.

본 발명의 제1 실시예에 따르면, 반도체기판 상에 층간절연막을 형성한 다음 상기 층간절연막에 콘택홀을 형성한다. 상기 콘택홀에 도전성 플러그를 형성한다. 상기 층간절연막 상에 상기 도전성 플러그와 연결되는 제1 전극을 형성한다. 상기 제1 전극 상에 유전막을 형성한다. 상기 유전막을 수소 원자가 함유된 소오스 가스의 플라즈마에 소정의 시간 동안 노출시킨다. 상기 유전막 상에 제2 전극을 형성한다.

또한, 본 발명의 제2 실시예에 따르면, 상기 유전막 상에 제2 전극을 형성한 다음 상기 제2 전극의 표면을 수소 원자가 함유된 소오스 가스의 플라즈마에 소정의 시간동안 노출시킨다.

상기 플라즈마는 ECR 플라즈마로서 ECR에 의해 형성되는 마이크로파를 이용하여 형성한다.

본 발명에 의한 제조방법으로 형성된 커패시터는 개선된 누설전류 특성을 갖고 있으며, 높아진 누설전류 개시전압과 유전막의 유전손실이 낮은 잇점이 있다.

이하, 본 발명의 실시예들에 의한 반도체 장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

<실시예 1＞

도 1은 커패시터의 제1 전극(46)을 형성하는 단계를 나타낸다. 구체적으로 반도체기판(40)의 전면에 소정의 두께로 층간 절연막(42)을 형성한다. 상기 층간절연막(42)은 실리콘 산화막(SiO₂)을 사용하여 1,000Å 정도의 두께로 형성한다. 도면에 도시하지 않았지만, 상기 층간절연막(42)에 상기 반도체기판의 일부영역을 노출시키는 콘택홀이 형성된다. 상기 콘택홀을 채우는 도전성 물질층(도시하지 않음)을 상기 층간절연막(42)의 전면에 형성한 후 그 전면을 상기 층간절연막(42)의 계면이 노출될 때 까지 평탄화한다. 평탄화 결과 상기 콘택홀 내부를 제외한 상기 층간절연막(42)의 전면에는 상기 도전성 물질층이 제거되고 상기 콘택홀 내부에는 상기 도전성 물질층으로 형성되는 도전성 플러그가 형성된다. 상기 도전성 플러그는 실리콘(Si), 탄탈륨(Ta), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 텅스텐 실리사이드(WSi), 텅스텐 및 이들 물질의 조합으로 이루어진 군중 선택된 어느 한 물질로 형성한다.

상기 층간절연막(42)의 전면에 소정의 두께를 갖는 도전성 장벽층(44)을 형성한다. 상기 도전성 장벽층(44)은 티타늄 나이트 라이드(TiN)막으로 형성한다. 이때, 두께가 500Å정도가 되도록 형성한다. 상기 도전성 장벽층(44)을 형성한 다음, 그 전면에 커패시터의 하부전극으로 사용되는 제1 전극(46)을 형성한다. 상기 제1 전극(46)은 내열성 금속층과 그 산화물층과 이들이 혼합된 물질층으로 형성한다. 상기 제1 전극(46)은 내열성 금속층중에서 백금족 금속층으로 형성하는 것이 바람직하다. 상기 백금족 금속층으로는 백금(Pt)층, 루테늄(Ru)층, 이리듐(Ir)층, 로듐(Rh)층, 오스뮴(Os)층 및 팔라듐(Pd)층으로 이루어진 군중 선택된 어느 한 물질층을 사용한다. 본 발명의 실시예에서 백금(Pt)층(이하, 제1 백금층이라 함)으로 상기 제1 전극(46)을 형성한다. 상기 제1 백금층은 진공에 가까운 낮은 압력(예컨대, 4밀리 토르(mTorr))으로 유지되는 챔버에 DC 스퍼터에 형성되는 알곤(Ar) 플라즈마를 이용하여 400℃ 정도로 유지되는 상기 기판(40)상에 소오스 가스를 플라즈마화시켜서 상기 도전성 장벽층(44)의 전면에 형성한다. 상기 제1 백금층은 1,000Å의 두께로 형성한다.

도 2는 유전막(48)의 표면을 플라즈마(50)로 처리하는 단계를 나타낸다. 구체적으로, 상기 제1 전극(46)을 형성한 다음 그 전면에 유전막(48)을 형성한다. 상기 유전막(48)은 고유전막이며 BST((Ba,Sr)Ti0₃)막으로 형성하는 것이 바람직하나, 상기 BST막외에도 STO(SrTiO₃)막, PZT(Pb(Zr,Ti)O₃)막, SBT(SrBi₂Ta₂O₉)막, PLZTO((Pb,La)(Zr,Ti)O₃)막 또는 BTO (Bi₄Ti₃O₁₂)막중 선택된 어느 하나로 형성할 수있을 뿐만 아니라 이들 막들이 혼합된 고유전막으로 형성할 수도 있다. 상기 유전막은(48)은 스퍼터링(sputtering) 방식, 화학기상 증착(Chemical Vapor Deposition:이하, CVD라 함)방식 및 솔-젤(sol-gel) 방식으로 이루어진 군중 선택된 어느 한 방식을 사용하여 형성할 수 있다.

상기 BST막은 상기 제1 전극(46)의 전면에 RF 스퍼터링 방식을 이용하여 형성한다. 이때, 챔버의 압력은 진공에 가까운 낮은 압력(예컨대, 10mTorr정도)으로 유지하고 기판의 온도는 450℃ 정도로 유지한다. 이 상태에서 챔버내에 알곤가스(Ar)와 산소가스(O₂)가 소정의 비율, 예컨대 9:1로 혼합된 가스의 RF플라즈마를 형성한 다음 BST막 소오스에 스퍼터링시켜 상기 제1 전극(46)의 전면에 BST막을 형성한다. 이때, 상기 BST막은 100Å∼1,000Å, 바람직하게는 400Å정도의 두께로 형성한다.

다음에는 커패시터의 전기적 특성을 개선시키기 위해 상기 유전막(48)의 표면을 플라즈마(50)를 이용하여 처리한다. 상기 플라즈마(50)는 전자 싸이클로트론 공명(Electron Cyclotron Resonance:이하, ECR이라 한다)에 의해 발생되는 마이크로파를 이용하여 형성한다. 구체적으로, 상기 플라즈마(50)는 ECR 전력(power)이 0.1∼수 kW정도이고, 챔버압력이 0.1∼수십 토르(Torr)이며, 기판의 온도는 700℃이하인 조건하에서 상기 ECR에 의해 형성되는 진동수가 2.45기가 헬쯔(Giga Hz) 정도인 마이크로파를 이용하여 형성한다. 상기 플라즈마(50)는 ECR 플라즈마를 이용하는 것이 바람직하나 RF 플라즈마도 사용할 수 있다.

상기 플라즈마(50)의 소오스 가스는 수소 원자 또는 산소원자를 함유하는 가스를 사용한다. 예컨대, 상기 플라즈마(50)의 소오스 가스로서 암모니아(NH₃), 수소분자(H₂), 및 포스핀(PH₃)으로 이루어진 군중 선택된 어느 하나를 사용한다. 이외에도 상기 선택된 어느 하나와 알곤 가스(Ar), 질소가스(N₂), 일산화 이질소(N₂O) 및 산소가스(O₂)로 이루어진 군중 선택된 어느 하나가 결합된 혼합가스, 예컨대 NH₃+ Ar, NH₃+ N₂O 또는 NH₃+ O₂가 사용될 수 있다.

상기 ECR 플라즈마는 RF플라즈마에 비해 기판상에 형성된 구조물에 대해 손상을 적게준다. 즉, RF플라즈마가 기판을 캐소드(cathode)로 하여 기판의 맞은 편에 있는 애노드(anode)사이에 전압차에 의해 형성되는 것에 비해, ECR 플라즈마는 기판에 바이어스를 가하지 않고 전자의 회전가속에 의해 형성되기 때문에 기판 뿐만 아니라 기판 상에 형성된 박막에 거의 손상을 주지 않는다.

본 발명의 제1 실시예에서는 상기 ECR 플라즈마의 소오스 가스로서 암모니아가스(NH₃)를 250sccm 정도 사용한다. 또한, 챔버압력은 10mTorr 정도로 유지한다. 그리고 ECR 전력은 1,200왓트(W)정도로 하고 상기 기판(40)의 온도는 상기 기판에 어떠한 불리한 영향을 주지 않는 온도범위 , 예컨대 200℃ 정도로 유지한다. 이와 같은 조건하에서 상기 유전막(48)의 표면이 상기 플라즈마(50)에 노출되는 시간은 0.1분∼10분정도가 되게 하는데, 바람직하게는 30초 정도가 되도록 한다. 상기 유전막(48)의 표면을 상기 ECR 플라즈마로 처리하는 동안, 상기 기판(40)과 플라즈마가 인가된 상부판넬과의 거리는 82mm 정도로 유지한다.

도 3은 커패시터의 제2 전극(52)의 소정 영역을 한정하는 감광막 패턴(54)을 형성하는 단계를 나타낸다. 구체적으로, 상기 유전막(48)의 형성이후에 상기 유전막(48)의 전면에 커패시터의 상부전극으로 사용될 제2 전극(52)을 형성한다. 상기 제2 전극(52)은 상기 제1 전극(46)과 마찬가지로 내열성금속층으로 형성할 수 있으며, 상기 내열성 금속층중에도 백금족 금속층과 그 산화물층 및 이들 물질층이 혼합된 혼합물질층으로 형성할 수 있다. 예를 들면, 상기 제2 전극(52)을 상기 제1 전극(46)과 동일하게 백금층(이하, 제2 백금층이라 함)으로 형성한다. 상기 제2 백금층은 상기 제1 백금층을 형성할 때와 달리 상온에서 1,000Å정도의 두께로 형성한다. 이어서, 상기 제2 전극(52)의 전면에 감광막(도시하지 않음)을 도포한 다음 패터닝하여 상기 제2 전극(52)의 소정의 영역상에 감광막 패턴(54)을 형성한다. 상기 감광막 패턴(54)은 상기 제2 전극(52)을 셀 단위로 한정하는 패턴이다.

도 4는 제2 전극패턴(52a)과 유전막 패턴(48a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 감광막 패턴(도 3의 54)을 식각마스크로 하여 상기 제2 전극(52)의 노출된 전면을 건식식각한다. 상기 건식식각은 상기 제1 전극(46)의 계면이 노출될 때 까지 실시한다. 이후 상기 감광막 패턴(54)을 제거하면, 도 4에 도시한 바와 같이 상기 제1 전극(46)의 소정의 영역 상에 순차적으로 형성된 유전막 패턴(48a)과 제2 전극 패턴(52a)이 형성된다.

상기 유전막 패턴(48a)의 결정성을 높이고 상기 유전막 패턴(48a)과 상기 제2 전극 패턴(52a)의 계면을 안정화 시키기 위해, 상기 유전막 패턴(48a)과 제2 전극 패턴(52a)을 형성한 다음, 열처리공정을 진행한다. 구체적으로, 퍼니스(furnace)를 이용하거나 급속열처리(Rapid Thermal Annealing)방식을 사용하여 상기 제2 전극 패턴(52a)이 형성되어 있는 결과물을 열처리한다. 상기 퍼니스로는 수정관 퍼니스(quartz furnace)를 사용한다. 이와 같은 열처리공정은 질소분위기하에서 750℃ 정도로 30분동안 실시한다.

<실시예 2＞

이하, 본 발명의 제2 실시예에 의한 반도체 장치의 커패시터 제조방법을 도 5를 참조하여 설명한다.

구체적으로, 반도체 기판(60) 상에 층간절연막(62), 도전성 장벽층(64), 제1 전극(66) 및 유전막(68)을 순차적으로 형성하는 단계까지는 공정을 제1 실시예와 동일하게 진행한다. 그러나, 상기 유전막(48)을 ECR 플라즈마에 노출시키지 않고 상기 유전막(68)의 전면에 커패시터의 상부전극으로서 제2 전극(70)을 형성한다. 이어서 상기 제2 전극(70)을 ECR 플라즈마(72)를 이용하여 처리한다. 이후의 공정은 제1 실시예와 동일하게 진행한다.

상기한 바와 같이 유전막 또는 제2 전극의 표면을 수소 원자 또는 산소원자를 포함하는 소오스 가스의 ECR 플라즈마로 처리함으로써 상기 유전막의 표면에 존재하는 탄소화합물이나 탄화수소(hydrocarbon)와 같은 오염물들을 제거할 수 있다. 이 결과, 유전막의 유전 특성이 개선되어 누설전류가 감소된다. 뿐만 아니라 상기 플라즈마 처리공정이 일종의 열처리 공정의 성격을 갖고 있으므로 상기 제2 전극형성 후에 행해지는 열 처리 공정의 온도를 낮출 수 있다. 이러한 본 발명의 잇점은 종래 기술 및 본 발명에 따라 형성한 커패시터의 전기적 특성을 측정함으로써 더욱 명확히 할 수 있다.

<비교예＞

이하, 본 발명의 실시예에 따라 형성한 커패시터와 종래 기술에 따라 형성한 커패시터의 전기적 특성을 실측한 결과를 첨부된 도면을 참조하여 상세하게 설명한다.

먼저, 도 6 및 도 7을 참조하여 암모니아 플라즈마로 커패시터의 유전막 표면을 플라즈마 처리한 경우를 설명한다.

구체적으로, 도 6의 가로 축은 커패시터에 인가된 전압을 나타내고 세로 축은 상기 인가된 전압에 따른 누설전류밀도(A/㎠)의 변화를 나타낸다. 그리고 실선으로 도시한 제1 그래프(G1)는 종래 기술에 따라 형성한 커패시터의 인가된 전압에 따른 누설전류밀도 변화를 나타내고, 점선으로 도시한 제2 그래프(G2)는 본 발명에 따라 형성한 커패시터의 인가된 전압에 따른 전류밀도의 변화를 나타낸다.

상기 제1 및 제2 그래프(G1, G2)로 나타낸 바와 같이, 커패시터에 음(-)의 바이어스를 가한 경우, 본 발명의 커패시터가 종래 기술에 의한 것 보다 누설전류밀도가 작은 것을 알 수 있었다. 구체적으로, 종래 기술에 의한 커패시터는 누설전류밀도가 약 -1.8(V)정도에서 급격히 증가하기 시작한 반면, 본 발명에 의한 커패시터는 약 -2.3(V)정도에서 급격히 증가하기 시작하였다. 즉 음(-)의 바이어스가 인가되는 경우, 누설전류밀도가 급격히 증가되는 시점이 약 -0.5(V)정도 낮아진 것을 알 수 있다.

또한, 상기 누설전류밀도가 급격히 증가되는 시점의 누설전류밀도를 보면, 종래 기술에 의한 커패시터가 약 1×10^-7A/㎠에 가까운 값을 나타낸 반면, 본 발명의 커패시터는 약 1×10^-8A/㎠정도의 누설전류밀도가 측정되었다.

계속해서, 커패시터의 커패시턴스와 유전손실을 실측한 결과를 도 7을 참조하여 상세하게 설명한다. 유전막은 BST막을 사용하였다.

도 7에서 가로 축은 커패시터에 인가된 전압을 나타내고, 좌측의 제1 세로축은 이러한 인가전압에 따른 커패시터의 커패시턴스(nF)의 변화를 나타내며, 우측의 제2 세로 축은 유전막의 유전율 손실(％)을 나타낸다. 그리고 실선으로 도시한 제3 그래프(G3)와 점선으로 도시한 제4 그래프(G4)는 각각 종래 기술에 의한 커패시터와 본 발명에 따라 유전막의 표면을 암모니아 플라즈마로 처리한 커패시터의 커패시턴스 변화를 나타낸 그래프이다. 또한, 상기 제3 및 제4 그래프(G3, G4)아래에 도시한 제5 및 제6 그래프(G5, G6)는 각각 종래 기술에 의한 커패시터와 본 발명에 의한 커패시터에서 유전막의 유전율 손실을 나타낸 그래프들이다.

본 발명과 종래 기술 사이의 커패시턴스 차이는 도 7의 제3 및 제4 그래프들(G3, G4)로 도시한 바와 같이 크지 않았다.

그러나, 상기 제5 및 제6 그래프들(G5, G6)을 참조하면 알 수 있듯이, 유전막의 유전율 손실은 본 발명이 0.6％정도인 반면, 종래 기술은 0.9％정도였다. 따라서, 본 발명이 종래 기술보다 유전율 손실이 0.3％정도 작은 것을 알 수 있었다.

일반적으로, 유전율 손실은 고주파수 특성과 관련되어 있는 것으로서 낮을 수록 좋다.

결과적으로, 커패시터의 유전막의 표면을 암모니아 플라즈마로 처리하였을 때가 그렇지 않았을 때 보다 상기 유전막의 누설전류특성과 유전율 특성이 개선되었다.

다음에는 도 8 내지 도 11을 참조하여 상기 유전막의 표면을 일산화 이질소 플라즈마로 처리한 경우를 설명한다. 이때, 유전막은 BST(Ba_0.5Sr_0.5TiO₃)막을 사용하였다. 상기 BST막은 400Å정도의 두께로 형성하였으며, 1,000Å정도의 두께로 형성된 백극층 상에 형성하였다.

도 8을 참조하면, 가로 축은 BST막의 깊이(Å)을 나타내고, 세로 축은 BST막의 깊이에 따른 불순물, 예컨대 탄소와 티타늄의 2차 이온 계수(counts)를 나타낸다.

도 8에서 제7 그래프(G7)와 제8 그래프(G8)는 각각 본 발명 및 종래 기술에 따른 상기 BST막의 깊이에 따른 탄소분포를 분석한 결과를 나타낸다.

제7 및 제8 그래프(G7, G8)를 참조하면, 상기 BST막의 표면에서 하부 백금층 까지의 상기 제7 그래프(G7)의 기울기는 상기 제8 그래프(G8)의 기울기보다 작은 것을 알 수 있다. 그리고 상기 BST막을 일산화 이질소 플라즈마로 처리하였을 때가 그렇지 않았을 때 보다 상기 BST막의 표층에 존재하는 탄소량이 작음을 알 수 있다. 계속해서, 상기 BST막의 더 깊은 곳에서의 탄소량은 상기 백금층과의 계면으로 갈수록 점진적으로 제거되는 것을 알 수 있다.

결과적으로, 상기 일산화 이질소 플라즈마를 이용한 상기 BST막의 표면 처리는 상기 BST막의 표층부 뿐만 아니라 상기 백금층의 계면에까지 이르는 상기 BST막의 심층부에도 영향을 준다는 것을 알 수 있었다. 이러한 결과는 상기 일산화 이질소 플라즈마를 이용한 상기 BST막의 표면처리가 상기 BST막 물질 전체에 영향을 미쳐서 상기 BST막의 양 계면에 영향을 미칠 수 있음을 나타낸다.

상기 일산화 이질소 플라즈마 처리의 이러한 작용에 따라 상기 BST막의 누설전류 특성이 개선된다.

도 8에서 제9 및 제10 그래프들(G9, G10)은 각각 BST막의 깊이 변화에 따른 상기 BST막내에 티타늄(Ti) 불순물 분포를 분석한 결과를 나타낸 그래프이다.

계속해서, 상기 일산화 이질소 플라즈마로 표면처리된 BST막의 인가 전압에 따른 누설전류밀도(A/㎠)의 변화를 알아보기 위해 1,000Å정도의 두께로 하부 백금층을 형성한 다음 그 위에 180Å정도의 두께로 BST막을 형성하였다. 이어서, 상기 BST막의 표면을 상기 일산화 이질소 플라즈마로 처리하였다. 그리고 상기 BST막 상에 상부 백금층을 1,000Å정도의 두께로 형성하여 커패시터를 형성하였다.

한편, 본 발명과 비교하기 위한 비교 대상을 형성하였는데, 상기 비교대상은 상기 BST막을 표면처리하지 않았다는 사실을 제외하곤 본 발명과 동일하게 형성한 커패시터이다.

계속해서, 상기 본 발명에 의한 커패시터의 상부 백금층과 비교 대상의 커패시터 상부 백금층에 2차에 걸쳐서 (+) 바이어스와 (-) 바이어스를 각각 인가하였다.

1차 바이어스에서 (+/-) 3.5V를 인가하였으며, 2차 바이어스에서 0∼4V를 인가하였다. 상기 1, 2차 바이어스는 연속적으로 인가하였다.

도 9는 상기 1, 2차 바이어스 인가에 따른 상기 BST막의 누설전류 특성을 나타낸 그래프이다.

여기서, 가로 축은 인가 전압(V)을 나타내고, 세로 축은 누설전류 밀도(A/㎠)를 나타낸다. 그리고, 제11 및 제12 그래프들(G11, G12)은 각각 상기 비교대상에 1차 및 2차 바이어스를 인가 하였을 때 나타나는 누설전류 밀도의 변화를 나타낸 그래프들이다. 그리고, 제13 및 제14 그래프들(G13, G14)은 각각 상기 BST막이 일산화 이질소 플라즈마로 표면 처리된 커패시터에 1차 및 2차 바이어스를 인가 하였을 때 나타나는 누설전류 밀도의 변화를 나타낸 그래프들이다.

상기 제11 그래프(G11)와 제14 그래프(G14)를 참조하면, 상기 BST막을 본 발명에 따라 일산화 이질소 플라즈마로 처리한 경우가 그렇지 않은 경우보다 누설절류 밀도가 작은 것을 알 수 있다. 또한, 상기 제11 및 제12 그래프(G11, G12)와 상기 제13 및 제14 그래프(G13, G14)를 참조하면, 상기 BST막의 표면처리 여부에 관계없이 상기 1차 바이어스를 인가했을 때보다 2차 바이어스를 인가했을 때 누설전류 밀도가 작아짐을 알 수 있다.

상기 일산화 이질소 플라즈마를 이용한 상기 BST막 처리공정에서, 상기 플라즈마가 상기 BST막의 표면에만 영향을 미친다면, 상기 상부 백금층에 (-) 바이어스를 인가하였을 때만 상기 BST막의 누설전류 특성에 영향을 준다. 하지만, 도 9의 제13 그래프(G13)를 참조하면, 상기 상부 백금층에 (+) 바이어스를 인가하였을 때에도 상기 BST막의 누설전류 특성이 개선됨을 알 수 있다. 이러한 사실은 상기 일산화 이질소 플라즈마 처리에 의해 상기 BST막의 표층부 뿐만 아니라 상기 하부 백금층과 접촉된 심층부도 영향을 받는다는 것을 의미한다.

이와 같은 플라즈마 처리를 이용하면, 유전막의 박막화에 의한 누설전류의 급격한 증가를 효과적으로 방지할 수 있다. 따라서, 200Å이하의 얇은 BST막을 고집적 반도체 장치의 커패시터 제조공정에 사용하는 것이 가능하다. 더욱이, 상기 플라즈마 처리는 탄소등의 오염 물질에 의해 심각한 영향을 받는 매우 얇은 막, 예컨대 등가산화막이 5Å이하인 막의 누설전류 특성을 개선시키는데 유리할 것이다.

도 10은 이러한 효과를 설명하기 위한 도면으로서, 등가 산화막의 두께가 5Å이하인 유전막의 인가 전압에 따른 유전막의 누설전류 밀도의 변화를 나타낸 그래프이다.

구체적으로, 도 10에 도시한 그래프들(G15, G16)중, 제 15 그래프(G15)는 종래 기술에 따른 유전막의 누설 전류밀도 변화를 나타낸 그래프이다. 이때, 상기 유전막은 등가 산화막 두께가 3.03Å정도인 BST막이고 그 표면은 플라즈마 처리하지 않았다.

한편, 제16 그래프(G16)는 본 발명에 따른 유전막의 누설 전류밀도 변화를 나타낸 그래프이다. 이때, 상기 유전막은 등가 산화막 두께가 2.96Å정도인 BST막이고 그 표면은 일산화 이질소 플라즈마로 처리하였다.

상기 제15 및 제16 그래프(G15, G16)를 참조하면, 상기 BST막을 일산화 이질소 플라즈마로 처리하였을 때가 그렇지 않았을 때보다 누설전류 밀도가 낮을 뿐만 아니라 누설전류 밀도가 급격하게 증가되는 전압의 절대치도 모두 높은 것을 알 수 있다.

이와 같이, 상기 BST막의 표면을 일산화 이질소 플라즈마로 표면처리함으로써, 누설전류 특성 측면 뿐만 아니라 등가 산화막 측면에서도 유리한 커패시터를 제조할 수 있다. 이러한 결과는 수십 mm이상의 벌크 커패시터에서는 기대할 수 없는 것으로서 1,000Å이하의 박막이 손상되기보다 오히려 그 특성이 개선된다는 것을 알 수 있었다.

도 11은 유전막의 유전율 손실과 커패시터의 커패시턴스의 변화를 나타낸 그래프이다. 가로 축은 인가전압(V)을 나타내고, 왼쪽 세로 축은 커패시턴스(nF)의 변화를 나타내며, 오른쪽 세로 축은 유전막의 유전율 손실(%)을 나타낸다.

도 11의 위쪽에 점선과 실선으로 도시한 제17 및 제18 그래프들(G17, G18)은 각각 표면처리되지 않는 BST막을 사용한 커패시터의 커패시턴스와 일산화 이질소 플라즈마를 이용하여 표면이 처리된 BST막을 사용한 커패시터의 커패시턴스의 변화를 나타낸 그래프들이다. 그리고, 아래쪽의 제19 및 제20 그래프들(G19, G20)은 각각 종래 기술 및 본 발명에 따른 유전막의 유전율 손실을 나타낸 그래프들로서, 상기 BST막의 표면을 상기 일산화 이질소 플라즈마로 처리하지 않았을 때와 처리하였을 때의 상기 BST막의 유전율 손실을 나타낸 그래프들이다.

상기 제17 및 제18 그래프들(G17, G18)을 참조하면, 커패시터의 커패시턴스는 상기 BST막을 일산화 이질소 플라즈마로 처리하였을 때가 그렇지 않았을 때보다 큰 것을 알 수 있다.

상기 제19 및 제20 그래프들(G19, G20)을 참조하면, 상기 BST막의 유전율 손실은 상기 BST막을 일산화 이질소 플라즈마로 처리하였을 때가 그렇지 않았을 때보다 작은 것을 알 수 있다.

이와 같이, 본 발명에 의한 반도체 장치의 커패시터 제조방법에서는 내열성금속층 특히, 백금족 금속층 및 이들의 산화물층으로 하부전극을 형성하고, 상기 하부전극 상에 BST막이나 PZT막과 같은 고유전상수를 갖는 유전물질막으로 유전막을 형성한다. 그리고 상기 유전막 상에 상기 상부전극을 형성하여 커패시터를 형성한다. 이때, 상기 상부전극을 형성하기 전에 유전막을 수소원자나 산소원자가 함유된 소오스 가스 플라즈마로 표면처리한다. 이러한 플라즈마 처리는 상기 상부전극을 형성한 다음 실시할 수도 있다. 상기 플라즈마 처리에 의해 상기 유전막 내의 불순물, 예컨대 탄화수소나 탄소화합물이 제거되어 상기 유전막의 전기적 특성, 예컨대 누설 전류 특성과 유전율 손실 특성이 개선된다. 이러한 특성은 탄소등에 의한 오염이 심한 영향을 미치는 등가 산화막 두께가 5Å 이하인 유전막을 플라즈마 처리할 때 더욱 증가된다. 또한, 상기 플라즈마 처리는 일종의 열처리 공정에 해당하므로 커패시터 형성후 실시하는 열처리 공정의 온도를 낮출 수도 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (26)

1. 반도체기판 상에 커패시터를 형성하는 단계; 및

   상기 커패시터를 수소 원자가 함유된 소오스 가스의 플라즈마에 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
2. 제 1 항에 있어서, 상기 소오스 가스로서 암모니아(NH₃), 수소분자(H₂) 및 포스핀(PH₃)으로 이루어진 군중 선택된 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
3. 제 2 항에 있어서, 상기 소오스 가스로서 암모니아(NH₃), 수소분자(H₂) 및 포스핀(PH₃)으로 이루어진 군중 선택된 적어도 어느 하나와 알곤 가스(Ar), 질소가스(N₂), 일산화 이질소(N₂O) 및 산소가스(O₂)로 이루어진 군중 선택된 어느 하나가 결합된 혼합가스를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
4. 제 3 항에 있어서, 상기 혼합가스는 NH₃+ Ar, NH₃+ N₂O 또는 NH₃+ O₂인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
5. 제 1 항에 있어서, 상기 커패시터의 유전막 또는 상부전극을 상기 플라즈마에 노출시키는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
6. 제 5 항에 있어서, 상기 플라즈마는 ECR 플라즈마 또는 RF-플라즈마인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
7. 제 6 항에 있어서, 상기 ECR 플라즈마는 진동수가 2.45기가 헬쯔(Giga Hz) 정도인 ECR 마이크로파를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
8. 제 5 항에 있어서, 상기 유전막은 스퍼터링(sputtering)방식, 화학기상증착(Chemical Vapor Deposition)방식 및 솔-젤(sol-gel)방식으로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
9. 제 5 항에 있어서, 상기 유전막은 STO, BST, PZT, SBT, PLZT 및 BTO로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
10. 제 5 항에 있어서, 상기 상부 전극은 백금족, 백금족 산화물 및 이들의 혼합물로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
11. 제 10 항에 있어서, 상기 백금족 금속은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 및 팔라듐(Pd)으로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
12. 제 5 항에 있어서, 상기 플라즈마에 상기 상부전극을 노출한 다음 그 결과물을 열처리하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
13. 제 6 항에 있어서, 상기 커패시터는 0.1∼10분 동안 상기 ECR 플라즈마 또는 RF 플라즈마중 선택된 어느 하나에 노출시키는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
14. (a) 반도체기판 상에 백금족 금속으로 하부전극을 형성하는 단계;

    (b) 상기 하부전극 상에 BST막을 형성하는 단계;

    (c) 상기 BST막을 수소 원자를 포함하는 소오스 가스를 이용한 플라즈마에 노출시키는 단계;

    (d) 상기 BST막 상에 백금족 금속으로 상부전극을 형성하는 단계; 및

    (e) 상기 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
15. 제 14 항에 있어서, 상기 플라즈마는 ECR 플라즈마 또는 RF 플라즈마인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
16. 제 14 항에 있어서, 상기 열처리는 퍼니스(furnace)를 사용하는 방법 또는 급속 열 처리(rapid thermal annealing)방법으로 실행되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
17. 제 15 항에 있어서, 상기 ECR 플라즈마는 진동수가 2.45기가 헬쯔(Giga Hz)정도인 ECR 마이크로파를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
18. 제 14 항에 있어서, 상기 소오스 가스로서 암모니아(NH₃), 수소분자(H₂) 및 포스핀(PH₃)으로 이루어진 군중 선택된 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
19. 제 14 항에 있어서, 상기 소오스 가스로서 암모니아(NH₃), 수소분자(H₂) 및 포스핀(PH₃)으로 이루어진 군중 선택된 적어도 어느 하나와 알곤 가스(Ar), 질소가스(N₂), 일산화 이질소(N₂O) 및 산소 가스(O₂)로 이루어진 군중 선택된 어느 하나가 결합된 혼합가스를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
20. 제 19 항에 있어서, 상기 혼합가스는 NH₃+ Ar, NH₃+ N₂O 또는 NH₃+ O₂인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
21. (a) 반도체기판 상에 백금족 금속으로 하부전극을 형성하는 단계;

    (b) 상기 하부전극 상에 BST막을 형성하는 단계;

    (c) 상기 BST막 상에 백금족 금속으로 상부전극을 형성하는 단계; 및

    (d) 상기 상부 전극을 수소 원자를 포함하는 소오스 가스를 이용한 플라즈마에 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
22. 제 21 항에 있어서, 상기 플라즈마는 ECR 플라즈마 또는 RF플라즈마인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
23. 제 22 항에 있어서, 상기 ECR 플라즈마는 진동수가 2.45기가 헬쯔(Giga Hz)정도인 ECR 마이크로파를 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
24. 제 21 항에 있어서, 상기 소오스 가스는 암모니아(NH₃), 수소분자(H₂) 및 포스핀(PH₃)으로 이루어진 군중 선택된 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
25. 제 24 항에 있어서, 상기 소오스 가스로서 상기 암모니아(NH₃), 수소분자(H₂) 및 포스핀(PH₃)으로 이루어진 군중 선택된 적어도 어느 하나와 알곤 가스(Ar), 질소가스(N₂), 일산화 이질소(N₂O) 및 산소가스(O₂)로 이루어진 군중 선택된 어느 하나가 결합된 혼합가스를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
26. 제 25 항에 있어서, 상기 혼합가스는 NH₃+ Ar, NH₃+ N₂O 또는 NH₃+ O₂인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.

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