본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 모드(mode) 또는 문턱전압이 각기 다른 전계효과 트랜지스터를 동시에 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a method of simultaneously fabricating field effect transistors having different modes or threshold voltages.
첨부된 도면 도1a 내지 도1c를 참조하여 종래 기술에 따른 트랜지스터 제조 방법을 설명한다.A transistor manufacturing method according to the prior art will be described with reference to the accompanying drawings, FIGS. 1A to 1C.
먼저, 도1a에 도시한 바와 같이 반절연 갈륨비소(GaAs) 등과 같은 화합물 반도체 기판(10) 상에 활성층(11) 및 캡층(12)을 차례로 형성하고, 소스 드레인 오믹금속층이 형성될 영역을 감광막 패턴(도시하지 않음)으로 정의하고, AuGe막, Ni막 및 Au막을 차례로 증착하여 소스 드레인 오믹금속층(AuGe/Ni/Au)(13)을 형성한다.First, as shown in FIG. 1A, an active layer 11 and a cap layer 12 are sequentially formed on a compound semiconductor substrate 10 such as semi-insulating gallium arsenide (GaAs) or the like, and then a region in which a source drain ohmic metal layer is to be formed is formed. Defined as a pattern (not shown), the AuGe film, the Ni film, and the Au film are sequentially deposited to form a source drain ohmic metal layer (AuGe / Ni / Au) 13.
다음으로, 도1b에 도시한 바와 같이 상기 소스 드레인 오믹금속층(13) 형성이 완료된 화합물 반도체 기판(10) 상에 감광막을 도포하고, 스테퍼(stepper) 또는 전자빔을 사용한 노광을 실시하여 'T'형의 게이트 전극 형성 영역을 오픈시키는 감광막 패턴(14)을 형성한 후, 감광막 패턴(14)을 식각마스크로 이용하여, 전류를 측정하면서 캡층(12) 또는 캡층(12) 및 활성층(11)의 일부를 선택적으로 식각하는 게이트 리세스 식각공정을 실시하여 게이트 리세스(16)를 형성한다. 상기 게이트 리세스 식각공정은 소자의 제조 공정에서 가장 중요한 영향을 주는 과정이며, 일단계 또는 이단계로 이루어진다.Next, as illustrated in FIG. 1B, a photosensitive film is coated on the compound semiconductor substrate 10 on which the source-drain ohmic metal layer 13 is formed, and an exposure using a stepper or an electron beam is performed to form a 'T' type. After forming the photoresist pattern 14 for opening the gate electrode formation region of the photoresist, the photoresist pattern 14 is used as an etching mask, and the cap layer 12 or part of the cap layer 12 and the active layer 11 is measured while measuring current. The gate recess 16 is selectively formed to form a gate recess 16. The gate recess etching process is a process having the most important influence in the manufacturing process of the device, and consists of one step or two steps.
다음으로, 도1c에 도시한 바와 같이 게이트 리세스(16) 형성 공정이 완료된 화합물 반도체 기판(10) 상에 금속막을 증착하고, 감광막 패턴(14)을 제거함으로써 금속막을 리프트-오프(lift-off)하여 'T'형의 게이트 전극(15)을 형성한다.Next, as illustrated in FIG. 1C, a metal film is deposited on the compound semiconductor substrate 10 on which the gate recess 16 forming process is completed, and the photoresist film pattern 14 is removed to lift-off the metal film. ) To form a 'T' type gate electrode 15.
전술한 종래의 트랜지스터 형성 방법은 증가형 전계효과 트랜지스터(enhancement mode field effect transistor, 이하 E-FET라 함)와 공핍형 전계효과 트랜지스터(depletion mode field effect transistor, 이하 D-FET라 함)를 동일 기판 상에 제조하거나, 각기 다른 크기의 문턱전압을 갖는 트랜지스터를 제조하기 위하여 각각 다른 마스크를 사용하고 별도의 식각 공정을 실시한다.The above-described conventional transistor forming method includes an enhancement mode field effect transistor (E-FET) and a depletion mode field effect transistor (D-FET) on the same substrate. Different masks and different etching processes are used to fabricate the phases or to fabricate transistors having threshold voltages of different sizes.
예를 들어, GaAs 기판 상에 증가형 모드 HEMT(high electron mobility transistor, 이하 E-HEMT라 함)와 공핍형 모드 HEMT(D-HEMT라 함)를 제조할 경우, 먼저 E-HEMT 형성을 위한 마스크를 이용하여 리소그래피(lithography) 공정 후, 게이트 리세스 식각 공정을 실시하여 E-HEMT의 문턱전압 및 전류를 조절한다. 이어서, D-HEMT 형성을 위한 마스크를 이용하여 리소그래피 공정 후, 게이트 리세스 식각을 실시하여 D-HEMT의 문턱전압 및 전류를 조절한다.For example, when fabricating an enhanced mode HEMT (hereinafter referred to as E-HEMT) and a depletion mode HEMT (called D-HEMT) on a GaAs substrate, a mask for forming an E-HEMT is first used. After the lithography process, the gate recess etching process is performed to adjust the threshold voltage and current of the E-HEMT. Subsequently, after the lithography process using a mask for forming the D-HEMT, gate recess etching is performed to adjust the threshold voltage and the current of the D-HEMT.
따라서, 전술한 종래 기술로 E-FET 및 D-FET를 제조하는 경우 제조 공정 회수가 많으므로 공정단가가 높으며, 공정의 안정도가 낮은 단점이 있다.Therefore, when the E-FET and the D-FET are manufactured by the above-described prior art, there are many manufacturing processes, and thus, the process cost is high and the stability of the process is low.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 모드 또는 문턱전압이 각기 다른 다수의 전계효과 트랜지스터를 동일 기판 상에 보다 용이하게 제조하여 공정 회수를 줄이고, 공정단가를 감소시키며, 공정의 안정도를 증가시킬 수 있는 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, it is easier to manufacture a plurality of field effect transistors having different modes or threshold voltages on the same substrate to reduce the number of processes, reduce the unit cost, process stability It is an object of the present invention to provide a method for manufacturing a transistor that can increase.
도1a 내지 도1c는 종래 기술에 따른 전계효과 트랜지스터 제조 공정 단면도,1A to 1C are cross-sectional views of a field effect transistor manufacturing process according to the prior art;
도2a 내지 도2f는 본 발명의 일실시예에 따른 전계효과 트랜지스터 제조 공정 단면도.2A to 2F are cross-sectional views of a field effect transistor fabrication process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings
10, 20: 화합물 반도체 기판 11, 21: 활성층10, 20: compound semiconductor substrate 11, 21: active layer
12, 22: 캡층 13, 23: 소스 드레인 오믹 금속층12, 22: cap layer 13, 23: source drain ohmic metal layer
14, 25A, 26A: 감광막 패턴 15,, 29A, 29B, 29C : 게이트 전극14, 25A, 26A: photoresist pattern 15, 29A, 29B, 29C: gate electrode
24: 절연막 25, 26: 감광막24: insulating film 25, 26: photosensitive film
27A, 27B, 27C: 제1, 제2 및 제3 영역의 게이트 폭27A, 27B, 27C: Gate widths of the first, second and third regions
16, 28A, 28B, 28C: 게이트 리세스 29: Ti/Pt/Au 막16, 28A, 28B, 28C: gate recess 29: Ti / Pt / Au film
상기 목적을 달성하기 위한 본 발명은, 각 트랜지스터의 소스 드레인층을 형성하는 제1 단계; 반도체층 상에 각 트랜지스터의 게이트 전극과 접하게 될 상기 반도체층 부분을 상기 트랜지스터 특성에 따라 다른 폭으로 노출시키는 감광막 패턴을 형성하는 제2 단계; 상기 감광막 패턴을 식각마스크로 상기 반도체층을 식각하여 게이트 리세스를 형성하되, 상기 감광막 패턴이 노출시키는 폭에 따라 각기 다른 깊이의 게이트 리세스를 형성하는 제3 단계; 게이트 전극을 이룰 전도막을 형성하는 제4 단계; 및 상기 감광막 패턴을 제거함으로써 상기 전도막을 리프트-오프(lift off)하여 상기 각 게이트 리세스 바닥에 잔류하는 반도체층과 접하는 게이트 전극을 형성하는 제5 단계를 포함하는 트랜지스터 제조 방법을 제공한다.The present invention for achieving the above object, the first step of forming a source drain layer of each transistor; Forming a photoresist pattern on the semiconductor layer, the photosensitive layer pattern exposing the portion of the semiconductor layer to be in contact with the gate electrode of each transistor at different widths according to the transistor characteristics; Forming a gate recess by etching the semiconductor layer using the photoresist pattern as an etch mask, and forming gate recesses having different depths according to the width exposed by the photoresist pattern; Forming a conductive film to form a gate electrode; And a fifth step of removing the photoresist pattern to lift off the conductive layer to form a gate electrode in contact with a semiconductor layer remaining at the bottom of each gate recess.
또한, 상기 목적을 달성하기 위한 본 발명은 다리부와 머리부로 이루어지는 'T'형의 게이트 전극을 갖는 다수의 트랜지스터 제조 방법에 있어서, 각 트랜지스터의 소스 드레인층 형성이 완료된 반도체층 상에 절연막을 형성하는 제1 단계; 반도체층 상에 상기 'T'형 게이트 전극의 다리부와 접하게 될 상기 반도체층 부분을 상기 트랜지스터 특성에 따라 다른 폭으로 노출시키는 제1 감광막 패턴을 형성하는 제2 단계; 상기 제1 감광막 패턴 상에, 상기 제1 감광막 패턴으로 노출된 상기 반도체층 및 상기 제1 감광막 패턴의 단부를 노출시켜 상기 'T'형 게이트 전극의 머리부를 정의하는 제2 감광막 패턴을 형성하는 제3 단계; 상기 제2 감광막 패턴 및 상기 제1 감광막 패턴을 식각마스크로 상기 반도체층을 식각하여 게이트 리세스를 형성하되, 상기 제1 감광막 패턴이 노출시키는 폭에 따라 각기 다른 깊이의 게이트 리세스를 형성하는 제4 단계; 전류를 측정하면서 상기 반도체층을 식각하여 상기 게이트 리세스 바닥에 잔류되는 반도체층의 두께를 조절하는 제5 단계; 게이트 전극을 이룰 전도막을 형성하는 제6 단계; 및 상기 감광막 패턴을 제거함으로써 상기 전도막을 리프트-오프(lift off)하여 상기 각 게이트 리세스 바닥에 잔류하는 반도체층과 접하는 게이트 전극을 형성하는 제7 단계를 포함하는 트랜지스터 제조 방법을 제공한다.In addition, the present invention for achieving the above object is a plurality of transistor manufacturing method having a 'T' type gate electrode consisting of a leg portion and a head portion, forming an insulating film on a semiconductor layer is completed source source layer formation of each transistor A first step of doing; Forming a first photoresist pattern on the semiconductor layer, the first photoresist layer pattern exposing the portion of the semiconductor layer to be in contact with the leg of the 'T' type gate electrode at different widths according to the transistor characteristics; Forming a second photoresist pattern on the first photoresist pattern, the second photoresist pattern defining a head portion of the 'T' type gate electrode by exposing an end portion of the semiconductor layer and the first photoresist pattern exposed by the first photoresist pattern; Three steps; Forming a gate recess by etching the semiconductor layer using the second photoresist pattern and the first photoresist pattern as an etch mask, and forming gate recesses having different depths according to the width exposed by the first photoresist pattern 4 steps; A fifth step of adjusting the thickness of the semiconductor layer remaining on the bottom of the gate recess by etching the semiconductor layer while measuring current; A sixth step of forming a conductive film forming a gate electrode; And removing the photoresist pattern to lift off the conductive layer to form a gate electrode in contact with a semiconductor layer remaining at each bottom of the gate recess.
본 발명은 모드 또는 문턱전압이 각기 다른 전계효과 트랜지스터를 동시에 제조하기 위한 방법에 있어서, 각 트랜지스터의 게이트 전극과 접하게 될 반도체층 부분을 각기 다른 폭으로 노출하는 감광막 패턴을 형성하고, 감광막 패턴을 식각마스크로 반도체층을 식각하여 반도체 층 내에 각기 다른 깊이의 게이트 리세스를 함으로써 각 게이트 리세스 바닥에 각기 다른 두께의 반도체층을 잔류시킨 후, 상기 각 게이트 리세스 바닥에 잔류하는 반도체층과 접하는 게이트 전극을 형성하는데 그 특징이 있다.The present invention provides a method for simultaneously manufacturing field effect transistors having different modes or threshold voltages, the method comprising forming a photoresist pattern that exposes portions of a semiconductor layer to be in contact with the gate electrode of each transistor at different widths, and etching the photoresist pattern. The semiconductor layer is etched with a mask to perform gate recesses of different depths in the semiconductor layer, thereby leaving semiconductor layers having different thicknesses at the bottom of each gate recess, and then contacting the semiconductor layers remaining at the bottom of each gate recess. It is characterized by the formation of electrodes.
이하, 첨부된 도면 도2a 내지 도2f를 참조하여 본 발명의 일실시예에 따른 증가형 전계효과 트랜지스터 및 공핍형 전계효과 트랜지스터 제조 방법을 설명한다.Hereinafter, a method of manufacturing an increased field effect transistor and a depletion field effect transistor according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2F.
먼저, 도2a에 도시한 바와 같이 화합물 반도체 기판(20) 상에 활성층(21) 및 캡층(22)을 차례로 형성하고, 소스 드레인 오믹금속층 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성하고, AuGe막, Ni막 및 Au막을 차례로 증착하여 소스 드레인 오믹금속층(AuGe/Ni/Au)(23)을 형성한다.First, as shown in FIG. 2A, an active layer 21 and a cap layer 22 are sequentially formed on the compound semiconductor substrate 20, and a photoresist pattern (not shown) defining a source drain ohmic metal layer region is formed. An AuGe film, a Ni film, and an Au film are sequentially deposited to form a source drain ohmic metal layer (AuGe / Ni / Au) 23.
다음으로, 도2b에 도시한 바와 같이 상기 소스 드레인 오믹 금속층(23) 형성이 완료된 상기 화합물 반도체 기판(20) 상에 표면 보호 및 게이트 다리부의 높이를 조절하기 위한 절연막(24)을 형성한다. 이때, 절연막(24)은 질화막으로 형성될 수 있다. 상기 절연막(24)과 캡층(25) 그리고 이후에 형성될 감광막 패턴 두께의 합으로 게이트 다리부의 높이를 조절할 수 있다. 이어서, 상기 절연막(24) 상에 통상의 전자빔 감광막으로 이루어지는 제1 감광막(PMMA)(25) 및 제2 감광막(P(MAA-MMA))(26)을 도포하고, 180 ℃ 온도에서 30분 이상 열처리한다. 이때, 상기 제1 감광막(25)은 2000 Å 내지 2500 Å 두께로 형성하고, 상기 제2 감광막(26)은 0.8 ㎛ 내지 1.4 ㎛ 두께로 형성한다.Next, as shown in FIG. 2B, an insulating film 24 is formed on the compound semiconductor substrate 20 on which the source-drain ohmic metal layer 23 has been formed to adjust the surface protection and the height of the gate leg. In this case, the insulating film 24 may be formed of a nitride film. The height of the gate leg may be adjusted by the sum of the thicknesses of the insulating layer 24, the cap layer 25, and the photoresist pattern to be formed later. Subsequently, a first photosensitive film (PMMA) 25 and a second photosensitive film (P (MAA-MMA)) 26 made of a normal electron beam photosensitive film are coated on the insulating film 24, and at a temperature of 180 ° C. for 30 minutes or more. Heat treatment. In this case, the first photosensitive film 25 is formed to have a thickness of 2000 kPa to 2500 kPa, and the second photosensitive film 26 is formed to have a thickness of 0.8 μm to 1.4 μm.
다음으로, 도2c에 도시한 바와 같이 상기 절연막(24) 상에, 각 트랜지스터의 'T'형 게이트 전극의 다리부 영역을 오픈시키는 제1 감광막 패턴(25A)과 'T'형 게이트 전극의 머리부 영역을 오픈시키는 제2 감광막 패턴(26A)을 전자빔 리소그래피나 광 리소그래피 방법으로 형성한다. 이때, 제1 감광막 패턴(25A)의 크기를 조절하기 위하여 크기에 따른 노광량을 조절하여야한다. 예를 들어 각각 1.0 ㎛, 0.5 ㎛, 0.2 ㎛ 두께를 갖는 감광막을 60 μC/㎠, 200 μC/㎠, 1000μC/㎠의 노광에너지로 노광한다. 그리고 현상은 PMIPK와 IPA가 1:1로 섞인 용액을 사용한다. 열처리는 120 ℃에서 1분간 실시한다.Next, as shown in FIG. 2C, the first photosensitive film pattern 25A and the head of the 'T' type gate electrode which open the leg regions of the 'T' type gate electrode of each transistor are formed on the insulating film 24. The second photosensitive film pattern 26A for opening the subregions is formed by electron beam lithography or optical lithography. At this time, in order to adjust the size of the first photosensitive film pattern 25A, the exposure amount according to the size should be adjusted. For example, a photosensitive film having a thickness of 1.0 μm, 0.5 μm, and 0.2 μm, respectively, is exposed at an exposure energy of 60 μC / cm 2, 200 μC / cm 2, and 1000 μC / cm 2. And the development is using a 1: 1 mixture of PMIPK and IPA. Heat treatment is performed at 120 degreeC for 1 minute.
상기 제1 감광막 패턴(25A)이 오픈시키는 다리부 영역 폭의 크기는 트랜지스터의 모드, 트랜지스터의 문턱전압 크기에 따라 다르다. 즉, 제1 영역의 폭(27A)은 1 ㎛ 내지 10 ㎛ 로서 D-FET 소자 영역에 해당하고, 제2 영역(27B)의 폭은 0.3 ㎛ 내지 0.5㎛이고, 제3 영역 (27C)의 폭은 0.2 ㎛ 이하로 각각 제1 E-FET 소자 영역 및 제2 E-FET 소자 영역에 해당한다.The width of the leg region opened by the first photoresist layer pattern 25A depends on the mode of the transistor and the threshold voltage of the transistor. That is, the width 27A of the first region corresponds to the D-FET element region as 1 µm to 10 µm, the width of the second region 27B is 0.3 µm to 0.5 µm, and the width of the third region 27C. Is 0.2 μm or less and corresponds to the first E-FET device region and the second E-FET device region, respectively.
다음으로, 도2d에 도시한 바와 같이 상기 제1 감광막 패턴(25A) 및 상기 제2 감광막 패턴(26A)을 식각마스크로 캡층(22)을 식각하여 게이트 리세스(28A, 28B, 28C)를 형성한다. 상기 식각은 전자자기공명(ECR, Electron Cyclotron Resonance) 장치, 반응성 이온 식각(RIE, reactive ion etching) 장치 또는 인덕티브 커플링(ICP, inductive coupled plasma) 식각 장치에서 SF6및 BCl3가스를 사용하고, 식각시 장치 내 압력은 1 mTorr 내지 10 mTorr가 되도록 하며, 1 W 내지 50 W의 RF 전력을 인가하고, 추가의 ECR 전력이나 ICP 전력을 수백 W 정도로 인가한다. 상기 식각과정에서 제1 감광막 패턴(25)이 오픈시키는 다리부 영역 폭의 크기에 따라 식각률이 차이가 나서 게이트 리세스의 깊이가 달라진다. 즉, 제1 감광막(25) 패턴이 오픈시킨 폭이 1 ㎛였던 제1 영역의 게이트 리세스(28A)의 깊이는 D-FET 소자에 적합한 400 Å 500 Å으로 형성되고,제1 감광막(25) 패턴이 오픈시킨 폭이 각각 0.5 ㎛와 0.2 ㎛였던 제2 영역 및 제3 영역의 게이트 리세스(28B, 28C)의 깊이는 각각 E-FET 소자에 적합한 250Å 내지 350 Å, 100 Å 내지 200 Å으로 형성된다.Next, as shown in FIG. 2D, the cap layer 22 is etched using the first photoresist pattern 25A and the second photoresist pattern 26A as an etch mask to form gate recesses 28A, 28B, and 28C. do. The etching uses SF6 and BCl3 gas in an Electron Cyclotron Resonance (ECR) device, a reactive ion etching (RIE) device or an inductive coupled plasma (ICP) etching device. In etching, the pressure in the apparatus is 1 mTorr to 10 mTorr, and RF power of 1 W to 50 W is applied, and additional ECR power or ICP power is applied to several hundred W. In the etching process, the etch rate is different depending on the size of the width of the leg region opened by the first photoresist pattern 25, thereby changing the depth of the gate recess. That is, the depth of the gate recess 28A in the first region, which was 1 µm wide, in which the first photosensitive film 25 pattern was opened was formed to be 400 Å 500 적합한 suitable for the D-FET device, and the first photosensitive film 25 The depths of the gate recesses 28B and 28C of the second and third regions where the widths of the patterns were 0.5 µm and 0.2 µm, respectively, were 250 µs to 350 µs and 100 µs to 200 µs, respectively, suitable for the E-FET device. Is formed.
따라서, 각 트랜지스터의 모드 및 문턱전압 조건에 따라 게이트 리세스 바닥에 각기 다른 두께로 반도체층을 잔류시킬 수 있다. 이어서, 전류를 측정하면서 캡층(22) 또는 캡층(22)과 활성층(21)을 식각하는 게이트 리세스 공정을 진행한다.Therefore, the semiconductor layer may be left at different thicknesses at the bottom of the gate recess according to the mode and the threshold voltage condition of each transistor. Subsequently, a gate recess process of etching the cap layer 22 or the cap layer 22 and the active layer 21 is performed while measuring current.
다음으로, 도2e에 도시한 바와 같이 화합물 반도체 기판(20) 전면에 전자빔을 사용하여 게이트 전극을 이룰 Ti막, Pt막 및 Au 막 등을 순차적으로 증착하여 Ti/Pt/Au 막(29)을 형성한다.Next, as shown in FIG. 2E, the Ti / Pt / Au film 29 is formed by sequentially depositing a Ti film, a Pt film, and an Au film to form a gate electrode using an electron beam on the entire surface of the compound semiconductor substrate 20. Form.
다음으로, 도2f에 도시한 바와 같이 제1 감광막 패턴(25A) 및 제2 감광막 패턴(26A)을 제거함으로써 Ti/Pt/Au 막(29)을 리프트-오프하여 'T'형의 게이트 전극(29A, 29B, 29C)을 형성한다.Next, as illustrated in FIG. 2F, the Ti / Pt / Au film 29 is lifted off by removing the first photosensitive film pattern 25A and the second photosensitive film pattern 26A to form a 'T' type gate electrode ( 29A, 29B, 29C).
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
예로서, 전술한 본 발명의 일실시예는 게이트 전극을 'T'형으로 형성하는 경우를 설명하였지만, 다양한 형태의 게이트 전극이 가능하다.For example, the above-described embodiment of the present invention has been described in which the gate electrode is formed in a 'T' shape, but various types of gate electrodes are possible.
상기와 같이 이루어지는 본 발명은 문턱전압이 각기 다른 트랜지스터 또는 증가형 모드 트랜지스터와 공핍형 모드 트랜지스터를 동일한 마스크를 사용하여 제조할 수 있어 공정 단계를 감소시킬 수 있고, 소자의 신뢰도를 향상시키며 제조 비용을 감소시킬 수 있다.According to the present invention as described above, transistors with different threshold voltages or increased mode transistors and depletion mode transistors can be manufactured using the same mask, thereby reducing process steps, improving device reliability, and improving manufacturing costs. Can be reduced.
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| KR1019980036192AKR100264532B1 (en) | 1998-09-03 | 1998-09-03 | Method for forming fets having their respective mode or threshold voltage |
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