KR100255514B1 - Fabricating method of semiconductor memory device - Google Patents

Abstract

PURPOSE: A method for manufacturing semiconductor memory devices is provided to provide a spacer insulating film of an optimized thickness in a peripheral circuit region while securing the marginal degree of a bit lune contact process in a cell region. CONSTITUTION: A method for manufacturing semiconductor memory devices forms a device separation film(21), a gate oxide film(22) and a gate electrode(23) at a given portion of a wafer(20). N+ ion implantation and P- ion implantation are performed for a cell region and a peripheral circuit region. A nitride film(24) and an oxide film(25) are sequentially formed on the entire surface. A photoresist pattern(26) is formed on the cell region. The oxide film(25) and the nitride film(24) in the peripheral circuit region are anisotropically etched using the photoresist pattern and an etch barrier to form a spacer insulating film of a dual structure at the sidewall of the gate electrode(23). Then, N+ ion implantation and P+ ion implantation are performed to form a MOS transistor of a lightly doped drain(LDD). After the photoresist pattern is removed, an interlayer dielectric(27) is deposited on the entire surface and is then selectively etched to form a bit line contact hole. At this time, the interlayer dielectric(27), the oxide film(25) and the nitride film(24) in the cell region are selectively etched to form a spacer pattern of the nitride film(24) and to form a self-aligned contact hole.

Description

Translated fromKorean

반도체 메모리 장치 제조방법Semiconductor memory device manufacturing method

본 발명은 반도체 제조 분야에 관한 것으로, 특히 동일 웨이퍼 상에 셀 영역과 주변 회로 영역을 형성하는 반도체 메모리 장치의 제조에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor manufacturing, and more particularly, to the manufacture of semiconductor memory devices forming cell regions and peripheral circuit regions on the same wafer.

일반적으로, 반도체 장치의 고집적화 추세에 따라 반도체 장치 제조시의 공정 여유도를 확보하는 것이 중요한 해결 과제가 되고 있다.In general, securing a process margin in manufacturing a semiconductor device has become an important problem in accordance with a trend toward higher integration of semiconductor devices.

첨부된 도면 도 1a 내지 도 1c는 본 발명이 해당하는 종래기술을 설명하기 위한 것으로, 이하 이를 통해 종래의 DRAM 제조 기술 및 그 문제점을 살펴본다.1A to 1C illustrate the prior art to which the present invention pertains. Hereinafter, the conventional DRAM manufacturing technology and its problems will be described.

먼저, 도 1a에 도시된 바와 같이 준비된 웨이퍼(10)의 소정 부분에 소자 분리막(11)을 형성하고, 게이트 산화막(12) 및 게이트 전극(13)을 형성한다. 계속하여, 셀 영역과 주변 회로 영역에 N^-이온주입 및 P^-이온주입을 실시하고, 게이트 전극(13) 측벽 부분에 스페이서 산화막(14)을 형성한 다음, 주변 회로 영역에 N⁺이온주입 및 P⁺이온주입을 실시하여 LDD(lightly doped drain) 구조의 모스 트랜지스터를 형성한다. 도면에서 N⁺, N^-, P⁺, P^-는 각각 소오스/드레인을 구성하는 불순물 도핑 영역, 19는 게이트 마스크 산화막을 각각 나타낸 것이다.First, anelement isolation film 11 is formed on a predetermined portion of thewafer 10 prepared as shown in FIG. 1A, and agate oxide film 12 and agate electrode 13 are formed. Subsequently, N⁻ ion implantation and P⁻ ion implantation are performed in the cell region and the peripheral circuit region, aspacer oxide film 14 is formed in the sidewall portion of thegate electrode 13, and then N⁺ ion implantation and the like are performed in the peripheral circuit region. P⁺ ion implantation is performed to form a MOS transistor having a lightly doped drain (LDD) structure. In the drawings, N⁺ , N⁻ , P⁺ , and P⁻ are impurity doped regions constituting the source / drain, respectively, and 19 are gate mask oxide films, respectively.

다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 층간 절연막(15)을 증착하고, 이를 선택적 식각하여 비트 라인 콘택홀을 형성한다.Next, as shown in FIG. 1B, aninterlayer insulating layer 15 is deposited on the entire structure and selectively etched to form a bit line contact hole.

계속하여, 도 1c에 도시된 바와 같이 콘택홀 스페이서(16)를 형성하고, 전체 구조 상부에 폴리실리콘막(17) 및 실리사이드막(18)을 형성한 다음, 이를 패터닝하여 비트 라인을 형성한다.Subsequently, as shown in FIG. 1C, acontact hole spacer 16 is formed, and a polysilicon film 17 and asilicide film 18 are formed on the entire structure, and then patterned to form a bit line.

이후, 후속 공정을 진행한다.Thereafter, the subsequent process is performed.

상기와 같이 진행되는 종래의 DRAM 제조 기술에서 스페이서 산화막은 셀 영역과 주변 회로 영역에서 동시에 형성되는데, 이러한 스페이서 산화막은 특히 주변 회로 소자의 전기적 특성에 매우 큰 영향을 미치게 된다. 주변 회로 지역에서 소자의 전기적 특성을 확보하기 위한 스페이서 산화막의 최적화된 두께는 800Å 내지 1500Å 정도이다.In the conventional DRAM fabrication technology proceeding as described above, the spacer oxide film is formed at the same time in the cell region and the peripheral circuit region. Such a spacer oxide film has a great influence on the electrical characteristics of the peripheral circuit element. The optimized thickness of the spacer oxide film for securing the electrical characteristics of the device in the peripheral circuit area is about 800 kW to 1500 kW.

그러나, 반도체 메모리 장치의 고집적화에 따라 셀 영역에서 게이트 전극간의 간격이 좁아지게 되고, 이에 따라 비트 라인 콘택의 면적이 감소하여 비트 라인의 접촉 저항이 증가하는 문제점이 있기 때문에 스페이서 산화막을 충분한 두께로 형성할 수 없었다.However, due to the high integration of the semiconductor memory device, the gap between the gate electrodes in the cell region is narrowed, and accordingly, the area of the bit line contact decreases, thereby increasing the contact resistance of the bit line. I could not.

또한, 이러한 문제점을 고려하여 스페이서 산화막을 얇게 형성할 경우, 비트 라인 콘택을 형성할 때 정렬 오차를 감안하면 정상적인 스페이서 산화막 형성 공정을 사용하는데 많은 어려움이 있을 수 있고, 경우에 따라서는 비트 라인 콘택 형성 공정 자체가 불가능하게 된다. 또한 비트 라인 콘택 형성이 이루어졌다 하더라도 상기한 바와 같은 주변 회로 영역의 최적화된 두께를 충족시킬 수 없게 되어 반도체 메모리 장치의 전기적 특성을 열화 시키는 문제점이 발생하게 된다.In addition, when the spacer oxide film is thinly formed in view of such a problem, it may be difficult to use a normal spacer oxide film formation process in view of alignment errors when forming the bit line contact, and in some cases, the bit line contact formation The process itself becomes impossible. In addition, even if the bit line contact is formed, the optimized thickness of the peripheral circuit region as described above may not be satisfied, resulting in a problem of deteriorating electrical characteristics of the semiconductor memory device.

본 발명은 셀 영역의 비트 라인 콘택 공정 여유도를 확보하는 동시에 주변 회로 영역의 최적화된 두께의 스페이서 절연막을 제공하는 반도체 메모리 장치 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor memory device which provides a spacer insulating film having an optimized thickness of a peripheral circuit region while securing a margin of a bit line contact process in a cell region.

도 1a 내지 도 1c는 종래기술에 따른 DRAM 제조 공정도.1A-1C show a DRAM manufacturing process according to the prior art.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 DRAM 제조 공정도.2A-2C illustrate a DRAM manufacturing process in accordance with one embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 웨이퍼 21 : 소자 분리막20wafer 21 device separator

22 : 게이트 산화막 23 : 게이트 전극22gate oxide film 23 gate electrode

24 : 질화막 25 : 산화막24nitride film 25 oxide film

26 : 포토레지스트 패턴 27 : 층간 절연막26photoresist pattern 27 interlayer insulating film

28 : 폴리실리콘막 29 : 실리사이드막28polysilicon film 29 silicide film

30 : 게이트 마스크 산화막30: gate mask oxide film

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치 제조방법은 반도체 웨이퍼 상에 소자 분리막, 게이트 산화막 및 게이트 전극을 형성하는 단계; 저농도 소오스/드레인 이온주입을 실시하는 단계; 전체 구조 상부에 제1 절연막 및 상기 제1 절연막과 식각 선택비를 갖는 제2 절연막을 차례로 증착하는 단계; 주변 회로 영역의 상기 제2 절연막 및 상기 제1 절연막을 차례로 비등방성 식각하여 상기 게이트 전극 측벽 부분에 스페이서 절연막을 형성하는 단계; 고농도 소오스/드레인 이온주입을 실시하는 단계; 전체 구조 상부에 층간 절연막을 형성하는 단계; 및 셀 영역의 상기 층간 절연막 및 상기 제2 및 제1 절연막을 선택적 식각하여 비트 라인 콘택홀을 형성하되, 상기 제1 절연막의 스페이서 패턴이 형성되어 자기 정렬 콘택홀이 형성되도록 하는 단계를 포함하여 이루어진다.In order to achieve the above object, the semiconductor memory device manufacturing method of the present invention comprises the steps of forming a device isolation film, a gate oxide film and a gate electrode on a semiconductor wafer; Performing low concentration source / drain ion implantation; Sequentially depositing a first insulating film and a second insulating film having an etch selectivity with the first insulating film on the entire structure; Anisotropically etching the second insulating film and the first insulating film in a peripheral circuit region to form a spacer insulating film on the sidewall portion of the gate electrode; Performing a high concentration source / drain ion implantation; Forming an interlayer insulating film over the entire structure; And selectively etching the interlayer insulating layer and the second and first insulating layers of the cell region to form a bit line contact hole, wherein a spacer pattern of the first insulating layer is formed to form a self-aligning contact hole. .

이하, 첨부된 도면 도 2a 내지 도 2c를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings, FIGS. 2A to 2C.

우선, 도 2a에 도시된 바와 같이 준비된 웨이퍼(20)의 소정 부분에 소자 분리막(21)을 형성하고, 게이트 산화막(22) 및 게이트 전극(23)을 형성한다. 계속하여, 셀 영역과 주변 회로 영역에 N^-이온주입 및 P^-이온주입을 실시하고, 전체 구조 상부에 질화막(24) 및 산화막(25)을 차례로 증착한다. 여기서, 질화막(24)의 두께는 셀 영역에서 게이트 전극간의 간격과 비트 라인 접촉 저항 및 자기 정렬 공정에 필요한 최소의 두께로 결정되며, 질화산화막으로 대체하여 사용할 수 있다. 또한, 산화막(25)은 주변 회로 소자의 전기적 특성을 고려하여 임의로 조정할 수 있다. 도면에서 N^-, P^-는 각각 소오스/드레인을 구성하는 불순물 도핑 영역, 30은 게이트 마스크 산화막을 각각 나타낸 것이다.First, anelement isolation film 21 is formed on a predetermined portion of thewafer 20 prepared as shown in FIG. 2A, and agate oxide film 22 and agate electrode 23 are formed. Subsequently, N^- ion implantation and P^- ion implantation are performed in the cell region and the peripheral circuit region, and thenitride film 24 and theoxide film 25 are sequentially deposited on the entire structure. In this case, the thickness of thenitride film 24 is determined by the gap between the gate electrodes in the cell region, the minimum thickness required for the bit line contact resistance, and the self-alignment process, and may be replaced with the nitride oxide film. In addition, theoxide film 25 can be arbitrarily adjusted in consideration of the electrical characteristics of the peripheral circuit elements. In the drawings, N⁻ and P⁻ are impurity doped regions constituting the source / drain, respectively, and 30 are gate mask oxide films, respectively.

다음으로, 도 2b에 도시된 바와 같이 셀 영역 상부에 포토레지스트 패턴(26)을 형성하고, 이를 식각 장벽으로 하여 주변 회로 영역의 산화막(25) 및 질화막(24)을 차례로 비등방성 식각하여 게이트 전극(23) 측벽 부분에 이중 구조의 스페이서 절연막을 형성한 다음, 주변 회로 영역에 N⁺이온주입 및 P⁺이온주입을 실시하여 LDD(lightly doped drain) 구조의 모스 트랜지스터를 형성한다. 도면에서 N⁺, P⁺는 각각 소오스/드레인을 구성하는 불순물 도핑 영역을 나타낸 것이다.Next, as shown in FIG. 2B, thephotoresist pattern 26 is formed on the cell region, and theoxide layer 25 and thenitride layer 24 in the peripheral circuit region are anisotropically etched in turn, using thephotoresist pattern 26 as an etching barrier. (23) A spacer insulating film having a double structure is formed in the sidewall portion, and then N⁺ ion implantation and P⁺ ion implantation are performed in the peripheral circuit region to form a MOS transistor having a lightly doped drain (LDD) structure. In the drawings, N⁺ and P⁺ represent impurity doped regions constituting the source / drain, respectively.

다음으로, 도 2c에 도시된 바와 같이 포토레지스트 패턴(26)을 제거하고, 전체 구조 상부에 층간 절연막(27)을 증착한 후, 이를 선택적 식각하여 비트 라인 콘택홀을 형성한다. 이때, 셀 영역에서는 층간 절연막(27) 및 산화막(25), 그리고 질화막(24)이 선택적으로 식각되어 질화막(24)의 스페이서 패턴이 형성되고, 자기 정렬 콘택홀이 형성된다. 계속하여, 전체 구조 상부에 폴리실리콘막(28) 및 실리사이드막(29)을 증착하고, 이를 패터닝하여 비트 라인을 형성한다. 여기서, 장벽금속막은 필요에 따라 사용한다.Next, as shown in FIG. 2C, thephotoresist pattern 26 is removed, aninterlayer insulating layer 27 is deposited on the entire structure, and then selectively etched to form a bit line contact hole. At this time, theinterlayer insulating film 27, theoxide film 25, and thenitride film 24 are selectively etched in the cell region to form a spacer pattern of thenitride film 24, and a self-aligned contact hole is formed. Subsequently, a polysilicon film 28 and asilicide film 29 are deposited on the entire structure and patterned to form a bit line. Here, a barrier metal film is used as needed.

상기한 일실시예에 나타난 바와 같이 본 발명은 종래 웨이퍼 전반에 걸쳐 동일한 두께로 형성되는 스페이서 절연막을 질화막/산화막 또는 질화산화막/산화막(즉, 서로 큰 식각 선택비를 갖는 두 절연막)의 이중층을 사용하여 형성함으로서, 셀 영역에서는 얇게 형성하여 비트 라인 콘택 저항을 낮추고 주변 회로 영역에서는 충분한 두께로 최적화할 수 있다. 또한, 자기 정렬 콘택을 이루어 비트 라인 콘택 공정의 공정 마진을 확보할 수 있다.As shown in the above embodiment, the present invention uses a double layer of a nitride film / oxide film or a nitride oxide film / oxide film (that is, two insulating films each having a large etching selectivity) as a spacer insulating film formed with the same thickness throughout the conventional wafer. By forming a thin film in the cell region, the bit line contact resistance can be lowered and a sufficient thickness can be optimized in the peripheral circuit region. In addition, a self alignment contact may be made to secure a process margin of the bit line contact process.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기한 바와 같이 본 발명은 셀 영역과 주변 회로 영역의 스페이서 절연막을 각각 다른 두께로 최적화함으로서 반도체 메모리 장치의 전기적 특성을 향상시키는 효과가 있으며, 이와 더불어 셀 지역의 비트 라인 콘택 공정의 여유도를 개선하는 효과가 있다.As described above, the present invention has the effect of improving the electrical characteristics of the semiconductor memory device by optimizing the spacer insulating films of the cell region and the peripheral circuit region to different thicknesses, and also improving the margin of the bit line contact process in the cell region. It is effective.

Claims (4)

Translated fromKorean

반도체 웨이퍼 상에 소자 분리막, 게이트 산화막 및 게이트 전극을 형성하는 단계;Forming a device isolation film, a gate oxide film, and a gate electrode on the semiconductor wafer;저농도 소오스/드레인 이온주입을 실시하는 단계;Performing low concentration source / drain ion implantation;전체 구조 상부에 제1 절연막 및 상기 제1 절연막과 식각 선택비를 갖는 제2 절연막을 차례로 증착하는 단계;Sequentially depositing a first insulating film and a second insulating film having an etch selectivity with the first insulating film on the entire structure;주변 회로 영역의 상기 제2 절연막 및 상기 제1 절연막을 차례로 비등방성 식각하여 상기 게이트 전극 측벽 부분에 스페이서 절연막을 형성하는 단계;Anisotropically etching the second insulating film and the first insulating film in a peripheral circuit region to form a spacer insulating film on the sidewall portion of the gate electrode;고농도 소오스/드레인 이온주입을 실시하는 단계;Performing a high concentration source / drain ion implantation;전체 구조 상부에 층간 절연막을 형성하는 단계; 및Forming an interlayer insulating film over the entire structure; And셀 영역의 상기 층간 절연막 및 상기 제2 및 제1 절연막을 선택적 식각하여 비트 라인 콘택홀을 형성하되, 상기 제1 절연막의 스페이서 패턴이 형성되어 자기 정렬 콘택홀이 형성되도록 하는 단계Selectively etching the interlayer insulating layer and the second and first insulating layers of the cell region to form a bit line contact hole, wherein a spacer pattern of the first insulating layer is formed to form a self-aligning contact hole.를 포함하여 이루어진 반도체 메모리 장치 제조방법.A semiconductor memory device manufacturing method comprising a.제 1 항에 있어서,The method of claim 1,상기 제1 절연막은 질화막이며, 상기 제2 절연막은 산화막인 반도체 메모리 장치 제조방법.And the first insulating film is a nitride film and the second insulating film is an oxide film.제 1 항에 있어서,The method of claim 1,상기 제1 절연막은 질화산화막이며, 상기 제2 절연막은 산화막인 반도체 메모리 장치 제조방법.The first insulating film is a nitride oxide film, and the second insulating film is an oxide film manufacturing method.제 1 항에 있어서,The method of claim 1,상기 고농도 소오스/드레인 이온주입은 상기 주변 회로 영역에서 수행되는 반도체 메모리 장치 제조방법.The high concentration source / drain ion implantation is performed in the peripheral circuit region.

Images