제1a도 내지 d도는 종래 기술에 따른 고집적 반도체장치의 커패시터 제조방법을 공정 수순에 따라 도시한 단면도.1A to 1D are cross-sectional views showing a capacitor manufacturing method of a highly integrated semiconductor device according to the prior art according to a process procedure.
제2a도 내지 g도는 본 발명에 따른 고집적 반도체장치의 커패시터 제조방법을 공정 수순에 따라 도시한 단면도.2A to 2G are cross-sectional views showing a capacitor manufacturing method of a highly integrated semiconductor device according to the present invention according to a process procedure.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 기판 12 : 필드산화막10 substrate 12 field oxide film
14 : 소오스 16 : 드레인14 source 16: drain
18 : 게이트 19 : 제1절연막18 gate 19 a first insulating film
20 : 비트라인 40 : 제2절연막(평탄화층)20: bit line 40: second insulating film (planarization layer)
144 : 제3절연막 145 : 제4절연막144: third insulating film 145: fourth insulating film
146 : 제5절연막 150(151a,152a) : 스토리지전극146: fifth insulating layer 150 (151a, 152a): storage electrode
151 : 제1도전층 152 : 제2도전층151: first conductive layer 152: second conductive layer
160 : 커패시터 유전막 170 : 플레이트전극160: capacitor dielectric film 170: plate electrode
본 발명은 고집적 반도체장치의 제조방법에 관한 것으로, 특히 하부전극(스토리지전극)의 면적을 증가시킬 수 있을 뿐만 아니라 그 제조공정이 단순하게 이루어진 고집적 반도체장치의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a highly integrated semiconductor device, and more particularly to a method for manufacturing a capacitor of a highly integrated semiconductor device, in which the area of the lower electrode (storage electrode) can be increased and the manufacturing process is simplified.
오늘날 고집적 반도체장치의 미세화는 미세패턴 형성기술의 발달에 따라 더욱 증대되는 추세에있다. 이에 따라 동일한 크기의 칩에 더 많은 메모리셀을 집적시킬 수 있게 되었다.Today, the miniaturization of highly integrated semiconductor devices is increasing with the development of fine pattern formation technology. This allows more memory cells to be integrated into chips of the same size.
그러나 미세패턴 형성기슬에 따라 더욱더 미세화되는 추세에도 불구하고, 메모리셀이 필요로 하는 커패시터의 용량이 일정 수준 이상이 되어야 한다는 점 때문에, 종래 기술에 따른 커패시터 구조로는 미세패턴 형성기술에 따른 메모리셀의 미세화에 한계가 있었다. 즉, 기존의 구조로는 감소된 메모리셀 내에서 동작에 필요한 양의 전하를 축적할 만한 면적 확보가 불가능하게 되었다.However, despite the trend of further miniaturization according to the fine pattern forming gas, since the capacity of the capacitor required by the memory cell must be more than a certain level, the capacitor structure according to the prior art is a memory cell according to the fine pattern forming technology. There was a limit to the miniaturization. In other words, the existing structure makes it impossible to secure an area for accumulating the amount of charge required for operation in the reduced memory cell.
이와 같은 문제점을 해결하기 위한 64Mb, 256Mb급 디램(DRAM) 메모리 셀의 커패시터에 대한 다양한 3차원적 구조가 제안되었다. 일례로, 크라운(crown)형 커패시터가 있는데, 요즘에는 상기 크라운형 커패시터의 구조를 일부 변형시켜 용량을 더욱 증가시키려는 노력이 경주되고 있다.To solve this problem, various three-dimensional structures of capacitors of 64Mb and 256Mb DRAM memory cells have been proposed. For example, there is a crown capacitor, and nowadays, efforts have been made to further increase the capacity by partially modifying the structure of the crown capacitor.
그러한 크라운형 커패시터의 변형 구조로는 크라운 구조 아래 부분의 면적을 활용하기 위해 플로우팅(Floating)시킨 구조와, 크라운 내부에 디스크(Disk) 형태 등을 삽입하여 면적 증대를 도모한 1.5 ＆ 더블(Double)크라운 형태 등이 있다.Such a modified structure of the crown capacitor is a floating structure to utilize the area under the crown structure, and a 1.5 & Double (Disk & Double) inserting a disk shape into the crown to increase the area There is a crown form.
이와 같은 종래 기술에 따른 크라운형 커패시터의 일실시예로서 미합중국 특허 제 5,330,614호에 공지된 기술이 있는데, 이에 대해서 첨부된 도면 제1도의 (a) 내지 (d)를 참조하여 그 제조방법에 대해서 설명하면 다음과 같다.One example of such a crown-type capacitor according to the prior art is a technique known in US Patent No. 5,330,614, which will be described with reference to (a) to (d) of FIG. Is as follows.
먼저 제1(a)도에 도시된 바와 같이 필드산화막(12)에 의해 활성영역과 비활성영역이 정의된 기판(10)의 상기 활성영역에 드레인영역(16)과, 그 드레인영역(16)과 접촉하는 비트라인(20)을 공유하며, 각각이 하나씩의 소오스영역과(14)과 게이트전극(18)을 구비하는 트랜지스터를 형성한 후, 상기 트랜지스터가 형성되어 있는 결과물 전면에 그 트랜지스터를 절연하기 위한 제1절연막(19)을 형성한다. 이어서 상기 제1절연막(19) 위에 평탄화층(40)을 형성한 후, 그 위에 제1식각저지층(42)과 스페이서층(44)을 순차적으로 증착한다. 이때 상기 제1식각저지층(42)은 이후에 실시되는 스페이서층(44)의 습식각공정에서 그 스페이서층(44)이 모두 식각된 후에 평탄화층(40)이 식각되는 것을 방지하기 위한 것으로, 상기 평탄화층(40)과 스페이서층(44)이 산화물로 형성되는 경우에 실리콘나이트라이드(SiN)로 형성된다. 이후 하부전극을 상기 트랜지스터의 소오스영역(14)에 접촉시키기 위한 콘택홀을 형성한 후, 상기 제1식각저지층(42)과 같은 물질과 소정의 절연물질(82)을 증착한 다음 패턴닝하여 콘택홀의 측벽에 제1식각저지층과 측벽스페이서(82)를 형성하고, 이어서 상기 결과물 위에 제1도전물질(46)을 증착한 후, 그 위에 제2식각저지층(82b)과 제2도전물질(70)을 증착한 다음 그를 패터닝한다. 이때 상기 제2식각저지층(82b)은 제1,2도전층(46,70)에 대한 식각선택비가 우수한 물질로 형성되고, 상기 제1,2도전층(46,70)은 같은 물질로 형성될 수 있다.First, as shown in FIG. 1 (a), the drain region 16, the drain region 16 and the drain region 16 are formed in the active region of the substrate 10 in which the active region and the inactive region are defined by the field oxide film 12. After forming a transistor sharing a bit line 20 in contact with each other, each having a source region 14 and a gate electrode 18, and insulating the transistor on the entire surface of the resultant product on which the transistor is formed. The first insulating film 19 is formed. Subsequently, after the planarization layer 40 is formed on the first insulating layer 19, the first etch stop layer 42 and the spacer layer 44 are sequentially deposited thereon. In this case, the first etch stop layer 42 is to prevent the planarization layer 40 from being etched after the spacer layer 44 is etched in the wet etching process of the spacer layer 44 to be performed later. When the planarization layer 40 and the spacer layer 44 are formed of oxide, they are formed of silicon nitride (SiN). Thereafter, a contact hole for contacting the lower electrode with the source region 14 of the transistor is formed, and then a material such as the first etch stop layer 42 and a predetermined insulating material 82 are deposited and then patterned. The first etch stop layer and the sidewall spacer 82 are formed on the sidewalls of the contact hole, and then the first conductive material 46 is deposited on the resultant, and then the second etch stop layer 82b and the second conductive material are formed thereon. 70 is deposited and then patterned. In this case, the second etch stop layer 82b is formed of a material having excellent etching selectivity with respect to the first and second conductive layers 46 and 70, and the first and second conductive layers 46 and 70 are formed of the same material. Can be.
이어서 제1(b)도에 도시된 바와 같이 상기 결과물 위에 제 3도전물질(72)을 증착한 후, 제 6절연막을 증착한 다음 그를 에치백하여 사이드 월((Side Wall)(80a)을 형성한다. 이때 상기 제3도전층(72)은 제1,2도전층(46,70)과 같은 물질로 형성할 수 있다.Subsequently, as shown in FIG. 1 (b), a third conductive material 72 is deposited on the resultant, then a sixth insulating film is deposited and then etched back to form a side wall 80a. In this case, the third conductive layer 72 may be formed of the same material as the first and second conductive layers 46 and 70.
이후 제1(c)도에 도시된 바와 같이 상기 사이드 월(80a)을 식각마스크로 하는 건식각법으로 제1,2,3도전층(46,70,72)을 적절한 시간 동안 식각(Time Etch)함으로써, 사이드월(80a) 아래로 형성되는 두 개의 기둥(100b)과 식각저지층(82b) 아래로 형성되는 기둥(100a)으로 이루어지는 하부전극(100)을 형성한다.Then, as shown in FIG. 1 (c), the first, second, and third conductive layers 46, 70, and 72 are etched for a suitable time by a dry etching method using the sidewalls 80a as an etching mask. As a result, the lower electrode 100 including two pillars 100b formed below the sidewalls 80a and pillars 100a formed below the etch stop layer 82b is formed.
그리고 나서 제1(d)도에 도시된 바와 같이 상기 사이드월(80a)과 식각저지층(82b) 및 스페이서층(44)을 식각한 후, 그 결과물 위에 커패시터 유전막(110)과 제4도전물질(120)을 증착함으로써, 상기 제4도전층(120)을 상부전극(플레이트전극)으로 하는 커패시터(C1,C2)를 완성한다.Then, the sidewall 80a, the etch stop layer 82b, and the spacer layer 44 are etched as shown in FIG. 1 (d), and then the capacitor dielectric layer 110 and the fourth conductive material are formed on the resultant. By depositing 120, capacitors C1 and C2 having the fourth conductive layer 120 as an upper electrode (plate electrode) are completed.
그러나 상기와 같은 종래 고집적 반도체장치의 커패시터는 제2식각 저지층을 패터닝할 때 식각되어야 할 그 제2식각저지층이 완전히 식각되지 않고 남아 있을 뿐만 아니라 그 위에 증착된 제3도전층이 뾰족한 형태로 형성되기 때문에, 그 제2식각저지층과 제3도전층이 완성된 커패시터의 전기적 물성에 나쁜 영향을 미치는 단점이 있었다.However, the capacitor of the conventional high-density semiconductor device as described above not only remains the second etch stop layer to be etched when the second etch stop layer is patterned, but also has a pointed shape of the third conductive layer deposited thereon. Since the second etch stop layer and the third conductive layer are formed, there is a disadvantage that adversely affect the electrical properties of the completed capacitor.
그리고 시간식각(Time Etch)법으로 도전층을 식각하여 하부전극을 형성하는 식각방법은 정확한 커패시터 모양을 형성하기 어렵다는 문제점이 있었다.In addition, an etching method of forming a lower electrode by etching a conductive layer by a time etching method has a problem in that it is difficult to form an accurate capacitor shape.
이에 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 하부전극을 트랜지스터의 소오스에 접촉하기 위한 콘택홀의 내부에 형성되는 사이드월(Side Wall)과 하부전극 아래에 형성되는 식각저지층을 같은 물질로 형성한 후, 이후의 공정에서 이들을 동시에 제거함으로써 스토리지전극의 면적을 크게 만들 수 있는 커패시터 구조를 제공함과 아울러, 하부전극의 상부구조체를 형성하기 위한 사이드월의 형성 및 그 사이드월을 마스크로 하는 시간식각법을 이용하지 않고도 하부전극을 형성할 수 있도록 함으로써 제조공정의 단순화와 사이드월의 식각에 의한 오염을 방지할 수 있게 되는 고집적 반도체장치의 커패시터 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the problems of the prior art as described above, the side wall (Side Wall) formed in the contact hole for contacting the lower electrode to the source of the transistor and the etch stop layer formed under the lower electrode After forming the same material and then removing them simultaneously in a subsequent process, the capacitor structure can be provided to increase the area of the storage electrode, and the sidewalls for forming the upper structure of the lower electrode and the sidewalls are masked. It is an object of the present invention to provide a method of manufacturing a capacitor of a highly integrated semiconductor device, which can simplify the manufacturing process and prevent contamination by sidewall etching by using the lower electrode without using a time etching method.
상기와 같은 목적을 달성하기 위한 본 발명은 기판 위에 트랜지스터을 형성한 후, 그 위에 제1절연층과 제2절연층(평탄화층)을 차례대로 형성하는 제1단계와; 상기 평탄화층 위에 제3절연물질과 제1도전물질을 순차적으로 증착한 후, 제1도전층, 제3절연층, 제2절연층과 제1절연층을 부분식각하여 콘택홀을 형성하는 제2단계와; 상기 콘택홀의 내부측벽에 제4절연물질로 사이드월을 형성한 후, 제2도전물질을 증착하는 제3단계와; 상기 제2도전층 위에 제5절연층패턴을 형성한 후, 그 제 5절연층패턴을 식각마스크로 상기 제 1,2도전층을 식각하는 제4단계와; 상기 제3,4절연층 및 제 5절연층을 식각하는 제5단계와; 상기 결과물의 노출부에 유전물질을 증착한 후, 제3도전층을 형성하는 제6단계로 이루어지는 것을 특징으로 한다.The present invention for achieving the above object comprises a first step of forming a transistor on a substrate, and then forming a first insulating layer and a second insulating layer (planarization layer) thereon; A second insulating layer having a third insulating material and a first conductive material sequentially deposited on the planarization layer, and then partially contacting the first conductive layer, the third insulating layer, the second insulating layer, and the first insulating layer to form a contact hole; Steps; Forming a sidewall of a fourth insulating material on an inner sidewall of the contact hole, and then depositing a second conductive material; Forming a fifth insulating layer pattern on the second conductive layer, and then etching the first and second conductive layers using the fifth insulating layer pattern as an etching mask; Etching the third and fourth insulating layers and the fifth insulating layer; After depositing a dielectric material on the exposed portion of the result, characterized in that the sixth step of forming a third conductive layer.
이하, 첨부된 제2도의 (a)내지 (g)를 참조하여 본 발명에 따른 고집적 반도체장치 제조방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, a preferred embodiment of a method for manufacturing a highly integrated semiconductor device according to the present invention will be described in detail with reference to (a) to (g) of FIG. 2.
제2(a)도에 도시된 바와 같이 필드산화막(12)에 의해 활성영역과 비활성영역이 정의된 기판(10)의 상기 활성역역에 드레인영역(16)과, 그 드레인영역(16)과 접촉하는 비트라인(20)을 공유하며, 각각이 하나씩의 소오스영역(14)과 게이트전극(18)을 구비하는 트랜지스터를 형성한 후, 상기 트랜지스터가 형성되어 있는 결과물 전면에 그 트랜지스터를 절연하기 위한 제1절연산화막(19)을 형성한다. 이어서 상기 제1절연산화막(19)위에 제2절연산화막(평탄화층)(40)을 형성한 후, 그 위에 제3절연막(144)과 제1다결정실리콘층(151)을 순차적으로 증착한다. 이때 상기 제3절연막(144)은 그 아래에 형성된 제2절연산화막층(40) 뿐만 아니라 그 위에 형성되는 제1다결정실리콘층(151)과의 식각선택성이 우수한 절연물질로 형성되는 것이 바람직한데, 일례로 질화막(nitride)으로 이루어질 수 있다. 이에 따라 상기 제1다결정실리콘층(151)을 건식각할 때는 제3절연막(144)이 식각저지층이 되고, 그 제3절연막(144)을 식각할 때는 제2절연산화막(40)이 식각저지층이 된다. 이후 상기 제1도전층(151), 제3절연층(144), 제2절연층(40)과 제1절연층(19)을 부분식각하여 그 아래에 있는 소오스영역(14)의 일부분이 노출되는 콘택홀을 형성한다.As shown in FIG. 2 (a), the drain region 16 and the drain region 16 are in contact with the drain region 16 in the active region of the substrate 10 in which the active region and the inactive region are defined by the field oxide film 12. And forming a transistor each having a source line 14 and a gate electrode 18, each of which has a bit line 20, and insulates the transistor on the entire surface of the resultant product on which the transistor is formed. 1 An insulating oxide film 19 is formed. Subsequently, after forming the second insulating oxide film (planarization layer) 40 on the first insulating oxide film 19, the third insulating film 144 and the first polycrystalline silicon layer 151 are sequentially deposited thereon. In this case, the third insulating layer 144 may be formed of an insulating material having excellent etching selectivity not only with the second insulating oxide layer 40 formed thereunder but also with the first polycrystalline silicon layer 151 formed thereon. For example, it may be formed of a nitride film. Accordingly, when the first polysilicon layer 151 is dry etched, the third insulating layer 144 becomes an etch stop layer, and when the third insulating layer 144 is etched, the second insulating oxide layer 40 etches away. It becomes a layer. Thereafter, the first conductive layer 151, the third insulating layer 144, the second insulating layer 40, and the first insulating layer 19 are partially etched to expose a portion of the source region 14 beneath it. A contact hole is formed.
이후 제2(b)도에 도시된 바와 같이 상기 결과물 위에 제4절연물질(145)을 증착한 후, 이를 비등방성 식각법으로 식각함으로써 상기 콘택홀의 내부측벽에 사이드월(145)을 형성한다. 이때 상기 사이드월(145)은 상기 제3절연막(144)과 같은 물질(질화막)로 형성한다.Thereafter, as shown in FIG. 2 (b), after the fourth insulating material 145 is deposited on the resultant, the sidewall 145 is formed on the inner side wall of the contact hole by etching the anisotropic etching method. In this case, the sidewall 145 is formed of the same material (nitride film) as the third insulating film 144.
이어서 제2(c)도에 도시된 바와 같이 상기 결과물 위에 제2도전물질(152)을 증착하여 상기 콘택홀을 완전히 채움과 아울러 상기 제1도전층(151)을 기준으로 하여 일정한 두께가 되는 제2도전층(152)을 형성한 후, 그 위에 제5절연막패턴(146)을 형성한다. 이때 상기 제5절연막패턴(146)은 하부전극을 형성하게 될 제 1,2 다결정실리콘등(151,152)에 대한 식각마스크로서, 질화막이나 산화막으로 형성될 수 있다.Subsequently, as shown in FIG. 2 (c), the second conductive material 152 is deposited on the resultant to completely fill the contact hole and to have a predetermined thickness based on the first conductive layer 151. After the second conductive layer 152 is formed, a fifth insulating film pattern 146 is formed thereon. In this case, the fifth insulating layer pattern 146 is an etching mask for the first and second polysilicons 151 and 152 which will form the lower electrode, and may be formed of a nitride layer or an oxide layer.
그리고 나서 제2(d)도에 도시된 바와 같이 상기 제5절연막패턴(146)을 식각마스크로 하고 제3절연질화막(144)을 식각저지막으로 하는 건식각법으로, 상기 제1,2 다결정실리콘층(151,152)을 식각하여 하부전극(151a,152a;150)을 형성한 후, 제2(e)도에 도시된 바와 같이 상기 제3,4절연막(144,145) 및 제5절연막(146)을 식각함으로써, 콘택홀 영역을 포함한 하부전극의 전 표면이 노출되도록 한다. 이때 상기 제3,4절연막(144,145)과 제5절연막(146)이 같은 물질, 즉 질화막으로 이루어진 경우에는 습식각으로 그들을 동시에 제거하고, 제3,4절연막(144,145)은 질화막, 제5절연막(146)은 산화막으로 이루어진 경우에는 그 제3,4절연막(144,145)을 습식각법으로 제거한 후 제5절연막(146)을 건식각법으로 제거한다.Then, as shown in FIG. 2 (d), the first and second polysilicon layers are formed by dry etching using the fifth insulating layer pattern 146 as an etch mask and the third insulating nitride layer 144 as an etch stop layer. After etching the layers 151 and 152 to form the lower electrodes 151a, 152a and 150, the third and fourth insulating layers 144 and 145 and the fifth insulating layer 146 are etched as shown in FIG. As a result, the entire surface of the lower electrode including the contact hole region is exposed. In this case, when the third and fourth insulating layers 144 and 145 and the fifth insulating layer 146 are made of the same material, that is, nitride, they are simultaneously removed by wet etching, and the third and fourth insulating layers 144 and 145 are formed of nitride and fifth insulating layers ( When the 146 is formed of an oxide film, the third and fourth insulating films 144 and 145 are removed by a wet etching method, and then the fifth insulating film 146 is removed by a dry etching method.
이후 제2(f)도에 도시된 바와 같이 상기 결과물 위에 고유전율의 유전물질을 증착하여 커패시터 유전막(160)을 형성하고, 이어서 제2(g)도에 도시된 바와 같이 제3다결정실리콘을 증착하여 상부전극(170)을 형성함으로써, 상기 하부전극(150)을 포함하는 커패시터(150,160,170)를 완성한다.Thereafter, as shown in FIG. 2 (f), the dielectric material having high dielectric constant is deposited on the resultant to form the capacitor dielectric layer 160, and then, as shown in FIG. 2 (g), the third polycrystalline silicon is deposited. By forming the upper electrode 170, the capacitors 150, 160, and 170 including the lower electrode 150 are completed.
이상에서 설명한 바와 같이 본 발명에 따른 고집적 반도체장치의 커패시터 제조방법은 1)하부전극을 형성하기 위한 식각단계가 비연속적으로 이루어지는 종래 기술과는 달리, 연속 증착된 제1,2도전층 위에 제5절연막패턴을 형성한 후, 그 제5절연막패턴을 마스크로 하는 제1,2도전층의 건식각으로 하부전극을 형성하는 본 발명은 상기 식각공정이 한번에 진행되기 때문에, 하부전극을 형성하기 위한 공정시간이 단축될 뿐만 아니라 시간을 조절하여 식각량을 조절해야 하는 번거로움이 없고,As described above, in the capacitor manufacturing method of the highly integrated semiconductor device according to the present invention, 1) unlike the prior art in which the etching step for forming the lower electrode is discontinuously, the fifth on the first and second conductive layers deposited continuously. After forming the insulating film pattern, the present invention in which the lower electrode is formed by dry etching of the first and second conductive layers using the fifth insulating film pattern as a mask is a process for forming the lower electrode because the etching process is performed at once. Not only is it shorter, there is no hassle to adjust the amount of etching by adjusting the time,
2) 메모리셀 콘택홀 내부 공간도 전하 저장을 위한 하부전극으로 활용함으로써 커패시터 면적을 증대시키며, 3)하부전극의 상부 구조체를 형성하기 위한 사이드월의 형성 및 그 사이드월을 마스크로 하는 시간식각법을 이용하지 않고 하부전극을 형성하기 때문에, 그 사이드월의 식각으로 인한 소자의 오염을 방지하는 효과가 발생한다.2) The internal area of the memory cell contact hole is also used as a lower electrode for charge storage, thereby increasing the capacitor area. 3) The formation of sidewalls for forming the upper structure of the lower electrode and the time etching method using the sidewalls as masks. Since the lower electrode is formed without using the H, the effect of preventing contamination of the device due to the etching of the side wall is generated.
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| KR1019960026626AKR100218308B1 (en) | 1996-07-01 | 1996-07-01 | Capacitor Manufacturing Method for Highly Integrated Semiconductor Devices |
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| KR1019960026626AKR100218308B1 (en) | 1996-07-01 | 1996-07-01 | Capacitor Manufacturing Method for Highly Integrated Semiconductor Devices |
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| KR980012473A KR980012473A (en) | 1998-04-30 |
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| KR940016800A (en)* | 1992-12-30 | 1994-07-25 | 김주용 | Semiconductor Integrated Circuit Manufacturing Method |
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|---|---|---|---|---|
| KR940016800A (en)* | 1992-12-30 | 1994-07-25 | 김주용 | Semiconductor Integrated Circuit Manufacturing Method |
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| KR980012473A (en) | 1998-04-30 |
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