본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 고속 플래쉬 메모리 장치의 제조방법에 관한 것이다.The present invention relates to a nonvolatile semiconductor memory device, and more particularly, to a method of manufacturing a high-speed flash memory device.
반도체 메모리 장치에 있어서, 특히 전기적인 신호에 의해서 플로팅 노드(Floating Node)로 정의된 플로팅 게이트에 전자를 주입하여 데이타를 기록하거나, 플로팅 게이트로부터 전자를 방출시켜 데이타를 소거하는 플래쉬 메모리 장치에는 보통 사용되는 전원(5V 또는 3.3V)에 비해 높은 프로그램 전압이 사용된다.2. Description of the Related Art In a semiconductor memory device, a flash memory device that injects electrons into a floating gate defined by a floating node by an electrical signal to write data or emits electrons from the floating gate to erase data is usually used A higher program voltage is used compared to a power source (5V or 3.3V).
도 1은 종래 기술에 따른 플래쉬 메모리 셀의 수직단면도이다. 도 1을 참조하면, 반도체 기판 또는 기판상 불순물이 도핑되어 형성된 웰(10)상에 턴넬 산화막 (11), 플로팅 게이트(13), 산화막/질화막/산화막의 3층 구조로 된 오엔오막(15) 및 폴리사이드로 형성된 콘트롤 게이트(Control Gate)(17)가 차례로 형성되어 있다. 그리고 상기 패터닝된 턴넬 산화막(11)의 양쪽 가장자리 영역에는 산화공정을 통하여 형성된 소정두께의 산화막들(21,31)이 형성되어 있으며, 상기 산화막들(21,31) 하부에는 상기 웰(10)과 반대형의 도전형을 띠는 드레인 영역(20) 및 소오스 영역(30)이 형성되어 있다.1 is a vertical cross-sectional view of a conventional flash memory cell. 1, a tunnel oxide film 11, a floating gate 13, and an oxide film 15 having a three-layer structure of an oxide film / a nitride film / an oxide film are formed on a well 10 formed by doping impurities on a semiconductor substrate or a substrate, And a control gate 17 formed of polycide are formed in this order. On both sides of the patterned tantalum oxide film 11, oxide films 21 and 31 having a predetermined thickness formed through an oxidation process are formed. Beneath the oxide films 21 and 31, A drain region 20 and a source region 30 having opposite conductivity types are formed.
상기와 같은, 통상적인 플래쉬 메모리를 이용한 노아형 플레쉬 메모리의 프로그램 동작은 드레인(30)에 6V 정도의 전압이 인가되고 플로팅 게이트(13)를 제어하는 콘트롤 게이트(17)에 10V 정도의 전압이 인가되는데, 이때 공통 소오스 라인(Source Line)과 벌크(Bulk)의 포텐셜(Potential)은 접지되며 드레인 영역(20)과 콘트롤 게이트(17)에 인가되는 높은 전압으로 인해 메모리 셀의 동작 모드는 포화상태에 이르게 된다. 그리고 소오스 영역(30)으로부터 드레인 영역(20)쪽으로 흐르는 전자중에서 드레인 영역(20)근방의 공핍영역에서 높은 에너지(Energy)를 얻은 핫 일렉트론(Hot Electron)이 플로팅 게이트에 주입되어 프로그램이 이루어지게 되는데, 이로 인해 메모리 셀의 문턱전압은 상승하게 된다.In the programming operation of the Noah type flash memory using the conventional flash memory, a voltage of about 6 V is applied to the drain 30 and a voltage of about 10 V is applied to the control gate 17 for controlling the floating gate 13 At this time, the potentials of the common source line and the bulk are grounded and the operation mode of the memory cell is saturated due to the high voltage applied to the drain region 20 and the control gate 17 . A hot electron obtained from the electrons flowing from the source region 30 toward the drain region 20 in the depletion region near the drain region 20 is injected into the floating gate to be programmed , Which causes the threshold voltage of the memory cell to rise.
한편, 메모리 셀의 데이타를 소거하는 소거동작은 플로팅 게이트로부터 전자를 빼내는 것으로서, 벌크 또는 섹터(Sector)단위로 이루어지는 것이 보통이며, 공통 소오스 라인에 12V 정도의 높은 전압을 인가하고 콘트롤 게이트(17)는 0V로 하여 소오스 영역(30)과 플로팅 게이트(13)가 중첩(Overlap)된 턴넬 산화막(11)을 통하여 플로팅 게이트(13)에 있는 전자를 소오스 영역(30)으로 방출시킴으로서 이루어진다. 그런데, 상기 데이터 소거시에 약 12V의 고전압을 소오스 영역(30)에 인가할때 발생되는 펀치-쓰루우(Punch-Through) 현상을 방지하기 위하여 상기 드레인 영역(20)은 플로팅(Floating)시켜야 한다. 플로팅 시키지 않을 경우에는, 소오스 영역(30)과 플로팅 게이트(13)가 중첩된 영역에서 얇은 턴넬 산화막(11)으로 인해 턴넬 전류(Band to Band Tunnel Current)의 발생이 심해지게 된다. 또한, 셀 동작중에 발생되는 전자-홀 쌍(Electron-Hole pairs)중에서 대부분의 전자는 소오스로 빠지게 되지만 홀은 턴넬 산화막(11)내에 포획되어 포텐셜 배리어(Potential Barrier)를 낮추거나 손상을 주기 때문에 메모리 장치의 신뢰성을 저하시키는 문제점이 있다.On the other hand, in the erase operation for erasing data in the memory cell, electrons are extracted from the floating gate, usually in a bulk or sector unit, and a high voltage of about 12V is applied to the common source line, And the electrons in the floating gate 13 are discharged to the source region 30 through the tundish oxide film 11 in which the source region 30 and the floating gate 13 are overlapped with each other. In order to prevent a punch-through phenomenon occurring when a high voltage of about 12 V is applied to the source region 30 during the data erase, the drain region 20 should be floated . When the floating gate 13 is not floated, the occurrence of a band-to-band tunnel current becomes severe due to the thinned ternary oxide film 11 in the region where the source region 30 and the floating gate 13 are overlapped. In addition, most of the electrons in the electron-hole pairs generated during the cell operation fall into the source, but the holes are trapped in the ternary oxide film 11 to lower or damage the potential barrier, There is a problem that the reliability of the apparatus is lowered.
따라서, 상기한 문제점을 극복하기 위하여 소오스 영역(30)에는 5V 정도의 낮은 전압을 인가하고 콘트롤 게이트(17)에는 -10V 정도의 네거티브 바이어스(Negative Bias)를 인가하여 메모리 셀의 데이타를 소거하는 방법이 사용된다. 이러한 방법에서는, 소오스 영역(30)에 낮은 전압이 인가되기 때문에 내부의 펌핑회로에서 발생되는 유전용량을 줄일 수 있으며, 막과 막간의 턴넬 전류도 줄어들기 때문에 소거 동작중에 턴넬 산화막(11)에 가해지는 손상을 줄일 수 있는 장점이 있다. 그러나, 상기 방법에 의한 소거 동작은 고농도의 소오스 영역(30)과 플로팅 게이트(13)가 중첩된 영역의 일부 턴넬 산화막(11)을 통해 이루어지기 때문에 중첩된 정도가 소거 동작에 상당한 영향을 미칠 수 있다. 특히 상기 턴넬 산화막(11)과 소오스 영역(30)의 중첩이 부족할 경우, 데이타가 소거된 셀들의 산포는 심하게 되는데, 그 중에서 과도하게 소거되는 과도 소거 셀이 발생할 경우에는 데이타 판독시에 무조건 온(On)셀로 센싱(Sensing)되는 오판독의 문제를 야기시키게 된다. 또한, 상기 노아형 플래쉬 메모리 셀의 프로그램과 소거 동작은 빠른 시간내에 이루어지는 특성은 기지고 있는데, 내부의 회로에서 생성되는 일정한 레벨(Level)의 전압이 메모리 셀의 각 노드에 인가될 경우, 상기 플로팅 게이트(13)와 콘트롤 게이트(17)사이에 있는 인터폴리 오엔오막(Interpoly Oxide Nitride Oxide Layer: 이하 오엔오막이라 칭함)의 두께가 얇거나, 면적을 넓게 하여 유전용량을 증가시킬 수 있다면 프로그램 속도가 향상될 수 있지만 두께를 낮추는 것은 전하 보존의 문제를 야기시킬 수 있고, 면적의 증가는 셀의 설계시 거의 고정되기 때문에 인터폴리의 유전용량을 변화시키는 것을 현실적으로 어려움이 있다. 이러한 문제를 해결하기 위한 한 방법으로서, 턴넬 산화막(11)의 두께를 증가시키거나 턴넬 산화막(11)이 성장되는 활성 영역의 면적을 줄이는 방법이 있을 수 있으나, 턴넬 산화막(11)의 두께를 증가시키는 것은 파울러 노드하임(Fowler-Nordheim: 이하 F-N이라 칭함) 턴넬링에 의해 이루어지는 소거동작의 속도를 저하시키기 또 다른 문제점을 유발시킨다.Therefore, in order to overcome the above problem, a method of applying a low voltage of about 5 V to the source region 30 and applying a negative bias of about -10 V to the control gate 17 to erase the data of the memory cell Is used. In this method, since a low voltage is applied to the source region 30, the dielectric capacity generated in the internal pumping circuit can be reduced and the turn-off current between the film and the film is also reduced. Therefore, There is an advantage of reducing the damage of the paper. However, since the erase operation according to the above method is performed through the part of the tantalum oxide film 11 in the region where the high-concentration source region 30 and the floating gate 13 are overlapped, the degree of overlap may significantly affect the erase operation have. Particularly, when the overlap between the ternary oxide film 11 and the source region 30 is insufficient, scattering of data-erased cells becomes severe, and when excessively erased cells are generated, unconditionally turned on On cell sensing is a problem of misreading. The programming and erasing operations of the Noah type flash memory cell are performed in a short period of time. When a voltage of a certain level generated in an internal circuit is applied to each node of a memory cell, If the thickness of the interpoly Oxide Nitride Oxide (hereinafter referred to as OO) film between the gate 13 and the control gate 17 is thin or the area is widened to increase the dielectric capacity, It is practically difficult to change the dielectric capacity of the interpoly because lowering the thickness may cause problems of charge preservation and the increase of the area is almost fixed at the time of designing the cell. As a method for solving such a problem, there may be a method of increasing the thickness of the ternel oxide film 11 or reducing the area of the active region where the ternel oxide film 11 grows. However, the thickness of the ternel oxide film 11 may be increased Causes another problem of lowering the speed of the erase operation caused by the Fowler-Nordheim (FN) tunneling.
따라서, 본 발명의 목적은 노아 플래쉬 메모리 장치에서 메모리 셀의 프로그램 및 소거 속도를 향상시키고 소거된 셀의 문턱전압 산포를 균일하게 하여 메모리 셀이 과도하게 소거되는 문제를 해소할 수 있는 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.It is therefore an object of the present invention to provide a nonvolatile semiconductor memory which can improve the program and erase speed of memory cells in a Noah flash memory device and can eliminate the problem of excessive erasure of memory cells by uniformly distributing threshold voltages of erased cells. And a method of manufacturing the device.
본 발명의 다른 목적은, 메모리 셀의 프로그램 효율을 증가시키고 데이터 소거 속도와 소거 셀의 문턱전압 산포를 개선시킬 수 있는 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.It is another object of the present invention to provide a method of manufacturing a nonvolatile semiconductor memory device capable of increasing program efficiency of a memory cell and improving data erase speed and threshold voltage distribution of an erase cell.
도 1은 종래 기술에 따른 플래쉬 메모리 셀의 수직단면도.1 is a vertical cross-sectional view of a prior art flash memory cell.
도 2는 본 발명의 일실시예에 따른 플래쉬 메모리 셀의 수직단면도.2 is a vertical cross-sectional view of a flash memory cell according to one embodiment of the present invention.
도 3a 내지 도 3e는 상기 도 2에 도시된 플래쉬 메모리 셀의 제조공정을 설명하기 위해 나타낸 단면도들.FIGS. 3A to 3E are cross-sectional views illustrating a manufacturing process of the flash memory cell shown in FIG. 2;
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 그리고, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 또한, 하기의 실시예에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a detailed description of preferred embodiments of the present invention will be given with reference to the accompanying drawings. It is to be noted that the same components and parts of the drawings denote the same reference numerals whenever possible. It should be noted that only the parts necessary for understanding the operation according to the present invention will be described in the following embodiments, and the description of the other parts will be omitted so as not to obscure the gist of the present invention.
도 2는 본 발명의 일실시예에 따른 플래쉬 메모리 셀의 수직단면도이다. 도 2를 참조하면, 피형 웰(P-Type Well)(10)상에 제1절연막인 턴넬 산화막(11)이 형성되어 있고, 그 상부에 다결정 실리콘(Polysilicon)으로 이루어진 플로팅 게이트(13)가 형성되어 있다. 그리고, 상기 플로팅 게이트(13) 상부에 내부층간절연막으로서 제2절연막인 오엔오막(15)이 형성되어 있으며, 상기 오엔오막(15) 상부에는 폴리사이드(Polycide)로 이루어진 콘트롤 게이트(17)가 형성되어 있다. 그리고, 상기 턴넬 산화막(11)의 양쪽 가장자리 하부에는 각각 드레인 영역(20) 및 소오스 영역(30)이 웰(10) 내부에 하부로 형성되어 있다. 이때, 상기 드레인 영역(20) 및 소오스 영역(30) 상에 형성된 제3절연막(21) 및 제4절연막(31)의 두께는 각각 150Å 및 600Å으로 약 4배의 차이가 있다.2 is a vertical cross-sectional view of a flash memory cell according to an embodiment of the present invention. Referring to FIG. 2, a tantalum oxide film 11, which is a first insulating film, is formed on a P-type well 10, and a floating gate 13 made of polycrystalline silicon is formed thereon . A control gate 17 made of polycide is formed on the upper portion of the floating gate 15 as a second insulating layer. . A drain region 20 and a source region 30 are formed below the wells 10 below the both edges of the ternary oxide film 11. At this time, the thicknesses of the third insulating film 21 and the fourth insulating film 31 formed on the drain region 20 and the source region 30 are about 150 Å and 600 Å, respectively, which are about four times as large.
도 3a 내지 도 3e는 상기 도 2에 도시되어 있는 플래쉬 메모리 셀의 제조공정을 설명하기 위한 단면도들이다.FIGS. 3A to 3E are cross-sectional views illustrating a manufacturing process of the flash memory cell shown in FIG.
먼저, 도 3a를 참조하면, 제1도전형, 예를 들면 피형의 불순물이 도핑된 반도체 기판 또는 기판과 동일한 불순물이 도핑되어 있는 웰(10) 상에 메모리 셀의 문턱전압을 조절하기 위하여, 상기 웰(10)을 도핑하기 위하여 사용된 불순물과 동일한 타입의 불순물을정도로 이온 주입한다. 그리고 나서, 상기 웰(10) 상부에 제1절연막으로서 턴넬 산화막(11)을 약 90Å두께로 성장시킨 뒤, 포클(POCL: Phosphorus Oxychloride)이 도핑된 제1다결정 실리콘을 적층하여 플로팅 게이트(13)를 형성한다. 이어서, 상기 플로팅 게이트(13) 상부에 산화막(Oxide)/질화막(Nitride)/산화막(Oxide)의 3층 구조 즉, 오엔오 구조의 제2절연막, 즉 내부층간절연막(15)을 적층한다. 그리고 나서, 상기 내부층간절연막(15) 상부에 포클이 도핑된 제2다결정 실리콘과 텅스텐 실리사이드()를 차례로 적층한 뒤, 이를 열처리하여 제2도전층, 즉 콘트롤 게이트(17)로서 기능할 폴리사이드(Polycide)를 형성시킨다.3A, in order to control a threshold voltage of a memory cell on a well 10 doped with the same impurity as a semiconductor substrate or a substrate doped with an impurity of a first conductivity type, for example, Impurities of the same type as those used for doping the well 10 Ion implantation. Thereafter, a tantalum oxide film 11 as a first insulating film is grown to a thickness of about 90 Å on the well 10, and then a first polycrystalline silicon doped with a phosphorous oxychloride (POCL) . Then, a second insulating layer, that is, an interlayer insulating layer 15 having a three-layer structure of oxide, nitride, and oxide, that is, an oxide layer, is stacked on the floating gate 13. Then, a second polycrystalline silicon doped with a p-type clay is formed on the interlayer insulating film 15, and a tungsten silicide ( ) Are stacked in this order, and then a heat treatment is performed to form a second conductive layer, that is, a polycide to function as a control gate 17.
도 3b를 참조하면, 상기 결과물에 포토 마스크(Photo Mask)공정을 실시하여, 상기 콘트롤 게이트(17), 내부층간절연막(15) 플로팅 게이트(13) 및 턴넬 산화막(11)을 패터닝한다. 이때, 상기 콘트롤 게이트(17), 내부층간절연막(15) 플로팅 게이트(13) 및 턴넬 산화막(11)은 건식식각 공정으로 패터닝하는 것이 바람직하다.Referring to FIG. 3B, a photo mask process is performed on the resultant to pattern the control gate 17, the interlayer insulating film 15, the floating gate 13, and the tunnel oxide film 11. At this time, the control gate 17, the interlayer insulating film 15, the floating gate 13, and the ternary oxide film 11 are preferably patterned by a dry etching process.
도 3c를 참조하면, 상기 결과물의 상부에 드레인 영역(20)이 형성될 영역을 제외한 부분에 마스크, 예를들면 포토레지스트(Photoresist: 이하 PR이라 칭함)(19)를 도포한 뒤, 웰(10) 내부로 불순물 이온을 주입한다. 상기 이온주입되는 불순물은 통상 엔형의 비소(As)이온이 사용되며, 주입되는 이온의 양은정도로서, 고농도이다.3C, a mask, for example, photoresist (hereinafter referred to as PR) 19 is applied to a portion of the resultant structure excluding a region where the drain region 20 is to be formed, ). As the impurity to be ion-implanted, generally, a circle type arsenic (As) ion is used, and the amount of ions to be implanted is And high concentration.
이처럼 웰(10)과 접촉되는 드레인 영역(20)에 고농도의 불순물 이온을 주입함으로써 전계가 강화되며, 그 결과 메모리 셀의 프로그램 동작시에 핫 캐리어(Hot Carrier) 발생이 극대화되어 프로그램 효율이 향상된다.The high concentration impurity ions are implanted into the drain region 20 in contact with the well 10, thereby enhancing the electric field. As a result, hot carriers are maximized during program operation of the memory cell, thereby improving program efficiency .
도 3d를 참조하면, 상기 드레인 영역(20)을 형성한 후, 대체로 낮은 온도(약 859℃)에서 재산화(reoxidation)공정을 실시하여 상기 드레인 영역(20)과 후속의 이온주입 공정을 통해 형성되어질 소오스 영역 상부에 제3절연막(21) 및 제4절연막(31)을 동시에 형성시킨다.Referring to FIG. 3D, after the drain region 20 is formed, a reoxidation process is performed at a substantially low temperature (about 859 ° C.) to form the drain region 20 and a subsequent ion implantation process A third insulating film 21 and a fourth insulating film 31 are simultaneously formed on the source region to be formed.
이때, 상기 드레인 영역(20)은 고농도로 불순물 이온이 도핑되어 있으므로, 상기 드레인 영역(20) 상부에는 약 600Å두께의 두꺼운 산화막이 성장되고, 소오스 영역이 형성되어질 영역의 상부에는 약 150Å두께의 얇은 산화막이 성장된다.At this time, since the drain region 20 is doped with impurity ions at a high concentration, a thick oxide film having a thickness of about 600 Å is grown on the drain region 20 and a thin oxide film having a thickness of about 150 Å is formed on the region where the source region is to be formed An oxide film is grown.
도 3e를 참조하면, 상기 제3절연막(21) 및 제4절연막(31)이 형성되어 있는 웰(10) 상부에 비소이온을 주입한 뒤, 고온의 열처리를 공정을 실시하여 소오스 영역(30)을 형성한다. 도 3e에 도시되어 있는 것과 같이, 드레인 영역(20)과 소오스 영역(30)은 서로 비대칭이므로, 상기 플로팅 게이트(13)와 중첩되어 있는 영역의 길이가 서로 다르다. 이후, 도시되지는 않았지만, 고온산화막(HTO) 및 BPSG(Borophosphosilicate Glass)로 이루어진 층간절연막을 적층하고 접촉구를 개방하여 금속 배선을 연결하는 등의 후속 공정을 진행하여 메모리 셀을 완성한다.3E, arsenic ions are implanted into the upper portion of the well 10 in which the third insulating film 21 and the fourth insulating film 31 are formed, and then a high temperature heat treatment is performed to form the source region 30, . 3E, since the drain region 20 and the source region 30 are asymmetric with respect to each other, the lengths of the regions overlapping the floating gate 13 are different from each other. Thereafter, although not shown, a subsequent process such as stacking an interlayer insulating film made of a high-temperature oxide (HTO) film and borophosphosilicate glass (BPSG) and opening a contact hole to connect metal wires is performed to complete the memory cell.
상기한 바와 같이, 본 발명에서는 드레인 영역을 고농도로 도핑하고 플로팅 게이트와 중첩되는 드레인 영역의 길이, 즉 드레인 접합의 길이를 상기 플로팅 게이트와 중첩되는 소오스 영역의 길이, 즉 소오스 접합의 길이 보다 더 길게 형성한다. 그 결과, 셀의 프로그램 동작 및 소거 동작의 속도가 향상되며, 소거 셀의 문턱전압 산포가 개선되는 효과를 얻을 수 있다.As described above, in the present invention, the drain region is heavily doped and the length of the drain region overlapping the floating gate, that is, the length of the drain junction is longer than the length of the source region overlapping the floating gate, . As a result, the speed of the program operation and the erase operation of the cell is improved, and the effect of the threshold voltage distribution of the erase cell is improved.
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| KR1019960037919AKR100209338B1 (en) | 1996-09-02 | 1996-09-02 | Method for manufacturing non-voltile semiconductor memory device |
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| KR101305727B1 (en)* | 2004-12-30 | 2013-09-06 | 매그나칩 반도체 유한회사 | method for manufacturing SoC device with ETOX cell |
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| KR19980019711A (en) | 1998-06-25 |
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