【発明の詳細な説明】 この発明はCRT等の表示装置に表示される表
示文字のハードコピー方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a hard copy system for displaying characters displayed on a display device such as a CRT.
一般に、インテリジエントターミナル、オフイ
スコンピユータ等の情報機器のシステムにおい
て、マンマシンインターフエイスとして例えばラ
スタスキヤン方式のCRT表示装置や、CRT表示
装置に表示されている文字、記号等を転写するハ
ードコピーマシンとして印字装置、特にシリアル
ワイヤードツトプリンタが採用されている。この
様な情報機器のハード構成においては、一般にキ
ヤラクタジエネレータと呼ばれている文字パター
ン発生装置が不可欠となる。キヤラクタジエネレ
ータは、文字コードを入力することにより表示お
よび印字させる文字、記号等の文字パターンを発
生するもので、通常リードオンリーメモリROM
により構成されている。ここで、文字表現方式と
してCRT表示装置は、電子ビームを行方向に行
パターンを切換えて順次走査することにより所望
の文字を表示する。一方、シリアルワイヤードツ
トプリンタにおいては、列方向に列パターンを切
換えて所望の文字を印字するものである。この様
に出力形態が異なる装置に、同一のキヤラクタジ
エネレータを用いて文字パターンを供給すること
は困難であり、なんらかの方法を用いて行列変換
を行なう必要があつた。そこで、一般にはキヤラ
クタジエネレータより読み出した文字パターンを
一旦バツフアメモリに記憶させ、このバツフアメ
モリ内で行→列あるいは列→行に変換を行つて方
向の異なつた文字パターンを読み出す方法か、ま
たは、キヤラクタジエネレータの出力をシフトレ
ジスタ及びゲート回路を用いて行→列あるいは列
→行の変換を行なう方法を採用している。第１図
に示すようなワークステーシヨンシステムすなわ
ち１０ａ及び１０ｂはワークステーシヨンで、
CRT表示装置１１、印字装置１２を持ち、
MODEM（変復調装置）１３を介してホスト１５
との間でデータ通信を行うシステムを例にとる
と、例えばワークステーシヨン１０ａのCRT表
示装置１１に表示されたCRT表示文字データを
ホスト１５側の印字装置１７にハードコピーする
際に、従来であると、ワークステーシヨン１０ａ
側から送られてきたCRT表示文字データをホス
ト１５において、上記した従来の方法のいずれか
を用いた縦横変換等の制御処理を行なつた後、印
字装置１７にハードコピーするが、その制御処理
が複雑で、かつ、変換所要時間が長いという欠点
があつた。 Generally, it is used as a man-machine interface in information equipment systems such as intelligent terminals and office computers, such as raster scan type CRT display devices, and hard copy machines that transcribe characters, symbols, etc. displayed on CRT display devices. Printing devices, especially serial wire dot printers, are employed. In the hardware configuration of such information equipment, a character pattern generating device generally called a character generator is essential. A character generator generates character patterns such as characters and symbols to be displayed and printed by inputting a character code, and is usually a read-only memory ROM.
It is made up of. Here, as a character expression method, the CRT display device displays desired characters by sequentially scanning an electron beam in the row direction by switching row patterns. On the other hand, in a serial wire dot printer, desired characters are printed by switching the column pattern in the column direction. It is difficult to supply character patterns to devices with such different output formats using the same character generator, and it is necessary to perform matrix conversion using some method. Generally speaking, the character pattern read out from the character generator is stored in a buffer memory, and the character pattern is converted from row to column or column to row in this buffer memory to read out the character pattern in a different direction. A method is adopted in which the output of the radial generator is converted from row to column or column to row using a shift register and a gate circuit. A workstation system as shown in FIG. 1, namely 10a and 10b are workstations,
It has a CRT display device 11, a printing device 12,
Host 15 via MODEM 13
Taking as an example a system that performs data communication between and workstation 10a
The host 15 performs control processing such as vertical/horizontal conversion on the CRT display character data sent from the host 15 using one of the conventional methods described above, and then hard copies it to the printing device 17. The disadvantages are that it is complicated and takes a long time to convert.
この発明は上記の点に鑑みてなされたもので、
その目的は簡単な回路構成で高速度に文字パター
ンの縦横変換を行ない得る表示文字のハードコピ
ー方式を提供することにある。 This invention was made in view of the above points,
The purpose is to provide a hard copy method for displaying characters that can perform vertical and horizontal conversion of character patterns at high speed with a simple circuit configuration.
以下、図面を参照してこの発明の一実施例を説
明する。第２図はCRT表示装置を備えた電子計
算機の一部を示す図である。同図において、２１
は各種文字パターンが記憶されているキヤラクタ
ジエネレータである。このキヤラクタジエネレー
タ２１にはリフレツシユメモリ（図示せず）から
キヤラクタジエネレータアドレスがキヤラクタア
ドレスバスCG、AB、マルチプレクサ２２を介
して入力される。また、上記キヤラクタジエネレ
ータアドレスはラツチ回路２３にも入力さる。こ
のラツチ回路２３はリフレツシユメモリ（図示せ
ず）が上記キヤラクタジエネレータ２１中の１文
字パターンをアクセスした場合の該文字パターン
の先頭アドレスを保持する。一方、CPU（図示せ
ず）より送出される行列変換信号Ｃ−RCONVは
Ｒ−Ｓ型フリツプフロツプ２４のセツト端子Ｓに
入力される。このフリツプフロツプ２４の出力端
子Ｑの出力信号はアンド回路２５及び１文字パタ
ーン用バツフア２６の読出し／書込み入力端子
Ｒ／Ｗにそれぞれ入力される。また、CPU（図示
せず）より出力されるシステムクロツク信号
SYS.CLKは上記アンド回路２５及びアンド回路
２７にそれぞれ入力される。一方、CRTコント
ローラ（図示せず）より出力されるリフレツシユ
メモリアクセス信号CRT ACCESSは前記マルチ
プレクサ２２に入力されると共に、インバータ２
８を介して上記アンド回路２５に入力される。そ
して、このアンド回路２５の出力信号は２進カウ
ンタ２９のCLK端子に入力される。さらに、２
進カウンタ２９のキヤリー信号端子CRYから出
力されるキヤリー信号は前記フリツプフロツプ２
４のリセツト端子Ｒ、Ｒ−Ｓ型フリツプフロツプ
３０のセツト端子Ｓにそれぞれ入力される。前記
ラツチ回路２３及び２進カウンタ２９より出力さ
れるデータは加算器３１に入力される。そして、
この加算器３１より出力されるアドレスデータは
前記マルチプレクサ２２を介してキヤラクタジエ
ネレータ２１に入力される。上記フリツプフロツ
プ３０の出力端子Ｑより出力される信号は前記ア
ンド回路２７にゲート制御信号として入力される
と共に、マルチプレクサ３２に入力される。そし
て、このアンド回路２７の出力信号は列カウンタ
３３のCLK端子に入力される。さらに、列カウ
ンタ３３のCRY端子より出力されるキヤリー信
号は行カウンタ３４のCLK端子及び１文字パタ
ーン用バツフア３５の読出し／書込み端子Ｒ／Ｗ
にそれぞれ入力される。なお、行カウンタ３４の
CRY端子より出力されるキヤリー信号は上記フ
リツプフロツプ３０のリセツト端子Ｒに入力され
る。上記２進カウンタ２９あるいは列カウンタ３
３に計数される計数値はマルチプレクサ３２を介
して前記１文字パターン用バツフア２６に入力さ
れる。なお、前記キヤラクタジエネレータ２１か
らの出力は１文字パターン用バツフア２６に入力
されると共に、CRT並列―直列変換回路Ｐ―
SCONV（図示せず）に入力される。この１文字
パターン用バツフア２６から出力信号がセレクタ
３６に入力される。なお、上記行カウンタ３４の
計数値はエンコーダ３７及びマルチプレクサ３８
にそれぞれ入力される。このエンコーダ３７の出
力信号は上記セレクタ３６に入力される。なお、
このセレクタ３６及びエンコーダ３７の詳細な構
成は第３図を用いて詳細を後述する。しかして、
セレクタ３６の出力信号はシフトレジスタ３９に
入力される。そして、このシフトレジスタ３９の
出力信号は前記１文字パターン用バツフア３５に
入力される。さらに、上記マルチプレクサ３８に
CPU（図示せず）からアドレスバスCPU ABを介
してCPUアドレスデータが入力される。そして、
ターミナルプリンタ制御装置（図示せず）より出
力される転送要求信号Ｔ×RQは上記マルチプレ
クサ３８及び４０にイネーブル信号としてそれぞ
れ入力される。なお、マルチプレクサ３８から上
記１文字パターン用バツフア３５にアドレスデー
タが入力される。上記１文字パターン用バツフア
３５からの出力データはマルチプレクサ４０に入
力される。さらに、このマルチプレクサ４０から
ターミナルプリンタ制御装置あるいはCPUにそ
れぞれ出力データが送出される。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a diagram showing a part of an electronic computer equipped with a CRT display device. In the same figure, 21
is a character generator in which various character patterns are stored. A character generator address is input to this character generator 21 from a refresh memory (not shown) via character address buses CG and AB and a multiplexer 22. The character generator address is also input to the latch circuit 23. This latch circuit 23 holds the start address of a character pattern in the character generator 21 when a refresh memory (not shown) accesses the character pattern. On the other hand, the matrix conversion signal C-RCONV sent from the CPU (not shown) is input to the set terminal S of the R-S type flip-flop 24. The output signal from the output terminal Q of the flip-flop 24 is input to the read/write input terminal R/W of the AND circuit 25 and the one-character pattern buffer 26, respectively. Also, the system clock signal output from the CPU (not shown)
SYS.CLK is input to the AND circuit 25 and the AND circuit 27, respectively. On the other hand, a refresh memory access signal CRT ACCESS outputted from a CRT controller (not shown) is input to the multiplexer 22, and is also input to the inverter 2.
8 to the AND circuit 25. The output signal of the AND circuit 25 is input to the CLK terminal of the binary counter 29. Furthermore, 2
The carry signal output from the carry signal terminal CRY of the advance counter 29 is transmitted to the flip-flop 2.
4 and a set terminal S of the R-S type flip-flop 30, respectively. The data output from the latch circuit 23 and the binary counter 29 is input to an adder 31. and,
Address data output from the adder 31 is input to the character generator 21 via the multiplexer 22. A signal outputted from the output terminal Q of the flip-flop 30 is inputted to the AND circuit 27 as a gate control signal, and is also inputted to the multiplexer 32. The output signal of the AND circuit 27 is input to the CLK terminal of the column counter 33. Furthermore, the carry signal output from the CRY terminal of the column counter 33 is output from the CLK terminal of the row counter 34 and the read/write terminal R/W of the one-character pattern buffer 35.
are input respectively. Note that the row counter 34
The carry signal output from the CRY terminal is input to the reset terminal R of the flip-flop 30. The above binary counter 29 or column counter 3
The count value of 3 is inputted to the one-character pattern buffer 26 via the multiplexer 32. The output from the character generator 21 is input to the buffer 26 for one character pattern, and also to the CRT parallel-to-serial conversion circuit P-.
input to SCONV (not shown). An output signal from this single character pattern buffer 26 is input to the selector 36. Note that the count value of the row counter 34 is calculated by the encoder 37 and the multiplexer 38.
are input respectively. The output signal of this encoder 37 is input to the selector 36. In addition,
The detailed structure of the selector 36 and encoder 37 will be described in detail later using FIG. 3. However,
The output signal of the selector 36 is input to a shift register 39. The output signal of this shift register 39 is input to the one-character pattern buffer 35. Furthermore, the multiplexer 38
CPU address data is input from a CPU (not shown) via an address bus CPU AB. and,
A transfer request signal TxRQ output from a terminal printer control device (not shown) is input as an enable signal to the multiplexers 38 and 40, respectively. Note that address data is input from the multiplexer 38 to the buffer 35 for one character pattern. The output data from the single character pattern buffer 35 is input to a multiplexer 40. Further, output data is sent from this multiplexer 40 to a terminal printer control device or a CPU, respectively.
次に、第３図を用いてセレクタ３６及びエンコ
ーダ３７の詳細な構成を説明する。前記行カウン
タ３４より出力されるラインR0〜R3はエンコー
ダ３７に入力される。そして、このエンコーダ３
７からアンド回路４１〜４９に出力ラインが接続
される。さらに、１文字パターン用バツフア２６
から出力されるラインR0〜R8は上記アンド回路
４１〜４９に入力される。そして、アンド回路４
１〜４９の出力信号はオア回路５０を介してシフ
トレジスタ３９に送出される。 Next, detailed configurations of the selector 36 and encoder 37 will be explained using FIG. Lines R0 toR 3 output from the row counter 34 are input to an encoder 37 . And this encoder 3
Output lines are connected from 7 to AND circuits 41-49. Furthermore, buffer 26 for one character pattern
Lines R0 toR 8 outputted from the circuits are input to the AND circuits 41 to 49. And circuit 4
The output signals 1 to 49 are sent to the shift register 39 via the OR circuit 50.
次に、以上のように構成されたこの発明の動作
を説明する。通常時において、CRTコントロー
ラ（図示せず）からリフレツシユメモリ（図示せ
ず）にアドレス信号が送出され、このアドレスに
記憶されている文字コード（つまり、キヤラクタ
ジエネレータ２１のアドレス）がアドレスバス
CG ABを介してマルチプレクサ２２に送出され
ると共に、ラツチ回路２３に上記アドレスが保持
される。そして、CRTコントローラ（図示せず）
によりCRT表示装置が走査されている間“１”
信号が上記マルチプレクサ２２に送出される。こ
れにより、リフレツシユメモリ（図示せず）より
送出された文字コードがキヤラクタジエネレータ
２１により文字パターンデータに変換される。次
に、この文字パターンデータは並列―直列変換回
路Ｐ―SCONV（図示せず）を介してビデオ制御
回路（図示せず）に送出され、CRT表示装置
（図示せず）上に表示される。次に、以上のよう
にしてCRT表示装置に表示されている文字のハ
ードコピーを行なう場合には、CPU（図示せず）
より行列変換信号Ｃ―RCONVがフリツプフロツ
プ２４に出力され、これがセツトされる。このた
め、このフリツプフロツプ２４の出力端子Ｑから
“１”信号がアンド回路２５に入力される。また、
CRTコントローラ（図示せず）は、CRT表示装
置の水平走査あるいは垂直走査帰線中に“０”信
号をマルチプレクサ２２及びインバータ２８を介
してアンド回路２５に出力する。このため、アン
ド回路２５のゲートが開き、システムクロツク信
号SYS、CLKが２進カウンタ２９に入力され、
カウント動作が開始される。そして、ラツチ回路
２３に保持されているキヤラクタジエネレータ２
１の１文字パターンの先頭アドレスと上記２進カ
ウンタ２９により計数されるカウント値が加算器
３１において逐次加算され、マルチプレクサ２２
を介してキヤラクタジエネレータ２１にアクセス
アドレスデータとして送出される。さらにまた、
上記２進カウンタ２９の計数値がマルチプレクサ
３２を介して１文字パターン用バツフア２６に送
出される。これにより、上記ラツチ回路２３に保
持されていたキヤラクタジエネレータ２１の先頭
アドレスに基づき順次１文字パターンが１文字パ
ターン用バツフア２６に書込まれる。次に、以上
のようにして１文字パターン用バツフア２６に１
文字パターンが書き込まれると、２進カウンタ２
９からキヤリー信号がフリツプフロツプ２４のリ
セツト端子Ｒ及びフリツプフロツプ３０のセツト
端子Ｓに出力される。これにより、このフリツプ
フロツプ２４の出力端子Ｑから“０”信号がアン
ド回路２５に出力され、このゲートが閉じられ
る。さらに、フリツプフロツプ３０の出力端子Ｑ
から“１”信号がアンド回路２７に出力され、ゲ
ートが開かれる。これにより、システムクロツク
信号SYS.CLKは列カウンタ３３に入力される。
さらに、フリツプフロツプ２４の出力端子Ｑから
“０”信号が前記１文字パターン用バツフアに出
力され、読出しモードに切換えられる。さらに、
フリツプフロツプ３０の出力端子Ｑから“１”信
号がマルチプレクサ３２に出力され、列カウンタ
３３から出力されるアドレス信号が１文字パター
ン用バツフア２６に送出される。今例えば、第４
図Ａに示す７×９の文字パターン「京」が記憶さ
れた場合について説明する。まず、列カウンタ３
３が「１」を計数すると、１文字パターン用バツ
フア２６に記憶されている１列目「Co」のデー
タ「010000000」が第３図に示す出力ラインR0〜
R8に出力される。これと同時に、行カウンタ３
４の内容「０」がエンコーダ３７に出力され、ア
ンド回路４１にのみ“１”信号が出力され、この
ゲートが開かれる。この結果、アンド回路４１よ
り“０”信号がシフトレジスタ３９に出力され
る。次に、列カウンタ３３が「２」を計数する
と、１文字パターン用バツフア２１に記憶されて
いる２列目「C1」のデータ「010111001」が第３
図に示す出力ラインR0〜R8に出力される。そし
て、ゲートの開いているアンド回路４１から
“０”信号がシフトレジスタ３９に出力される。
以下、同様にして、列カウンタ３３が順次「＋
１」され、「７」を計数すると、キヤリー信号が
行カウンタ３４に出力されると共に、１文字パタ
ーン用バツフア３５に出力され、シフトレジスタ
３９の内容「0001000」がバツフア３５の１列目
「R0」に書込まれる。以下、同様にして列カウン
タ３３が「１」を計数すると、１文字パターン用
バツフアに記憶されている１列目「C0」のデー
タ「010000000」が第３図に示す出力ラインR0〜
R8に出力される。これと同時に、行カウンタ３
４の内容「１」がエンコーダ３７に出力され、ア
ンド回路４２にのみ“１”信号が出力され、この
ゲートが開かれる。この結果、アンド回路４２よ
り“１”信号がシフトレジスタ３９に出力され
る。以下、前述したようにシフトレジスタ３９の
内容「1111111」が１文字パターン用バツフア３
５の２列目「R1」に書込まれる。そして、１文
字パターン用バツフア３５の９列目「R8」に
「0101010」が書込まれると、行カウンタ３４から
キヤリー信号がフリツプフロツプ３０のリセツト
端子Ｒに出力され、これをリセツトする。以上の
ようにして、第４図Ｂに示すような文字パターン
が１文字パターン用バツフア３５に書込まれ、行
列変換がなされる。 Next, the operation of the present invention configured as above will be explained. In normal times, an address signal is sent from a CRT controller (not shown) to a refresh memory (not shown), and the character code stored at this address (that is, the address of the character generator 21) is transferred to the address bus.
The address is sent to the multiplexer 22 via CG AB, and the address is held in the latch circuit 23. and a CRT controller (not shown)
“1” while the CRT display device is being scanned by
A signal is sent to the multiplexer 22. As a result, the character code sent from the refresh memory (not shown) is converted into character pattern data by the character generator 21. This character pattern data is then sent to a video control circuit (not shown) via a parallel-to-serial conversion circuit P-SCONV (not shown) and displayed on a CRT display (not shown). Next, when making a hard copy of the characters displayed on the CRT display device as described above, the CPU (not shown)
The matrix conversion signal C-RCONV is outputted to the flip-flop 24 and is set. Therefore, a "1" signal is input to the AND circuit 25 from the output terminal Q of the flip-flop 24. Also,
A CRT controller (not shown) outputs a "0" signal to an AND circuit 25 via a multiplexer 22 and an inverter 28 during horizontal scanning or vertical scanning retrace of the CRT display device. Therefore, the gate of the AND circuit 25 is opened, and the system clock signals SYS and CLK are input to the binary counter 29.
Counting operation starts. Then, the character generator 2 held in the latch circuit 23
The start address of the one-character pattern 1 and the count value counted by the binary counter 29 are sequentially added in the adder 31, and the multiplexer 22
The access address data is sent to the character generator 21 as access address data. Furthermore,
The count value of the binary counter 29 is sent to the one-character pattern buffer 26 via the multiplexer 32. As a result, one-character patterns are sequentially written into the one-character pattern buffer 26 based on the leading address of the character generator 21 held in the latch circuit 23. Next, as described above, 1 is added to the 1-character pattern buffer 26.
When the character pattern is written, binary counter 2
A carry signal from 9 is output to the reset terminal R of the flip-flop 24 and the set terminal S of the flip-flop 30. As a result, a "0" signal is output from the output terminal Q of this flip-flop 24 to the AND circuit 25, and this gate is closed. Furthermore, the output terminal Q of the flip-flop 30
A "1" signal is output to the AND circuit 27, and the gate is opened. As a result, the system clock signal SYS.CLK is input to the column counter 33.
Further, a "0" signal is output from the output terminal Q of the flip-flop 24 to the one-character pattern buffer, and the mode is switched to the read mode. moreover,
A "1" signal is output from the output terminal Q of the flip-flop 30 to the multiplexer 32, and an address signal output from the column counter 33 is sent to the buffer 26 for one character pattern. For example, the fourth
The case where the 7×9 character pattern "Kyo" shown in FIG. A is stored will be explained. First, column counter 3
3 counts "1", the data "010000000" of the first column "Co" stored in the one-character pattern buffer 26 is transferred to the output line R0 ~ shown in FIG.
Output toR8 . At the same time, line counter 3
The content "0" of 4 is output to the encoder 37, and a "1" signal is output only to the AND circuit 41, which opens this gate. As a result, a “0” signal is output from the AND circuit 41 to the shift register 39. Next, when the column counter 33 counts "2", the data "010111001" of the second column "C1 " stored in the one-character pattern buffer 21 is transferred to the third column.
It is output to output lines R0 to R8 shown in the figure. Then, a “0” signal is output to the shift register 39 from the AND circuit 41 whose gate is open.
Thereafter, in the same way, the column counter 33 is sequentially set to "+".
1" and counts "7", a carry signal is output to the row counter 34 and also to the one character pattern buffer 35, and the content "0001000" of the shift register 39 is transferred to the first column "R" of the buffer 35.0 ”. Thereafter, when the column counter 33 counts "1" in the same manner, the data "010000000" of the first column "C0 " stored in the one-character pattern buffer is transferred to the output line R0 ~ shown in FIG.
Output toR8 . At the same time, line counter 3
The content "1" of 4 is output to the encoder 37, a "1" signal is output only to the AND circuit 42, and this gate is opened. As a result, a “1” signal is output from the AND circuit 42 to the shift register 39. Hereinafter, as mentioned above, the content "1111111" of the shift register 39 is the one-character pattern buffer 3.
5 is written in the second column "R1 ". When "0101010" is written in the ninth column "R8 " of the one-character pattern buffer 35, a carry signal is output from the row counter 34 to the reset terminal R of the flip-flop 30 to reset it. In the manner described above, a character pattern as shown in FIG. 4B is written into the single character pattern buffer 35, and matrix conversion is performed.
以上説明したように本発明によれば、簡単な回
路構成で高速度にキヤラクタジエネレータに記憶
されている文字パターンの縦横変換が行なえ、キ
ヤラクタジエネレータも表示と印字に兼用できる
ので、非常にコストパフオーマンスのよい表示文
字のハードコピー方式を提供することができる。 As explained above, according to the present invention, character patterns stored in the character generator can be converted vertically and horizontally at high speed with a simple circuit configuration, and the character generator can also be used for both display and printing. It is possible to provide a hard copy method for displaying characters with good cost performance.
図面はこの発明の一実施例を示すもので、第１
図はワークステーシヨンシステムを示す図、第２
図はCRT表示装置を備えた電子計算機の一部を
示す図、第３図は第１図におけるセレクタ及びエ
ンコーダの詳細な構成を示す図、第４図Ａ及びＢ
は縦横変換前後における文字パターンの状態を示
す図である。 ２１…キヤラクタジエネレータ、２３…ラツチ
回路、２６，３５…１文字パターン用バツフア、
２９…２進カウンタ、３３…列カウンタ、３４…
行カウンタ、３６…セレクタ、３７…エンコー
ダ、３９…シフトレジスタ。 The drawings show one embodiment of the invention.
Figure 2 shows the workstation system.
The figure shows a part of an electronic computer equipped with a CRT display device, Figure 3 shows the detailed configuration of the selector and encoder in Figure 1, and Figures 4A and B
FIG. 3 is a diagram showing the state of a character pattern before and after vertical/horizontal conversion. 21... Character generator, 23... Latch circuit, 26, 35... Buffer for one character pattern,
29...Binary counter, 33...Column counter, 34...
Row counter, 36...Selector, 37...Encoder, 39...Shift register.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041780AJPS5716481A (en) | 1980-07-02 | 1980-07-02 | Crt display character hard copy system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041780AJPS5716481A (en) | 1980-07-02 | 1980-07-02 | Crt display character hard copy system |
| Publication Number | Publication Date |
|---|---|
| JPS5716481A JPS5716481A (en) | 1982-01-27 |
| JPS6349236B2true JPS6349236B2 (en) | 1988-10-04 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9041780AGrantedJPS5716481A (en) | 1980-07-02 | 1980-07-02 | Crt display character hard copy system |
| Country | Link |
|---|---|
| JP (1) | JPS5716481A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570684B2 (en)* | 1985-02-08 | 1997-01-08 | セイコーエプソン株式会社 | Character pattern generator for Dot Tomato Rix serial printer |
| Publication number | Publication date |
|---|---|
| JPS5716481A (en) | 1982-01-27 |
| Publication | Publication Date | Title |
|---|---|---|
| US4079367A (en) | Apparatus for forming a character out of a pattern of separate display picture elements | |
| US4328557A (en) | Processor circuit for video data terminal | |
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