本発明は複数台のデータ処理装置と各データ処
理装置から共通にアクセス可能な少なくとも１台
の入出力装置を含むマルチコンピユータシステム
に関し、更に具体的には、複数のループ状に接続
されたシリアル転送方式のシリアルバスループ
を、バス間結合装置を介して階層構造に構成する
シリアルバスループ構成のマルチコンピユータシ
ステムに関する。 システムの信頼性を改善するため、データ処理
装置（以下CPUと略称する）や入出力装置を複
数台、システムに接続し、或る装置が故障した場
合等に、他の装置にてバツクアツプを行なうよう
なマルチコンピユータシステムは周知である。こ
のようなシステムでは複数のCPUより共通にア
クセス可能な入出力装置が必要である。これを実
現する従来例の１つは、各CPUをそれぞれ専用
のバスに接続し、各CPUが専用してアクセスす
ることが必要な入出力装置は、この専用バスにそ
れぞれ接続し、各CPUが共用してアクセスする
ことが必要な入出力装置は、各CPUが共通に使
用する共用バスに接続し、各専用のバスと共用バ
スは切換機構を介して接続するものである。（例
えば、日本特許公報特公昭55−4299号、マルチコ
ンピユータシステムにおける多次元アドレス方
式） この例では、切換機構によりいずれか１つの専
用バスが選択的に共用バスに接続され、この場合
の専用バスに接続されているCPUが、共用バス
に接続されている入出力装置をアクセス可能とな
る。 各CPUからの要求により、切換機構は、任意
の１つの専用バスと共用バスを接続する為、各
CPUは共用バスに接続された入出力装置を共通
にアクセス可能となる。 したがつて、あるCPUが共用の入出力装置に
関する業務を行なつているとき、このCPUに故
障が発生すると、切換機構によつて他のCPUが
接続され、この代りのCPUが先きに行つていた
業務を続行させることができる。 このようなマルチコンピユータシステムの特長
は、各専用のバスが独立して動作できるため、こ
の中の１個のバスが故障してもシステムダウンと
ならないことと、独立動作により処理性を向上さ
せることである。 しかしながら、CPUと入出力装置を結ぶ信号
線が、データを並列に送るパラレルインターフエ
イスのものでは、システムの巨大化に伴い、信号
線数の増加が問題となつている。一方、一本のシ
リアルインターフエイスをループ状にしたデータ
ハイウエイシステムが知られている。例えば、特
開昭47−7063号公報に示されているような、一本
のシリアルバスループに、複数台のCPUおよび
複数台の入出力装置を接続するシステムでは、任
意のCPUが任意の入出力装置をアクセス可能で
あり、CPUダウン時のバツクアツプも簡単に行
うことができる。しかしながら、このシステムで
は、１本のループがどこかで故障するとシステム
ダウンになつてしまい、マルチコンピユータシス
テムとして信頼性を向上させるというメリツトを
減じてしまう。ループを２重、或いは３重構成と
すれば、信頼性は向上するが、高処理性が実現さ
れない。 また１本のループに全てが接続される為、処理
性が低下する。 本発明の目的は、マルチコンピユータの高信頼
性、高処理性と、シリアルバスループのメリツト
を兼ね備えたシリアルバスループ構成のマルチコ
ンピユータシステムを提供するにある。 本発明の特徴は、複数の、少なくとも１つの
CPUが接続されるシリアル転送方式のシリアル
バスループ（第１の階層）と、この第１の階層の
複数のシリアルバスループをそれぞれバス間結合
装置を介して接続する少なくとも１つのシリアル
転送方式のシリアルバスループ（第２の階層）を
有し、第２の階層のシリアルバスループに各
CPUが共通にアクセス可能な入出力装置を接続
し、データ処理装置と入出力装置との間で転送さ
れる伝送フレームとして、いくつかのサブフイー
ルドからなる入出力装置番号フイールドを設け、
バス間結合装置において、入出力装置番号フイー
ルドを１サブフイールドだけシフトさせるように
し、入出力装置ステーシヨンあるいはバス間結合
装置は、伝送フレーム上の入出力番号フイールド
が自分のアドレスと一致しているか否かをチエツ
クするとき、固定したサブフイールドだけを見れ
ば良いようにして、その論理を簡単にしているこ
とである。 以下図面を参照して本発明の実施例を詳細に説
明する。 第１図は本発明に従つたマルチコンピユータシ
ステムの一実施例構成図である。 図において、５４〜５８はいずれもループ状に
接続されたシリアル転送方式のシリアルループバ
スであり、５４〜５６は第１の階層のバスルー
プ、５７は第２の階層のバスループ、５８は第３
の階層のバスループである。 以下、第１の階層のバスループをＹバスルー
プ、第２の階層のバスループをＸバスループ、第
３の階層のバスループをＺバスループと称す。 CPU５１〜５３は各々CPUステーシヨン６３
〜６５を介してＹバスループ５４〜５６に接続さ
れている。 入出力装置７３〜７９はそれぞれ入出力装置ス
テーシヨン（以下Ｉ／Ｏステーシヨンと略称す
る）６６〜７２を介して対応するＹバスループ５
４〜５６、Ｘバスループ５７およびＺバスループ
５８に接続されている。 図面におけるSTは各々のステーシヨンの略称
であり、Ｉ／Ｏは入出力装置の略称である。 入出力装置はいずれのバスループにもステーシ
ヨンSTを介して接続できるようになつている。 Ｙバスループ５４〜５６とＸバスループ５７
は、それぞれバス間結合装置５９〜６１を介して
接続され、Ｘバスループ５７とＺバスループ５８
はバス間結合装置６２を介して接続されている。 以下バス間結合装置５９〜６１をＸバスウイン
ドー、バス間結合装置６２をＺバスウインドーと
称す。 Ｘバスウインドー５９〜６１は、各々Ｙバスル
ープ５４〜５６とＸバスループ５７を接続すると
ともに、情報転送の経路制御、情報のバツフアリ
ング等を行い、Ｚバスウインドー６２は、Ｘバス
ループ５７とＺバスループ５８を接続するととも
に、情報転送の経路制御、情報のバツフアリング
等を行う。 Ｙバスループ５４〜５６は、それぞれCPU５
１〜５３の専用のバスループであり、Ｙバスルー
プに接続された入出力装置は、当該バスループに
接続されているCPUが専用してアクセスする。 つまり、入出力装置７３，７４はCPU５１の
みがアクセスし、入出力装置７５はCPU５２の
みがアクセスするようになつている。 Ｘバスループ５７は、CPU５１〜５３に対す
る共有バスループになつており、入出力装置７
６，７７はいずれのCPUよりもアクセス可能で
ある。さらにＸバスループ５７にＺバスウインド
ー６２を介して接続されているＺバスループ５８
に属している入出力装置７８および７９も同様に
いずれのCPUよりもアクセス可能である。 第２図はバスループ上のフレームフオーマツト
を表わすものである。SYNは８ビツトの同期コ
ードでありフレームフオーマツトとステーシヨ
ン、バスウインドーとの同期をとる。Ａ１，Ａ
２，Ａ３は各々５ビツトのアドレスフイールドで
あり、各バスループレベルから見た入出力装置の
アドレスを表す。この場合注意すべきことは、
CPUより入出力装置に情報を転送するときは本
フイールドは、受信アドレスを示すが、入出力装
置よりCPUに情報を転送するときは送信アドレ
スを示すことである。Ｙバスループ上においては
Ａ１フイールドはＹバスの装置アドレス、Ａ２フ
イールドはＸバスの装置アドレス、Ａ３フイール
ドはＺバスの装置アドレスを示す。次にＣは８ビ
ツトの制御フイールドであり、情報フイールドＩ
のバスループ上の性質、情報転送方向等の機能を
示す。DCフイールドは８ビツトで構成され情報
フイールドＩのバイト数を示す。Ｉフイールドは
情報フイールドであり１バイトから256バイトの
長さをもつている。ANSフイールドは８ビツト
より成る応答フイールドであり、情報の受信側か
ら送信側へ返送される。送信側では送信時本フイ
ールドをゼロにして受信側へ送ることになつてい
る。ANSフイールドは受信側の状態、エラー等
を報告するためのものである。エラー処理の詳細
は省略する。 第３図はポーリング時のフレーム構成を表した
ものである。POLはポーリングコードであり８
ビツトよりなつている。ポーリングコードは同期
コードもかねていて各装置はこれによつてもフレ
ームとの同期をとることができる。ポーリングコ
ードは１ループ上にただ１つだけ回つておりステ
ーシヨンおよびバスウインドーは、情報転送の必
要を生じたとき、すなわち送信側となる場合、ポ
ーリングコードの送出を禁止し、かわりに第２図
に示すようなフレームを送出する。ポーリングコ
ードはシステムの立上げ時、或いは復電時、あら
かじめ決められたステーシヨンあるいはバスウイ
ンドーがポーリングコードをバスループに送出
し、１フレームの情報転送が終了したときは、送
信側ステーシヨンあるいはバスウインドーがバス
ループに送出し、バスループの占有権を他に譲
る。 本発明によるバスループを説明するにあたつて
は、第１図のブロツク図においてCPU５１と、
Ｚバスループ５８に接続された入出力装置７９の
間の情報転送を考えることとする。すなわち転送
のパスはCPU５１、CPUステーシヨン６３、Ｙ
バスループ５４、Ｘバスウインドー５９、Ｘバス
ループ５７、Ｚバスウインドー６２、Ｚバスルー
プ５８、Ｉ／Ｏステーシヨン７２、入出力装置７
９である。さらにＸバスウインドー５９のＹバス
ループ上のアドレスはＹ１、Ｚバスウインドー６
２のＸバス上アドレスはＸ１、Ｉ／Ｏステーシヨ
ン７１のＺバス上アドレスをＺ１とする。また転
送を５つの場合に分け説明する。すなわち第１の
ケースはCPU５１から入出力装置７９に情報を
転送する場合。これはCPUから入出力装置に命
令を発したりCPUから入出力装置に目的データ
を転送する場合のことである。第２のケースは入
出力装置からCPUへ目的データを転送する場合、
第３のケースはCPUの起動命令に対する目的デ
ータ転送が終了を示す終了割込を帰す場合。第４
はあらかじめ接続されているCPUへリクエスト
割込をかける場合で、第５の場合は、他のCPU
が使用中の入出力装置を使おうとしたCPUに対
して、他のCPUが占有中である旨の返答をし、
データ転送が終了し、当該CPUとデータ転送で
きる状態になつたことを割込にて報告する場合で
ある。 まず第１の場合であるが、CPU５１より入出
力装置７９に起動命令が発行されたとする。命令
はCPUステーシヨン６３に転送され、ここでパ
ラレル情報をシリアル化してフレームとしてＹバ
スループ上に第４図Ａのようなフオーマツトで流
れる。Ｙバスループ上の全てのＩ／Ｏステーシヨ
ン、バスウインドーは常にバスループ上の信号を
監視しており、まずSYNコードをデコードして
自己の制御装置とバスループ上のフオーマツトと
同期をとる。さらに続けておくられてくるアドレ
スフイールドＡ１が自己のアドレスと一致するか
を調べて一致しておれば自己の制御装置に情報を
受けとる準備をさせる。第６図はバスウインドー
の一実施例ブロツク図を表す。本ブロツク図はＸ
バスウインドーもＺバスウインドーも共通であ
る。 第６図において、部品番号と部品名の対応関係
は次の通りである。 The present invention relates to a multi-computer system including a plurality of data processing devices and at least one input/output device that is commonly accessible from each data processing device, and more specifically relates to a serial transfer system connected in a plurality of loops. The present invention relates to a multi-computer system having a serial bus loop configuration in which serial bus loops are configured in a hierarchical structure via an inter-bus coupling device. In order to improve the reliability of the system, multiple data processing units (hereinafter referred to as CPUs) and input/output devices are connected to the system, and if one device breaks down, backup can be performed using another device. Such multi-computer systems are well known. Such systems require input/output devices that can be commonly accessed by multiple CPUs. One conventional example of achieving this is to connect each CPU to its own dedicated bus, and connect the input/output devices that each CPU needs to access exclusively to this dedicated bus. Input/output devices that need to be accessed in common are connected to a shared bus that is commonly used by each CPU, and each dedicated bus and the shared bus are connected via a switching mechanism. (For example, Japanese Patent Publication No. 55-4299, multi-dimensional addressing method in a multi-computer system) In this example, one of the dedicated buses is selectively connected to the shared bus by the switching mechanism, and the dedicated bus in this case CPUs connected to the shared bus can access input/output devices connected to the shared bus. At the request of each CPU, the switching mechanism connects any one dedicated bus to the shared bus.
The CPU can commonly access input/output devices connected to the shared bus. Therefore, if a CPU fails when it is performing work related to a shared input/output device, the switching mechanism connects the other CPU, and this CPU takes over first. You can continue with your current work. The advantage of such a multi-computer system is that each dedicated bus can operate independently, so even if one of the buses fails, the system will not go down, and that independent operation improves processing performance. It is. However, when the signal lines connecting the CPU and the input/output device are parallel interfaces that send data in parallel, an increase in the number of signal lines becomes a problem as the system becomes larger. On the other hand, a data highway system is known in which a single serial interface is looped. For example, in a system that connects multiple CPUs and multiple input/output devices to a single serial bus loop, as shown in Japanese Patent Application Laid-Open No. 47-7063, any CPU can perform any input/output device. The output device can be accessed and backups can be easily performed when the CPU is down. However, in this system, if one loop fails somewhere, the system will go down, reducing the advantage of improving reliability as a multi-computer system. If the loop has a double or triple configuration, reliability will be improved, but high throughput will not be achieved. Furthermore, since everything is connected to one loop, processing efficiency is reduced. An object of the present invention is to provide a multi-computer system having a serial bus loop configuration that combines the high reliability and high processing performance of a multi-computer with the advantages of a serial bus loop. A feature of the invention is that a plurality of at least one
A serial bus loop (first layer) using a serial transfer method to which the CPU is connected, and at least one serial bus loop using a serial transfer method connecting each of the plurality of serial bus loops of the first layer via an inter-bus coupling device. It has a bus loop (second layer), and each
Connects input/output devices that can be commonly accessed by the CPU, and provides an input/output device number field consisting of several subfields as a transmission frame transferred between the data processing device and the input/output device.
In the inter-bus coupling device, the I/O device number field is shifted by one subfield, and the I/O device station or inter-bus coupling device checks whether the I/O number field on the transmission frame matches its own address. When checking something, you only need to look at fixed subfields, which simplifies the logic. Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram of an embodiment of a multi-computer system according to the present invention. In the figure, 54 to 58 are serial loop buses connected in a loop using a serial transfer method, 54 to 56 are bus loops of the first hierarchy, 57 is a bus loop of the second hierarchy, and 58 is a bus loop of the second hierarchy. 3
This is a layered bus loop. Hereinafter, the first layer bus loop will be referred to as the Y bus loop, the second layer bus loop will be referred to as the X bus loop, and the third layer bus loop will be referred to as the Z bus loop. CPUs 51 to 53 are each CPU station 63
-65 to the Y bus loops 54-56. The input/output devices 73 to 79 are connected to the corresponding Y bus loop 5 via input/output device stations (hereinafter abbreviated as I/O stations) 66 to 72, respectively.
4 to 56, are connected to the X bus loop 57 and the Z bus loop 58. In the drawings, ST is an abbreviation for each station, and I/O is an abbreviation for an input/output device. Input/output devices can be connected to either bus loop via station ST. Y bus loops 54-56 and X bus loops 57
are connected via inter-bus coupling devices 59 to 61, respectively, and an X bus loop 57 and a Z bus loop 58
are connected via an inter-bus coupling device 62. Hereinafter, the inter-bus coupling devices 59 to 61 will be referred to as an X bus window, and the inter-bus coupling device 62 will be referred to as a Z bus window. The X bus windows 59 to 61 connect the Y bus loops 54 to 56 and the X bus loop 57, respectively, and perform information transfer route control, information buffering, etc., and the Z bus window 62 connects the 58, and performs information transfer route control, information buffering, etc. Y bus loops 54 to 56 are each CPU5
These are dedicated bus loops 1 to 53, and the input/output devices connected to the Y bus loop are exclusively accessed by the CPU connected to the bus loop. That is, the input/output devices 73 and 74 are accessed only by the CPU 51, and the input/output device 75 is accessed only by the CPU 52. The X bus loop 57 is a shared bus loop for the CPUs 51 to 53, and the input/output device 7
6 and 77 are more accessible than either CPU. Further, a Z bus loop 58 is connected to the X bus loop 57 via a Z bus window 62.
The input/output devices 78 and 79 belonging to the CPU are similarly more accessible than either CPU. FIG. 2 shows the frame format on the bus loop. SYN is an 8-bit synchronization code that synchronizes the frame format with the station and bus window. A1, A
2 and A3 are 5-bit address fields each representing the address of the input/output device as seen from each bus loop level. In this case, what should be noted is that
When transferring information from the CPU to the input/output device, this field indicates the receiving address, but when transferring information from the input/output device to the CPU, this field indicates the sending address. On the Y bus loop, the A1 field shows the device address of the Y bus, the A2 field shows the device address of the X bus, and the A3 field shows the device address of the Z bus. Next, C is an 8-bit control field, and information field I
It shows the characteristics of the bus loop, information transfer direction, etc. The DC field consists of 8 bits and indicates the number of bytes of information field I. The I field is an information field and has a length of 1 to 256 bytes. The ANS field is an 8-bit response field that is sent back from the receiver of information to the sender. The sending side is supposed to set this field to zero and send it to the receiving side. The ANS field is for reporting the status of the receiving side, errors, etc. Details of error handling are omitted. FIG. 3 shows the frame structure during polling. POL is a polling code and 8
It's more familiar than Bittu. The polling code also serves as a synchronization code, which allows each device to synchronize with the frame. Only one polling code is circulated on one loop, and when a station or bus window needs to transfer information, that is, when it becomes a transmitter, it prohibits the sending of the polling code and instead uses the system shown in Figure 2. Send a frame like this. When starting up the system or when power is restored, a predetermined station or bus window sends a polling code to the bus loop, and when one frame of information transfer is completed, the transmitting station or bus window sends the polling code to the bus loop. to transfer the bus loop's exclusive right to another party. In explaining the bus loop according to the present invention, in the block diagram of FIG.
Consider information transfer between input/output devices 79 connected to Z bus loop 58. In other words, the transfer path is CPU51, CPU station 63, Y
Bus loop 54, X bus window 59, X bus loop 57, Z bus window 62, Z bus loop 58, I/O station 72, input/output device 7
It is 9. Furthermore, the address on the Y bus loop of X bus window 59 is Y1, Z bus window 6
The address of I/O station 71 on the X bus is X1, and the address of I/O station 71 on the Z bus is Z1. Further, transfer will be explained in five cases. That is, the first case is when information is transferred from the CPU 51 to the input/output device 79. This is when issuing commands from the CPU to an input/output device or transferring target data from the CPU to an input/output device. In the second case, when transferring the target data from the input/output device to the CPU,
The third case is when the target data transfer in response to the CPU startup instruction returns an end interrupt indicating the end. Fourth
In the fifth case, a request interrupt is issued to a previously connected CPU.
When a CPU attempts to use an input/output device that is currently in use, it responds to the CPU saying that it is occupied by another CPU.
This is a case where an interrupt is used to report that the data transfer has ended and the state is now ready for data transfer with the CPU. In the first case, it is assumed that the CPU 51 issues a startup command to the input/output device 79. The instructions are transferred to the CPU station 63, where the parallel information is serialized and flows as a frame on the Y bus loop in the format shown in FIG. 4A. All I/O stations and bus windows on the Y bus loop constantly monitor the signals on the bus loop, and first decode the SYN code to synchronize their own control device with the format on the bus loop. Furthermore, it is checked whether the continuously stored address field A1 matches the own address, and if they match, the own control device is made ready to receive information. FIG. 6 represents a block diagram of one embodiment of the bus window. This block diagram is
Both the bus window and the Z bus window are common. In FIG. 6, the correspondence between part numbers and part names is as follows.
【表】【table】
【表】 まず、Ｙバスループ上のＸバスウインドー５９
の動作を考える。上位ループ８０，８１がＹバス
ループ５４、下位ループ８２，８３がＸバスルー
プ５７である。まず上位ループ８０よりSYNフ
イールドがシリアルに送られてくる。これをシリ
アル→パラレル変換器（Ｓ／Ｐ）８４にてパラレ
ルデータになおし１ビツト時間毎に同期コード検
出器（SYN）９０に送る。同期コード検出器９
０によりSYNフイールドが検知されると制御装
置１１５に対してフレーム同期をとるための制御
信号を送る。 第７図は、制御装置１１５の具体的な一実施例
ブロツクである。 第７図において、部品番号と部品名の対応関係
は次の通りである。[Table] First, the X bus window 59 on the Y bus loop.
Consider the operation of The upper loops 80 and 81 are the Y bus loop 54, and the lower loops 82 and 83 are the X bus loop 57. First, the SYN field is sent serially from the upper loop 80. This is converted into parallel data by a serial to parallel converter (S/P) 84 and sent to a synchronization code detector (SYN) 90 every 1 bit time. Sync code detector 9
When the SYN field is detected by 0, a control signal for frame synchronization is sent to the control device 115. FIG. 7 is a block diagram of a specific embodiment of the control device 115. In FIG. 7, the correspondence between part numbers and part names is as follows.
【表】【table】
【表】 同期信号２０１は制御装置１１５のループバス
タイミング回路２１２を起動し、続いて来る各々
のフイールドをしかるべき受信レジスタへ入れる
制御信号２２４を発生させる。 次にバスループ８０よりアドレスフイールドＡ
１，Ａ２，Ａ３が順次送られてくるが、その値
は、第４図に示すように、Ｙバスループ上では各
各Ｙ１，Ｘ１，Ｚ１である。それがシリアル→パ
ラレル変換器８４を経て各々Ａ１アドレスレジス
タ９２、Ａ２アドレスレジスタ９４、Ａ３アドレ
スレジスタ１１９にセツトされる。ここでアドレ
ス比較器１０９はＡ１アドレスレジスタ９２の内
容と自己のＹバスループ上のアドレスを記憶して
いる自己アドレスレジスタ１０８の内容を比較し
て一致しておれば、Ｙバスループ上で自分が選ば
れたとして制御装置１１５にアドレス一致信号２
０２を送る。ここで大切なことは、アドレス比較
器１０９は、Ａ１アドレスレジスタ９２の内容の
みを比較していることである。 アドレス一致信号２０２が送られると、制御装
置１１５の割込制御回路（INT）２２２は第７
図に示すように、マイクロプロセツサ（MPU）
２２１に対して割込みをかける。それにより
MPU２２１は以下に記述する処理を行う。 Ａ１〜Ａ３フイールドに続いてＣフイールドが
制御コードレジスタ９７にセツトされると、
MPU２２１がそれを読込みGATE２１７、バス
２２３を介して読み込む。その内容が、入出力装
置の起動である場合は、データハンドリングテー
ブル１１１、割込ハンドリングテーブル１１２、
割込ハンドリングテーブル１１３のアドレスがＡ
２アドレスレジスタ９４とＡ３アドレスレジスタ
１１９の内容を合わせたものになるように、セレ
クタ１１０を切換え、データハンドリングテーブ
ル１１１、割込ハンドリングテーブル１１２の該
当アドレス（この場合、Ｘ１，Ｚ１）に「１」を
立てる。「１」を立てる制御信号は、制御信号発
生器２１４より与えられる。制御信号発生器２１
４の出力２２６はあらゆる部分に接続されている
ので、図面ではそれを省略している。これらのテ
ーブルはバスウインドーより下流の全ての入出力
装置の情報をそのアドレス毎に２つずつもつてい
る。 このメカニズムを第１０図を用いて説明する。 第１０図はデータハンドリングテーブル１１
１、割込ハンドリングテーブル１１２，１１３、
占有制御テーブル１２０、起動制御テーブル１２
１の拡大ブロツク図である。各々のテーブルは１
×Ｎビツト（ＮはサブフイールドＡ２のビツト数
とＡ３のビツト数の和）のICメモリである。 すなわちこれらのテーブルはバスウインドーよ
り下流の全ての入出力装置の情報をそのアドレス
毎に５つずつもつていることになる。 セレクタ１１０は上位ループ８０よりのアドレ
ス指定信号３２３、下位ループよりのアドレス指
定信号３２４を切換えテーブルのアドレス信号３
２２を出力する。テーブルの入力データ３０１〜
３０５、テーブルへのセツト要求信号３０６〜３
１０、セレクタ１１０，１１４の切換え信号３２
５，３２６は全て第７図の制御信号発生器２１４
から出力される制御信号２２６の一部である。従
つてこれらのテーブルの内容の書込み読み出しは
マイクロプロセツサ２２１のソフトウエアで行う
ことができる。 次にDCフイールドが送られてくるが、これは
MPU２２１がバイトカウンタ１１６とデータバ
ツフア９９にセツトする。このとき同時にＡ２ア
ドレスレジスタ９４、Ａ３アドレスレジスタ１１
９、常に内容がゼロであるゼロレジスタ９６の内
容を各々下位バスループに送るフレームのＡ１，
Ａ２，Ａ３フイールドとなるように左シフタ１２
２を介してデータバツフア９９にセツトする。こ
の場合その内容は各々X1，Z1，０である。同様
にＣフイールもデータバツフア９９にセツトす
る。次にDCフイールドに続いて来るＩフイール
ドを１バイトデータバツフア９９に入れるたびに
マイクロプロセツサ２２１はバイトカウンタ１１
６を「１」だけ減算し、「０」になつたらＩフイ
ールドが終了したと考えデータバツフア９９に入
れる動作を止める。そして受信した情報のエラー
チエツクを行つて、その結果を応答コードレジス
タ１０５にセツトし、上位ループ８１にANSフ
イールドと同期してセレクタ１３０を切換え送信
元へ返送する。この場合エラーがない場合は
「０」でなく正常応答コードを返す。尚、エラー
チエツクの詳細については説明を省略する。 次に下位ループに対しては、下位ループ８２に
流れているポーリングコードをシリアル→パラレ
ル変換器８５により信号変換した後、ポーリング
コード検出器８９にて検出し、これを信号線２０
９を介して制御装置１１５に知らせる。制御装置
１１５内では第７図に示すように、ポーリング信
号２０９を受けとると、割込回路２２２により
MPU２２１に割込みがかかり、MPU２２１の制
御によりポーリングコードを下位ループ８３に流
さないで、セレクタ１３１を切換え、パラレル→
シリアル変換器８７を介して上位ループ８０より
うけた情報を下位ループ８３に流す。すなわち同
期コードレジスタ１０４、データバツフア９９、
応答コードレジスタ１０６より、SYN，Ａ１，
Ａ２，Ａ３，Ｃ，DC，Ｉ，ANSフイールドを順
次下位ループ８３に流し出す。このときの下位フ
イールド、すなわちＸバスループのフレーム内容
は第４図Ｂであることがわかる。すなわちＹバス
ループ上のフレームとどこがちがうかというと、
Ａ１，Ａ２，Ａ３フイールドが１フイールド分左
にずれているだけである。すなわちこのことは更
にＺバスウインドーに対しても全く同じ動作が期
待できるわけであり、Ｚバスループ上のフレーム
フオーマツトは第４図Ｃのようになる。さらにＺ
バスウインドーのハンドリングテーブルにもＣフ
イールドが起動命令であるということから該当ア
ドレス（この場合Z1，０）に「１」を立てるこ
とができる。話を元に戻し、Ｘバスウインドー５
９がＸバスループ５７に対しフレームを送り終つ
て、ループを一巡し受信側の応答をともなつて送
信側に帰つてきたことを考える。この場合ANS
フイールドに受信側が正常に受けとつた旨のコー
ドがあれば、送信を完了し、ポーリングコードレ
ジスタ１０７からポーリングコードを下位ループ
８３に送出し、ループを解放する。 次にＩ／Ｏステーシヨンの動作を第８図を用い
て説明する。 第８図において、部品番号と部品名の対応関係
は次の通りである。Synchronization signal 201 activates loop bus timing circuit 212 of controller 115 to generate a control signal 224 that places each subsequent field into the appropriate receive register. Next, from the bus loop 80, the address field A
1, A2, and A3 are sent sequentially, and the values are Y1, X1, and Z1 on the Y bus loop, as shown in FIG. These are set in A1 address register 92, A2 address register 94, and A3 address register 119 through serial to parallel converter 84, respectively. Here, the address comparator 109 compares the contents of the A1 address register 92 and the contents of the self-address register 108 that stores the address on its own Y bus loop, and if they match, it The address matching signal 2 is sent to the control device 115 as the address is selected.
Send 02. What is important here is that the address comparator 109 compares only the contents of the A1 address register 92. When the address match signal 202 is sent, the interrupt control circuit (INT) 222 of the control device 115
Microprocessor (MPU) as shown in the figure
Interrupts 221. Thereby
The MPU 221 performs the processing described below. When the C field is set in the control code register 97 following the A1 to A3 fields,
The MPU 221 reads it and reads it via the GATE 217 and the bus 223. If the content is to start an input/output device, the data handling table 111, the interrupt handling table 112,
The address of the interrupt handling table 113 is A
Switch the selector 110 so that the contents of the 2 address register 94 and the A3 address register 119 are combined, and set "1" to the corresponding addresses (X1, Z1 in this case) of the data handling table 111 and interrupt handling table 112. stand up. A control signal that sets "1" is provided by the control signal generator 214. Control signal generator 21
Since the output 226 of 4 is connected to all parts, it is omitted in the drawing. These tables have two pieces of information for each address of all input/output devices downstream from the bus window. This mechanism will be explained using FIG. 10. Figure 10 shows data handling table 11
1. Interrupt handling table 112, 113,
Occupancy control table 120, activation control table 12
FIG. 1 is an enlarged block diagram of FIG. Each table has 1
It is an IC memory of ×N bits (N is the sum of the number of bits of subfield A2 and the number of bits of subfield A3). In other words, these tables have information on all input/output devices downstream of the bus window, five for each address. The selector 110 switches between the address designation signal 323 from the upper loop 80 and the address designation signal 324 from the lower loop.
Outputs 22. Table input data 301~
305, table set request signal 306-3
10, switching signal 32 for selectors 110 and 114
5,326 are all control signal generators 214 in FIG.
This is part of the control signal 226 output from. Therefore, writing and reading of the contents of these tables can be performed by the software of the microprocessor 221. Next, a DC field is sent, which is
MPU 221 sets byte counter 116 and data buffer 99. At this time, the A2 address register 94 and the A3 address register 11
9. A1 of the frame that sends the contents of the zero register 96, which is always zero, to the lower bus loop, respectively;
Left shifter 12 to become A2 and A3 fields
2 to the data buffer 99. In this case, their contents are X1, Z1, and 0, respectively. Similarly, the C file is also set in the data buffer 99. Next, each time the I field following the DC field is input into the 1-byte data buffer 99, the microprocessor 221 registers the byte counter 11.
6 is subtracted by "1", and when it becomes "0", it is considered that the I field is finished, and the operation of inputting it to the data buffer 99 is stopped. It then performs an error check on the received information, sets the result in the response code register 105, and switches the selector 130 to the upper loop 81 in synchronization with the ANS field to send the information back to the source. In this case, if there is no error, a normal response code is returned instead of "0". Note that a detailed explanation of the error check will be omitted. Next, for the lower loop, the polling code flowing in the lower loop 82 is converted into a signal by a serial-to-parallel converter 85, and then detected by a polling code detector 89.
9 to the control device 115. In the control device 115, as shown in FIG. 7, when the polling signal 209 is received, the interrupt circuit 222
An interrupt is generated in the MPU 221, and under the control of the MPU 221, the selector 131 is switched without passing the polling code to the lower loop 83, and the parallel →
Information received from the upper loop 80 via the serial converter 87 is passed to the lower loop 83. That is, the synchronization code register 104, the data buffer 99,
From the response code register 106, SYN, A1,
The A2, A3, C, DC, I, and ANS fields are sequentially output to the lower loop 83. It can be seen that the lower field at this time, that is, the frame content of the X bus loop is shown in FIG. 4B. In other words, what is different from the frame on the Y bus loop?
The A1, A2, and A3 fields are simply shifted to the left by one field. In other words, exactly the same operation can be expected for the Z bus window, and the frame format on the Z bus loop will be as shown in FIG. 4C. Further Z
Since the C field is also a start command in the bus window handling table, "1" can be set at the corresponding address (Z1,0 in this case). Returning to the original topic, X bus window 5
9 has finished sending a frame to the X bus loop 57, it has gone around the loop and returned to the transmitting side with a response from the receiving side. In this case ANS
If the field contains a code indicating that the receiving side has received it normally, the transmission is completed, the polling code is sent from the polling code register 107 to the lower loop 83, and the loop is released. Next, the operation of the I/O station will be explained using FIG. In FIG. 8, the correspondence between part numbers and part names is as follows.
【表】 シリアル→パラレル変換器１５０を介してデー
タを受けとり、データバツフア１５８に入れる動
作はバスウインドーが上位ループよりデータを受
けとりデータバツフア９９に入れる動作と同じで
ある。 すなわち、同期コード検出器１５４により、シ
リアルループ１６５の同期コードを検出すると、
制御装置１６７に同期信号２２７を送る。 第９図は制御装置１６７の具体的な一実施例ブ
ロツク図を示すものである。 第９図において部品番号と部品名の対応関係は
次の通りである。[Table] The operation of receiving data via the serial to parallel converter 150 and inputting it to the data buffer 158 is the same as the operation of the bus window receiving data from the upper loop and inputting it to the data buffer 99. That is, when the synchronization code detector 154 detects the synchronization code of the serial loop 165,
A synchronization signal 227 is sent to the control device 167. FIG. 9 shows a block diagram of a specific embodiment of the control device 167. In FIG. 9, the correspondence between part numbers and part names is as follows.
【表】 同期信号２２７によりループタイミング回路２
３６が起動され、ループバスタイミング信号２３
３が出力されることによりループバス上の各各の
フイールドをしかるべきレジスタ１５５〜１５７
へ入れる。次にＡ１フイールドがＡ１アドレスレ
ジスタ１５５にセツトされたとき、コンパレータ
１６１は自己アドレスレジスタ１６０の内容と比
較し一致しておれば制御装置１６７に対してアド
レス一致信号２３２を送る。これにより制御装置
１６７内の割込回路２４２を介してマイクロプロ
セツサ２４１に割込がかかり、制御プログラムが
起動される。マイクロプロセツサ２４１は
GATE２３９，２３８およびBUS２４４を介し
て制御コードレジスタ１５６、バイトカウンタ１
５７の内容を読み込み、CPU５１から入出力装
置７９への情報転送であるということと転送語数
を知る。それに基づきＩフイールドの内容をデー
タバツフア１５８に入れ、その後入出力装置７９
にデータを送る。ここで重要なことは、アドレス
フイールドはＡ１しか参照していないことであ
る。すなわちＡ１フイールドの内容と自己アドレ
スレジスタ１６０の一致をとつて制御装置１６７
が動作する。このことはＩ／Ｏステーシヨンにし
てもバスウインドーにしても自己のアドレスはた
えずＡ１フイールドと比較すればよいことにな
る。すなわちバスループに対して階層構造をと
り、そのアドレスをＡ１，Ａ２，Ａ３と分けて
各々の階層でのバスウインドー、Ｉ／Ｏステーシ
ヨンのアドレスをそのフイールドに入れ、いまま
で述べてきた機構によつて第４図に示すようなフ
レーム遷移を行わしめれば、Ｉ／Ｏステーシヨン
は、Ｙバスループ、Ｘバスループ、Ｚバスループ
のいずれのバスループでも動作可能である。 次に第２の場合を考える。第１の場合によつて
入出力装置７９に起動がかかり、CPU５１に目
的データを送ることを考える。マイクロプロセツ
サ２４１により入出力装置７９よりあらかじめ目
的データをデータバツフア１５８に入れておき、
バスループ１６５よりポーリングコードを待つ。
ポーリングコードをシリアル→パラレル変換器１
５０を通し、ポーリングコード検出器１５３で検
出すると、ポーリング信号２３１が制御装置１６
７に割込む。制御装置１６７では、ポーリング信
号２３１は割込回路２４２に入力しマイクロプロ
セツサ２４１に割込まれる。制御装置１６７はマ
イクロプロセツサ２４１の動作によりセレクタ１
５２を切換え、ポーリングコードの送出を禁止し
て、同期コードレジスタ１６２、自己アドレスレ
ジスタ１６０、ゼロレジスタ１６９、制御コード
レジスタ１７０、バイトカウントレジスタ１７
１、データバツフア１５８、応答コードレジスタ
１６３の内容をパラレル→シリアル変換器１５１
を介し、およびセレクタ１５２を介してバスルー
プ１６６に送出する。このときＺバスループ上の
フレームフオーマツトは第５図Ａのようになつて
いる。ここでレジスタ１５６にセツトされるＣフ
イールドはデータをCPUに送るという意味のコ
ードとなつており、ANSフイールドは「０」と
なつている。ここでＺバスループ上フレームのア
ドレスフイールドＡ１，Ａ２，Ａ３だけに着目す
れば第１の場合と全く同一である。このフレーム
がＺバスウインドー６２に入つていくことを次に
考える。Ｚバスウインドー６２の内部構成は第６
図と同様であり、下位ループ８２（この場合Ｚバ
スループ）からフレームが入力される。 以下、第６図は、Ｚバスウインドー６２の内部
構成として説明する。第１のケースと同様に同期
コード検出器９１で同期コードを検出すると制御
装置１１５に対して同期信号２０８を送る。これ
により第７図に記述されたループバスタイミング
回路２１３が起動され、続いて送られてくる各フ
イールドをしかるべきレジスタに入れるための制
御パルス２２５を発生させる。POL検出器８９
でPOL２０９を検出した時は、マイクロプロセ
ツサ２２１に割込回路２２２を介して割込を入
れ、制御プログラムを起動する。尚マイクロプロ
セツサ２２１はそれぞれ読込みGATE２１６〜
２２０を介して対応するデータを読込むようにな
つている。フレーム同期をとつた後アドレスフイ
ールドＡ１，Ａ２は、Ａ１アドレスレジスタ９
３、Ａ２アドレスレジスタ９５に入る。ここでマ
イクロプロセツセ２２１はデータハンドリングテ
ーブル１１１、割込ハンドリングテーブル１１
２、割込ハンドリングテーブル１１３のアドレス
が、Ａ１アドレスレジスタ９３、Ａ２アドレスレ
ジスタ９５の内容を合わせたもの（この場合Z1，
０。第１の場合によつて該アドレスのデータハン
ドリングテーブルには「１」が立つている）とな
るようにセレクタ１１０を切換える。さらにＣフ
イールドの内容が目的データ転送であることによ
りデータハンドリングテーブルの内容を選択して
「１」が立つているかを見る。ここで「１」が立
つているということは第１の場合においてその入
出力装置にデータ転送（入出力装置→CPU）の
要求を出したということであるから、バスウイン
ドーは下位ループ８２の情報を上位ループ８１に
渡さねばならない。よつてそれを検出したとき
は、下位ループの情報をデータバツフア１００に
入れる。このとき自己アドレスレジスタ１０８、
Ａ１アドレスレジスタ９３、Ａ２アドレスレジス
タ９５が各々、上位バスループ８１に送るフレー
ムのＡ１，Ａ２，Ａ３フイールドとなるように右
シフタ１２３を介してデータバツフア１００にセ
ツトする。この場合その内容は各々X1，Z1，０
である。次に上位ループ８１にフレームを送出す
るわけであるが、ポーリングコードをPOL検出
器８９により検出し、マイクロプロセツサ２２１
の制御により、第５図ＢのようなフオマツトでＸ
バスループにフレームを送出する。そして制御装
置１１５はデータハンドリングテーブル１１１の
該当ビツトをオフする。これはアドレスフイール
ドＡ１，Ａ２，Ａ３だけに着目すれば、第１の場
合の第４図Ｂと同一である。すなわちＺバス上の
フレームとどこがちがうかというと、Ａ１，Ａ
２，Ａ３フイールドが１フイールド分右にずれて
おり、Ａ１フイールドには、Ｚバスウインドーの
Ｘバスループ上のアドレスが入つているだけであ
る。すなわちこのことは更にＸバスウインドーに
対しても全く同じ動作を期待できることであり、
Ｙバスループ上のフレーム構成は、第５図Ｃのよ
うになる。このようにして入出力装置７９より
CPU５１に目的データを転送することができる。
ここにおいてもＩ／Ｏステーシヨン、バスウイン
ドーが自己より発した一巡データを受けとり、
ANSフイールドを調べて正常の場合、バスルー
プにポーリングコードを送つてバスループを解放
する。 次に第３の場合であるが、これは入出力装置７
９よりCPU５１に起動命令に対応する終了割込
をかえす場合である。これは基本的には割込とい
えどもバスループからみると入出力装置から
CPUへの１種の情報転送であり、結論としては
フレーム中のＣフイールドを終了割込であること
を表すコードにセツトし、かつＩフイールドには
割込のリンケージパラメータがセツトされる。動
作としては第２の場合と同じである。ただ１つ異
なる部分はバスウインドー部で、データハンドリ
ングテーブル１１１を見るか、割込ハンドリング
テーブル１１２をみるかということである。目的
データの転送の場合、データハンドリングテーブ
ル１１１を使用したことに対し、終了割込の場合
は、割込ハンドリングテーブル１１２を使用する
ということである。この制御は下位ループから送
られてくるフレーム上のＣフイールドをみて制御
装置１１５が行う。 第４の場合であるが、これは入出力装置７９よ
りCPU５１にリクエスト割込をかける場合であ
る。リクエスト割込とは前述の終了割込とは異な
り、CPUの命令の動きとは無関係に発生する。
この場合は各CPUからどの入出力装置を接続す
るかを表す命令を各入出力装置に対して発行す
る。これは第１の場合においてＣフイールドを入
出力装置を自分に接続する旨のコードにしてフレ
ームをCPUより送出する。この命令はシステム
を立上げたとき、および各CPUと各入出力装置
の接続状態を運転中に切換えたときに発行され
る。この命令が発行されると第１の場合と同様の
動作を行つてフレームが入出力装置に伝わるが、
第１の場合の起動命令とは異なり、バスウインド
ー中のハンドリングテーブルは割込ハンドリング
テーブル１１３の該当ビツトをオンとする。この
ような状態にしておいて、入出力装置よりリクエ
スト割込を発する。この場合Ｃフイールドはリク
エスト割込を意味するコードとしておくと、その
フレームがバスウインドーを通るときに割込ハン
ドリングテーブル１１３を見て「１」が立つてお
ればデータバツフア１００に下位ループからのフ
レームをとりこむ。データハンドリングテーブル
１１１、割込ハンドリングテーブル１１２は下位
ループからのフレームのサービスが終了するとビ
ツトをオフするのに対し、割込ハンドリングテー
ブル１１３はCPUより新たな入出力装置接続命
令がくるまでその状態を変えない。このようにし
てリクエスト割込の場合も、あらかじめプログラ
ムされたCPUへ正しく割込をかけることができ
る。 第４の場合において、たとえばどのCPUも入
出力装置７９を接続する命令を発していないとす
ると、送出されたフレームは何の変化もせずに発
信端に戻つて来ることになる。この場合Ｉ／Ｏス
テーシヨン７２は、ANSフレームを応答コード
判定回路１７２に入れ、それが「０」である場合
は、サービス不可として入出力装置の割込をリセ
ツトする。これにより、接続されない入出力装置
から誤つてリクエスト割込をかけ、それがリセツ
トされないためにバスループに対して無限にリト
ライをかける等のシステム的悪影響を防ぐことが
できる。また割込をリセツトするとき同時に外部
に対して警報を発することも可能である。 最後に第５の場合について説明する。第１の場
合の手順に従い、CPU５１より入出力装置７９
に起動命令が発行されたとする。そのとき、入出
力装置７９がCPU５１に占有された旨を、第６
図の占有制御テーブル１２０に、第３の割込ハン
ドリングテーブルを検索するのと同様な手順で、
占有を示すビツト“１”を立てる。 このとき、CPU５２から同じ入出力装置７９
に起動がかかつたとすると、第１の場合と同じ手
順で占有制御テーブル１２０を検索し、“１”が
立つていれば、占有されている旨のフレームを
CPU５２に返す。それと同時に起動が一時保留
になつたことを、同様の手順で起動制御テーブル
１２１に“１”を立てることで記憶する。 一定時間後、入出力装置７９からの終了割込が
送られてくると、ウインドーはそれを受け、起動
制御テーブル１２１を検索し、“１”が立つてお
れば、占有が解除された旨のフレームを当該
CPU５２に返す。これによりCPU５２は入出力
装置７９との間でデータ転送が可能になつたこと
を知ることができる。 このように、入出力装置番号フイールドのサブ
フイールドは、各階層におけるバス間結合装置、
あるいは入出力装置の番号となり、バス間結合装
置を伝送フレームが通過するたびに１サブフイー
ルド分入出力装置番号フイールドをシフトするの
で、必ず決められたサブフイールドが当該階層に
おけるアドレスになつている。この為、本発明に
よれば、入出力装置ステーシヨンあるいはバス間
結合装置は、伝送フレーム上の入出力装置番号フ
イールドが自分のアドレスと一致しているかをチ
エツクするとき、固定したサブフイールドだけを
見れば良いので論理が簡単になり、マルチコンピ
ユータの高信頼性，高処理性と、信号線数が少な
いというシリアルバスループのメリツトを兼ね備
えたアドレス一致の論理が簡単なマルチコンピユ
ータシステムを提供できる。[Table] Loop timing circuit 2 by synchronization signal 227
36 is activated and the loop bus timing signal 23
3 is output, each field on the loop bus is assigned to the appropriate register 155-157.
Put it in. Next, when the A1 field is set in the A1 address register 155, the comparator 161 compares it with the contents of its own address register 160, and if they match, sends an address match signal 232 to the control device 167. This causes the microprocessor 241 to be interrupted via the interrupt circuit 242 in the control device 167, and the control program is activated. The microprocessor 241
Control code register 156, byte counter 1 via GATE239, 238 and BUS244
57 and learns that the information is being transferred from the CPU 51 to the input/output device 79 and the number of transferred words. Based on this, the contents of the I field are entered into the data buffer 158, and then the input/output device 79
Send data to. What is important here is that the address field only refers to A1. That is, the control device 167 matches the content of the A1 field with the self-address register 160.
works. This means that whether it is an I/O station or a bus window, it is sufficient to constantly compare its own address with the A1 field. In other words, a hierarchical structure is created for the bus loop, its addresses are divided into A1, A2, and A3, and the addresses of the bus windows and I/O stations in each hierarchy are entered into the fields, and by the mechanism described so far. If the frame transition shown in FIG. 4 is performed, the I/O station can operate in any of the bus loops, Y bus loop, X bus loop, and Z bus loop. Next, consider the second case. In the first case, consider that the input/output device 79 is activated and sends target data to the CPU 51. The microprocessor 241 inputs target data from the input/output device 79 into the data buffer 158 in advance,
Waits for polling code from bus loop 165.
Polling code serial to parallel converter 1
50 and is detected by the polling code detector 153, the polling signal 231 is sent to the control device 16.
Interrupt at 7. In the controller 167, the polling signal 231 is input to an interrupt circuit 242 and is interrupted by the microprocessor 241. The control device 167 controls the selector 1 by the operation of the microprocessor 241.
52, prohibits the sending of polling codes, and outputs the synchronization code register 162, self-address register 160, zero register 169, control code register 170, and byte count register 17.
1. Convert the contents of the data buffer 158 and response code register 163 from parallel to serial converter 151
and to bus loop 166 via selector 152. At this time, the frame format on the Z bus loop is as shown in FIG. 5A. Here, the C field set in the register 156 is a code meaning that data is sent to the CPU, and the ANS field is set to "0". Here, if we focus only on the address fields A1, A2, and A3 of the frame on the Z bus loop, it is exactly the same as the first case. Next, consider that this frame enters the Z bus window 62. The internal configuration of the Z bus window 62 is the sixth
It is similar to the figure, and frames are input from the lower loop 82 (in this case, the Z bus loop). Hereinafter, FIG. 6 will be described as the internal configuration of the Z bus window 62. As in the first case, when the synchronization code detector 91 detects a synchronization code, it sends a synchronization signal 208 to the control device 115. This activates the loop bus timing circuit 213 described in FIG. 7, which generates control pulses 225 to place each subsequently sent field into the appropriate register. POL detector 89
When the POL 209 is detected, an interrupt is sent to the microprocessor 221 via the interrupt circuit 222 to start the control program. In addition, the microprocessor 221 reads GATE 216~
Corresponding data is read through 220. After frame synchronization, address fields A1 and A2 are set to A1 address register 9.
3. Enter the A2 address register 95. Here, the microprocessor 221 has a data handling table 111 and an interrupt handling table 11.
2. The address of the interrupt handling table 113 is the sum of the contents of the A1 address register 93 and the A2 address register 95 (in this case, Z1,
0. In the first case, the selector 110 is switched so that "1" is set in the data handling table of the address. Further, since the content of the C field is the target data transfer, the content of the data handling table is selected and it is checked whether "1" is set. The fact that "1" is set here means that in the first case, a data transfer request was issued to the input/output device (input/output device → CPU), so the bus window transfers the information of the lower loop 82. It must be passed to the upper loop 81. Therefore, when it is detected, the information of the lower loop is put into the data buffer 100. At this time, the self address register 108,
The A1 address register 93 and A2 address register 95 are set in the data buffer 100 via the right shifter 123 so that they become the A1, A2, and A3 fields of the frame to be sent to the upper bus loop 81, respectively. In this case, the contents are X1, Z1, 0 respectively
It is. Next, the frame is sent to the upper loop 81, and the polling code is detected by the POL detector 89, and the frame is sent to the microprocessor 221.
By controlling the
Send a frame to the bus loop. Then, the control device 115 turns off the corresponding bit in the data handling table 111. This is the same as the first case shown in FIG. 4B if attention is paid only to address fields A1, A2, and A3. In other words, what is different from the frame on the Z bus is that A1, A
2, the A3 field is shifted to the right by one field, and the A1 field only contains the address on the X bus loop of the Z bus window. In other words, this also means that we can expect exactly the same behavior for the X bus window.
The frame configuration on the Y bus loop is as shown in FIG. 5C. In this way, the input/output device 79
Target data can be transferred to the CPU 51.
Here too, the I/O station and bus window receive round-trip data issued from themselves,
Check the ANS field and if it is normal, send a polling code to the bus loop and release the bus loop. Next, in the third case, this is the input/output device 7
This is a case where a termination interrupt corresponding to a start instruction is returned to the CPU 51 from 9. Although this is basically an interrupt, from the perspective of the bus loop, it is from the input/output device.
This is a type of information transfer to the CPU, and the conclusion is that the C field in the frame is set to a code indicating that it is an end interrupt, and the I field is set to the interrupt linkage parameter. The operation is the same as in the second case. The only difference is in the bus window section, whether to look at the data handling table 111 or the interrupt handling table 112. In the case of transferring target data, the data handling table 111 is used, whereas in the case of a termination interrupt, the interrupt handling table 112 is used. This control is performed by the control device 115 by looking at the C field on the frame sent from the lower loop. The fourth case is a case where the input/output device 79 issues a request interrupt to the CPU 51. Unlike the end interrupt described above, a request interrupt occurs regardless of the movement of CPU instructions.
In this case, each CPU issues a command indicating which input/output device to connect to each input/output device. In the first case, the frame is sent from the CPU with the C field set as a code to connect the input/output device to itself. This command is issued when the system is started up and when the connection status between each CPU and each input/output device is changed during operation. When this command is issued, the same operation as in the first case is performed and the frame is transmitted to the input/output device, but
Unlike the activation command in the first case, the handling table in the bus window turns on the corresponding bit in the interrupt handling table 113. In this state, a request interrupt is issued from the input/output device. In this case, if the C field is set as a code that means a request interrupt, when the frame passes through the bus window, the interrupt handling table 113 is checked and if "1" is set, the frame from the lower loop is taken into the data buffer 100. . The data handling table 111 and interrupt handling table 112 turn off the bits when the frame service from the lower loop is completed, whereas the interrupt handling table 113 maintains its state until a new input/output device connection command is received from the CPU. I can't change it. In this way, even in the case of a request interrupt, the interrupt can be correctly applied to the pre-programmed CPU. In the fourth case, for example, if no CPU issues a command to connect the input/output device 79, the transmitted frame will return to the originating end without any changes. In this case, the I/O station 72 inputs the ANS frame into the response code determination circuit 172, and if it is "0", it resets the interrupt of the input/output device as not serviceable. This makes it possible to prevent adverse effects on the system, such as erroneously issuing a request interrupt from an unconnected input/output device and endlessly retrying the bus loop because the request interrupt is not reset. It is also possible to issue an alarm to the outside at the same time as resetting the interrupt. Finally, the fifth case will be explained. According to the procedure in the first case, the input/output device 79 is input from the CPU 51.
Assume that a start command is issued. At that time, the sixth device informs that the input/output device 79 is occupied by the CPU 51.
In the same manner as searching for the third interrupt handling table in the occupancy control table 120 shown in the figure,
Set bit “1” to indicate occupancy. At this time, from the CPU 52 to the same input/output device 79
If the frame is activated, the occupancy control table 120 is searched in the same manner as in the first case, and if "1" is set, the frame indicating that it is occupied is searched.
Return to CPU52. At the same time, the fact that the activation has been temporarily put on hold is stored by setting "1" in the activation control table 121 using the same procedure. After a certain period of time, when a termination interrupt is sent from the input/output device 79, the window receives it, searches the activation control table 121, and if "1" is set, it indicates that the occupation has been released. frame
Return to CPU52. This allows the CPU 52 to know that data transfer with the input/output device 79 is now possible. In this way, the subfields of the I/O device number field are the inter-bus coupling devices in each layer,
Alternatively, the input/output device number field is shifted by one subfield each time a transmission frame passes through the inter-bus coupling device, so that a predetermined subfield is always the address in the hierarchy. Therefore, according to the present invention, when an I/O device station or inter-bus coupling device checks whether the I/O device number field on a transmission frame matches its address, it can only look at fixed subfields. It is possible to provide a multi-computer system with simple logic for address matching, which combines the high reliability and high processing performance of a multi-computer with the advantage of a serial bus loop of having a small number of signal lines.
第１図は本発明に従つたマルチコンピユータシ
ステムの一実施例構成図、第２図は第１図のシリ
アルバスループ上のフレームフオーマツトの一例
を示す図、第３図はポーリング時のフレームフオ
ーマツトを示す図、第４図は、第１図のCPU→
入出力装置間のフレームフオーマツトの変化を説
明する図、第５図は第１図の入出力装置→CPU
間のフレームフオーマツトの変化を説明する図、
第６図は第１図のバス間結合装置の一実施例ブロ
ツク図、第７図は第６図の制御装置の一実施例ブ
ロツク図、第８図は第１図の入出力装置ステーシ
ヨンの一実施例ブロツク図、第９図は第８図の制
御装置の一実施例ブロツク図である。第１０図は
第６図の各種テーブルの拡大ブロツク図である。 ５１〜５３……データ処理装置、５４〜５６…
…第１階層のシリアルバスループ（Ｙバスルー
プ）、５７……第２階層のシリアルバスループ
（Ｘバスループ）、５８……第３階層のシリアルバ
スループ（Ｚバスループ）、５９〜６２……バス
間結合装置、７３〜７９……入出力装置。 FIG. 1 is a block diagram of an embodiment of a multi-computer system according to the present invention, FIG. 2 is a diagram showing an example of the frame format on the serial bus loop of FIG. 1, and FIG. 3 is a diagram showing an example of the frame format during polling. Figure 4 shows the CPU shown in Figure 1.
A diagram explaining the change in frame format between input/output devices, Figure 5 is the input/output device in Figure 1 → CPU
A diagram explaining the change in frame format between
6 is a block diagram of an embodiment of the inter-bus coupling device of FIG. 1, FIG. 7 is a block diagram of an embodiment of the control device of FIG. 6, and FIG. 8 is an embodiment of the input/output device station of FIG. 1. Embodiment Block Diagram FIG. 9 is a block diagram of an embodiment of the control device shown in FIG. 8. FIG. 10 is an enlarged block diagram of the various tables shown in FIG. 6. 51-53...data processing device, 54-56...
...First layer serial bus loop (Y bus loop), 57...Second layer serial bus loop (X bus loop), 58...Third layer serial bus loop (Z bus loop), 59-62... ... Inter-bus coupling device, 73-79... Input/output device.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101203AJPS584427A (en) | 1981-07-01 | 1981-07-01 | Multi-computer system with multiple serial bus loops |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101203AJPS584427A (en) | 1981-07-01 | 1981-07-01 | Multi-computer system with multiple serial bus loops |
| Publication Number | Publication Date |
|---|---|
| JPS584427A JPS584427A (en) | 1983-01-11 |
| JPS6327741B2true JPS6327741B2 (en) | 1988-06-06 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101203AGrantedJPS584427A (en) | 1981-07-01 | 1981-07-01 | Multi-computer system with multiple serial bus loops |
| Country | Link |
|---|---|
| JP (1) | JPS584427A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156376A (en)* | 1984-12-27 | 1986-07-16 | Toshiba Corp | Image processing device |
| JPS62102348A (en)* | 1985-10-29 | 1987-05-12 | Toshiba Corp | Shared input/output system |
| JPH0787457B2 (en)* | 1986-03-20 | 1995-09-20 | トヨタ自動車株式会社 | Failure information transmission method |
| US10691632B1 (en)* | 2019-03-14 | 2020-06-23 | DeGirum Corporation | Permutated ring network interconnected computing architecture |
| Publication number | Publication date |
|---|---|
| JPS584427A (en) | 1983-01-11 |
| Publication | Publication Date | Title |
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