JPS63268184A

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Publication number: JPS63268184A
Application number: JP62101590A
Authority: JP
Inventors: Yoshiaki Hagiwara; 良昭萩原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1988-11-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

Translated fromJapanese

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、メモリセルを２つのＭｉｓ　（金属−絶縁膜
一半導体）　トランジスタで構成する半導体メモリ装置
に関する。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a semiconductor memory device in which a memory cell is composed of two Mis (metal-insulating film-semiconductor) transistors.

Ｂ０発明の概要本発明は、容量に蓄積される電荷によってデータの記憶
を行う半導体メモリ装置において、２つのＭｉｓトラン
ジスタでメモリセルを構成し、入力用ワード線に第１の
ＭＩＳ）ランジスクのゲートを接続し、出力用ワード線
に第２のＭＩＳトランジスタのソース・ドレイン領域の
他方を接続し、ビット線に第１および第２のＭｉｓトラ
ンジスタのソース・ドレイン領域の一方を接続すると共
に、第１のＭＩＳトランジスタの他方のソース・ドレイ
ン領域と上記第２のＭＩＳトランジスタのゲートを接続
することにより、メモリセルの面積の縮小化を図った場
合でも十分なデータの記憶が行えるようにしたものであ
る。B0 Summary of the Invention The present invention provides a semiconductor memory device that stores data using charges accumulated in a capacitor, in which a memory cell is configured with two Mis transistors, and the gate of a first MIS transistor is connected to an input word line. The other of the source/drain regions of the second MIS transistor is connected to the output word line, and one of the source/drain regions of the first and second Mis transistors is connected to the bit line. By connecting the other source/drain region of the MIS transistor to the gate of the second MIS transistor, sufficient data can be stored even when the area of the memory cell is reduced.

Ｃ０従来の技術半導体メモリ装置の一例として、メモリセル内のキャパ
シタにデータを記憶するＤＲＡＭ　（ダイナミックＲＡ
Ｍ）が知られている。C0 Conventional Technology An example of a semiconductor memory device is a DRAM (dynamic RAM) that stores data in a capacitor within a memory cell.
M) is known.

第７図は、一般的な１セル−１トランジスタ型の半導体
メモリ装置の回路図である。この第７図を参照しながら
、従来のＤＲＡＭの一例について面単に説明すると、そ
の各メモリセルには、ビット線ＢＬとワード線ＷＬがそ
れぞれ接続するように構成されている。すなわち、各メ
モリセルには１つのＭＩＳトランジスタ（−例としてＭ
ＯＳトランジスタ）Ｍ７が形成されており、このＭＩＳ
トランジスタＭ７のゲートはワード線ＷＬに接続されて
いる。また、ＭｉｓトランジスタＭ７のソース・ドレイ
ン領域の一方は上記ビット線に接続され、他方はキャパ
シタＣ７に接続されている。FIG. 7 is a circuit diagram of a general one-cell-one-transistor type semiconductor memory device. An example of a conventional DRAM will be briefly described with reference to FIG. 7. Each memory cell is configured to be connected to a bit line BL and a word line WL, respectively. That is, each memory cell has one MIS transistor (for example, M
OS transistor) M7 is formed, and this MIS
The gate of transistor M7 is connected to word line WL. Further, one of the source and drain regions of the Mis transistor M7 is connected to the bit line, and the other is connected to the capacitor C7.

このような構成からなるメモリセルでは、読み出し時或
いは書き込み時に、ワード線ＷＬに対して所要の信号が
供給されて上記ＭｉｓトランジスタＭ７がオン状態とさ
れ、キャパシタｃ７とビット線ＢＬが導通ずる。そして
、キャパシタｃ７とビット線ＢＬの間の電荷の送受によ
り、所要のデータの読み出しや書き込みが行われること
になる。In the memory cell having such a configuration, when reading or writing, a required signal is supplied to the word line WL, the Mis transistor M7 is turned on, and the capacitor c7 and the bit line BL are electrically connected. By transmitting and receiving charges between the capacitor c7 and the bit line BL, required data is read and written.

Ｄ０発明が解決しようとする問題点１セル−１トランジスタ型の半導体メモリ装置は、単一
のトランジスタのみでデータの記憶保持が可能であるが
、その微細化を図った場合には、メモリセルのサイズの
縮小化と容量の確保との間に技術的な問題が生ずること
になる。D0 Problems to be Solved by the Invention A one-cell-one-transistor type semiconductor memory device is capable of storing and retaining data with only a single transistor, but when miniaturized, the number of memory cells increases. Technical problems will arise between reducing the size and securing capacity.

すなわち、半導体メモリ装置の微細化に従って、メモリ
セルの占有面積はますます小さくなって行く傾向にあ石
が、一般に１セル−１トランジスタ型の半導体メモリ装
置では、上記キャパシタの電位がそのままデータとして
読み出されることがら、例えば数十ｆＦ程度の容量が必
要とされる。このため必要な容量を確保するために、メ
モリセルのサイズを縮小化する要求にも拘らず、そのキ
ャパシタの容量を小さくすることはできない。In other words, as semiconductor memory devices become smaller, the area occupied by memory cells tends to become smaller and smaller, but in general, in 1-cell-1-transistor type semiconductor memory devices, the potential of the capacitor is read out as data. Therefore, a capacitance of, for example, several tens of fF is required. Therefore, despite the demand for reducing the size of memory cells in order to secure the necessary capacity, it is not possible to reduce the capacitance of the capacitor.

そこで、本発明は上述の問題点に鑑み、小さな容量で十
分なデータの書き込み、記憶、読み出し等の動作が可能
な半導体メモリ装置の提供を目的どする。SUMMARY OF THE INVENTION In view of the above-mentioned problems, it is an object of the present invention to provide a semiconductor memory device that can perform operations such as writing, storing, and reading sufficient data with a small capacity.

Ｅ０問題点を解決するための手段本発明は、入力用ワード線、出力用ワード線およびビッ
ト線がそれぞれ接続される各メモリセルは、２つのＭＩ
Ｓトランジスタを有して構成され、第１のＭＩＳトラン
ジスタは、そのゲートが上記入力用ワード線に接続され
、且つその一方のソース・ドレイン領域は上記ビット線
に接続されており、第２のＭＩＳトランジスタは、その
一方のソース・ドレイン領域が上記ビット線と接続され
、その他方のソース・ドレイン領域が上記出力用ワード
線に接続されており、上記第１のＭＩＳトランジスタの
他方のソース・ドレイン領域が、上記第２のＭＩＳＩ−
ランジスタのゲートに接続されることを特徴とする半導
体メモリ装置により上述の問題点を解決する。Means for Solving the E0 Problem In the present invention, each memory cell to which an input word line, an output word line, and a bit line are respectively connected has two MI
The first MIS transistor has a gate connected to the input word line, one source/drain region connected to the bit line, and a second MIS transistor. One source/drain region of the transistor is connected to the bit line, the other source/drain region is connected to the output word line, and the other source/drain region of the first MIS transistor is connected to the bit line. However, the second MISI-
The above-mentioned problems are solved by a semiconductor memory device characterized in that it is connected to the gate of a transistor.

Ｆ０作用本発明の半導体メモリ装置は、第１のＭＩＳトランジス
タの他方のソース・ドレイン領域と上記第２のＭＩＳト
ランジスタのゲートの間に接続される容量（寄生容量で
も良い、）に、データが電荷として蓄積されて記憶が行
われるものである。F0 action In the semiconductor memory device of the present invention, data is charged in a capacitor (which may be a parasitic capacitor) connected between the other source/drain region of the first MIS transistor and the gate of the second MIS transistor. It is stored and memorized as such.

そして、書き込み時では、上記容量に、ビット線が上記
第１のＭＩＳトランジスタを介して接続して、所要の書
き込みが行われる。また、読み出し時では、上記容量か
ら直接電荷が取り出されてデータの読み出しが行われる
のではなく、上記容量の電荷によって第２のＭＩＳトラ
ンジスタのオン・オフが制御され、出力用ワード線の電
位が第２のＭＩＳトランジスタを介してビット線に伝わ
るか否かでデータの読み出しが行われる。したがって、
上記容量′の植は、第２のＭＩＳトランジスタのゲート
電位を制御する能力を有する程度であれば十分であり、
容量自体をサイズ上大きなものとする必要はない。Then, during writing, the bit line is connected to the capacitor via the first MIS transistor, and the required writing is performed. Furthermore, during reading, the charge is not directly taken out from the capacitor to read data, but the charge in the capacitor controls the on/off of the second MIS transistor, and the potential of the output word line is changed. Data is read depending on whether or not it is transmitted to the bit line via the second MIS transistor. therefore,
It is sufficient that the capacitance ' has the ability to control the gate potential of the second MIS transistor,
There is no need for the capacity itself to be large in size.

Ｇ、実施例本発明の好適な実施例を図面を参照しながら説明する。G. ExamplePreferred embodiments of the present invention will be described with reference to the drawings.

第１の実施例本実施例の半導体メモリ装置は、２つのＭＩＳトランジ
スタを有してしており、第１図に示すような接続関係か
ら、容量の値が小さくても読み出し等が可能であり、そ
のためにキャパシタ等を小さくすることができるもので
ある。First Embodiment The semiconductor memory device of this embodiment has two MIS transistors, and due to the connection relationship shown in FIG. 1, reading can be performed even if the capacitance value is small. Therefore, the capacitor etc. can be made smaller.

まず、その構成について、第１図を参照しながら説明す
る０本実施例の半導体メモリ装置の各メモリセルには、
第１図に示すように、第１のＭＩＳトランジスタＭｌと
第２のＭＩＳトランジスタＭ２とが形成されている。上
記第１のＭｉｓトランジスタＭ１のゲートｇ１は、入力
用ワード１ｗＬＬに接続されており、第１のＭＩＳトラ
ンジスタＭ１のソース・ドレイン領域１１はピント線Ｂ
Ｌに接続され、第１のＭＩＳトランジスタＭｌのソース
・ドレイン領域１２は第２のＭｉｓトランジスタＭ２の
ゲートｇ２に接続されている。さらに、上記第２のＭＩ
ＳトランジスタＭ２のソース・ドレイン領域２１は上記
ビット線ＢＬに接続され、上記第２のＭＩＳトランジス
タＭ２のソース・ドレイン領域２２は出力用ワード線Ｗ
Ｌ２に接続されている。そして、このように第１のＭＩ
ＳトランジスタＭｌのソース・ドレイン領域１２と第２
のＭＩＳトランジスタＭ２のゲートｇ２とが接続される
構造となっているが、さらに、これらに一方の対向電極
が接続するかたちで容ＩＣＩが形成されている。なお、
この容量Ｃ１は寄生容量であっても良い。First, the configuration will be explained with reference to FIG. 1. Each memory cell of the semiconductor memory device of this embodiment includes:
As shown in FIG. 1, a first MIS transistor M1 and a second MIS transistor M2 are formed. The gate g1 of the first Mis transistor M1 is connected to the input word 1wLL, and the source/drain region 11 of the first MIS transistor M1 is connected to the pinto line B.
The source/drain region 12 of the first MIS transistor M1 is connected to the gate g2 of the second Mis transistor M2. Furthermore, the second MI
The source/drain region 21 of the S transistor M2 is connected to the bit line BL, and the source/drain region 22 of the second MIS transistor M2 is connected to the output word line W.
Connected to L2. And like this the first MI
The source/drain region 12 of the S transistor Ml and the second
The gate g2 of the MIS transistor M2 is connected to the gate g2 of the MIS transistor M2, and a capacitor ICI is further connected to one of the opposing electrodes. In addition,
This capacitance C1 may be a parasitic capacitance.

このような構成からなる本実施例の半導体メモリ装置は
、読み出し時には第２のＭＩＳトランジスタが容量のデ
ータを増幅するように機能することから、直接容量の電
荷によりピント線の電圧を制御する必要はなく、このた
め容量のサイズを小さくすることが可能である。In the semiconductor memory device of this embodiment having such a configuration, the second MIS transistor functions to amplify the data in the capacitor during reading, so there is no need to directly control the voltage of the focus line using the charge in the capacitor. Therefore, it is possible to reduce the size of the capacitor.

ここで、本実施例の半導体メモリ装置の動作について説
明すると、まず、書き込み時では、選択された入力用ワ
ード線ＷＬＩが例えば“Ｌ”　（ローレベル）から′″
Ｈ”（ハイレベル）となり、上記第１のＭＩＳトランジ
スタＭ１がオン状態となる。すると、上記微小な容量Ｃ
１が上記ビット線ＢＬと電気的に接続することになり、
ビット線ＢＬの電位が容量Ｃ１の一対向電極の電位とな
る（Ｍ　Ｉ　Ｓ　トランジスタＭ１のオン抵抗を無視し
た場合）。そして、その電位がそのまま上記容量Ｃ１に
保持される。これが本実施例のデータの記憶動作となる
。Here, to explain the operation of the semiconductor memory device of this embodiment, first, during writing, the selected input word line WLI changes from, for example, "L" (low level) to '''.
H'' (high level), and the first MIS transistor M1 turns on.Then, the minute capacitance C
1 will be electrically connected to the bit line BL,
The potential of the bit line BL becomes the potential of one opposing electrode of the capacitor C1 (if the on-resistance of the M I S transistor M1 is ignored). Then, that potential is held as it is in the capacitor C1. This is the data storage operation of this embodiment.

次に、読み出し動作の場合には、当初ビット線ＢＬの電
位は選択されていないワード線の電位と同電位である例
えば“Ｌ”　（ローレベル）とされており、この状態で
選択された出力用ワードｖＡＷＬ２のみが６Ｈ′″とな
る。この時、上記第２のＭＩｓトランジスタＭ２のゲー
トｇ２の電位は、記憶されたデータによって異なってお
り、上記微小な容量ＣＩの保持する電圧によって当該第
２のＭＩｓトランジスタＭ２は既にオン状態かオフ状態
にある。そこで、選択された出力用ワード線ＷＬ２の“
Ｈ”　（ハイレベル）がビット線ＢＬに伝わるか否かで
データに応じた出力がなされることになる。Next, in the case of a read operation, the potential of the bit line BL is initially set to the same potential as the potential of the unselected word line, for example, "L" (low level), and in this state, the selected output Only the word vAWL2 becomes 6H''. At this time, the potential of the gate g2 of the second MIs transistor M2 differs depending on the stored data, and the potential of the second MIs transistor M2 changes depending on the voltage held by the minute capacitor CI. The MIs transistor M2 of the selected output word line WL2 is already in the on or off state.
An output corresponding to the data is made depending on whether or not H'' (high level) is transmitted to the bit line BL.

以上のような動作を行う本実施例の半導体メモリ装置は
、データの記憶を行う容量Ｃ１の電荷が直接にビット線
ＢＬの電位を変動させる機構ではなく、上記容量ＣＩで
第２のＭｒＳトランジスタＭ２のゲート電圧を制御すれ
ばデータの読み出しが行われることになる。このため、
その容ｆｆ１ｃ１はゲート電圧を制御するに十分な容量
値を有するものであれば良く、その容量のサイズ等を小
さくして、メモリセルの微細化を図ることができる。The semiconductor memory device of this embodiment, which operates as described above, does not have a mechanism in which the charge of the capacitor C1 that stores data directly changes the potential of the bit line BL, but instead uses the capacitor CI to change the potential of the second MrS transistor M2. Data can be read by controlling the gate voltage of . For this reason,
The capacitor ff1c1 may have a capacitance value sufficient to control the gate voltage, and by reducing the size of the capacitor, etc., it is possible to miniaturize the memory cell.

また、センスアンプの負担も少なくできる。Additionally, the load on the sense amplifier can be reduced.

第２の実施例第２の実施例の半導体メモリ装置は、第２図に示すよう
に、第１の実施例の半導体メモリ装置のメモリセルの具
体的な構造の一例であり、積層構造によって、高集積化
を図ることができるものである。Second Embodiment The semiconductor memory device of the second embodiment, as shown in FIG. 2, is an example of a specific structure of the memory cell of the semiconductor memory device of the first embodiment, and has a stacked structure. This allows for high integration.

まず、第２図を参照しながら、その構造について説明す
る０本実施例の半導体メモリ装置は、第２図に示すよう
に、半導体基板２０に形成された不純物領域２１．２２
を用いて第２のＭｉｓトランジスタが形成されており、
そのゲート２３と上記不純物領域２２から結晶成長した
半導体層２４に第１のＭＩＳトランジスタの不純物領域
２５゜２６およびチャンネル領域２７が形成される構□
造を有している。First, the structure of the semiconductor memory device of this embodiment will be explained with reference to FIG. 2. As shown in FIG.
A second Mis transistor is formed using
The impurity regions 25, 26 and channel region 27 of the first MIS transistor are formed in the semiconductor layer 24 crystal-grown from the gate 23 and the impurity region 22.
It has a structure.

詳しくは、Ｐ型のシリコン基板である半導体基板２０の
表面にＮ小型の高濃度不純物領域２１゜２２が形成され
ており、その高濃度不純物領域２１．２２の間のチャン
ネル領域上にはゲート酸化膜を介して例えば多結晶シリ
コン層等で形成されたゲート２３が形成されて第１のＭ
ＩＳトランジスタを構成している。上記高濃度不純物領
域２２には被覆する眉間絶縁層を開口して出力用ワード
線３０が接続されており、上記高濃度不純物領域２１に
は被覆する眉間絶縁層を開口して半導体層２４が接続さ
れている。Specifically, N-sized high-concentration impurity regions 21 and 22 are formed on the surface of a semiconductor substrate 20, which is a P-type silicon substrate, and gate oxide is formed on the channel region between the high-concentration impurity regions 21 and 22. A gate 23 made of, for example, a polycrystalline silicon layer is formed through the film, and the first M
It constitutes an IS transistor. An output word line 30 is connected to the high concentration impurity region 22 through an opening in the covering insulating layer between the eyebrows, and a semiconductor layer 24 is connected to the high concentration impurity region 21 through an opening in the covering insulating layer between the eyebrows. has been done.

この半導体層２４は、例えば選択エピタキシャル成長層
であって、上記高濃度不純物領域２１から結晶成長した
層であり、さらに上記ゲート２３にも接続されている。This semiconductor layer 24 is, for example, a selective epitaxially grown layer, which is a layer crystal-grown from the high concentration impurity region 21, and is also connected to the gate 23.

そして、上記層間絶縁石上では、横方向に成長したとこ
ろを利用して、第２のＭｉｓトランジスタのソース・ド
レイン領域である不純物領域２５．２６が形成され、そ
の不純物領域２５．２６の間のチャンネル領域２７上に
ゲート酸化膜を介してゲート２８が形成されて第２のＭ
ＩＳトランジスタが構成されている。Then, on the interlayer insulating stone, impurity regions 25.26, which are the source/drain regions of the second Mis transistor, are formed using the lateral growth, and a channel between the impurity regions 25.26 is formed. A gate 28 is formed on the region 27 via a gate oxide film, and a second M
An IS transistor is configured.

上記ゲート２８は、入力用ワード線と接続される層若し
くは入力用ワード線自体である。また、上記半導体層？
４には、上記不純物領域２５と接続するようにビット線
３１が形成されている。なお、データを記憶するための
容量は、不純物領域２６やゲート２３の寄生容量を利用
している。また、上記ビット線３１の長手方向は、上記
ワード線の長手方向と直角な方向である。The gate 28 is a layer connected to the input word line or the input word line itself. Also, the above semiconductor layer?
A bit line 31 is formed in 4 so as to be connected to the impurity region 25 . Note that the parasitic capacitance of the impurity region 26 and the gate 23 is used as the capacitance for storing data. Further, the longitudinal direction of the bit line 31 is perpendicular to the longitudinal direction of the word line.

以上のような構造を有する本実施例の半導体メモリ装置
は、第１のＭＩＳトランジスタのチャンネル領域２７や
不純物領域２５．２６が選択エピタキシャル成長を用い
て形成され、しかもその選択エピタキシャル成長層であ
る半導体層２４は、第２のＭＩＳトランジスタ上に立体
的に形成されていることから、１つのメモリセル当たり
の占有面積を小さくすることができる。このため容量が
微小なもので十分であることとも相まって、微細化に有
利となる。In the semiconductor memory device of this embodiment having the above-described structure, the channel region 27 and impurity regions 25 and 26 of the first MIS transistor are formed using selective epitaxial growth, and the semiconductor layer 24 which is the selective epitaxial growth layer is formed using selective epitaxial growth. Since it is three-dimensionally formed on the second MIS transistor, the area occupied by one memory cell can be reduced. This, coupled with the fact that a small capacitance is sufficient, is advantageous for miniaturization.

また、第１のＭＩＳトランジスタの位置からも明らかな
ようにα線に対しても強い構造となり、また、全体的或
いは部分的にＳｏｌ構造とすることもできる。Further, as is clear from the position of the first MIS transistor, the structure is strong against α rays, and the structure can be entirely or partially formed into a Sol structure.

次に、本実施例をより明確にするために、その製造方法
について第３図ａ〜第３図Ｃを参照しながら説明する。Next, in order to make this embodiment more clear, the manufacturing method thereof will be described with reference to FIGS. 3a to 3c.

ｆａｔ　　まず、第３“図ａに示すように、Ｐ型のシリ
コン基板である半導体基板２０上にゲート酸化膜が形成
され、そのゲート酸化膜上に例えば多結晶シリコン層で
あるゲート２３がパターン形成される。First, as shown in FIG. be done.

次に、上記ゲート２３とセルファラインで不純物が導入
され、ソース・ドレイン領域となる不純物領域２１．２
２が形成される０次に、全体的に眉間絶縁層３３が形成
され、この眉間絶縁層３３の上記不純物領域２１上には
開口部３４が形成され、上記ゲート２３上には開口部３
５が形成される。Next, an impurity is introduced into the gate 23 and the self-alignment line, and the impurity region 21.2 becomes the source/drain region.
Next, a glabellar insulating layer 33 is formed as a whole, an opening 34 is formed on the impurity region 21 of the glabellar insulating layer 33, and an opening 3 is formed on the gate 23.
5 is formed.

これら開口部３４．３５の形成によって、それぞれ不純
物領域２１とゲート２３が露出することになる。By forming these openings 34 and 35, impurity region 21 and gate 23 are exposed, respectively.

（ｂｌ　　次に、第３図すに示すように、選択エピタキ
シャル成長を行って、上記露出した不純物領域２１とゲ
ート２３とから、それぞれ半導体層２４を成長させる。(bl) Next, as shown in FIG. 3, selective epitaxial growth is performed to grow a semiconductor layer 24 from the exposed impurity region 21 and gate 23, respectively.

すると、半導体層２４が上記第２０Ｍ１ｓトランジスタ
の上部に形成されることとなり、このような立体構造と
することで素子の高集積化を図ることができる。Then, the semiconductor layer 24 is formed above the 20th M1s transistor, and by adopting such a three-dimensional structure, the device can be highly integrated.

（Ｃ１次に、第３図Ｃに示すように、上記半導体層２４
をバターニングして、不純物領域２５．２６およびチャ
ンネル領域２７を形成すべき領域のみで残存させ、他を
除去する０次に、その表面を酸化してゲート酸化膜を形
成し、そのゲート酸化膜上に例えば入力用ワード線とし
て機能するゲート２８を形成する。このようなゲート２
８の形成後、当該ゲート２８とセルファラインで不純物
を導入して不純物領域２５．２６を形成する。この不純
物の導入によって、第２のＭＩＳトランジスタのゲート
２３と第１のＭＩＳトランジスタのソース・ドレイン領
域２６は接続し、この部分の寄生容量で十分な記憶およ
び読み出し・書き込みが行われることになる。また、不
純物領域２１は上記不純物領域２５と電気的に接続する
ため、これをビット線と接続させることで電荷の送受が
可能となる。(C1 Next, as shown in FIG. 3C, the semiconductor layer 24
Then, the surface is oxidized to form a gate oxide film, and the gate oxide film is removed. A gate 28 functioning as an input word line, for example, is formed thereon. Gate 2 like this
8, impurities are introduced into the gate 28 and the self-alignment line to form impurity regions 25 and 26. By introducing this impurity, the gate 23 of the second MIS transistor and the source/drain region 26 of the first MIS transistor are connected, and sufficient storage, reading, and writing are performed with the parasitic capacitance of this portion. Further, since the impurity region 21 is electrically connected to the impurity region 25, by connecting this to the bit line, it becomes possible to send and receive charges.

次に、ビット線を接続するための開口部や不純物領域２
２と出力用ワード線を接続するための開口部が形成され
、上述の第２図に示した構造の半導体メモリ装置が形成
されることになる。Next, open portions and impurity regions 2 for connecting bit lines are prepared.
2 and an output word line are formed, and the semiconductor memory device having the structure shown in FIG. 2 described above is formed.

上述のような構造を有する本実施例の半導体メモリ装置
の平面図を第４図に示す。FIG. 4 shows a plan view of the semiconductor memory device of this embodiment having the structure described above.

第４図に示すように、本実施例の半導体メモリ装置は、
不純物領域２１．２２及びゲート２３からなる第２のＭ
ＩＳトランジスタ上に、積層するかたちで不純物領域２
５．２６及びゲート２８第１のＭＩＳトランジスタが形
成されている。このため、１つのメモリセルの占有面積
は小さいものとなり、高集積化に有利である。As shown in FIG. 4, the semiconductor memory device of this example is as follows:
A second M consisting of impurity regions 21, 22 and gate 23
Impurity region 2 is formed in a stacked manner on the IS transistor.
5.26 and gate 28 of the first MIS transistor are formed. Therefore, the area occupied by one memory cell is small, which is advantageous for high integration.

また、上記不純物領域２５．２６の形成される半導体層
２４は、例えば上述のような選択エピタキシャル成長に
より形成されたものであり、製造上も特に困難入く形成
できることになる。Further, the semiconductor layer 24 in which the impurity regions 25 and 26 are formed is formed, for example, by selective epitaxial growth as described above, and is particularly difficult to form in terms of manufacturing.

また、上述のような読み出しや書き込み動作を行うこと
から、微細な容量で十分であり、一層の微細化を図るこ
とができる。Further, since the above-described read and write operations are performed, a small capacitance is sufficient, and further miniaturization can be achieved.

第３の実施例本実施例は、第２の実施例の半導体メモリ装置の変形例
であって、例えば第５図に示すような断面構造を有して
いる。Third Embodiment This embodiment is a modification of the semiconductor memory device of the second embodiment, and has a cross-sectional structure as shown in FIG. 5, for example.

すなわち、本実施例の半導体メモリ装置は、第５図に示
すように、第１のＭＩＳトランジスタを構成するように
半導体基板５１の表面に不純物領域５２．５３を形成し
ており、その半導体基板５１の表面にはゲート酸化膜を
介して入力用ワード線として機能するゲート５４が形成
されている。That is, in the semiconductor memory device of this embodiment, as shown in FIG. 5, impurity regions 52 and 53 are formed on the surface of a semiconductor substrate 51 to constitute a first MIS transistor. A gate 54 functioning as an input word line is formed on the surface of the gate 54 via a gate oxide film.

上記不純物領域５３の上部の一部は開口され、そこには
ビット線５５と接続する取り出し領域５６が形成されて
いる。この取り出し領域５６の途中からは、上記ゲート
５４の上部に層間絶縁層５７を介して積層するように半
導体層５８が形成されており、この半導体層５８には出
力用ワード線として用いられる不純物領域５９と取り出
し領域５６と接続する不純物領域６０が形成されて第２
のＭＩＳＩ−ランジスタが構成されている。上記不純物
領域５２の上部の一部は開口されて取り出し領域６１が
形成されている。この取り出し領域６１は、その上部で
横方向に延在され、上記半導体層５８の上記不純物領域
５９．６０の間のチャンネル領域６２に対向するように
形成されている。この延在されたチャンネル領域６２に
対向する領域がゲート６３として機能し、このゲート６
３等の微小な容量に電荷が蓄積され、それが上記半導体
層５８の部分で増幅されて、ビット線５５にデータが出
力されることになる。A part of the upper part of the impurity region 53 is opened, and an extraction region 56 connected to the bit line 55 is formed therein. From the middle of this extraction region 56, a semiconductor layer 58 is formed so as to be stacked on top of the gate 54 via an interlayer insulating layer 57, and this semiconductor layer 58 has an impurity region used as an output word line. 59 and an impurity region 60 connected to the extraction region 56 are formed.
MISI-transistors are configured. A part of the upper part of the impurity region 52 is opened to form a take-out region 61. The extraction region 61 extends laterally in its upper part and is formed to face the channel region 62 between the impurity regions 59 and 60 of the semiconductor layer 58. A region facing this extended channel region 62 functions as a gate 63, and this gate 6
Charge is accumulated in a minute capacitor such as 3, which is amplified in the semiconductor layer 58, and data is output to the bit line 55.

このような構造によっても、同様に高密度でメモリセル
を配置することができ、メモリセルの高集積化を容量の
縮小化と相まって図ることができる。With this structure as well, memory cells can be similarly arranged at high density, and a high degree of integration of memory cells can be achieved together with a reduction in capacity.

第４の実施例第４の実施例の半導体メモリ装置は、第６図に示すよう
な平面レイアウトを有している。すなわち、第６図に示
すように、略コ字状の半導体層６５はビット線６４とコ
ンタクトホール６６で接続されており、そこからコンタ
クトホール６７の間で第１のＭＩＳトランジスタが形成
され、上記コンタクトホール６６から゛コンタクトホー
ル６８の間で第２のＭｒＳトランジスタが形成されてい
る。Fourth Embodiment A semiconductor memory device according to a fourth embodiment has a planar layout as shown in FIG. That is, as shown in FIG. 6, a substantially U-shaped semiconductor layer 65 is connected to a bit line 64 through a contact hole 66, and a first MIS transistor is formed between the contact hole 67 and the bit line 64. A second MrS transistor is formed between contact hole 66 and contact hole 68.

上記第１のＭＩＳトランジスタのゲート６９は、コンタ
クトホール７０を介して入力用ワード線７１と接続して
おり、この人力用ワード線７１に選択信号が供給された
場合には、コンタクトホール６６．６７間が導通するこ
とになる。上記コンタクトホール６７は、第２のＭＩＳ
トランジスタのゲート７２と接続するためのものであり
、このゲート７２に電荷がデータとして記憶・保持され
る。The gate 69 of the first MIS transistor is connected to an input word line 71 via a contact hole 70, and when a selection signal is supplied to this manual word line 71, the contact hole 66, 67 There will be continuity between the two. The contact hole 67 is connected to the second MIS.
It is connected to the gate 72 of the transistor, and charges are stored and held in this gate 72 as data.

この第２のＭＩＳＩ−ランジスタのコンタクトホール６
８では出力用ワードＮＩＡ７３と上記半導体Ｎ６５が接
続される構造となっており、上記ゲート７２のデータに
よって、選択時に当該ワード線７３とビット線６４が導
通（非導通）してデータの読み出しが行われることにな
る。Contact hole 6 of this second MISI-transistor
8 has a structure in which the output word NIA73 and the semiconductor N65 are connected, and the word line 73 and the bit line 64 are made conductive (non-conductive) at the time of selection by the data of the gate 72, and data reading is performed. You will be killed.

このような平面上のパターンによっても、半導体メモリ
装置を構成することができ、２つのＭＩＳトランジスタ
を用いて、微細化を図った場合であっても誤動作のない
データの書き込みゃ読み出しが可能となる。Semiconductor memory devices can also be constructed using such a planar pattern, and even when miniaturized using two MIS transistors, data can be written and read without malfunctions. .

Ｈ８発明の効果本発明の半導体メモリ装置は、上述のように２つＭｉｓ
トランジスタを用いて微小な容量でも十分な読み出しや
書き込みが可能である。このため、メモリセルの占有面
積を縮小化することができ、高集積化に有利である。ま
た、その構造では、立体的な構造にすることも可能であ
り、立体化によって更に集積度を向上させることができ
る。また、立体化を図る際には、その製造上選択エビク
キシャル成長法を用いることかでき、特に立体化に好適
である。Effects of the H8 Invention The semiconductor memory device of the present invention has two Mis as described above.
Sufficient reading and writing is possible using transistors even with a small capacitance. Therefore, the area occupied by the memory cell can be reduced, which is advantageous for high integration. In addition, the structure can also be made into a three-dimensional structure, and the degree of integration can be further improved by making it three-dimensional. In addition, when aiming at three-dimensionalization, selective eviaxial growth can be used for manufacturing purposes, and is particularly suitable for three-dimensionalization.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の半導体メモリ装置の一例を示す回路図
、第２図は本発明の半導体メモリ装置の他の具体的な一
例を示す断面図、第３図ａ〜第３図Ｃは上記本発明の半
導体メモリ装置の他の具体的な一例にかかる製造工程を
順に説明するためのそれぞれ断面図、第４図は上記本発
明の半導体メモリ装置の他の具体的な一例にかかる概略
平面図、第５図は本発明の半導体メモリ装置のさらに他
の一例を示す断面図、第６図は本発明の半導体メモリ装
置のまた更に他の一例にががる平面図である。また、第７図は従来の一般的な半導体メモリ装置の回路
図である。Ｍｌ・−・−・・−・・−・・・・・・・・−・−−−
−−−・−・第１のＭＩＳトランジスタＭ２　・・・−
・・・・・・・−一−−−−−−−−曲曲第２のＭＩＳ
トランジスタＣ１−・−・・・・・・・・−・・−・・
−・−・−・容量ＷＬＩ　　・・・・・−・−・−−−
−−−−−−−・・・・入力用ワード線ＷＬ２　　・・
・・−・・・−−一−−−−−−−−−−−・出力用ワ
ード線ＢＬ　　・・・・・・・・・・−・−・−−ｍ−
−−・・−・−−−−ヒント線ｇｌ、ｇ２　−・・・−
・−・−・・−・・・ゲート１１、　１２．　２１．　
２２−・・−・不純物領域特　許　出　願　人　　ソニ
ー株式会社代理人　　　弁理士　　　　　小泡　見回　
　　　　　　　　田村榮−第１図第２図第５図第６図近αミ　久　４シリ第７図FIG. 1 is a circuit diagram showing an example of the semiconductor memory device of the present invention, FIG. 2 is a sectional view showing another specific example of the semiconductor memory device of the present invention, and FIGS. 3a to 3C are the above-mentioned circuit diagrams. FIG. 4 is a schematic plan view of another specific example of the semiconductor memory device of the present invention. , FIG. 5 is a sectional view showing still another example of the semiconductor memory device of the invention, and FIG. 6 is a plan view of still another example of the semiconductor memory device of the invention. Further, FIG. 7 is a circuit diagram of a conventional general semiconductor memory device. Ml・−・−・・−・・−・・・・・・・・−・−−−
−−・−・First MIS transistor M2 ・・・−
・・・・・・・・・-1------------Track 2nd MIS
Transistor C1-・-・・・・・・・・・・・・・
−・−・−・Capacity WLI ・・・・・−・−・−−−
-----------...Input word line WL2...
・・・・・・−−1−−−−−−−−−−−・Output word line BL ・・・・・・・・・・・・−・−・−−m−
−−・・−・−−−Hint line gl, g2 −−・・−
・－・－・・・・・Gate 11, 12. 21.
22--Impurity area patent applicant: Sony Corporation representative Patent attorney Kowa Mimi
Sakae Tamura - Fig. 1 Fig. 2 Fig. 5 Fig. 6 Near α Miku 4 series Fig. 7

Claims

Translated fromJapanese

【特許請求の範囲】入力用ワード線、出力用ワード線およびビット線がそれ
ぞれ接続される各メモリセルは、２つのＭＩＳトランジ
スタを有して構成され、第１のＭＩＳトランジスタは、そのゲートが上記入力用
ワード線に接続され、且つその一方のソース・ドレイン
領域が上記ビット線に接続されており、第２のＭＩＳトランジスタは、その一方のソース・ドレ
イン領域が上記ビット線と接続され、その他方のソース
・ドレイン領域が上記出力用ワード線に接続されており
、上記第１のＭＩＳトランジスタの他方のソース・ドレイ
ン領域が、上記第２のＭＩＳトランジスタのゲートに接
続されることを特徴とする半導体メモリ装置。[Claims] Each memory cell to which an input word line, an output word line, and a bit line are respectively connected is configured with two MIS transistors, and the first MIS transistor has its gate connected to the The second MIS transistor has one source/drain region connected to the input word line and one of the source/drain regions connected to the bit line, and the second MIS transistor has one source/drain region connected to the bit line and the other one. The source/drain region of the first MIS transistor is connected to the output word line, and the other source/drain region of the first MIS transistor is connected to the gate of the second MIS transistor. memory device.