【発明の詳細な説明】、 〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
ランダム入出力機能とシリアル入出力機能をあわせ持つ
画像処理用のデュアル・ポート・メモリに利用して特に
有効な技術に関するものである。
〔従来の技術〕斐字あるいは図形等をＣＲＴ （陰極線管）の画面上に
表示させるための画像用フレームバッフ７メモリについ
ては、例えば日経マグロウヒル社発行の１９８６年３月
２４日付「日経エレクトロニクスｊの２４３頁〜２６４
頁に記載されている。
上記に記載されるデュアル・ポート・メモリには、記憶
データを１ビツト又は数ビツト単位で入出力するための
ランダム・アクセス・ポートと、記憶データをメモリア
レイのワード線単位でシリアルに入出力するためのシリ
アル・アクセス・ボートが設けられる。
〔発明が解決しようとする問題点〕このようなデュアル・ポート・メモリには、第４図に示
すように、外部から供給される制御信号として、ロウア
ドレスストローブ信号ＲＡＳ、カラムアドレスストロー
ブ信号ζＸ１及びライトイネーブル信号−Ｗｌのほかに
、例えばデータ転送制御信号■了／面、シリアル出力制
御信号丁δ下及びシリアルクロック信号ＳＣが設けられ
る。デュアル・ポート・メモリにおいて読み出しデータ
のシリアル出力動作が行われる読み出しデータ転送モー
ドは、ロウアドレスストローブ信号ＲＡＳがハイレベル
からロウレベルに変化された時点で、カラムアドレスス
トローブ信号テス］及びライトイネーブル信号ｗ下がハ
イレベルであり、データ転送制御信号釘／σ百がロウレ
ベルであることによって識別される。このとき、ロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期して読
み出しを行うワード線のアドレスＡＸが外部端子ＡＯ〜
Ａｉに供給され、選択されたワード線に結合されるメモ
リセルからの読み出し信号が対応するデータ線に確立さ
れる。また、ロウアドレスストローブ信号「τ）にやや
遅れてロウレベルとされるカラムアドレスストローブ信
号ＣＡＳの立ち下がりに同期してシリアル出力する先頭
カラムアドレスＡＹが外部端子ＡＯ〜Ａｉに供給される
。その後データ転送制御信号ＤＴ１０Ｅがハイレベルに
戻されることによって、各データ線にパラレルに出力さ
れた読み出しデータをシリアル・アクセス・ボートのデ
ータレジスタに転送するためのタイミング信号φｄｔが
形成されるとともに、シリアルクロック信号ＳＣに同期
して形成されるタイミング信号φＣに従ってデータレジ
スタに転送された新しいシリアルデータ（（ＡＸ−ＡＹ
）以降のデータ）の出力動作が開始される。
データ転送制御信号■／σ１″を一旦ロウレベルとした
後、ハイレベルに戻してシリアル出力動作を開始させる
タイミングは、このデュアル・ポート・メモリを駆動す
る外部のメモリ制御回路に設けられ水平画素位置を計数
するためのカウンタ回路の出力信号をモニターすること
によって制御される。すなわち、デュアル・ポート・メ
モリの１ワード線に結合されるメモリセルの読み出しデ
ータの出力が終わりに近ずいた時点でデュアル・ポート
・メモリの再起動が行われ、新しいワード線のメモリセ
ルの読み出しデータが対応するデータ線に出力される。
その後、メモリ制御回路のカウンタ回路の計数値が前回
選択されたワード線に結合されるメモリセルからの読み
出しデータのシリアル出力動作の末尾を示す値となり、
シリアルクロック信号ＳＣがロウレベルとなる時間を見
計らって、データ転送制御信号ＤＴ１０Ｅがハイレベル
に戻され、新しく選択されたワード線に結合されるメモ
リセルからの読み出しデータがデータレジスタに転送さ
れ、シリアル出力動作が開始される。これにより、ＣＲ
Ｔのトントレードに同期したリアルタイムなデータ転送
が行われる。
しかしながら、ディスプレイ技術が進展し、高精彩のＣ
ＲＴが開発されることによって、表示データがシリアル
出力されるトントレードが高速化してきたため、データ
転送制御信号Ｄ Ｔ１０ Ｅをシリアルクロック信号Ｓ
Ｃに同期して立ち上げることが回能となってきた。すな
わち、データ転送制御信号■〒／σ百をハイレベルに戻
すタイミングは、前述のように、メモリ制御回路のカウ
ンタ回路の出力信号をモニターすることで決定される。
したがって、シリアルクロック信号ＳＣによってカウン
タ回路が歩進する遅延時間とその出力信号をデコードし
てモニターする遅延時間が、シリアルクロック信号ＳＣ
の周期に比較して相対的に大きくなると、データ転送制
御信号Ｄ Ｔ１０ Ｅをシリアルクロック信号ＳＣに周
期して立ち上げることが困難となるものである。このた
め、第４図に点線で示すように、データ転送制御信号Ｄ
Ｔ／δ百とシリアルクロック信号ＳＣとの時間関係が整
合できず、特にデータ転送制御信号丁子／Ｃ百の立ち上
がりがシリアルクロック信号ＳＣの立ち上がりに遅れる
ことによって、新しく選択されたワード線に結合される
メモリセルからの読み出しデータをデータレジスタに転
送するためのタイミング信号φｄｔが短くなる。これに
より、シリアルデータ転送動作が不安定なものとなり、
表示′ｖｉ像が乱れてしまう結果となる。
この発明の目的は、シリアルデータ転送動作の安定化を
図ったデュアル・ポート・メモリ等の半導体記憶装置を
提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
Ｃ問題点を解決するための手段〕本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
デュアル・ポート・メモリのデータ転送時において、読
み出しデータのデータレジスタへの転送動作を開始する
タイミングをデータ転送サイクル起動後転送動作を開始
するまでの間のクロック信号のサイクル数を指定するこ
とによって任意に設定できるようにするものである。
０作 用〕上記手段によれば、デュアル・ポート・メモリのデータ
転送動作を起動する時点においてメモリ制御回路のカウ
ンタ回路の計数値に従って転送動作を開始するクロック
信号位置を任意に指定することができ、またデュアル・
ポート・メモリ内に設けられるカウントダウン用のカウ
ンタ回路によりクロック信号に同期した転送動作を行う
ことができるため、表示データの転送動作の安定化を図
ったデュアル・ポート・メモリ等の半導体記憶装置を実
現できるものである。
〔実施例〕第２図には、この発明が通用されたデュアル・ポート・
メモリの一実施例のブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。
この実施例のデュアル・ポ・−ト・メモリには、４ピン
ト単位でアクセスされダイナミック型ＲＡＭを基本構成
とするランダム・アクセス・ポートと、ワードｉａ＊位
で記憶データのシリアル入出力を行うシリアル・アクセ
ス・ボートが設けられる。
これにより、デュアル・ポート・メモリは、一連のシリ
アル人出力動作を行いながら同時にランダム・アクセス
・ポートのアクセスを行うことを可能にしている。また
、特に制限されないが、ランダム・アクセス・ポートに
含まれるランダム入出力回路ＲＩＯにはラスク演算等を
行うための論理演算回路が設けられ、この論理演算回路
を制御するための機能制御回路ＦＣが設けられる。論理
演算回路には論理積や論理和等の各種の演算方法が用窓
され、どの演算を行うかは制御信号の特定の組み合わせ
においてアドレス信号用外部端子ＡＯ〜Ａ３を介して入
力される演算コードによって指定される。
シリアル・アクセス・ボートには、シリアル入出力回路
Ｓ■０が設けられ、通常４つのシリアル入出力端子３１
０１〜３１０４を介して、４つのメモリアレイに対応す
る記憶データが同時にシリアルに入出力される。また、
演算コードの特定の組み合わせにおいて、４つのメモリ
アレイから出力される読み出しデータをシリアル入出力
端子５１０１を介して交互に出力するいわゆる×１ビッ
ト構成のメモリとして使用することもできる。
デュアル・ポート・メモリには、外部の装置から、通常
のダイナミック型ＲＡＭで用いられるロウアドレススト
ローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡ
Ｓ及びライトイネーブル信号Ｗ下等の制御信号の他、出
力制御及びランダム・アクセス・ポートとシリアル・ア
クセス・ボートとの間のデータ転送制御に用いられるデ
ータ転送制御信号Ｄ Ｔ１０ Ｅと、シリアル・アクセ
ス・ボートの入出力切り換え制御に用いられるシリアル
出力制御信号ＳＯＥ及びシリアル入出力時において同期
信号として用いられるシリアルクロンク信号ＳＣが入力
される。
この実施例のデュアル・ポート・メモリのランダム・ア
クセス・ポートには、特に制限されないが、４つのメモ
リアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４が設けられ、それ
ぞれのメモリアレイに対応してセンスアンプＳＡＩ〜Ｓ
Ａ ４．カラムスイッチＣ３ＷＩ〜Ｃ３Ｗ４が設けられ
る。また、メモリアレイＭ−ＡＲＹＩ−Ｍ−ＡＲＹ４に
共通に、ランダム・アクセス・ポート用カラムアドレス
デコーダＲＣＤ及びロウアドレスデコーダＲＤが設けら
れる。これらのアドレスデコーダは、半導体基板上のメ
モリアレイの配置に応じて、複数個設けられることもあ
る。第２図には、メモリアレイＭ−ＡＲＹＩとその周辺
回路が例示的に示されている。
第２図において、メモリアレイＭ−ＡＲＹ１は、同図の
垂直方向に配置されるｍ十１本のワード線と、同図の水
平方向に配置されるｎ＋１組の相補データ線及びこれら
のワード線と相補データ線の交点に配置される（ｍ＋１
）ｘ （ｎ＋１）個のメモリセルにより構成される。
メモリアレイＭ−ＡＲＹＩを構成するダイナミック型メ
モリセルは、情報蓄積用キャパシタとアドレス選択用Ｍ
Ｏ３ＦＥＴにより構成される。同一の行に配置されるｎ
＋１個のメモリセルのアドレス選択用ＭＯ３ＦＥＴのゲ
ートは、対応するワード線に結合される。各ワード線は
、さらにロウアドレスデコーダＲＤに結合され、Ｘアド
レス信号ＡＸＯ〜ＡＸｉに指定される一本のワード線が
選択・指定される。
ロウアドレスデコーダＲＤは、ロウアドレスバッファＲ
ＡＤＢから供給される相補内部アドレス信号ａｘ□−ａ
ｘｉ（ここで、例えば外部から供給されるＸアドレス信
号ＡＸＯと同相の内部アドレス信号ａｘＱと逆相の内部
アドレス信号７７１をあわせて相補内部アドレス信号ａ
ｘＱのように表す、以下同じ）をデコードし、Ｘアドレ
ス信号ＡＸＯ〜ＡＸｉに指定される一本のワード線を選
択し、ハイレベルの選択状態とする。ロウアドレスデコ
ーダＲＤによるワード線の選択動作は、タイミング制御
回路ＴＣから供給されるワード線選択タイミング信号φ
Ｘに従って行われる。
ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、相
補内部アドレス信号土ｘＱ−土Ｘｉを形成して、ロウア
ドレスデコーダＲＤに（Ｊ４給する。この実施例のダイ
ナミック型ＲＡＭでは、ロウアドレスを指定するための
Ｘアドレス信号ＡＸＯ〜ＡＸｉとカラムアドレスを指定
するためのＹアドレス信号ＡＹＯ〜ＡＹｉは、同一の外
部端子ＡＯ〜Ａｉを介して時分割されて供給されるいわ
ゆるアドレスマルチプレクス方式を採っている。
したがって、外部から制御信号として供給されるロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期してＸ
アドレス信号ＡＸＯ〜ＡＸｉ、／１（、またカラムアド
レスストローブ信号ＣＡＳの立ち下がりに同期してＹア
ドレス信号ＡＹＯ−ＡＹｉがそれぞれ外部端子ＡＯ〜Ａ
ｉに供給される。さらに、この実施例のダイナミック型
ＲＡＭには、メモリセルの記憶データを所定の周期内に
読み出し・再書き込みするための自動リフレッシュモー
ドが設けられ、この自動リフレッシュモードにおいてリ
フレッシュすべきワード線を指定するためのリフレッシ
ュアドレスカウンタＲＥＦＣが設けられる。
アドレスマルチプレクサＡＭＸは、タイミング制御回路
ＴＣから供給されるタイミング信号φｒｅｆに従って、
外部端子ＡＯ〜Ａｉを介して供給されるＸアドレス信号
ＡＸＯ〜ＡＸｉとリフレッシエアドレスカウンタＲＥＦ
Ｃから供給されるリフレッシュアドレス信号ｃｘＱ〜ｃ
ｘｉを選択し、ロウアドレス信号としてロウアドレスバ
ッファＲＡＤＢに伝達する。すなわち、タイミング信号
φｒｅｆがロウレベルとされる通常のメモリアクセスモ
ードにおいて、外部端子ＡＯ〜Ａｉを介して外部の装置
から供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを選択し
、タイミング信号φｒｅｆがハイレベルとされる自動リ
フレッシュモードにおいて、リフレッシュアドレスカウ
ンタＲＥＦＣから出力されるリフレッシュアドレス信号
ｃｘＱ〜ｃｘｉを選択する。
前述のように、Ｘアドレス信号ＡＸＯ〜ＡＸｉはロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期して外
部端子ＡＯ−Ａｉに供給されるため、ロウアドレスバッ
ファＲＡＤＢによるロウアドレス信号の取り込みは、タ
イミング制御回路ＴＣにおいてロウアドレスストローブ
信号ＲＡＳの立ち下がりを検出して形成されるタイミン
グ信号ψａｒに従って行われる。
一方、メモリアレイＭ −Ａ ＲＹ １の同一の列に配
置されるメモリセルのアドレス選択用ＭＯ３ＦＥＴのド
レインは、対応する相補データ線に結合される。メモリ
アレイＭ−ＡＲＹ１の各相補データ線は、その一方にお
いて、カラムスイッチＣ３Ｗ１の対応するスイッチＭＯ
３ＦＥＴに結合され、さらに選択的に相補共通データ線
ＣＤＩ（ここで、相補共通データ線の非反転信号線ＣＤ
Ｉ及び反転信号線ＣＤＩをあわせて相補共通データ線旦
ＤＯのように表す。以下同じ）に接続される。
カラムスイッチＣ３ＷＩは、それぞれ対応する相補デー
タ線に結合されるｆｉ＋ｌ対のスイッチＭＯ３ＦＥＴに
よって構成される。これらのスイッチＭＯＳ Ｆ ＥＴ
の他方の端子は、相補共通データ線を構成する非反転信
号線ＣＤＩ又は反転信号線ＣＤＩに共通に結合される。
これにより、カラムスイッチｃｓｗｔはｆｉ＋１組の相
補データと共通相補データ線ＣＤＩとを選択的に接続さ
せる。カラムスイッチＣ３ＷＩを構成する各対の二つの
スイッチＭＯ３ＦＥＴのゲートはそれぞれ共通接続され
、ランダム・アクセス・ポート用カラムアドレスデコー
ダＲＣＤによって形成されるデータ線選択信号がそれぞ
れ供給される。
ランダム・アクセス・ポート用カラムアドレスデコーダ
ＲＣＤは、カラムアドレスバッファＣＡＤＢから供給さ
れる相補内部アドレス信号ａｙＱ〜ａｙｉをデコードし
、タイミング制御回路ＴＣから供給されるデータ線選択
タイミング信号φｙｒに従って、上記データ線選択信号
を形成し、カラムスイッチＣ３ＷＩ〜Ｃ３Ｗ４に供給す
る。
カラムアドレスバッファＣＡＤＢは、タイミング制御回
路ＴＣにおいてカラムアドレスストローブ信号ＣＡＳの
立ち下がりを検出して形成される対応する信号φａｃに
従って、外部端子ＡＯ〜Ａｉを介して供給されるＹアド
レス信号ＡＹＯ〜ＡＹｉを入力し、保持するとともに、
相補内部アドレス信号ａｙＱ 〜ａｙｉを形成してラン
ダム・アクセス・ポート用カラムアドレスデコーダＲＣ
Ｄに供給する。
メモリアレイＭ−ＡＲＹ１の各相補データ線は、その他
方において、センスアンプＳＡＩの対応する単位回路に
結合され、さらにシリアル・アクセス・ポートのデータ
レジスタＤＲＩの対応する単位回路に結合される。
センスアンプＳＡＩの各単位回路は、交差接続される二
つのＣＭＯＳインバータ回路からなるランチをその基本
構成とする。これらのセンスアンプ単位回路は、タイミ
ング制御回路ＴＣから供給されるタイミング信号φｐａ
によって動作状態とされ、各メモリセルから対応する相
補データ線に出力される微小読み出し信号を増幅し、ハ
イレベル／ロウレベルの２値信号とする。
Ｙアドレス信号ＡＹＯ〜ＡＹｉに指定される相補データ
線が選択的に接続される相補共通データ線ＣＤＩは、ラ
ンダム・アクセス・ポート用入出力回路ＲＩＯに結合さ
れる。このランダム・アクセス・ポート用入出力回路Ｒ
ＩＯには、メモリアレイＭ−ＡＲＹ２〜Ｍ−ＡＲＹ４に
対応して設けられる相補共通データ線ＣＤ２〜旦Ｄ４が
同様に結合される。
ランダム入出力回路ＲＩＯは、デュアル・ポート・メモ
リのランダム・アクセス・ポート！き込み動作モードに
おいて、タイミング制御回路ＴＣから供給されるタイミ
ング信号φｒｗによって動作状態とされ、入出力端子Ｉ
Ｏ１〜ＩＯ４を介して外部の装置から供給される書き込
みデータを相補書き込み信号とし、相補共通データ線−
〇Ｄ１〜旦Ｄ４に伝達する。また、デュアル・ポート・
メモリのランダム・アクセス・ポート読み出し動作モー
ドにおいて、タイミング制御回路ＴＣから供給されるタ
イミング信号φｒｒによって動作状態とされ、相補共通
データ線ＣＤｌ−ＣＤ４を介して伝達されるメモリセル
の読み出し２値信号をさらに増幅し、入出力端子１０１
〜ｒ０４から送出する。
さらに、このランダム入出力回路ＲＩＯには、特に制限
されないが、リード・モディファイ・ライト機能を用い
て、メモリセルから読み出したデータと入力データとの
間で種々の演算を行い再度書き込むための論理演算回路
が設けられる。この論理演算回路には、ラスク演算等の
処理を行うための各種の演算モードが用意される。
論理演算回路の演算モードは、機能制御回路ＦＣによっ
て指定される。ｔａ能制御回路ＦＣは、外部端子ＡＯ〜
Ａ３を介して供給される演算コードを保持するためのレ
ジスタと、その演算コードをデコードし論理演算回路の
演算モードを選択・指定するためのデコーダを含む、演
算コードは、カラムアドレスストローブ信号ＣＡＳがロ
ウアドレスストローブ信号ＲＡＳに先立ってロウレベル
とされ、同時にライトイネーブル信号ＷＥがロウレベル
とされる組み合わせにおいて、外部端子ＡＯ〜Ａ３を介
してデュアル・ポート・メモリに供給される。また、演
算コードの特定の組み合わせは、後述するシリアル入出
力回路３１０の出力をいわゆる×１ビット構成とするた
めの内部制御信号Ｓｐとして用いられる。
データ入出力用外部端子１０１−１０４には、後述する
ように、デュアル・ポート・メモリのシリアル読み出し
動作モードにおいて、起動後シリアル出力動作を開始す
るまでの間のシリアルクロック信号ＳＣのサイクル数が
入力される。これにより、この実施例のデュアル・ポー
ト・メモリは、起動後シリアル出力動作を開始するタイ
ミングを任意に設定することができ、高速トントレード
に対応して短い周期とされるシリアルクロック信号ＳＣ
に安定して同期化されたシリアル出力動作を行うことが
できる。データ入出力用外部端子１０１〜１０４に入力
されるサイクル数は、内部信号ｉ ｏ ｌ ｗ ｉ ｏ
４として、タイミング制御回路ＴＣに送られる。
一方、この実施例のデュアル・ポート・メモリのシリア
ル・アクセス・ボートは、各メモリアレイの相補データ
線に対応して設けられるｎ＋ｌピットのデータレジスタ
ＤＲＩ−ＤＲ４と、データセレクタＤＳＬＩ〜ＤＳＬ４
及びこれらの４つのデータレジスタとデータセレクタに
共通に設けられるポインタＰＮＴ、 シリアル・アクセ
ス・ボート用カラムアドレスデコーダＳＣＤ及びシリア
ル入出力回路ＳＩＯによって構成される。なお、ポイン
タＰＮＴ及びシリアル・アクセス・ボート用カラムアド
レスデコーダＳＣＤは、半導体基板上におけるメモリア
レイの配置の関係で複数個設けられることもある。
データレジスタＤＲＩは、メモリアレイＭ−ＡＲＹＩの
各相補データ線に対応して設けられるデータラッチ用の
ｎ ＋ １個のフリップフロップを含む、これらのフリ
ップフロップの入出力ノードと対応する相補データ線の
非反転信号線及び反転信号線の間には、データ転送用の
スイッチＭＯ３ＦＥＴがそれぞれ設けられ、そのゲート
にはタイミング制御回路ＴＣからデータ転送用のタイミ
ング信号φｄｔが供給される。
データレジスタＤＲＩの各ビットは、さらにデータセレ
クタＤＳＬＩの対応するスイッチＭＯ３ＦＥＴに結合さ
れる。データセレクタＤＳＬＩは、上述のカラムスイッ
チＣ３ＷＩと同様な構成とされ、データレジスタＤＲＩ
の各ビットとシリアル入出力用相補共通データ線ＣＤＳ
１を選択的に接続する。データセレクタＤＳＬＩの各
対のスイッチＭＯ３ＦＥＴのゲートはそれぞれ共通接続
され、ポインタＰＮＴからレジスタ選択信号が供給され
る。
ポインタＰＮＴは、シリアル・アクセス・ボート用カラ
ムアドレスデコーダＳＣＤによって指定されるシリアル
動作開始ビットを保持するランチ回路（ポインタラッチ
）と、ｎ＋ｌビットのシフトレジスタ及びこれらの間に
設けられるＮチャンネルＭＯＳ Ｆ ＥＴからなるスイ
ッチ回路とにより構成される。シフトレジスタの最終ビ
ットの出力端子ｐｓはその先頭ビットの入力端子に結合
される、また、これらのスイッチＭＯＳ Ｆ ＥＴのゲ
ートには、上記タイミング信号φｄｔが共通に供給され
る。ポインタＰＮＴのシフトレジスタは、デュアル・ポ
ート・メモリのシリアル入出力モードにおいて、タイミ
ング制御回路ＴＣから供給されるシフトクロック用タイ
ミング信号φＣに従って、ループ状のシフト動作を行う
、ポインタラッチ回路に保持された選択信号は、タイミ
ング信号φｄｔがハイレベルとされることによって、シ
フトレジスタの初期値として供給される。
シリアル・アクセス・ポー１−用カラムアドレスデコー
ダＳＣＤは、カラムアドレスバッファＣＡＤＩ３から供
給される相補内部アドレス信号互ｙ。
〜土ｙｌをデコードし、Ｙアドレス信号ＡＹＯ〜ＡＹｉ
で指定されるシリアル入出力の先頭ビットに対応するポ
インタＰＮＴのビットのみを論理“１”とする、すなわ
ち、シリアル入出力モードにおいては、Ｘアドレス信号
ＡＸＯ”ＡＸｉによってワード線が選択され、Ｙアドレ
ス信号ＡＹＯ〜ＡＹｉによってシリアル入出力するべき
先頭のカラムアドレスが指定される。シリアル・アクセ
ス・ポート用カラムアドレスデコーダＳＣＤによってポ
インタＰＮＴの指定されたビットに書き込まれた論理“
１”の信号は、タイミング信号φＣに従ってポインタＰ
ＮＴ内をループ状にシフトされる。この論理“１”の信
号がシフトされることによって、データセレクタＤ３Ｌ
１には順次ハイレベルのレジスタ選択信号が供給され、
データレジスタＤＲＩの各ビットが次々にシリアル入出
力用相補共通データ線ＣＤＳ Ｌに接続される。これに
より、この実施例のデュアル・ポート・メモリは、記憶
データのシリアル入出力を任意のカラムアドレスから開
始することができ、例えば画像メモリにおけるスクロー
ル処理等を高速化することができる。
以上のことから、デュアル・ポート・メモリのシリアル
読み出し動作モードにおいて、メモリアレイＭ−ＡＲＹ
１のｎ＋１組の相補データ線から出力されるｎ＋１ビッ
トの読み出しデータは、タイミングφｄｔがハイレベル
とされることによってデータレジスタＤＲＩに取り込ま
れる。同時にポインタＰＮＴでは、タイミング信号φｄ
ｔのハイレベルによってポインタラッチに保持される選
択信号がシフトレジスタに初期値として転送される。
読み出しデータは、ポインタＰＮＴから次々に送られる
レジスタ選択信号に従って、シリアル入出力用相補共通
データ線ＣＤＳ １を介してシリアル入出力回路ＳＩＯ
に送られる。一方、デュアル・ポート・メモリのシリア
ル書き込み動作モードにおいて、シリアル入出力端子５
ＩＯＩからシリアル入出力回路５１０を介してシリアル
に入力される書き込みデータは、ポインタＰＮＴから次
々に送られるレジスタ選択信号に従って、データレジス
タＤＲＩの対応するビットに順次入力される。
データレジスタＤＲＩに保持された書き込みデータは、
タイミングφｄｔがハイレベルとされることによって、
メモリアレイＭ−ＡＲＹＩの選択されたワード線に結合
されるｎ＋１（１１のメモリセルに一斉に書き込まれる
。
シリアル入出力回路３１０は、シリアル入出力用相補共
通データ線ＣＤ５１〜ＣＤ５４及びシリアル入出力端子
３１０１〜５１０４に対応して設けられる４つのメイン
アンプとデータ入力バッファ及びデータ出カバソファを
含む、シリアル入出力回路３１０のデータ出カバソファ
は、デュアル・ポート・メモリの読み出しデータ転送モ
ードにおいて、タイミング！１ＩＪａ回路ＴＣから供給
されるタイミング信号φ３ｒのハイレベルによって動作
状態とされ、対応するシリアル入出力用相補共通データ
線ＣＤＳ １〜ＣＤ５４を介して出力され対応するメイ
ンアンプによって増幅される読み出しデータを、シリア
ル入出力端子５ＩＯＩ〜５Ｉ０４から外部の装置に出力
する。また、シリアル入出力回路３１０のデータ人力バ
ッファは、デュアル・ポート・メモリのシリアル書き込
み動作モードにおいて、タイミング制御回路ＴＣから供
給されるタイミング信号φａＨのハイレベルによ）て動
作状態とされ、対応するシリアル入出力端子５Ｉ０１−
３１０４を介して外部の装置から供給される書き込みデ
ータを相補書き込み信号とし、対応するシリアル入出力
用相補共通データ線−〇ＤＳＩ〜ＣＤ５４に伝達する。
シリアル入出力回路Ｓ■０の記憶データにおけるシリア
ル入出力動作は、タイミング制御回路ＴＣにおいて外部
から供給されるシリアルクロック信号ＳＣをもとに形成
されるタイミング信号−Ｃに従って行われる。
この実施例のデュアル・ポート・メモリでは、通常シリ
アル入出力回路ＳＩＯのシリアル出力信号は、上記のよ
うに４つのシリアル入出力端子５１０１〜５ＩＯ４を介
して４ビット同時に出力される。しかし、さらに記憶容
量の大きなシリアルメモリを実現したい場合、このデュ
アル・ポート・メモリを、４つのメモリアレイＭ−ＡＲ
ＹＩ〜Ｍ−ＡＲＹ４から出力される読み出しデータを一
つのシリアル入出力端子を介してシリアルに出力するい
わゆる×１ビット構成のメモリとして用いることができ
る。この場合、前述のように、ランダム入出力回路ＲＩ
Ｏの論理演算回路の演算モードを制御するための演算コ
ードの組み合わせの一つが、シリアル出力を×１ビット
構成とするための内部制御信号３ｐとされる。シリアル
入出力回路Ｓ１０は、機能制御回路ＦＣから供給される
内部制御信号ｓｐがハイレベルになると、４組のシリア
ル入出力用相補共通データ線ＣＤ３１〜旦ＤＳ４を介し
てそれぞれシリアルに出力される読み出しデータを、シ
リアル入出力回路ＳＩＯ内に設けられるマルチプレクサ
によって順次選択し、一つのシリアル入出力端子１ｒｏ
１を介して外部の装置に出力する。このシリアル出力は
、タイミング制御回路ＴＣから供給されるタイミング信
号φＧに従って行われるため、４つのシリアル入出力端
子３１０１−３１０４によって同時に４ビツトのシリア
ル出力が行われる場合の各入出力端子のデータレートと
同じデータレートとなる。
タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号Ｒて、上記各種の
タイミング信号を形成し、各回路に供給する。また、外
部から供給されるシリアルクロック信号ＳＣにより、シ
リアル入出力動作を同期化するためのタイミング信号φ
Ｃを形成し、シリアル入出力回路５１０に供給する。
各制御信号が適当な組み合わせとされることで、デュア
ル・ポート・メモリの動作モードが指定される０例えば
、ますロウアドレスストローブ信号ＲＡＳがロウレベル
となり、続いてカラムアドレスストローブ信号στ茗が
ロウレベルとなる時点でライトイネーブル信号ＷＥがハ
イレベルであると、通常のランダム・アクセス・ポート
の読み出し動作モードとされる。ロウアドレスストロー
ブ信号ＲＡＳがロウレベルとなり、続いてカラムアドレ
スストローブ信号ＣＡＳがロウレベルとなる時点でライ
トイネーブル信号ＷＥがロウレベルである場合、通常の
ランダム・アクセス・ポートの書き込み動作モードある
いは演算書き込み動作モードとされる。さらに、ロウア
ドレスストローブ信号ＲＡＳの立ち下がり時点でライト
イネーブル信号ＷＥがハイレベルでありデータ転送制御
信号テ〒／６Ｉ−がロウレベルの場合、メモリアレイの
読み出しデータをデータレジスタＤＲＩ〜ＤＲ４に転送
しいわゆるシリアル読み出しを行うための読み出しデー
タ転送モードとされる。
前述のように、この実施例のデュアル・ポート・メモリ
の読み出しデータ転送モードでは、ロウアドレスストロ
ーブ信号ＲＡＳのロウレベルへの立ち下がりに同期して
、データ入出力用外部端子１０１〜１０４に起動後火の
シリアル読み出しデータのデータ転送動作を開始するま
でのシリアルクロック信号ＳＣのサイクル数が指定され
る。このため、タイミング制御回路ＴＣには、データ入
出力端子１０１〜１０４を介して入力されるサイクル数
を取り込み、シリアルクロック信号ＳＣに従ってカウン
トダウンするためのカウンタ回路ＣＴＲが設けられる。
各データ線に出力された読み出しデータは、タイミング
制御回路ＴＣのカウンタ回路ＣＴＲの計数値が“０”と
なることによって形成されるタイミング信号φｄｔによ
ってデータレジスタＤＲＩ−ＤＲ４に転送され、さらに
タイミング信号φＣに従ってシリアル入出力回路ＳｌＯ
からシリアル入出力端子３１０１〜Ｓ！０４を介して外
部に出力される。
次に、タイミング制御回路ＴＣは、ロウアドレスストロ
ーブ信号ＲＡＳの立ち下がり時点でデータ転送制御信号
ＤＴ１０Ｅとともにライトイネーブル信号Ｗ１がロウレ
ベルでありかつシリアル入出力制御信号丁３下がハイレ
ベルの場合は、デュアル・ポート・メモリをシリアル書
き込み動作モードとし、シリアル入出力端子５ｌｏｔ〜
３１０４を介して供給されるシリアル書き込みデータが
データレジスタＤＲＩ〜ＤＲ４に入力される。また、ロ
ウアドレスストローブ信号ＲＡＳの立ち下がり時点でデ
ータ転送制御信号ＤＴ１０Ｅとともにライトイネーブル
信号ＷＥがロウレベルでありかつシリアル入出力ｆ１１
制御信号ＳＯＥがロウレベルの場合は、書き込みデータ
転送モードとされ、転送用タイミング信号φｄｔが形成
される。これにより、データレジスタＤＲＩ〜ＤＲ４の
転送用スイッチＭＯ３ＦＥＴがオン状態とされて、上記
シリアル書き込み動作モードによってデータレジスタＤ
ＲＩ〜ＤＲ４にセントされた書き込みデータがメモリア
レイの選択されたワード線に結合されるｆｉ＋ｌビット
のメモリセルに一斉に入力される。
デュアル・ポート・メモリのシリアル・アクセス・ボー
トを用いたシリアル書き込み動作は、上記のシリアル書
き込み動作モードを実行した後、書き込みデータ転送モ
ードを組み合わせて実行することによって、実現される
。
一方、ロウアドレスストローブ信号１τ茗の立ち下がり
に先立って、カラムアドレスストローブ信号ＣＡＳがハ
イレベルからロウレベルに変化すれる場合、いわゆるＣ
ＡＳビフォアＲＡＳリフレッシュモードとされる。また
、ロウアドレスストローブ信号ＲＡＳの立ち下がり一時
点でライトイネーブル信号ＷＥがロウレベルであると、
演算モード設定サイクルとされ、外部端子ＡＯ〜Ａ３を
介して供給される演算コードが機能制御回路ＦＣ内のレ
ジスタに取り込まれる。
上記演算モード設定サイクルを除く各動作モードにおい
ては、ロウアドレスストローブ信号π■茗の立ち下がり
に同期して、ワード線を指定するためのＸアドレス信号
ＡＸＯ〜ＡＸｉが外部端子ＡＯ〜Ａｉに供給され、また
カラムアドレスが必要な動作モードにおいては、カラム
アドレスストローブ信号でτ１の立ち下がりに同期して
、相補データ線を指定するためのＹアドレス信号ＡＹＯ
〜ＡＹｉが外部端子ＡＯ〜Ａｔに供給される。
第１図には、第２図のデュアル・ポート・メモリにおけ
るタイミング制御回路ＴＣの一部の一実施例の回路図が
示されている。
前述のように、この実施例のデュアル・ポート・メモリ
では、データ入出力用外部端子１０１〜１０４を介して
、ロウアドレスストローブ信号互Ａｓがロウレベルとな
りデュアル・ポート・メモリが起動されてから読み出し
データのデータ転送動作が開始されるまでのシリアルク
ロγり信号ＳＣのサイクル数が２進表示により指定され
る。これらのサイクル数は、内部データｉｏｌ〜ｉｏ４
としてタイミング制御回路ＴＣのカウンタ回路ＣＴＲの
対応するピントに供給される。
カウンタ回路ＣＴＲには、タイミング制御回路ＴＣ内に
設けられる他のタイミング発生回路から、ロウアドレス
ストローブ信号ＲＡＳの立ち下がりに同期し一ζ形成さ
れるタイミング信号φｃｓが供給される。また、同図の
タイミング制御回路ＴＣ内で形成される歩進用のタイミ
ング信号φｃｐが供給される。
カウンタ回路ＣＴＨの各ピントの反転出力信号０１〜Ｃ
８は、アンドゲート回路ＡＧＩの４つの入力端子にそれ
ぞれ入力される。アンドゲート回路ＡＧＩの出力信号ｃ
ｔｒｏは、カウンタ回路ＣＴＲの反転出力信号０１〜Ｃ
８がすべて論理“０”すなわちカウンタ回路ＣＴＲの計
数値が“Ｏ”であるときハイレベルとされる。
アンドゲート回路ＡＧＩの出力信号ｃｔｒｏはナントゲ
ート回路ＮＡＧＩの一方の入力端子に供給されるととも
に、インバータ回路Ｎ３により反転され、アンドゲート
回路ＡＧ２の一方の入力端子に供給される。ナントゲー
ト回路ＮＡＧＩの他方の入力端子には、ロウアドレスス
トローブ信号ＲＡＳのハイレベルからロウレベルへの立
ち下がりにおいて、カラムアドレスストローブ信号σＸ
ゴ及びライトイネーブル信号Ｗ１がハイレベルとされか
つデータ転送制御信号ＤＴ１０Ｅがロウレベルとされる
ことでセットされる図示されないフリップフロップの出
力信号ｓｒｍが、適当な遅延手段（例えば偶数個のイン
バータ回路）Ｄを介して供給される。つまり、このフリ
ップフロップの出力信号ｓｒｍは、デュアル・ポート・
メモリの読み出しデータ転送サイクルを指定するための
モード信号として用いられる。これにより、ナントゲー
ト回路ＮＡＧ１の出力信号は、アンドゲート回路ＡＧＩ
の出力信号ｃｔｒＱとモード信号ｓｒｍがハイレベルで
ある時にロウレベルとなる。ナントゲート回路ＮＡＧｌ
の出力信号は、一方において、適当な遅延手段りによっ
て遅延されさらにインバータ回路Ｎ４によって反転され
た後、ノアゲート回路Ｎ０ＣＩの一方の入力端子に入力
される。また、ナントゲート回路ＮＡＧ１の出力信号は
、他方において、そのままノアゲート回路Ｎ０Ｇ１の他
方の入力端子に入力される。ノアゲート回路Ｎ０ＧＩの
出力信号は、タイミング信号φｄｔとしてポインタＰＮ
Ｔに供給される。つまり、このタイミング信号φｄｔは
、モード信号ｓｒｍがハイレベルとされるデュアル・ポ
ート・メモリの読み出しデータ転送モードにおい°ζ、
アンドゲート回路ＡＧＩの出力信号ｃＬｒＱがハイレベ
ルとされるとき、所定の期間だけ一時的にハイレベルと
されるものとなる。
一方、アンドゲート回路ＡＧ２の他方の入力端子には、
インバータ回路Ｎ１及びＮ２を介してシリアルクロック
信号ＳＣが供給される。これにより、アンドゲート回路
ＡＧ２の出力信号は、アンドゲート回路ＡＧＩの出力信
号ｃｔｒＱがロウレベルでインバータ回路Ｎ３の出力信
号がハイレベルすなわちカウンタ回路ＣＴＲの計数値が
０”でなく、シリアルクロック信号ＳＣがハイレベルで
あるときに、ハイレベルとなる。つまり、アンドゲート
回路ＡＧ２の出力信号は、カウンタ回路ＣＴＲの計数値
が１０３に達するまでカウンタ回路ＣＴＲをカウントダ
ウンさせるための歩道用タイミング信号φｃｐとなる。
また、インバータ回路Ｎｌ及びＮ２を通ったシリアルク
ロック信号ＳＣは、タイミング信号φＣとなる。
第３図には、第４図のタイミング制御回路ＴＣを含むデ
ュアル・ポート・メモリの読み出しデータ転送モードに
おける動作を説明するための一実施例のタイミング図が
示されている。この図により、この実施例のデュアル・
ポート・メモリの読み出し転送モードの概要を説明する
。
第３図において、このデュアル・ポート・メモリは、ロ
ウアドレスストローブ信号ＲＡＳがハイレベルからロウ
レベルに変化されることによって起動される。このロウ
アドレスストローブ信号ＲＡＳの立ち下がりに先立って
、カラムアドレスス１０Ｅ°がロウレベルとされる。ま
た、外部端子ＡＯ〜ＡＩにはワード線を指定するための
Ｘアドレス信号ＡＸＯ〜ＡＸｉが供給され、データ入出
力用外部端子１０１〜１０４にはロウアドレスストロー
ブ信号ＲＡＳの立ち下がりから読み出しデータのシリア
ル出力動作を開始するまでのシリアルクロック信号ＳＣ
のサイクル数ｃｔｒｚが供給される。
このサイクル数ｃｔｒｚは、デュアル・ポート・メモリ
の外部に設けられるメモリ制御回路に含まれＣＴＨの水
平画素位置を制御するためのカウンタ回路の計数値に従
って決定される。すなわち、ｌワード線分の読み出しデ
ータの末尾ビットに対応する計数値をＮ１とし、ロウア
ドレスストローブ信号ＲＡＳを立ち下げる時点での計数
値をＮ２とするとき、サイクル数ｃｔｒｚは、ｃＬｒｚ−Ｎｌ−Ｎ２として求められる。このサイクル数ｃｔｒｚは、以上の
式を満足し、かつデュアル・ポート・メモリのランダム
・アクセス・ポートにおいて読み出しデータが確立され
るまでの時間を超える範囲で、適当な値に決定される。
ロウアドレスストローブ信号ＲＡＳの立ち下がりにやや
遅れて、カラムアドレスストローブ信号σＡＳがハイレ
ベルからロウレベルに変化すれるこのカラムアドレスス
トローブ信号ＣＡＳの立ち下がりに先立って、外部端子
ＡＯ〜Ａｉには、シリアル出力動作において先頭に出力
するべきデータ線のアドレスがＹアドレス信号ＡＹＯ〜
ＡＹｉとして供給される。ロウアドレスストローブ信号
ＲＡＳ、カラムアドレスストローブ信号σＡＳ。
ライトイネーブル信号ＷＥ及びデータ転送制御信号ＤＴ
１０Ｅは、カウンタ回路ＣＴＲの計数値が“０”となり
シリアル出力動作が開始された後、ハイレベルに戻され
る。
デュアル・ポート・メモリでは、ロウアドレスストロー
ブ信号ＲＡＳの立ち下がりによって、Ｘアドレス信％Ａ
ＸＯ〜ＡＸｉがロウアドレスバンフ７ＲＡＤＢに取り込
まれ、ワード線の選択動作が行われる。また、ロウアド
レスストローブ信号ＲＡＳの立ち下がりによってモード
信号ｓｒｍがハイレベルにされるとともにタイミング信
号φＣａが形成され、データ入出力用外部端子１０１〜
■ｏ４に供給されるサイクル数ｃｔｒｚｌ）＜ｌｙウン
タ−［３ＣＴＲに取り込まれる。これにより、カウンタ
回路ＣＴｒ２の出力は“０′以外の数値となり、第１図
のアンドゲート回路ＡＧＩの出力信号ｃｔｒＱはロウレ
ベルとされる。このアンドゲート回路ＡＧＩの出力信号
のロウレベルすなわちインバータ回路Ｎ３の出力信号の
ハイレベルにより、アンドゲート回路ＡＧ２の出力信号
すなわちカウンタ回路ＣＴＲの歩進用タイミング信号φ
ｃｐが形成される。カウンタ回路ＣＴＲは、このタイミ
ング信号φｃｐの立ち下がりによって、取り込まれたサ
イクル数ｃｔｒｚから０”に向かってカウントダウンを
開始する。
カウンタ回路ＣＴＨによるシリアルクロンク信号ＳＣの
カウントダウンが行われている間に、デュアル・ポート
・メモリではワード線の選択動作が終了し、選択された
ワード線に結合されるｎ十１価のメモリセルからの読み
出しデータがそれぞれ対応する相補データ線上に確立さ
れる。また、カラムアドレスストローブ信号ＣＡＳの立
ち下がりによって、Ｙアドレス（＝号ＡＹＯ〜ＡＹｉが
取り込まれ、シリアル・アクセス・ポート用カラムアド
レスデコーダＳＤＣによるデータ線選択動作が開始され
る。このシリアル・アクセス・ボート用カラムアドレス
デコーダＳＣＤによるデコード処理が終了するタイミン
グで、タイミング信号φｙｓが形成され、ポインタＰＮ
ＴのＹアドレス信号ＡＹＯ−ＡＹｉに対応するピントに
論理１１″がセットされる。
カウンタ回路ＣＴＲによるカウントダウンが進み、その
計数値が′０″になると、アンドゲート回路ＡＧＩの出
力信号ｃｔｒＱがハイレベルとされる。これにより、ま
ずインバータ回路Ｎ３の出力信号がロウレベルとなり、
カウンタ回路ＣＴＲの歩進用タイミング信号φｃｐは停
止される。また、タイミング信号φｄｔが形成され、各
データ線に確立された読み出しデータがデータレジスタ
ＤＲＩ〜ＤＲ４に転送される。また、タイミング信号φ
ｓｒが、シリアル入出力回路ＳＩＯのデータ出力バッフ
ァＤＯＢを１ｉＪＷするシリアル出力制御信号ＳＯＥに
同期して形成される。
タイミング信号φ３ｒのハイレベルにより、シリアル入
出力端子５ｌｏｔ〜５１０４はハイインピーダンス状！
ａＨｚからＹアドレス信号ＡＹＯ〜ＡＹＬによって指定
される先頭アドレスの読み出しデータに応じたレベルと
される。これにより、読み出しデータの出力動作が開始
される。
タイミング制御回路′ｒｃでは、モード信号ａｒｍ及び
アンドゲート回路ＡＧＩの出力信号ｃｔｒＯのハイレベ
ルによって、シリアルクロンクｆｎ号ＳＣに同期したシ
フト用タイミング信号φＣが形成され、シリアル入出力
回路３１０及びポインタＰＮＴに供給される。これによ
り、シリアル・アクセス・ボート用カラムアドレスデコ
ーダＳＣＤの選択動作によりポインタＰＮＴのＹアドレ
ス信号ＡＹＯ〜ＡＹｉに対応するピントにセントされた
論理１１′の信号はループ状にシフトされ、データレジ
スタＤＲＩ〜ＤＲ４に保持された読み出しデータが、シ
リアル入出力用相補共通データ線ＣＤ５Ｉ 〜ＣＤ５４
及びシリアル入出力回路３１０を介してシリアル入出力
端子５ＩＯＩ〜５ＩＯ４に出力される。タイミング信号
φＣによるポインタＰＮＴのシフト動作は、タイミング
信号のロウレベルからハイレベルへの立ち上がりに同期
して行われる。また、ポインタＰＮＴにおいて、タイミ
ング信号φＣの先頭パルスは無視され、先頭データの出
力時間幅が確保される。
タイミング信号φＣによる読み出しデータのシリアル出
力動作が進み、末尾の読み出しデータの出力が終了する
と、シリアル出力制御信号ＳＯＥがハイレベルに戻され
る。このシリアル出力制御信号ＳＯＥのハイレベルによ
って、モード信号Ｓｒｍがロウレベルとされ、シリアル
出力用のタイミング信号φｓｒがシリアルクロック信号
ＳＣの立ち上がりに同期してロウレベルとされる。これ
により、デュアル・ポート・メモリのシリアル出力動作
は停止され、シリアル入出力端子Ｓ！０１〜３１０４は
ハイインピーダンス状態とされる。
以上のように、この実施例のデュアル・ポート・メモリ
では、読み出しデータ転送モードにおいて、ロウアドレ
スストローブ信号ＲＡＳの立ち下がりに同期して、ロウ
アドレスストローブ信号ＸＫ茗の立ち下がりから読み出
しデータのシリアル出力動作を開始するまでの間のシリ
アルクロック信号ＳＣのサイクル数ｃｔｒｚが指定され
る。このサイクル数ｃｔｒｚは、タイミング制御回路Ｔ
Ｃに設けられるカウンタ回路ＣＴＲに初期セットされ、
カウントダウンが行われる。カウンタ回路ＣＴＲによる
カウントダウンが終了し、その計数値が“Ｏ″になった
時点で、読み出しデータのシリアル出力動作が開始され
る。このため、外部に設けられるＣＴＲが′ｆｒＪ精彩
化され、表示データのトントレードが非常に高速化され
ているにもかかわらず、シリアルクロック信号ＳＣとＣ
ＴＲのスキャンタイミングに確実に同期してデュアル・
ポート・メモリのシリアル出力動作が行われ、安定した
表示画像を得ることができるものである。
以上の本実施例に示されるように、この発明を画像処理
用メモリとして用いられるデュアル・ポート・メモリ等
の半導体記憶装置に通用した場合、次のような効果が得
られる。すなわち、（１）デュアル・ポート・メモリの
読み出しデータ転送モードにおいて、起動制御信号に同
期して、起動後から読み出しデータのシリアル出力動作
を開始するまでの間のシリアルクロック信号のサイクル
数を指定し、タイミング制御回路ＴＣに設けられるカウ
ンタ回路によってカウントダウンすることで、シリアル
クロック信号に同期し安定したタイミングで読み出しデ
ータのシリアル出力動作を開始することができるという
効果が得られる。
（２）上記（１）項により、外部に設けられるＣＴＲが
高精彩化され、表示データのトントレードが非常に高速
化されているにもかかわらず、シリアルクロック信号Ｓ
Ｃ及びＣＴＲのスキャンタイミングに確実に同期して読
み出しデータのリアルタイム転送を行うことができ、安
定した表示画像を得ることができるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図のタイ
ミング制御回路ＴＣでは、カウンタ回路ＣＴＲをカウン
トダウンすることによってタイミング整合を行っている
が、外部から供給されるシリアルクロック信号ＳＣのサ
イクル数ｃｔｒｚをレジスタに保持するとともにカウン
タ回路ＣＴＲをカウントアツプさせ、カウンタ回路ＣＴ
Ｒの出力とレジスタにセットされるサイクル数ｃｔｒｚ
とが一致したときにシリアル出力動作を開始させるよう
にしてもよい、また、サイクル数ｃｔｒｚをデコードし
、別途設けられるシフトレジスタの対応するビットに論
理“１′をセットした後、シリアルクロック信号ＳＣに
よってシフトレジスタをシフトさせ、この論理″１”が
所定の位置に達したことによってシリアル出力動作を開
始させる方法もよい。この実施例では、サイクル数ｃｔ
ｒｚをロウアドレスストローブ信号ＲＡＳの立ち下がり
に同期して供給しているが、カラムアドレスストローブ
信号ＣＡＳの立ち下がりに同期して供給するものであっ
てもよい。さらに、第２図のデュアル・ポート・メモリ
は、一つのメモリアレイにより構成されるものであって
もよいし、ランダム・アクセス・ポートの入出力回路Ｒ
ＩＯに論理演算回路を設けないなど、そのブロンク構成
や制御信号の組み合わせ等、種々の実施形態を採りうる
ちのである９以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデュアル・ボーＩ・
・メモリに通用した場合について説明したが、それに限
定されるものではなく、例えばシリアル入出力機能を持
つ他の各種のマルチ・ボート・メモリにも適用できる。
本発明は、少なくともそのシリアル出力動作が外部から
供給される制御信号及びクロック信号によって制御され
る半導体記憶装置には通用できる。
〔発明の効果〕本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。才なＶち、デュアル・ポート・メモリの読み出しデー
タ転送モードにおいて、起動してから読み出しデータの
データ転送動作を開始するまでの間のシリアルクロック
信号のサイクル数を指定し、タイミング制御回路ＴＣに
設けられるカウンタ回路によってカウントタ゛ウンする
ことで、シリアルクロック信号に同期し安定したタイミ
ングで読み出しデータのシリアル出力動作を開始するこ
とができ、表示データのトントレードが高速化されるに
もかかわらず、シリアルクロック４δ号及びＣ’ｒ Ｒ
のスキャンタイミングに同期した読み出しデータのリア
ルタ・ｆム転送を行うことができ、安定した表示画像を
得ることができるものである。
【図面の簡単な説明】第１図は、この発明が通用されたデュアル・ポート・メ
モリのタイミング制御回路の一部の一実施例を示す回路
図、第２図は、第１図のタイミング制御回路を含むデュアル
・ポート・メモリの一実施例を示すブロック図、第３図は、第２図のデュアル・ポート・メモリにおける
読み出しデータ転送モードの一実施例を示すタイミング
図、第４図は、この発明に先立って本願発明者等が開発した
デ１アル・ボート・メモリの読み出しデータ転送モー１
−を示すタイミング図である。ＴＣ・・・タイミング制御回路、ＣＴＲ・・・カウンタ
回路、ＡＧＩ−ＡＣ３・・・アンドゲート回路、Ｎ Ａ
Ｇ １・・・ナントゲート回路、Ｎ１〜Ｎ４・・・イ
ンバータ回路。Ｍ−ＡＲＹｌ・・・メモリアレイ、ＳＡＩ・・・センス
アンプ、Ｃ３ＷＩ・・・カラムスイッチ、ＲＣＤ・・・
ランダム・アクセス・ポート用カラムアドレスデコーダ
、ＳＣＤ・・・シリアル・アクセス・ボート用カラムア
ドレスデコーダ、ＲＡＤＢ・・・ロウアドレスバンファ
、ＡＭＸ・・・アドレスマルチプレクサ、ＣＡＤＢ・・
・カラムアドレスバンファ、ＲＥＦＣ・・・リフレッシ
ュアドレスカウンタ、ＤＲＩ・・・データレジスタ、Ｄ
ＳＬＩ・・・データセレクタ、Ｐ Ｎ Ｔ・・・ポイン
タ、ＲＩＯ・・・ランダム・アクセス・ポート用入出力
回路、ＦＣ・・・機能制御回路、３１０・・・シリアル
・アクセス・ボート用入出力回路。第１図第２図第３図ω、Ｘ−ＡＹ）纂 ４区