【発明の詳細な説明】〔産業上の利用分野〕本発明は、クロック発生回路に関し、特にＬＳＩのクロ
ック発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a clock generation circuit, and particularly to an LSI clock generation circuit.
本発明は、ＬＳＩのクロック発生回路において、外部ク
ロック入力信号とリング発振器の分周出力を比較して、
リング発振器の経路長を切換制御することにより、外部クロック信号に同期したクロック信号を発生させて
ＬＳＩの同期設計を容易にし、設計工数を削減するもの
である。The present invention provides an LSI clock generation circuit that compares an external clock input signal and a frequency-divided output of a ring oscillator.
By switching and controlling the path length of the ring oscillator, a clock signal synchronized with an external clock signal is generated, facilitating synchronized LSI design and reducing design man-hours.
従来、ＬＳＩは、それ自身でクロック発生回路を持たず
、外部からのクロック信号入力により動作させるものが
大半であった。特にディスクリート部品で構成された論
理回路をＬＳＩ化した場合には、外部からのクロック信
号入力は、単一でなく、複数の周波数あるいは複数のク
ロック発生回路からクロック信号が供給される場合があ
った。Conventionally, most LSIs do not have their own clock generation circuits and are operated by inputting clock signals from the outside. In particular, when converting a logic circuit composed of discrete components into an LSI, the clock signal input from the outside is not just a single clock signal, but may be supplied at multiple frequencies or from multiple clock generation circuits. .
一般にＬＳＩを設計する場合、同期回路形式をとると、
各部のタイミング等の評価が容易となり、設計工数を削
減し期間を短縮することができる。Generally, when designing an LSI, if a synchronous circuit is used,
It becomes easy to evaluate the timing of each part, and it is possible to reduce design man-hours and shorten the period.
ところが、急速にその用途が拡がりつつあるゲートアレ
イＬＳＩ等を用いて非同ル１設計されている装置の一部
をＬＳＩ化すると、既存の回路との整合をとる必要があ
ることから、回路の大幅な変更は通常困難である。この
場合既存の回路との同期をとったＬＳＩのクロック信号
により同期系を構成し、その内部では外部から供給され
るクロックに対して充分に早いクロック信号を使用する
必要がある。However, when converting a part of a non-uniform design device into an LSI using gate array LSIs, etc. whose applications are rapidly expanding, it is necessary to match the existing circuits, so the circuit Major changes are usually difficult. In this case, it is necessary to construct a synchronization system using an LSI clock signal that is synchronized with the existing circuit, and to use a clock signal that is sufficiently faster than the clock supplied from the outside.
しかし、上述した従来のＬＳＩはクロック発生回路を持
たないため、別にクロック発生回路を必要とし、一つの
基準クロック信号に同期した早いクロック信号のＬＳＩ
を設計する場合の設計工数が多くなる問題があった。However, since the conventional LSI described above does not have a clock generation circuit, a separate clock generation circuit is required, and an LSI with a fast clock signal synchronized with one reference clock signal
There was a problem in that the number of design man-hours required when designing the .
本発明は、安定度が高く早いクロック信号が得られ、Ｌ
ＳＩの設計工数と期間を削減できるクロック発生回路を
提供することを目的とする。According to the present invention, a highly stable and fast clock signal can be obtained, and L
The purpose of the present invention is to provide a clock generation circuit that can reduce the number of man-hours and period required for designing SI.
本発明は経路長を選択できるリング発振器と、このリン
グ発振器の出力を分周する分周器と、この分周器出力を
外部から入力されるクロック信号との位相比較を行う位
相比較器とこの比較結果に基づいてリング発振器の経路
長の長さを切換え制御する制御回路とを備えたことを特
徴とする。The present invention includes a ring oscillator whose path length can be selected, a frequency divider that divides the output of this ring oscillator, a phase comparator that compares the phase of this frequency divider output with a clock signal input from the outside, and this invention. The present invention is characterized by comprising a control circuit that switches and controls the path length of the ring oscillator based on the comparison result.
リング発振器の分周出力と外部クロック信号との比較を
とり、その比較出力によりリング発振器の経路長を切換
制御する。The frequency-divided output of the ring oscillator is compared with an external clock signal, and the path length of the ring oscillator is switched and controlled based on the comparison output.
これにより外部クロック信号より早いクロック信号によ
り同期系を構成することができる。This allows a synchronous system to be constructed using a clock signal faster than the external clock signal.
以下、本発明の一実施例を図面を参照して説明する。Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
図は、本発明の一実施例を示すブロック構成図である。The figure is a block diagram showing one embodiment of the present invention.
インバータｌ、バッファ２．３．４．５．６．７および
セレクタ８はリング状に縦続接続されてリング発振器９
を構成する。セレクタ８は、バッファ２〜７を介する信
号経路を制御入力により切換選択できるもので、経路長
を切換選択することにより発振周波数を変更できる。Inverter l, buffer 2.3.4.5.6.7 and selector 8 are cascaded in a ring to generate ring oscillator 9.
Configure. The selector 8 can switch and select the signal path via the buffers 2 to 7 by control input, and can change the oscillation frequency by switching and selecting the path length.
このリング発振器９の出力ｎｆｏは、バッファｌＯを介
してＬＳＩ内部に供給されるとともに、分周器１１に入
力される。分周器１１で１／ｎに分周された出力は位相
比較回路１２に入力され、外部クロック端子１３および
入力バッファ１４を介して入力された外部クロック信号
ｒ０と位相比較される。この位相比較回路は位相の進み
遅れに応じてアップ信号またはダウン信号を出力して、
アンプダウンカウンタ１５を駆動する。この位相比較回
路１２は分周器１１の出力が外部クロック信号より進ん
でいるときは外部クロックをアップダウンカウンタのア
ップ入力端子に入力し、遅れているときは、ダウン信号
入力端子に入力する構成あるいは出力波形のデユーティ
比を変更する構成など周知の位相比較回路技術を使用で
きる。The output nfo of the ring oscillator 9 is supplied to the inside of the LSI via the buffer IO, and is also input to the frequency divider 11. The output frequency-divided by frequency divider 11 to 1/n is inputted to phase comparison circuit 12, and the phase is compared with external clock signal r0 inputted via external clock terminal 13 and input buffer 14. This phase comparator circuit outputs an up signal or a down signal depending on the phase lead or lag.
The amplifier down counter 15 is driven. This phase comparator circuit 12 is configured to input the external clock to the up input terminal of the up/down counter when the output of the frequency divider 11 is ahead of the external clock signal, and input it to the down signal input terminal when it is behind the external clock signal. Alternatively, well-known phase comparator circuit techniques such as a configuration that changes the duty ratio of the output waveform can be used.
アップダウンカウンタ１５の並列出力によりセレクタ８
を切換選択し、セレクタ８は、リング発振器９のクロッ
ク信号が遅れているときは経路長を短く、進んでいると
きは経路長を長く切換選択するので、リング発振器９の
発振周波数ｎｆｏを外部クロック信号「。に同期して制
御することができる。The selector 8 is selected by the parallel output of the up/down counter 15.
When the clock signal of the ring oscillator 9 is delayed, the selector 8 shortens the path length, and when the clock signal of the ring oscillator 9 is ahead, the path length is lengthened. It can be controlled in synchronization with the signal '.
本実施例回路は、このように構成するので、入力する外
部クロック信号をＬＳＩに供給される外部クロック信号
のなかでもっとも高周波のものとすることにより、複数
のクロック発生器からＬＳＩに供給されるクロックに比
較し充分に高速のものとすることができる。また外部ク
ロック信号により位相制御されるので、通常のリング発
振器に比較して安定なりロック信号を発生することがで
きる。本実施例クロック発生回路により発生されたクロ
ック信号をＬＳＩの主クロツク信号として用いることに
よりＬＳＩチップ全体を容易に同期回路として構成する
ことができる。Since the circuit of this embodiment is configured in this way, by setting the input external clock signal to the one with the highest frequency among the external clock signals supplied to the LSI, the circuit can be supplied from a plurality of clock generators to the LSI. It can be made sufficiently faster than the clock. Furthermore, since the phase is controlled by an external clock signal, it is possible to generate a more stable lock signal than a normal ring oscillator. By using the clock signal generated by the clock generating circuit of this embodiment as the main clock signal of the LSI, the entire LSI chip can be easily configured as a synchronous circuit.
さらに、直接外部を駆動する必要がないから、外部から
同一周波数のクロック信号を供給する場合と比較して低
電力消費とすることができ、論理回路において安定に信
号の逓倍を行うことが困難であったものが、分周器１１
の分周比を適宜定めることにより任意の逓倍を行うこと
が容易である。Furthermore, since there is no need to directly drive an external device, power consumption can be reduced compared to when a clock signal of the same frequency is supplied externally, and it is difficult to stably multiply signals in logic circuits. What was there was frequency divider 11
By appropriately determining the division ratio of , it is easy to perform arbitrary multiplication.
このようにして、ＬＳＩの内部クロック信号ｎｆｏを外
部の基準クロック信号ｆ０に同期させて使用することが
できるので、システム全体を基準クロック信号に同期さ
せた設計が容易となる。In this way, the internal clock signal nfo of the LSI can be used in synchronization with the external reference clock signal f0, making it easy to design the entire system in synchronization with the reference clock signal.
以上説明したように、本発明は、リング発生器と分周器
をＬＳＩに内蔵して分周した発振器出力と外部からのク
ロック信号を位相比較し発振周波数を制御することによ
り、外部より入力されたクロック信号にくらべて高速の
クロック信号を得ることができる。また、クロック信号
の安定度が高く、このクロック発生回路を用いて同期設
計を行うことによりＬＳＩチップ全体の同期設計を行う
ことができ、設計工数を削減し、設計期間を短縮するこ
とができる。As explained above, the present invention incorporates a ring generator and a frequency divider into an LSI, compares the phase of the divided oscillator output with an external clock signal, and controls the oscillation frequency. It is possible to obtain a faster clock signal than a clock signal obtained by using the same method. Further, the stability of the clock signal is high, and by performing synchronous design using this clock generation circuit, the entire LSI chip can be synchronously designed, reducing the number of design steps and shortening the design period.
さらに、通常論理回路においては実現が困難であった逓
倍器を容易に実現できる効果がある。Furthermore, there is an effect that a multiplier, which is difficult to realize in a normal logic circuit, can be easily realized.
図は本発明一実施例を示す構成ブロック図。１・・・インバータ、２〜７、ｌＯ・・・バッファ、８
・・・セレクタ、９・・リング発振器、１１・・・分周
器、１２・・・位相比較回路、１３・・・外部クロック
端子、１４・・・入力バッファ、１５・・・アップダウ
ンカウンタ。The figure is a configuration block diagram showing one embodiment of the present invention. 1... Inverter, 2 to 7, lO... Buffer, 8
... Selector, 9... Ring oscillator, 11... Frequency divider, 12... Phase comparison circuit, 13... External clock terminal, 14... Input buffer, 15... Up/down counter.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045459AJPS63211919A (en) | 1987-02-27 | 1987-02-27 | Clock generating circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045459AJPS63211919A (en) | 1987-02-27 | 1987-02-27 | Clock generating circuit |
| Publication Number | Publication Date |
|---|---|
| JPS63211919Atrue JPS63211919A (en) | 1988-09-05 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045459APendingJPS63211919A (en) | 1987-02-27 | 1987-02-27 | Clock generating circuit |
| Country | Link |
|---|---|
| JP (1) | JPS63211919A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04232886A (en)* | 1990-08-03 | 1992-08-21 | Bio Medic Data Syst Inc | Passive responder |
| JPH09238053A (en)* | 1996-02-29 | 1997-09-09 | Sony Corp | Ring oscillator and pll circuit |
| JP2002543732A (en)* | 1999-04-30 | 2002-12-17 | モーセッド・テクノロジーズ・インコーポレイテッド | Frequency multiplication delay lock loop |
| JP2004507962A (en)* | 2000-08-31 | 2004-03-11 | ザイリンクス インコーポレイテッド | Digital clock multiplier and divider with synchronization |
| US6731708B1 (en) | 1997-12-17 | 2004-05-04 | Nec Corporation | Clock signal control device |
| JP2006515096A (en)* | 2003-03-25 | 2006-05-18 | インテル コーポレイション | Circuit and method for generating a clock signal |
| JP2007124196A (en)* | 2005-10-27 | 2007-05-17 | Nec Electronics Corp | Dll circuit and its testing method |
| JP2008533916A (en)* | 2005-03-18 | 2008-08-21 | アルテラ コーポレイション | Variable delay network |
| JP2010192976A (en)* | 2009-02-16 | 2010-09-02 | Nec Corp | Ring oscillator, and pll circuit using the same |
| JPWO2009104358A1 (en)* | 2008-02-21 | 2011-06-16 | 株式会社アドバンテスト | Ring oscillator |
| JP2013514045A (en)* | 2009-12-14 | 2013-04-22 | クアルコム，インコーポレイテッド | Adaptive clock generator, system and method |
| JP2016126518A (en)* | 2014-12-26 | 2016-07-11 | 株式会社メガチップス | Device and method for generating random numbers |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313941A (en)* | 1976-07-23 | 1978-02-08 | Chino Works Ltd | Data collecting device |
| JPS61113323A (en)* | 1984-11-07 | 1986-05-31 | Toshiba Corp | voltage controlled oscillation circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313941A (en)* | 1976-07-23 | 1978-02-08 | Chino Works Ltd | Data collecting device |
| JPS61113323A (en)* | 1984-11-07 | 1986-05-31 | Toshiba Corp | voltage controlled oscillation circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04232886A (en)* | 1990-08-03 | 1992-08-21 | Bio Medic Data Syst Inc | Passive responder |
| JPH09238053A (en)* | 1996-02-29 | 1997-09-09 | Sony Corp | Ring oscillator and pll circuit |
| US6731708B1 (en) | 1997-12-17 | 2004-05-04 | Nec Corporation | Clock signal control device |
| JP2010074859A (en)* | 1999-04-30 | 2010-04-02 | Mosaid Technol Inc | Frequency-multiplying circuit |
| US8558593B2 (en) | 1999-04-30 | 2013-10-15 | Mosaid Technologies Incorporated | Frequency-doubling delay locked loop |
| JP2002543732A (en)* | 1999-04-30 | 2002-12-17 | モーセッド・テクノロジーズ・インコーポレイテッド | Frequency multiplication delay lock loop |
| US7746136B2 (en) | 1999-04-30 | 2010-06-29 | Mosaid Technologies Incorporated | Frequency-doubling delay locked loop |
| US8283959B2 (en) | 1999-04-30 | 2012-10-09 | Mosaid Technologies Incorporated | Frequency-doubling delay locked loop |
| US8754687B2 (en) | 1999-04-30 | 2014-06-17 | Conversant Intellectual Property Management Inc. | Frequency-doubling delay locked loop |
| JP2004507962A (en)* | 2000-08-31 | 2004-03-11 | ザイリンクス インコーポレイテッド | Digital clock multiplier and divider with synchronization |
| JP2006515096A (en)* | 2003-03-25 | 2006-05-18 | インテル コーポレイション | Circuit and method for generating a clock signal |
| JP2008533916A (en)* | 2005-03-18 | 2008-08-21 | アルテラ コーポレイション | Variable delay network |
| JP2007124196A (en)* | 2005-10-27 | 2007-05-17 | Nec Electronics Corp | Dll circuit and its testing method |
| JPWO2009104358A1 (en)* | 2008-02-21 | 2011-06-16 | 株式会社アドバンテスト | Ring oscillator |
| JP2010192976A (en)* | 2009-02-16 | 2010-09-02 | Nec Corp | Ring oscillator, and pll circuit using the same |
| JP2013514045A (en)* | 2009-12-14 | 2013-04-22 | クアルコム，インコーポレイテッド | Adaptive clock generator, system and method |
| JP2016126518A (en)* | 2014-12-26 | 2016-07-11 | 株式会社メガチップス | Device and method for generating random numbers |
| Publication | Publication Date | Title |
|---|---|---|
| US5268656A (en) | Programmable clock skew adjustment circuit | |
| JP3209943B2 (en) | Voltage control delay circuit, direct phase control type voltage controlled oscillator, clock / data recovery circuit, and clock / data recovery device | |
| US5126691A (en) | Variable clock delay circuit | |
| US6563349B2 (en) | Multiplexor generating a glitch free output when selecting from multiple clock signals | |
| US5786715A (en) | Programmable digital frequency multiplier | |
| JPH0519892A (en) | Variable clock frequency dividing circuit | |
| JPH0993100A (en) | Phase comparator | |
| JP3810408B2 (en) | Clock generation circuit | |
| JPS63211919A (en) | Clock generating circuit | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| JP2003198339A (en) | Semiconductor device | |
| US6147532A (en) | PLL circuit capable of preventing malfunction of FF circuits connected thereto and semiconductor integrated circuit including the PLL circuit | |
| JPH09148907A (en) | Synchronous semiconductor logic device | |
| JPH0210768A (en) | semiconductor chip | |
| JP2000224026A (en) | Divider circuit | |
| JPH0851346A (en) | Timing signal generation circuit | |
| JP3508762B2 (en) | Frequency divider | |
| JP3630870B2 (en) | System clock generation circuit | |
| CN100381968C (en) | System clock pulse switching device and method for switching frequency thereof | |
| Aguiar et al. | Oscillatorless clock multiplication | |
| JPH06334491A (en) | Clock generating circuit | |
| KR100282486B1 (en) | Clock generation circuit of semiconductor device | |
| JPH0277914A (en) | Multi-phase clock generating circuit | |
| JP2841360B2 (en) | Timing generator | |
| JPH0738398A (en) | Clock switching circuit |