【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、コレクタ・トップ構造のヘテロ接合バイポー
ラトランジスタおよびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a collector-top structure heterojunction bipolar transistor and a method for manufacturing the same.
（従来の技術）バイポーラトランジスタには、縦形トランジスタと横形
トランジスタがある。高周波用には、薄いベース層形成
が可能で高い遮断周波数が得られる縦形トランジスタが
好ましい。縦形トランジスタには、エミッタが半導体表
面側に設けられたエミッタ・トップ構造とコレクタが半
導体表面に設けられたコレクタ・トップ構造がある。ト
ランジスタの電力利得はエミッタ接地形式で最大となる
ので、集積化や実装を考慮すると」レクタ・トップ構造
が有利である。しかし縦形トランジスタは、トランジス
タとして動作する真性トランジスタ領域の他にベース電
極を形成する外部ベース領域が必要であり、この外部ベ
ース領域が寄生容量として入る。このため、コレクタ・
トップ構造では、エミッタ面積がコレクタ面積より大き
くなってしまい、エミッタ・トップ構造に比べて電流利
得が低くなる。また外部ベース領域下部に蓄積するキャ
リアによりエミッタ容量が増大し、遮断周波数がエミッ
タ・トップ構造に比べて１桁程度低くなってしまう。こ
れらの難点のため従来はコレクタ・トップ構造は、１１
ｍ以外には用いられていない。(Prior Art) Bipolar transistors include vertical transistors and horizontal transistors. For high frequencies, vertical transistors are preferred because they allow formation of a thin base layer and provide a high cutoff frequency. Vertical transistors include an emitter-top structure in which the emitter is provided on the semiconductor surface side and a collector-top structure in which the collector is provided on the semiconductor surface side. Since the power gain of the transistor is maximized when the emitter is grounded, the rectifier-top structure is advantageous in terms of integration and packaging. However, a vertical transistor requires an external base region that forms a base electrode in addition to an intrinsic transistor region that operates as a transistor, and this external base region enters as a parasitic capacitance. For this reason, the collector
In the top structure, the emitter area is larger than the collector area, resulting in a lower current gain than in the emitter-top structure. Furthermore, the emitter capacitance increases due to the carriers accumulated under the external base region, and the cutoff frequency becomes about one order of magnitude lower than that of the emitter-top structure. Due to these difficulties, the collector top structure has traditionally been 11
It is not used for anything other than m.
コレクタ・トップ構造の利点を生かし、その性能向上を
図る試みは従来より行われている。例えば、シリコンを
用いたトランジスタでは、外部ベース領域を多結晶シリ
コン膜により形成し、外部ベース領域下部に３ｉ０２膜
等の絶縁膜を埋め込む構造が提案されている。しかしこ
の構造は、シリコンの選択エピタキシャル成長またはＳ
ｉＯ２膜と多結晶シリコン膜による外部ベース領域の埋
め込み、等の複雑な工程を必要とする。Attempts have been made to take advantage of the collector top structure and improve its performance. For example, in a transistor using silicon, a structure has been proposed in which an external base region is formed of a polycrystalline silicon film and an insulating film such as a 3i02 film is buried below the external base region. However, this structure cannot be achieved by selective epitaxial growth of silicon or S
This requires complicated steps such as burying the external base region with an iO2 film and a polycrystalline silicon film.
他の試みとして、■−ｖ族化合物半導体を用いてコレク
タ・トップ構造を形成することが提案されている。この
構造では例えば、外部ベース領域のｐｎ接合をベース層
下の広バンドギヤツプ半導体層中に形成することにより
、真性トランジスタ部分のヘテロｐｎ接合の障壁電位と
広バンドギャップホモｐｎ接合の障壁電位の差を利用し
て、外６一部ベース領域へのキャリア注入およびキャリア蓄積を抑
制することができる。これにより、遮断周波数が１７０
）ｌｘと優れた特性が得られている（例えば、Ｅ １ｅ
ｃｔｒｏｎｉｃｓ Ｌ ｅｔｔｅｒｓ ｖｏｌ、２
２ ｐ、３１５−３１６）。しかしこの構造では、外
部ベース下は順バイアス状態のｐｎ接合であり、より高
速の動作を達成するためには更に外部ベース領域の容量
を減らすことが必要である。As another attempt, it has been proposed to form a collector top structure using a ■-v group compound semiconductor. In this structure, for example, by forming the pn junction in the external base region in the wide bandgap semiconductor layer below the base layer, the difference between the barrier potential of the hetero pn junction and the barrier potential of the wide bandgap homopn junction in the intrinsic transistor part is reduced. By utilizing this, carrier injection and carrier accumulation into the outer base region can be suppressed. This results in a cutoff frequency of 170
) lx and excellent characteristics have been obtained (for example, E 1e
ctronics L etters vol, 2
2 p, 315-316). However, in this structure, there is a pn junction in a forward bias state below the external base, and in order to achieve higher speed operation, it is necessary to further reduce the capacitance of the external base region.
外部ベース領域の容量を低減する方法として、例えばエ
ミッタ・トップ構造のＡβＧａＡｓ／ＧａＡＳ系ヘテロ
接合トランジスタでは、外部ベース領域下部にプロトン
や酸素イオンを打込み、外部ベース領域下部を高抵抗化
する手法が知られている。しかし、コレクタ・トップ構
造では外部ベース接合は順バイアス下にあり、高抵抗領
域は電子と正孔の同時注入により消滅してしまい、容量
低減の効果は期待できなかった。As a method for reducing the capacitance of the external base region, for example, in an emitter-top structure AβGaAs/GaAS heterojunction transistor, a method is known in which protons or oxygen ions are implanted into the lower part of the external base region to increase the resistance. It is being However, in the collector-top structure, the external base junction is under forward bias, and the high-resistance region disappears due to simultaneous injection of electrons and holes, so no effect on capacitance reduction could be expected.
以上の問題点を更に図面を用いて具体的に説明する。The above problems will be further explained in detail with reference to the drawings.
第７図は、従来のコレクタ・トップ構造ヘテロ接合トラ
ンジスタの代表的な例である。半絶縁性ＧａＡＳ基板４
１に、エミッタ層となるｎ＋型ＧａＡＳ層４２およびｎ
型ＡｎＧａＡｓ層４３が順次形成され、この上にベース
層となるｐ＋型ＧａＡＳ層４４が形成され、更にこの上
にコレクタ層となるｎ型ＧａＡＳ層４５およびｎ＋型Ｇ
ａＡＳ層４６が形成されている。ｎ型ＡｆｆｉＧａＡｓ
層４３は、ベース層であるｐ＋型ＧａＡＳ層４４に接す
る領域に２０〜５０ｎｍの範囲でＡβの組成比が次第に
小さくなるＡＩ２組成比傾斜層を有する。外部ベース領
域には、アクセプタ不純物のイオン注入または拡散によ
り、ｎ型ＡｎＧａＡｓ層４２に達する深いｐｎ接合を形
成するｐ＋型層４７が形成されている。４８．４９゜５
０はそれぞれコレクタ、ベース、エミッタの各電極であ
る。５１は素子分離領域の高抵抗層である。FIG. 7 is a typical example of a conventional collector-top structure heterojunction transistor. Semi-insulating GaAS substrate 4
1, an n + type GaAS layer 42 and an n
A type AnGaAs layer 43 is sequentially formed, a p+ type GaAS layer 44 serving as a base layer is formed on this, and an n type GaAS layer 45 serving as a collector layer and an n+ type G layer are further formed on this.
An aAS layer 46 is formed. n-type AffiGaAs
The layer 43 has an AI2 composition ratio gradient layer in which the composition ratio of Aβ gradually decreases in the range of 20 to 50 nm in a region in contact with the p+ type GaAS layer 44 serving as the base layer. A p+ type layer 47 forming a deep pn junction reaching the n type AnGaAs layer 42 is formed in the external base region by ion implantation or diffusion of acceptor impurities. 48.49゜5
0 are collector, base, and emitter electrodes, respectively. 51 is a high resistance layer in the element isolation region.
この構成では前述のように、真性トランジスタ領域では
ｎ型ＡβＧａＡｓ層４３がベース層に接する部分にへ２
組成傾斜層を有するため、ベース・エミッタ接合の電位
障壁はほぼＧａＡｓのバンドギャップに等しい１．４ｅ
Ｖ程度となる。一方、外部ベース領域のｐｎ接合はＡ４
組成比が例えば０．３のｎ型ＡＲＧａＡＳ層４３中に形
成されるため、その障壁電位は約１．８８Ｖと大きい。In this configuration, as described above, in the intrinsic transistor region, the n-type AβGaAs layer 43 is separated from the base layer in a portion that is in contact with the base layer.
Since it has a compositionally graded layer, the potential barrier of the base-emitter junction is 1.4e, which is approximately equal to the bandgap of GaAs.
It will be about V. On the other hand, the pn junction in the external base region is A4
Since it is formed in the n-type ARGaAS layer 43 with a composition ratio of 0.3, for example, its barrier potential is as large as about 1.88V.
このため、真性トランジスタ領域でエミッタ電流が流れ
ても外部ベース領域を流れる電流は非常に小さいものと
なる。これが、コレクタ・トップ構造ヘテロ接合トラン
ジスタの長所である。しかし実際には、イオン注入ある
いは拡散で形成した外部ベース領域のｐｎ接合部には結
晶欠陥が多数存在し、大きい再結合電流が流れる。この
結果、電流利得も１００以下に低下してしまうことが多
い。Therefore, even if an emitter current flows in the intrinsic transistor region, the current flowing in the extrinsic base region is very small. This is the advantage of collector-top structure heterojunction transistors. However, in reality, many crystal defects exist in the pn junction of the external base region formed by ion implantation or diffusion, and a large recombination current flows. As a result, the current gain often decreases to 100 or less.
また外部ベース領域のｐｎ接合の容量が比較的大きく、
１．４Ｖの順バイアス条件で約３ｆＦ／μｍ２となる。In addition, the capacitance of the pn junction in the external base region is relatively large,
Under a forward bias condition of 1.4V, it is approximately 3fF/μm2.
この外部ベース領域の容量はトランジスタの高速動作を
妨げる原因となる。This external base region capacitance hinders high-speed operation of the transistor.
（発明が解決しようとする問題点）以上のように従来のコレクタ・トップ構造のヘテロ接合
トランジスタでは、外部ベース領域を流れる電流および
外部ベース領域のｐｎ接合容量が無視できず、十分な電
流利得と遮断周波数を得ることができなかった。(Problems to be Solved by the Invention) As described above, in the conventional collector-top structure heterojunction transistor, the current flowing through the external base region and the pn junction capacitance of the external base region cannot be ignored, and sufficient current gain cannot be achieved. Unable to obtain cutoff frequency.
本発明はこの様な問題を解決して、優れた特性を実現し
たヘテロ接合バイポーラトランジスタとその製造方法を
提供することを目的とする。An object of the present invention is to solve these problems and provide a heterojunction bipolar transistor that achieves excellent characteristics and a method for manufacturing the same.
［発明の構成］（問題点を解決するための手段）本発明にがかるヘテロ接合バイポーラトランジスタは、
エミッタ層を第１導電型の第１半導体層とこれよりバン
ドギャップの大きい第１導電型の第２半導体層の積層構
造とし、この上に第２半導体層よりバンドギャップの小
さい第２導電型の第３半導体層からなるベース層、およ
び第１導電型の第４半導体層からなるコレクタ層を有し
、外部ベース領域は前記第２半導体層がその厚み方向全
体に亙って高抵抗化されていることを特徴とする。[Structure of the Invention] (Means for Solving the Problems) A heterojunction bipolar transistor according to the present invention has the following features:
The emitter layer has a laminated structure of a first semiconductor layer of the first conductivity type and a second semiconductor layer of the first conductivity type with a larger bandgap, and on top of this, a second semiconductor layer of the second conductivity type with a smaller bandgap than the second semiconductor layer. It has a base layer made of a third semiconductor layer and a collector layer made of a fourth semiconductor layer of the first conductivity type, and the external base region has a high resistance of the second semiconductor layer throughout its thickness. It is characterized by the presence of
このようなヘテロ接合バイポーラトランジスタを製造す
る本発明の第１の方法は、基板上に、工ミッタ層となる
第１導電型の第１半導体層とこれよりバンドギャップの
大きい第１導電型の第２半導体層、この第２半導体層よ
りバンドギャップの小さいベース層となる第２導電型の
第３半導体層、およびコレクタ層となる第１導電型の第
４半導体層を順次エピタキシャル成長させ、外部ベース
領域には不純物をドープしてエミッタ層中の第２半導体
層をその厚み方向全体に亙って高抵抗化する。A first method of the present invention for manufacturing such a heterojunction bipolar transistor includes a first semiconductor layer of a first conductivity type, which serves as an emitter layer, and a second semiconductor layer of a first conductivity type, which has a larger bandgap than the semiconductor layer, on a substrate. A second semiconductor layer, a third semiconductor layer of the second conductivity type which becomes a base layer with a smaller band gap than the second semiconductor layer, and a fourth semiconductor layer of the first conductivity type which becomes a collector layer are sequentially grown epitaxially to form an external base region. The second semiconductor layer in the emitter layer is doped with impurities to make the second semiconductor layer high in resistance throughout its thickness.
本発明の第２の方法は、第１の方法が外部ベース領域を
高抵抗化する手法を用いたのに対し、逆に真性トランジ
スタ領域を低抵抗化する手法を用いる。即ち基板上に、
エミッタ層となる高抵抗の第１半導体層とこれよりバン
ドギャップの大きい高抵抗の第２半導体層、この第２半
導体層よりバンドギャップの小さいベース層となる第２
導電型の第３半導体層、およびコレクタ層となる高抵抗
の第４半導体層を順次エピタキシャル成長させ、真性ト
ランジスタ領域に、ベース層の第３半導体層の導電型を
反転させない程度に不純物をドープして、エミッタ層お
よびコレクタ層となる第１゜第２および第４半導体層を
第１導電型にする。The second method of the present invention uses a method of reducing the resistance of the intrinsic transistor region, whereas the first method uses a method of increasing the resistance of the external base region. That is, on the substrate,
A first semiconductor layer with high resistance that becomes an emitter layer, a second semiconductor layer with high resistance that has a larger band gap than the second semiconductor layer, and a second semiconductor layer that serves as a base layer that has a smaller band gap than the second semiconductor layer.
A conductive type third semiconductor layer and a high-resistance fourth semiconductor layer serving as a collector layer are sequentially epitaxially grown, and impurities are doped into the intrinsic transistor region to an extent that the conductive type of the third semiconductor layer, which is a base layer, is not reversed. , the first, second and fourth semiconductor layers, which will become the emitter layer and the collector layer, are of the first conductivity type.
（作用）上述した外部ベース構造では、エミッタ・ベース接合が
順バイアス状態になっても、電子、正孔のいずれも、広
バンドギャップの高抵抗半導体により形成されたヘテロ
障壁のためにその高抵抗半導体領域に注入される量が低
減される。このため、高抵抗半導体層の抵抗はエミッタ
・ベース接合が順バイアスの条件下でも低下せず、電気
的に絶縁体と同等の働きをする。この結果、コレクタ・
トップ構造でも高い電流利得が得られる。また外部ベー
ス領域の容量が従来構造に比べて小さいので、高い遮断
周波数が得られる。(Function) In the above-mentioned external base structure, even if the emitter-base junction is in a forward bias state, both electrons and holes are blocked by the high resistance due to the hetero barrier formed by the wide band gap high resistance semiconductor. The amount implanted into the semiconductor region is reduced. Therefore, the resistance of the high-resistance semiconductor layer does not decrease even under forward bias conditions at the emitter-base junction, and it functions electrically equivalent to an insulator. As a result, the collector
High current gain can be obtained even with the top structure. Furthermore, since the capacitance of the external base region is smaller than that of the conventional structure, a high cutoff frequency can be obtained.
また、製造面からは、■ビタキシャル成長とイオン注入
または拡散のみによって形成可能であり、例えば従来の
ＳｉＯ２膜の埋込み法と比較して非常に簡便である。In addition, from the manufacturing point of view, (1) it can be formed only by bitaxial growth and ion implantation or diffusion, which is very simple compared to, for example, the conventional SiO2 film embedding method.
（実施例）以下、本発明の詳細な説明する。(Example)The present invention will be explained in detail below.
第１図は一実施例のＡＩＧａＡＳ／ＧａＡＳ系を用いた
ヘテロ接合トランジスタである。半絶縁性ＧａＡｓ基板
１に、エミッタ層を構成する第１半導体層としてｎ＋型
ＧａＡＳ層２とｎ型ＧａＡｓ層３が形成され、更に第２
半導体層として第１半導体層よりバンドギャップの大き
いｎ型ＡｎＧａＡｓ層４が形成されている。このエミッ
タ層上にベース層を構成する第３半導体層としてｐ＋型
ＧａＡｓ層５が形成され、この上にコレクタ層を構成す
る第４半導体層としてｎ型ＧａＡＳ層６が形成され、更
にこの上にｎ＋型コンタクト層７が形成されている。ｎ
１型コンタクト層７にはコレクタ電極８が形成されてい
る。外部ベース領域は、プロトンのイオン注入等によっ
て、エミッタ層として用いられるバンドギャップの広い
ｎ型ＡｆｆｉＧａＡｓ層４の部分が厚み方向に全て高抵
抗層９とされている。即ち外部ベース領域の高抵抗層９
は、その底部１０がエミッタ層の第１半導体層であるｎ
型ＧａＡｓ層３に達する深さに形成されている。ベース
層であるｐ＋型ＧａＡＳ層５は、外部ベース領域でも低
抵抗を保つように予め不純物濃度が十分高く設定されて
いる。ベース電極１３は、外部ベース領域に溝を形成し
てｎ型ＧａＡｓ層５にコンタクトさせている。またエミ
ッタ電極１４は、外部ベース領域の外側に深い溝を形成
してｎ“型ＧａＡＳＩ！２を露出させてこれにコンタク
トさせている。１５は素子分離用の高抵抗層である。FIG. 1 shows an embodiment of a heterojunction transistor using an AIGaAS/GaAS system. An n+ type GaAS layer 2 and an n type GaAs layer 3 are formed on a semi-insulating GaAs substrate 1 as a first semiconductor layer constituting an emitter layer, and a second semiconductor layer 3 is formed on a semi-insulating GaAs substrate 1.
An n-type AnGaAs layer 4 having a larger band gap than the first semiconductor layer is formed as a semiconductor layer. A p+ type GaAs layer 5 is formed as a third semiconductor layer constituting a base layer on this emitter layer, an n-type GaAs layer 6 is formed as a fourth semiconductor layer constituting a collector layer, and further on this. An n+ type contact layer 7 is formed. n
A collector electrode 8 is formed on the type 1 contact layer 7 . In the external base region, a portion of the n-type AffiGaAs layer 4 with a wide bandgap used as an emitter layer is made into a high resistance layer 9 in the thickness direction by ion implantation of protons or the like. That is, the high resistance layer 9 in the external base region
is the first semiconductor layer whose bottom 10 is the emitter layer.
It is formed to a depth that reaches the type GaAs layer 3. The impurity concentration of the p+ type GaAS layer 5, which is the base layer, is set in advance to be sufficiently high so as to maintain a low resistance even in the external base region. The base electrode 13 is brought into contact with the n-type GaAs layer 5 by forming a groove in the external base region. Further, the emitter electrode 14 has a deep groove formed outside the external base region to expose and contact the n" type GaASI!2. 15 is a high resistance layer for element isolation.
このように構成されたヘテロ接合バイポーラトランジス
タの特性を、従来構造のものと比較しながら以下に具体
的に説明する。The characteristics of the heterojunction bipolar transistor configured as described above will be specifically explained below while comparing with those of the conventional structure.
第４図（ａ）（ｂ）は、第７図に示した従来構造のそれ
ぞれ真性トランジスタ領域と外部ベース領域のバンド図
を示している。真性トランジスタ領域では第４図（ａ）
のように、黒丸で示した電子と白丸で示した正孔の動き
に示されるように、エミッタ接合を横切るのは電子電流
が主体である。FIGS. 4(a) and 4(b) show band diagrams of the intrinsic transistor region and extrinsic base region, respectively, of the conventional structure shown in FIG. 7. In the intrinsic transistor region, Figure 4(a)
As shown in the movement of electrons (black circles) and holes (white circles), it is mainly the electron current that crosses the emitter junction.
外部ベース領域では第４図（ｂ）に示すように、Ａ多Ｑ
ａＡＳ層一部までｐ型になりＡａＧａＡＳ層内にｐｎ接
合が形成されている。従って注入電流は真性トランジス
タ領域に比べて小さい。しかしながら、Ｘ印で示した欠
陥を介した再結合電流が大きくなる。また１、２Ｖの順
バイアスで形成される空乏層幅はおよそ５０ｎｍとなっ
ている。In the external base area, as shown in FIG. 4(b), A and Q
Part of the aAS layer becomes p-type, and a pn junction is formed within the AaGaAS layer. Therefore, the injection current is smaller than in the intrinsic transistor region. However, the recombination current through the defects indicated by the X marks increases. Further, the width of the depletion layer formed with a forward bias of 1 or 2 V is approximately 50 nm.
これに対し、第４図（Ｃ）は、第１図に示す実施例のヘ
テロ接合トランジスタの外部ベース領域のバンド図であ
る。この実施例では、外部ベース領域はバンドギャップ
の大きいＡｎＧａＡｓ層全体が高抵抗化されていて、電
子、正孔いずれに対しても高いヘテロ障壁が生じている
。従って高抵抗ＡｆｆｉＧａＡｓ層中へのキャリア注入
は少ない。On the other hand, FIG. 4C is a band diagram of the external base region of the heterojunction transistor of the embodiment shown in FIG. In this embodiment, the entire AnGaAs layer with a large band gap in the external base region has a high resistance, creating a high heterobarrier for both electrons and holes. Therefore, carrier injection into the high resistance AffiGaAs layer is small.
また、ＡβＧａＡＳ層中に多数の欠陥が存在しても、電
子と正孔は空間的に分離されているので、再結合電流も
従来に比べて極めて小さい。以上によりこの実施例では
高い電流利得が得られる。また外部ベース領域の接合容
量はこの実施例の場合、約３００ｎｍの厚い高抵抗層で
決定され、０．３５ｆＦ／μＴｒＬ２程度である。従っ
て高い遮断周波数が得られる。Further, even if there are many defects in the AβGaAS layer, since electrons and holes are spatially separated, the recombination current is also extremely small compared to the conventional one. As described above, a high current gain can be obtained in this embodiment. Further, in this embodiment, the junction capacitance of the external base region is determined by a thick high resistance layer of approximately 300 nm, and is approximately 0.35 fF/μTrL2. Therefore, a high cutoff frequency can be obtained.
第５図（ａ）はこの実施例での入力電圧−出力電流特性
であり、同図（ｂ）は従来例での入力電圧−出力電流特
性である。この実施例では、外部ベース領域を流れるベ
ース電流ＩＢｅｘｔは極めて小さく、コレクタ電流Ｉ。FIG. 5(a) shows the input voltage-output current characteristic in this embodiment, and FIG. 5(b) shows the input voltage-output current characteristic in the conventional example. In this embodiment, the base current IBext flowing through the extrinsic base region is very small and the collector current I.
の広い範囲に亙って電流増幅率１５０以上が得られてい
る。一方従来例では、第５図（ｂ）に示すようにベース
電流に占める外部ベース電流１ａｅＸｊの割合いが人き
く、ｎ値も２に近くなり、電流増幅率は高電流領域で２
０程度であった。A current amplification factor of 150 or more is obtained over a wide range of. On the other hand, in the conventional example, as shown in FIG. 5(b), the ratio of the external base current 1aeXj to the base current is very high, the n value is close to 2, and the current amplification factor is 2 in the high current region.
It was about 0.
第６図は、この実施例と従来例のトランジスタについて
、入力電圧と入力容量の関係を比較して示したものであ
る。この実施例では、外部ベース領域のエミッタ接合容
量は入力電圧によらず一定で、真性トランジスタ領域で
の容量とほぼ等しい。FIG. 6 shows a comparison of the relationship between input voltage and input capacitance for transistors of this embodiment and a conventional example. In this embodiment, the emitter junction capacitance of the extrinsic base region is constant regardless of the input voltage and is approximately equal to the capacitance in the intrinsic transistor region.
これに対し従来例では、外部ベース領域の接合容量が真
性トランジスタ領域のほぼ２倍存在する。In contrast, in the conventional example, the junction capacitance of the extrinsic base region is approximately twice that of the intrinsic transistor region.
これによりこの実施例では、遮断周波数が従来例の２倍
以上の５０ Ｇ Ｈ２という値が得られている。As a result, in this example, a cutoff frequency of 50 GH2, which is more than twice that of the conventional example, is obtained.
第２図（ａ）〜（ａ）は、本発明の第１の方法によるヘ
テロ接合トランジスタの具体的な製造工程例である。ト
ランジスタ構造は第１図のものと同じであり、従ってこ
れらの図で第１図と対応する部分には第１図と同一符号
を付している。第２図（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板１上に、３ｉを５ｘ １０！Ｂ／ｃａｒ３ド
ーピングしたｎ型ＧａＡｓ層２を５００ｎｍ、Ｓ ｉを
２ｘ１０１７／ｃｔｔｒ３ドーピングしたｎ型ＧａＡｓ
層３を２００ｎｍ、Ｓｉを２×１０１Ｔ／ｃ＃＋３ドー
ピングしたｎ型ＡｆｆＧａＡ８層４ （Ａｎ組成比０．
３）を３００ ｎｍ、順次ＭＢＥ法により成長する。以
上のｎ型層３層がエミッタ層となる。次に、ベース層と
してＢｅを４Ｘ１０１９／α３ドーピングしたｐ＋型Ｇ
ａＡＳ層５を１０１００ｎコレクタ層としてＳｉを７×
１０１８／ｃＩＲ３ドーピングしたｎ型ＧａＡｓ層を５
００ ｎｍ、更にコンタクト層としてｎ＋型Ｉ ｎＧａ
Ａｓ層（Ｉｎ組成比が０．５）７を２００ ｎｍ成長ス
ル。FIGS. 2(a) to 2(a) show specific examples of manufacturing steps for a heterojunction transistor according to the first method of the present invention. The transistor structure is the same as that in FIG. 1, and accordingly, parts in these figures that correspond to those in FIG. 1 are given the same reference numerals as in FIG. As shown in Figure 2(a), semi-insulating G
5x 10 3i on aAs substrate 1! N-type GaAs layer 2 doped with B/car3 has a thickness of 500 nm, and n-type GaAs doped with Si is 2x1017/cttr3.
Layer 3 is 200 nm thick, n-type AffGaA 8 layer 4 doped with 2×101T/c#+3 Si (An composition ratio 0.
3) is sequentially grown to 300 nm by MBE method. The three n-type layers described above become an emitter layer. Next, p+ type G doped with Be 4X1019/α3 as a base layer.
The aAS layer 5 is a 10100n collector layer and Si is 7×
1018/cIR3 doped n-type GaAs layer 5
00 nm, and further n+ type InGa as a contact layer.
An As layer (In composition ratio 0.5) 7 was grown to a thickness of 200 nm.
このように形成されたウェーハに、第２図（ｂ）に示す
ように、リフトオフ法によりＴｉ／Ｐｔ／Ａｕからなる
コレクタ電極８を形成する。ここでＴｉは５０ｎｍ、Ｐ
ｔは５Ｑｎｍ１Ａｕは８００ ｒｌｌｌｌである。そし
てコレクタ電極８をマスクとしてｎ＋型コンタクト層７
およびｎ型ＧａＡＳ層６の一部を深さ４００ ｒｖまで
、ＣＣｌ２Ｆ２を用いた反応性イオンエツチングにより
エツチングする。A collector electrode 8 made of Ti/Pt/Au is formed on the wafer thus formed by a lift-off method, as shown in FIG. 2(b). Here, Ti is 50 nm, P
t is 5Qnm1Au is 800 rllll. Then, using the collector electrode 8 as a mask, an n+ type contact layer 7 is formed.
Then, a part of the n-type GaAS layer 6 is etched to a depth of 400 rv by reactive ion etching using CCl2F2.
この後、プロトンをウェーハ全面に加速電圧８０ｋｅＶ
で２×１０１３／ｃｍ２注入する。この結果、キャリア
濃度の低いｎ型ＧａＡＳ層６、ｎ型ＡｕＧａＡｓ層４お
よびｎ型ＧａＡｓ層３の一部がプロトン照射により生じ
た深い準位のため高抵抗層９になる。ＡａＧａＡＳ層４
はその厚み方向に全て高抵抗化され、高抵抗層９の底部
１０はｎ型ＧａＡＳ層３内に達する。この際、コレクタ
電極８で覆われた真性トランジスタ領域はプロトンが照
射されないので、キャリア濃度の変化はない。またベー
ス層であるｐ＋型ＧａＡＳ層５はもともとキャリア濃度
が４ Ｘ １０” ９／ｃｔｎ３と非常に高いので、プ
ロトン照射がなされる外部ベース領域でも実効的にキャ
リア濃度が変化しないと見なせる。After this, protons are applied to the entire surface of the wafer at an accelerating voltage of 80 keV.
Inject 2×1013/cm2. As a result, a portion of the n-type GaAS layer 6, n-type AuGaAs layer 4, and n-type GaAs layer 3, each having a low carrier concentration, becomes a high-resistance layer 9 due to the deep level generated by the proton irradiation. AaGaAS layer 4
has a high resistance throughout its thickness, and the bottom 10 of the high resistance layer 9 reaches into the n-type GaAS layer 3. At this time, since the intrinsic transistor region covered with the collector electrode 8 is not irradiated with protons, there is no change in carrier concentration. Furthermore, since the p+ type GaAS layer 5, which is the base layer, originally has a very high carrier concentration of 4 x 10''9/ctn3, it can be considered that the carrier concentration does not change effectively even in the external base region where proton irradiation is performed.
この後、プラズマＣＶＤ法によりウェー八全面に４Ｏｒ
＋ｍ厚のＳｉＯ２膜１１全１１し、ＣＦ４と０２の混合
ガスによる反応性イオンエツチングでこれを第２図（ｄ
）に示すように、コレクタ・メサ側壁部にのみ残す。次
に第２図（ｅ）に示すように、フォトレジスト１２とＳ
ｉＯ２膜１１全１１クとしてｎ型ＧａＡＳｌをリン酸と
過酸化水素水の混合液でエツチングし、ベース電極領域
にｐ＋型ＧａＡＳ層５に達する深さの溝を形成する。After that, 4Or was applied to the entire surface of the wafer by plasma CVD method.
+ m thick SiO2 film 11 was etched by reactive ion etching using a mixed gas of CF4 and 02 as shown in Fig. 2 (d).
), it is left only on the side wall of the collector mesa. Next, as shown in FIG. 2(e), the photoresist 12 and S
The entire iO2 film 11 is etched by etching the n-type GaASl with a mixture of phosphoric acid and hydrogen peroxide to form a groove deep enough to reach the p+-type GaAS layer 5 in the base electrode region.
そして全面に厚さ２００ ｎ１ｌｌのＴｉ／Ｐｔ／Ａｕ
膜を蒸着し、フォトレジスト１２を溶解して、第２図（
ｆ）に示すようにベース１３をパターン形成する。ここ
で、ベース電極１３とコレクタ電極８とは、ＳｉＯ２膜
１１全１１下に生じたアンダーカットにより自動的に分
離され、短絡することはない。And Ti/Pt/Au with a thickness of 200n1ll on the entire surface.
After depositing the film and dissolving the photoresist 12,
Pattern the base 13 as shown in f). Here, the base electrode 13 and the collector electrode 8 are automatically separated by an undercut created under the entire SiO2 film 11, and no short circuit occurs.
最後に第２図（Ｑ）に示すように、外部ベース領域め外
側でのメサエッチングによりｎ＋型ＧａＡＳ層２を露出
させ、ここにＡｕＧｅＮ ｉ合金からなるエミッタ電極
１４を形成し、更にプロトン照射により素子分離領域に
高抵抗層１５を形成して、トランジスタ製造の主工程を
終了する。Finally, as shown in FIG. 2(Q), the n+ type GaAS layer 2 is exposed by mesa etching outside the external base region, and the emitter electrode 14 made of AuGeNi alloy is formed there, and then the emitter electrode 14 made of AuGeNi alloy is formed thereon. A high resistance layer 15 is formed in the element isolation region, and the main process of transistor manufacturing is completed.
この様な方法によれば、従来シリコンのトランジスタで
試みられた選択エピタキシャル法や多結晶シリコンのト
レンチ内への堆積等の複雑な工程を用いることなく、プ
ロトン照射によって外部ベース領域下に高抵抗のＡｆｆ
ＧａＡｓ層を形成することが可能である。更にコレクタ
電極とベース電極はＳ ｉ ０２ ｍにより自己整合的
に位置合せがなされるので、素子の微細化が可能である
。According to this method, a high-resistance layer can be formed under the external base region by proton irradiation without using complicated processes such as selective epitaxial method or deposition of polycrystalline silicon in trenches, which have been attempted with conventional silicon transistors. Aff
It is possible to form a GaAs layer. Furthermore, since the collector electrode and the base electrode are aligned in a self-aligned manner by Si 02 m, it is possible to miniaturize the device.
第３図（ａ）〜（Ｃ）は、本発明の第２の方法によるヘ
テロ接合トランジスタの具体的な製造工程例である。ま
ず第３図（ａ）に示すように、半絶縁性ＧａＡｓ基板２
１上に、Ｓｉを５×１０１８／ｃｍ３ドーピングしたｎ
型ＧａＡＳ層２を５００ ｎｍ、アンドープの高抵抗Ｇ
ａＡｓ層２３を１１００ｎ、同じく高抵抗ＡＱ、ＧａＡ
Ｓ層（Ａｎ組成比０．３）２４を３００１ｍ、Ｂｅを４
×１０１９／ｃｔｔｔ３ドーピングしたｐ＋型ＧａＡＳ
層２５を１００ｎｌＩｌ、更に高抵抗ＧａＡｓ層２６を
６００ ｎ１ｌｌ、順次成長する。このウェーハの真性
トランジスタとなる部分に選択的に、Ｓｌを加速電圧５
００ｋｅＶでＩ Ｘ １０” ／ｃｔｓ２で注入し、更
に加速電圧を６０ｋｅＶに変えてｌＸ１０１４／ ｃｕ
ｔ ２注入し、９００℃、５秒のアニールを行って、第
３図（ｂ）に示すように、エミッタ層としてのｎ型Ｇａ
ＡＳ層２７１およびｎ型ＡｆｆｉＧａＡｓ層２７２、コレクタ層としてのｎ型Ｇ
ａＡＳ層２７１を形成する。ベース層となるｐ＋型Ｇａ
Ａｓ層２５は高キャリア濃度のため、ｐ＋型のまま保た
れる。先の実施例と同様にして第３図（’Ｃ）に示すよ
うに、コレクタ電極２８゜ベース電極２９およびエミッ
タ電極３０を形成し、素子分離領域に高抵抗層３１を形
成する。FIGS. 3A to 3C show specific examples of manufacturing steps for a heterojunction transistor according to the second method of the present invention. First, as shown in FIG. 3(a), a semi-insulating GaAs substrate 2
1 doped with Si at 5×1018/cm3
Type GaAS layer 2 is 500 nm thick and undoped with high resistance G.
The aAs layer 23 is 1100n, also high resistance AQ, GaA
S layer (An composition ratio 0.3) 24 is 3001 m, Be is 4
×1019/cttt3 doped p+ type GaAS
A layer 25 of 100 nlIl and a high resistance GaAs layer 26 of 600 nll are successively grown. Selectively apply Sl to the portions of this wafer that will become intrinsic transistors at an accelerating voltage of 5
Injected at 00 keV with I x 10"/cts2, and further changed the acceleration voltage to 60 keV to inject l x 10"/cu
t2 implantation and annealing at 900°C for 5 seconds to form an n-type Ga emitter layer as shown in FIG. 3(b).
AS layer 271 and n-type AffiGaAs layer 272, n-type G as a collector layer
An aAS layer 271 is formed. p+ type Ga as base layer
Since the As layer 25 has a high carrier concentration, it remains p+ type. In the same manner as in the previous embodiment, as shown in FIG. 3('C), a collector electrode 28.degree., a base electrode 29, and an emitter electrode 30 are formed, and a high resistance layer 31 is formed in the element isolation region.
こうしてこの実施例の方法でも、先の実施例の方法と同
様に、Ｓｉのイオン注入という簡便な工程で外部ベース
領域下部に高抵抗ＡｆｆＧａＡｓ層が埋込まれた構造を
得ることができる。In this manner, in the method of this embodiment, as in the method of the previous embodiment, a structure in which a high-resistance AffGaAs layer is buried under the external base region can be obtained by a simple process of Si ion implantation.
本発明は上記実施例に限られるものではない。The present invention is not limited to the above embodiments.
例えば上記実施例では不純物の導入にイオン注入を用い
たが、拡散法によっても所期の目的を達成することがで
きる。また本発明はＡｊ２ＧａＡＳ／ＧａＡＳ系に限ら
れず、他の■−ｖ族化合物半導体やＳｉ／５ｉＧｅ、Ｓ
ｉ／ＳｉＣなどの■族半導体等、バンドギャップの異な
る半導体材料の組合わせを用いた各種トランジスタに適
用して有効である。また上記各実施例では集積回路への
適用を意図して半絶縁性基板を用いたが、１１１回路等
では導電性半導体基板を用いることができる。For example, in the above embodiment, ion implantation was used to introduce impurities, but the intended purpose can also be achieved by a diffusion method. Furthermore, the present invention is not limited to the Aj2GaAS/GaAS system, but also applies to other ■-v group compound semiconductors, Si/5iGe, S
It is effective when applied to various transistors using combinations of semiconductor materials with different band gaps, such as group III semiconductors such as i/SiC. Further, in each of the above embodiments, a semi-insulating substrate was used with the intention of application to an integrated circuit, but a conductive semiconductor substrate can be used in the 111 circuit and the like.
単体トランジスタとして用いる場合、導電性基板を用い
ると、基板がエミッタとなるので接地が容易で、高周波
領域での使用に際して実装が簡便になる。更に高出力ト
ランジスタを意図する場合、導電性Ｓｉ基板を用い、こ
の上にＧａＡＳとＡｆｆＧａＡｓのヘテロエピタキシャ
ル成長を行えば、３ｉが高い熱伝導率を有するため放熱
に有利である等、本発明は種々の基板に適用して効果が
得られる。When used as a single transistor, if a conductive substrate is used, the substrate becomes an emitter, which facilitates grounding and facilitates mounting when used in a high frequency region. Furthermore, when a high-output transistor is intended, the present invention can be used in various ways, such as using a conductive Si substrate and performing heteroepitaxial growth of GaAS and AffGaAs on this, which is advantageous for heat dissipation because 3i has high thermal conductivity. The effect can be obtained by applying it to the substrate.
以上述べたように本発明によれば、外部ベース領域への
キャリア注入の低減および外部ベース領域の容量低減を
図って、特性を向上させたヘテロ接合バイポーラトラン
ジスタを実現することができる。また本発明の方法によ
れば、イオン注入または拡散により外部ベース領域下に
高抵抗層を埋込み形成することができ、優れた特性のバ
イポーラトランジスタを簡単な工程で製造することがで
きる。As described above, according to the present invention, it is possible to reduce carrier injection into the external base region and reduce the capacitance of the external base region, thereby realizing a heterojunction bipolar transistor with improved characteristics. Further, according to the method of the present invention, a high resistance layer can be buried under the external base region by ion implantation or diffusion, and a bipolar transistor with excellent characteristics can be manufactured by a simple process.
【図面の簡単な説明】第１図は本発明の一実施例のトランジスタ構造を示す図
、第２図（ａ）〜（ＣＩ）は本発明の第１の方法による
トランジスタの製造工程を示す図、第３図（ａ）〜（Ｃ
）は第２の方法によるトランジスタの製造工程を示す図
、第４図（ａ）〜（Ｃ）は本発明によるトランジスタと
従来のトランジスタの特性を比較するためのバンド図、
第５図（ａ）（ｂ）は本発明のトランジスタの電流特性
と従来例の電流特性を示す図、第６図は本発明のトラン
ジスタの入力容量特性を従来例と比較して示す図、第７
図は従来のトランジスタ構造を示す図である。１・・・半絶縁性ＧａＡＳ基板、２・・・ｎ＋型ＧａＡ
Ｓ！、３・ｎ型ＧａＡｓ層（第１半導体層）、’４−ｎ
型ＡｎＧａＡｓ層（第２半導体層）、５・・・ｐ＋型Ｇ
ａＡＳ層（第３半導体層）、６・・・ｎ型ＧａＡＳ層（
第４半導体層）、７・・・ｎ＋型コンタクト層、８・・
・コレクタ電極、９・・・高抵抗層、１０・・・高抵抗
層底部、１１・・・ＳｉＯ２膜、１２・・・フォトレジ
スト、１３・・・ベース電極、１４・・・エミッタ電極
、１５・・・素子分離領域高抵抗層、２１・・・半絶縁
性ＧａＡＳ基板、２２−ｎ型Ｇａ、Ａｓ層、２３・・・
高抵抗ＧａＡＳ層、２４・・・高抵抗ＡＲＧａＡＳ層、
２５ ・ｐ＋型ＧａＡＳ層、２６・・・高抵抗ＧａＡＳ
層、２７ｘ−ｎ型ＧａＡｓ層、２７２・・・ｎ型Ａｊ２
ＧａＡｓ層、２７３・・・ｎ型ＧａＡＳｌｉ、２８・・
・コレクタ電極、２９・・・ベース電極、３０川エミッ
タ電極、３１・・・素子分離領域高抵抗層。出願人代理人 弁理士 鈴江武彦第 ４ 図（ａ）第 ４ 図（ｂ）＄４ 図（Ｃ）０ ０．５ １．０ １．５べ′−ス・エミッタ１を尺 （Ｖ）第 ５ 図（ａ）０ ０５ １．０ １．５へ゛−ス４ミ・７りｒＢ１電ｆｆ−（Ｖ）第 ５ 図（
ｂ）[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a diagram showing a transistor structure according to an embodiment of the present invention, and FIGS. 2(a) to (CI) are diagrams showing the manufacturing process of a transistor according to the first method of the present invention. , Figure 3(a)-(C
) is a diagram showing the manufacturing process of a transistor according to the second method, and FIGS. 4(a) to (C) are band diagrams for comparing the characteristics of the transistor according to the present invention and a conventional transistor.
5(a) and 5(b) are diagrams showing the current characteristics of the transistor of the present invention and the current characteristics of the conventional example, FIG. 6 is a diagram showing the input capacitance characteristics of the transistor of the present invention in comparison with the conventional example, and FIG. 7
The figure shows a conventional transistor structure. 1... Semi-insulating GaAS substrate, 2... n+ type GaA
S! , 3-n type GaAs layer (first semiconductor layer), '4-n
Type AnGaAs layer (second semiconductor layer), 5...p+ type G
aAS layer (third semiconductor layer), 6... n-type GaAS layer (
4th semiconductor layer), 7... n+ type contact layer, 8...
- Collector electrode, 9... High resistance layer, 10... High resistance layer bottom, 11... SiO2 film, 12... Photoresist, 13... Base electrode, 14... Emitter electrode, 15 ...Element isolation region high resistance layer, 21...Semi-insulating GaAS substrate, 22-n-type Ga, As layer, 23...
High resistance GaAS layer, 24... High resistance ARGaAS layer,
25 ・p+ type GaAS layer, 26... High resistance GaAS
layer, 27x-n-type GaAs layer, 272...n-type Aj2
GaAs layer, 273... n-type GaASli, 28...
- Collector electrode, 29... Base electrode, 30 Emitter electrode, 31... Element isolation region high resistance layer. Applicant's representative Patent attorney Takehiko Suzue Figure 4 (a) Figure 4 (b) $4 Figure (C) 0 0.5 1.0 1.5 Base emitter 1 (V) Figure 5 Figure (a) 0 05 1.0 1.5 Base 4 mi 7 rB1 voltage ff- (V) Figure 5 (
b)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032502AJPS63200567A (en) | 1987-02-17 | 1987-02-17 | Heterojunction bipolar transistor and its manufacturing method |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032502AJPS63200567A (en) | 1987-02-17 | 1987-02-17 | Heterojunction bipolar transistor and its manufacturing method |
| Publication Number | Publication Date |
|---|---|
| JPS63200567Atrue JPS63200567A (en) | 1988-08-18 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62032502APendingJPS63200567A (en) | 1987-02-17 | 1987-02-17 | Heterojunction bipolar transistor and its manufacturing method |
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