【発明の詳細な説明】［産業上の利用分野］本発明はデータ処理装置に関し、特に２つのバスを有す
るデータ処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data processing device, and more particularly to a data processing device having two buses.
［従来の技術１従来この種の装置では、２つのバス上ですべて共有され
るようにメモリが構成されていた。[Prior Art 1] Conventionally, in this type of device, the memory was configured so that it was all shared on two buses.
［発明が解決しようとする問題点］したがって、メモリアクセスの競合が発生すると、一方
のアクセスが待たされるため、バスの転送速度あるいは
ＣＰＵの命令サイクルの能力を十分に引き出すためには
、それらの半分以下の時間のメモリサイクルを実現しな
ければならなかった。[Problems to be Solved by the Invention] Therefore, when a memory access conflict occurs, one access is forced to wait, so in order to fully utilize the bus transfer speed or the CPU's instruction cycle capacity, it is necessary to I had to achieve a memory cycle of less time.
さらには２つのバスにまたがる処理についてはメモリサ
イクルの倍以上の周期でしｈｌ実現できなかりた。Furthermore, processing that spans two buses cannot be realized with a cycle that is more than twice the memory cycle.
本発明の目的は上述した従来例の欠点を解消し、例えば
メモリサイクル、 ＣＰＵサイクルおよびバスサイクル
を同一の速度で実現することによって処理効率の高いデ
ータ処理を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the drawbacks of the prior art described above and to provide data processing with high processing efficiency by, for example, realizing memory cycles, CPU cycles, and bus cycles at the same speed.
ｃ問題点を解決するための手段］本発明は２つのＣＰＵと、ＣＰＵを駆動するための命令
コードを格納した２つのコードメモリと、２つの入出力
ポートを持つ少なくとも１つのデータメモリと、２つの
バスと、各バスの状態を示す１つの入出力ポートおよび
１つの出力ポートを各々有する２つのステータスレジス
タとを持ち、第１のバスに、第１のＣＰＵと、第１のコ
ードメモリと、データメモリの一方の入出力ポートと、
第１のステータスレジスタの入出力ポートと、第２のス
テータスレジスタの出力ポートとを接続し、第２のバス
に、第２のＣＰＵと、第２のコードメモリと、データメ
モリの他方の入出力ポートと、第１のステータスレジス
タの出力ポートと、第２のステータスレジスタの入出力
ポートとを接続したことを特徴とする。c. Means for Solving Problem] The present invention comprises two CPUs, two code memories storing instruction codes for driving the CPUs, at least one data memory having two input/output ports, and two CPUs. a bus, and two status registers each having one input/output port and one output port indicating the status of each bus, and a first CPU and a first code memory on the first bus; One input/output port of the data memory,
The input/output port of the first status register and the output port of the second status register are connected, and the other input/output of the second CPU, the second code memory, and the data memory is connected to the second bus. It is characterized in that the port, the output port of the first status register, and the input/output port of the second status register are connected.
［作 用］本発明によれば、２つのバス上に独立したＣＰＵと、独
立したコードメモリと、状態表示用のステータスレジス
タと、共有されるメモリとを配置することによりて、メ
モリサイクル、 ｃｐｕサイクルおよびバスサイクルを
同一の速度で実現する。[Function] According to the present invention, by arranging independent CPUs, independent code memories, status registers for status display, and shared memory on two buses, memory cycles, CPU cycle and bus cycle at the same speed.
［実施例Ｊ【第１図の説明］第１図は本発明の実施例を示し、ここにおいて、１は２
組の入出力ポートを有する第１のデータメモリ、２は２
組の入出力ポートを有する第２のデータメモリ、°′３
はデータメモリ１と２のそれぞれひと組の入出力ポート
が接続された第１のバス、４はデータメモリｌと２のそ
れぞれ他のひと組の入出力ポートが接続された第２のバ
スである。[Example J [Description of Figure 1] Figure 1 shows an example of the present invention, where 1 is 2
a first data memory having a set of input and output ports, 2;
a second data memory with a set of input and output ports, °'3;
is a first bus connected to one set of input/output ports of data memories 1 and 2, and 4 is a second bus connected to another set of input/output ports of data memories 1 and 2. .
５および６はそれぞれバス３およびバス４にだけ接続さ
れた各々のバスに専用のメモリ、７はバス３に接続され
たＣＰＩＩ 、 ８はバス４に接続されたＣＰＵ、９は
バス３を経由してＣＰＵ ７がリード／ライト可能であ
って、バス４を介してｃｐｕ ａがリードのみ可能なス
テータスレジスタ、ｌＯはバス３を経由してＣＰＵフが
リードのみ可能であって、バス４を介してｃｐｕ ａが
リード／ライト可能なステータスレジスタである。5 and 6 are dedicated memories for each bus connected only to bus 3 and bus 4 respectively, 7 is a CPII connected to bus 3, 8 is a CPU connected to bus 4, and 9 is a memory connected to bus 3 via bus 3. The status register is readable/writable by CPU 7 and can only be read by CPU A via bus 4. CPU a is a readable/writable status register.
また１１はハードウェアプロセッサであって、バス４を
経由してデータメモリ１あるいは２からデータを読み出
しつつ、バス３を経由してデータメモリ２あるいは１に
処理データを出力するハードウェアプロセッサである。Reference numeral 11 denotes a hardware processor that reads data from the data memory 1 or 2 via the bus 4 and outputs processed data to the data memory 2 or 1 via the bus 3.
ｃｐｕ ａはコードメモリ６に存在する後述する作動説
明等のプログラムに従ってバス４に接続された図示しな
い外部記憶装置、たとえばフロッピーディスクからデー
タを読み込み、これをデータメモリ１に書き込む、その
時点でＣＰＩＩ ８はステータスレジスタｌＯにデータ
メモリ１へのデータ入力終了を示すフラグをたてる。一
方ＣＰＵ ７はステータスレジスタ１０を監視しながら
、ＣＰＵ ８によってデータメモリ１へのデータ人力終
了フラグがステータスレジスタｌＯにセットされるのを
待つ。The CPU A reads data from an external storage device (not shown), such as a floppy disk, connected to the bus 4 according to a program such as the operation explanation described later that exists in the code memory 6, and writes it to the data memory 1. sets a flag in the status register IO indicating that data input to the data memory 1 has been completed. On the other hand, the CPU 7 monitors the status register 10 and waits for the CPU 8 to set the data manual input completion flag to the data memory 1 in the status register IO.
その後ｃｐｕ ａは別のデータをバス４を経由してデー
タメモリに２に書き込み、同時にＣＰＩＪ ７はコード
メモリ５に格納された後述する作動説明等のプログラム
コードに従ってバス３を介してデータメモリ１内のデー
タを処理する。 ＣＰＵ ８はデータメモリ２にデータ
を格納しおえた時点で、データメモリ２内のデータをコ
ードメモリ６のプログラムに従って処理する。ＣＰＵ
７はデータメモリ１に対する処理が終了した後、ステー
タスレジスタ９に処理終了を示すフラグをセットし、次
の処理に備えるとともにｃｐｕ ａに処理終了を通知す
る。Thereafter, the CPU A writes another data to the data memory 2 via the bus 4, and at the same time, the CPIJ 7 writes other data into the data memory 1 via the bus 3 in accordance with the program code, which will be described later, stored in the code memory 5. Process data. When the CPU 8 has finished storing data in the data memory 2, it processes the data in the data memory 2 according to the program in the code memory 6. CPU
After the processing for the data memory 1 is completed, the CPU 7 sets a flag indicating the completion of the processing in the status register 9, prepares for the next processing, and notifies CPU A of the completion of the processing.
［第２図の説明］第２図は本発明におけるメモリマツピングの例を示し、
左側はバス４に接続されたｃｐｕ ａに対するバス４上
のアドレスマツプ、右側はバス３に接続されたＣＰｔ１
７に対するバス３上のアドレスマツプである。[Explanation of FIG. 2] FIG. 2 shows an example of memory mapping in the present invention,
The left side is the address map on bus 4 for cpu a connected to bus 4, and the right side is CPt1 connected to bus 3.
7 is an address map on bus 3 for 7.
バス４上のアドレスマツプでは、最下位アドレスグルー
プにコードメモリ６を配置し、その後にＣＰＵ ７に状
態を通知するためのリードライト可能なステータスレジ
スタｌＯを配置し、その後にＣＰＵ７からの状態を認知
するためのリードオンリのステータスレジスタ９を配置
し、その後にＣＰＬＩ ７と共有しているデータメモリ
１とデータメモリ２を配置している。一方バス３上のア
ドレスマツプでは、最下位にコードメモリ５を配置し、
その後にＣＰＵ ８に状態を通知するなめのリードライ
ト可能なステータスレジスタ９を配置し、その後にＣＰ
Ｕ８からの状態を認知するためリードオンリのステータ
スレジスタｌＯを配置し、その後にＣＰＵ ８と共有し
ているデータメモリ２とデータメモリ１を配置している
。In the address map on the bus 4, the code memory 6 is placed in the lowest address group, followed by a readable/writable status register IO for notifying the status to the CPU 7, and then the status is recognized from the CPU 7. A read-only status register 9 is arranged for this purpose, followed by a data memory 1 and a data memory 2 shared with the CPLI 7. On the other hand, in the address map on bus 3, code memory 5 is placed at the bottom,
After that, a readable/writable status register 9 is arranged to notify the status to the CPU 8, and then
A read-only status register IO is arranged to recognize the status from U8, followed by data memory 2 and data memory 1 which are shared with the CPU 8.
従って例えばバス３の状態とバス４の状態を互いに交信
して実行を制御するプログラムは、例えば実際には物理
的に異るレジスタ９と１０とをアクセスするような記述
によって、論理的に同じ番地に状態を書き込み、同じ番
地の状態を入力することになる。Therefore, for example, a program that controls execution by mutually communicating the states of bus 3 and bus 4 may be written to access registers 9 and 10, which are physically different, but may be written to logically the same address. The status will be written to , and the status of the same address will be input.
［第３図の説明］ 、Ｆ
、’１第３図はデータメモリ１もしくは２の入出力部を
示した図であって、３１はバス４のアドレスをデコード
するアドレスデコーダ、３３はバスマスタがバス４であ
るかバス３であるかを設定するモードレジスタ、３２〜
３７はオア（ＯＲ）ゲート、３８〜４３は３° ステー
トバッファである。なおバス４に含まれるアドレス線群
をアドレス４．データ群をデータ４、ライトイネーブル
信号をライトイネーブル４と呼び、バス３に含まれるア
ドレス線群をアドレス３、データ群をデータ３、ライト
イネーブル信号をライトイネーブル３と呼ぶことにする
。[Explanation of Figure 3] ,F
, '1 Figure 3 is a diagram showing the input/output section of data memory 1 or 2, where 31 is an address decoder that decodes the address of bus 4, and 33 is a diagram indicating whether the bus master is bus 4 or bus 3. Mode register for setting 32~
37 is an OR gate, and 38 to 43 are 3° state buffers. Note that the address line group included in bus 4 is referred to as address 4. The data group will be called data 4, the write enable signal will be called write enable 4, the address line group included in bus 3 will be called address 3, the data group will be called data 3, and the write enable signal will be called write enable 3.
説明のためにアドレスデコーダ３１はバス４上のアドレ
スのうち、ステータスレジスタ１０のアドレスのうちの
１つに設定されているものとし、該アドレスがアドレス
４上に与えられたとき“Ｌ″を発生し、それ以外は“Ｈ
“を発生しているものとする。For the sake of explanation, it is assumed that the address decoder 31 is set to one of the addresses of the status register 10 among the addresses on the bus 4, and when this address is given to the address 4, it generates "L". , otherwise “H”
“ is occurring.
さらにモードレジスタ３３のＤ入力にはデータ４の特定
の１ビツト、たとえば最下位ビットが接続されているも
のとする。Furthermore, it is assumed that a specific bit of data 4, for example, the least significant bit, is connected to the D input of mode register 33.
まずｃｐｕ ａが例えばデータメモリ１にアクセスする
場合には、 ｃｐｕ ａはアドレス４にアドレスデコー
ダ３１がアクティブになるアドレス値を出力するととも
に、データ４に“０”を出力し、その後にライトイネー
ブル４に“Ｌ″パルス出力する。First, when CPU A accesses data memory 1, for example, CPU A outputs an address value that activates address decoder 31 to address 4, outputs "0" to data 4, and then outputs write enable 4. Outputs “L” pulse.
オ、アゲート３２はライトイネーブル４からのライトイ
ネーブルパルスに従って“Ｌ”パルスを出力し、モード
レジスタ３３はオアゲート３２からのライトパルスの立
上がりでデータ４の値、すなわち“Ｌ”を取り込む、従
ってモードレジスタ３３のＱ出力は“Ｌ”となりＱ出力
は“Ｈ”となるため、３ステートバツフア３８はアクテ
ィブとなり、また、３ステートバツフア３９と４０とに
よって構成される双方向性バッファに関しては、オアゲ
ート３４および３５に制御されて、ライトイネーブル４
が“Ｈ“のときバッファ４０がアクティブとなって、バ
ス４をリードモードとして動作させ、“し”のときバッ
ファ３９がアクティブとなってバス４をライトモードと
して動作させる。このときそ−ドレジスタ３３のＱ出力
は“Ｈ″であるため、３ステートバツフア４１はインア
クティブであり、かつまたモードレジスタ３３のＱ出力
によってオアゲート３６および３７がアクティブである
からライトイネーブル３の値にかかわらず３ステートバ
ツフア４２および４３がインアクティブとなって、デー
タメモリ１とバス３とは分離された状態となる。同様な
手法をもってモードレジスタ３３に“１”（°°Ｈ″′
）を書き込むと、モードレジスタ３３のＱ出力が“Ｈ”
となりＱ出力が“Ｌ”となるため、データメモリ１はバ
ス４から分離され、バス３ ｂ）らリードライト可能と
なる。E, the agate 32 outputs an "L" pulse in accordance with the write enable pulse from the write enable 4, and the mode register 33 takes in the value of data 4, that is, "L" at the rising edge of the write pulse from the OR gate 32. Therefore, the mode register 33 takes in the value of data 4, that is, "L". Since the Q output of 33 becomes "L" and the Q output becomes "H", the 3-state buffer 38 becomes active, and regarding the bidirectional buffer constituted by the 3-state buffers 39 and 40, an OR gate is activated. 34 and 35, write enable 4
When is "H", the buffer 40 becomes active and the bus 4 operates in a read mode, and when it is "off", the buffer 39 becomes active and causes the bus 4 to operate in a write mode. At this time, the Q output of the mode register 33 is "H", so the 3-state buffer 41 is inactive, and the Q output of the mode register 33 makes the OR gates 36 and 37 active, so the write enable 3 is inactive. Regardless of the value, three-state buffers 42 and 43 become inactive, and data memory 1 and bus 3 become separated. Using a similar method, the mode register 33 is set to “1” (°°H″′).
), the Q output of the mode register 33 goes “H”.
Since the Q output becomes "L", the data memory 1 is separated from the bus 4 and can be read and written from the bus 3b).
データメモリ２についても同様であって、データメモリ
２におけるモードレジスタ３３はデータメモリ１のデー
タレジスタ３３とは異るアドレスが設定され、従ってデ
ータメモリ２におけるアドレスデコーダ３１もデータメ
モリ１のアドレスデコーダ３１と異るアドレスのときＴ
ＲＵＥを出力する。The same goes for data memory 2, and the mode register 33 in data memory 2 is set to a different address from the data register 33 in data memory 1, so that the address decoder 31 in data memory 2 is also set to the address decoder 31 in data memory 1. T when the address is different from
Output RUE.
［第４図の説明］第４図はハードウェアプロセッサ１１のオミ成例を示し
たものであって、ここではたとえば平均２乗誤差を求め
る構成を示す、５２はデータバス４からのデータの平均
値を求めるための加算器、５１は平均値の計算に用いる
中間レジスタであって、加算器５２の出力を入力する。[Explanation of FIG. 4] FIG. 4 shows an example of the configuration of the hardware processor 11. Here, for example, a configuration for calculating the mean square error is shown. 52 is the average of data from the data bus 4. An adder 51 for calculating the value is an intermediate register used for calculating the average value, and inputs the output of the adder 52.
加算器５２は中間レジスタ５１の出力を入力する。５３
は加算器５２からの加算値を加算した個数で割るための
たとえばルックアップテーブル（ＬＯＴ）構成されたわ
り算器、５４はわり算器５３からの計算された平均値を
格納しておく平均値レジスタ、５５はデータバス４から
のデータとレジスタ５４からの平均値との差をとるひき
算器、５６はひき算器５５の出力を２乗する２乗ＬＯＴ
、 ５７は２乗ＬＯＴからの平方根をとる平方根ＬＩ
Ｔである。Adder 52 receives the output of intermediate register 51 as input. 53
54 is an average value register that stores the average value calculated from the divider 53, for example, a look-up table (LOT) for dividing the added value from the adder 52 by the added number; 55 is a subtracter that takes the difference between the data from the data bus 4 and the average value from the register 54, and 56 is a square LOT that squares the output of the subtracter 55.
, 57 is the square root LI that takes the square root from the square LOT
It is T.
はじめに図示しない制御回路により中間レジスタ５１が
クリアされ、次に図示しないアドレスジェネレータより
バス４に対しデータメモリ１内部にあるデータの先頭番
地が出力され、その先頭のデータが読み出されて加算器
５２の一方の入力に入力されるとともに、他方の入力に
中間レジスタ５１の出力が入力されて加算器５２におい
て２つの加算が行なわれ、その結果が中間レジスタ５１
に保存される。最初のサイクルでは中間レジスタ５１の
内容が０であるので最初のサイクルの終了後には中間レ
ジスタ５１にはデータメモリ菫の先頭データが記憶され
る。First, the intermediate register 51 is cleared by a control circuit (not shown), and then the starting address of the data inside the data memory 1 is outputted from the address generator (not shown) to the bus 4, and the starting data is read out and sent to the adder 52. At the same time, the output of the intermediate register 51 is input to the other input, two additions are performed in the adder 52, and the result is input to the intermediate register 51.
will be saved in Since the contents of the intermediate register 51 are 0 in the first cycle, the leading data of the data memory violet is stored in the intermediate register 51 after the end of the first cycle.
次のサイクルでアドレスジェネレータはまたけインクリ
メントされ、データメモリ１の２番目のデータが読み出
され、この読み出されたデータと中間レジスタ５１内の
データとの加算が行なわれ、その結果が中間レジスタ５
１に記憶される。In the next cycle, the address generator is incremented, the second data in data memory 1 is read out, this read data is added to the data in intermediate register 51, and the result is added to intermediate register 51. 5
1 is stored.
以後データメモリ１に存在するデータの個数だけのサイ
クルが進むと、加算器５２の出力には平均したいデータ
列の加算結果があられれており、その結果はわり算器５
３を通って平均値として平均値レジスタ５４に書き込ま
れる。After that, as many cycles as the number of data existing in the data memory 1 progresses, the output of the adder 52 contains the addition result of the data string to be averaged, and the result is divided by the divider 5.
3 and is written to the average value register 54 as an average value.
次に制御回路はバス４にデータメモリ１内のデータの先
頭番地から最終番地まで順次インクリメントしながらア
ドレスを出力し、データ列の読み出しを行いながら、同
じアドレスをバス３に対して出力し、データメモリ２に
ハードウェアプロセッサ１１からのデータの書き込みを
行う、このときハードウェアプロセッサ１１では、デー
タ４から連続して読み出されてくるデータ列を引き算器
５５の一方の入力に入力しつつ、平均値レジスタ５４の
値を引離算器５５の他方の入力に入力し、引き算器５５
においてデータ列と平均値との差を連続して計算する。Next, the control circuit outputs an address to the bus 4 while sequentially incrementing the address from the first address to the last address of the data in the data memory 1, and outputs the same address to the bus 3 while reading the data string, Data is written from the hardware processor 11 to the memory 2. At this time, the hardware processor 11 inputs the data string successively read from the data 4 to one input of the subtracter 55, and calculates the average value. The value of the value register 54 is input to the other input of the subtractor 55, and the subtracter 55
The difference between the data sequence and the average value is continuously calculated in .
そして、引き算器５５の出力は２乗ＬＯＴ ５Ｂ、平方
根ＬＯＴ ５７を経由して平均２乗誤差としてデータバ
ス３に出力される。Then, the output of the subtracter 55 is outputted to the data bus 3 as a mean square error via the square LOT 5B and the square root LOT 57.
［装置全体の一動作例の説明］以上について連続した動作例について説明する。はじめ
にｃｐｕ ａはデータメモリ１に対してバス４をマスク
とするようにデータメモリ１のモードレジスタに“Ｏ″
を書き込むとともに、データメモリ１をバス４が専有し
ている旨をステータスレジスタｌＯを通じてＣＰＵ ７
に通知する。[Description of one example of operation of the entire device] A continuous operation example of the above will be described. First, CPU a sets the mode register of data memory 1 to "O" so that bus 4 is used as a mask for data memory 1.
At the same time, the CPU 7 informs the CPU 7 through the status register IO that the data memory 1 is exclusively occupied by the bus 4.
Notify.
つぎにＣＰＵ ８は図示しないフロッピーディスク等か
らデータ列を読み込み、該データ列をデータメモリ１に
書き込む。つづいてＣＰＵ ８はステータスレジスタ９
の内容からバス３がデータメモリを使用していないこと
を確認しくもし使用していればＣＰＵ ７の処理を中断
させるか、（：ＰＵ ７がデータメそす２の使用を終了
するまでウェイトさせればよいが、本処理についてはい
ずれであっても本発明の本質を損うものではない）、デ
ータメモリ２のマスタをバス３とするようにｃｐｕ ａ
からデータメモリ２のモードレジスタに１″を書き込む
とともに、ステータスレジスタｌＯによってデータメモ
リ２をバス３が専有している旨をＣＰＵ ７に通知する
。Next, the CPU 8 reads a data string from a floppy disk (not shown) or the like, and writes the data string into the data memory 1. Next, CPU 8 is status register 9
Check that bus 3 is not using data memory from the contents of .If it is, either interrupt the processing of CPU 7 or wait until CPU 7 finishes using data memory 2. However, in this process, the essence of the present invention is not impaired in either case).
1'' is written in the mode register of the data memory 2, and the status register IO notifies the CPU 7 that the data memory 2 is exclusively occupied by the bus 3.
ｃｐｕ ａはステータスレジスタｌＯに対してハードウ
ェアプロセッサ１１の使用を開始するフラグをたてその
旨ＣＰＵ ７に通知し、ハードウェアプロセッサ１１に
データメモリｌ上のデータ列の先頭番地とデータの数（
あるいは最終番地）をセットし、平均値計算の実行開始
を指示する。CPU a sets a flag to start using the hardware processor 11 in the status register lO, notifies the CPU 7 to that effect, and sends the hardware processor 11 the start address and number of data (
or the final address) to instruct the start of average value calculation.
ｃｐｕ ａはその後ハードウェアプロセッサ１１に平均
２乗誤差計算開始を指示して、データメモリ１内のデー
タの平均２乗誤差をバス３からデータメモリ２に書き込
む、その終了をまってＣＰＵ ８はハードウェアプロセ
ッサ１１の使用が終了した旨をステータスレジスタ１０
を介してＣＰｔ１７に通知する。CPU a then instructs the hardware processor 11 to start calculating the mean squared error, and writes the mean squared error of the data in the data memory 1 from the bus 3 to the data memory 2. Waiting for the completion of the calculation, the CPU 8 The status register 10 indicates that the use of the hardware processor 11 has ended.
Notify CPt17 via.
以上の処理手順によってデータメモリｌには原データが
、データメモリ２の同一アドレス上には平均２乗誤差が
存在していることになる。さらに現時点においてデータ
メモリ１はバス３から分離しており、データメモリ２は
バス４から分離しているので、 ＣＰＵ ７は独立して
データメモリ２のデータを処理でき、ＣＰＩＪ ８はデ
ータメモリ１のデータを並列処理できる。たとえばデー
タメモリ１および２に存在するデータを３次元グラフィ
ック処理してプロッタ等に出力する例について考えると
、３次元グラフィック処理するプログラムをコードメモ
リ５および６に入れておき、ＣＰＩＩ ７によってデー
タメモリ２のＩＡ埋を、 ｃｐｕ ａによってデータメ
モリ１の処理を並行して実行させることができる。具体
的にはｃｐｕ ａがステータスレジスタ１０を介して平
均２乗誤差データの存在するデータアドレスをＣＰｔ１
７に通知し、３次元グラフィック処理プログラムの実行
を指示し、自らもデータメモリ１のデータに対し３次元
グラフィック処理プログラムを実行する。 ＣＰＩＩ
７は３次元グラフィック処理終了後、ステータスレジス
タ９を介してＣＰＵ ８に処理終了を通知する。 ｃｐ
ｕ ａはデータメモリ１の３次元グラフィック処理を終
えた後、図示しないプロッタへその結果を出力する。最
後にｃｐｕ ａはステータスレジスタ９の内容に従って
ＣＰＵ ７の３次元グラフィック処理の終了を待ち、デ
ータメモリ２のモードレジスタを０″に設定し、バスの
マスターをバス４に切換え、その旨をステータスレジス
タｌＯを介してＣＰＵ ７に通知し、データメモリ２に
存在する３次元グラフィックデータを図示しないプロッ
タに出力し、一連の３６埋を終了する。Through the above processing procedure, the original data exists in the data memory 1, and the mean square error exists at the same address in the data memory 2. Furthermore, at present, data memory 1 is separated from bus 3, and data memory 2 is separated from bus 4, so CPU 7 can independently process data in data memory 2, and CPIJ 8 can process data in data memory 1 independently. Data can be processed in parallel. For example, if we consider an example in which the data existing in data memories 1 and 2 is processed into three-dimensional graphics and output to a plotter, etc., a program for three-dimensional graphics processing is stored in code memories 5 and 6, and data stored in data memories 2 and 2 by CPII 7 is stored. The processing of data memory 1 can be executed in parallel by CPU A. Specifically, CPU a sends the data address where the mean squared error data exists via the status register 10 to CPt1.
7 and instructs it to execute the three-dimensional graphic processing program, and also executes the three-dimensional graphic processing program on the data in the data memory 1 itself. C.P.II.
7 notifies the CPU 8 of the completion of the processing via the status register 9 after the three-dimensional graphic processing is completed. cp
After completing the three-dimensional graphic processing of the data memory 1, ua outputs the result to a plotter (not shown). Finally, CPU a waits for the CPU 7 to complete the three-dimensional graphic processing according to the contents of the status register 9, sets the mode register of the data memory 2 to 0'', switches the bus master to bus 4, and sends a message to that effect to the status register. A notification is sent to the CPU 7 via the IO, and the three-dimensional graphic data existing in the data memory 2 is output to a plotter (not shown), thereby completing a series of 36 plots.
［他の実施例等］本実施例においては、バス３とバス４の構成については
ふれていないが、同一のバスであっても異るバスであっ
ても問題はなく、またバスのスピードについても必ずし
も一致している必要はない、また、ＣＰＵについても同
じ種数である必要はなく、たとえばｃｐｕ ａは入出力
および制御用とし、ＣＰＵ Ｔはフローティングポイン
トプロセッサ等のコプロセッサをもった高速演算用であ
ってもよい、さらにデータメモリ１および２については
データだけでなく、プログラムコードの転送バッファに
使用しても一切問題ない、さらにまたハードウェアプロ
セッサは平均２乗誤差を求めるものとして説明したが、
データメモリ１および２がイメージメモリであるとし、
アフィン変換プロセッサ、ヒストグラムイコライザ等の
画像処理プロセッサであっても良く、それらが２つ以上
並列に存在し１、ＣＰＵ ８によってそのひとつが選択
されても良いし、直列に接続されて同時に動作させるよ
うに構成してもよい。[Other Examples, etc.] In this example, the configuration of bus 3 and bus 4 is not mentioned, but there is no problem whether they are the same bus or different buses, and the speed of the bus is They do not necessarily have to match, and the CPUs do not necessarily have to be of the same genus; for example, CPU A is used for input/output and control, and CPU T is used for high-speed calculations with coprocessors such as floating point processors. Furthermore, there is no problem in using data memories 1 and 2 not only for data but also as transfer buffers for program codes, and furthermore, the hardware processor is explained as calculating the mean squared error. but,
Assuming that data memories 1 and 2 are image memories,
It may be an image processing processor such as an affine transformation processor or a histogram equalizer, and two or more of them may exist in parallel 1 and one of them may be selected by the CPU 8, or they may be connected in series and operated simultaneously. It may be configured as follows.
［発明の効果］以上説明したように本発明によれば■ ＣＰＵとバスとメそりの効率の良い利用ができる。[Effect of the invention]As explained above, according to the present invention■ CPU, bus, and memory can be used efficiently.
■ ハードウェアプロセッサの追加が可能である。■ It is possible to add a hardware processor.
■ ２つのＣＰＵの独立動作が可能である。■ Two CPUs can operate independently.
■ ２つのＣＰＵ間で密接な通信が可能である。■ Close communication is possible between two CPUs.
などの効果がある。There are effects such as
第１図は本発明の一実施例を示すブロック図、第２図は
本発明にかかる２つのＣＰＵから見たアドレスマツプ、第３図は２ポートのデータメモリの人出力部の構成を示
す図、第４図はハードウェアプロセッサの一例を示すブロック
図である。１．２・・・データメモリ、３．４・・・Ｂｕｓ 。５．６・・・コードメモリ、７．８・・・ｃｐｕ 。９、ｌＯ・・・ステータスレジスタ、１１・・・ハードウェアプロセッサ、３１・・・アドレスデコーダ、３３・・・モードレジスタ、３２、３４〜３７・・・ｏｎゲート、３８〜４３・・・３ステートバツフア。第２図FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is an address map seen from two CPUs according to the present invention, and FIG. 3 is a diagram showing the configuration of the human output section of a 2-port data memory. , FIG. 4 is a block diagram showing an example of a hardware processor. 1.2...Data memory, 3.4...Bus. 5.6...Code memory, 7.8...CPU. 9, IO...Status register, 11...Hardware processor, 31...Address decoder, 33...Mode register, 32, 34-37...on gate, 38-43...3 states Batsuhua. Figure 2
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28500586AJPS63137358A (en) | 1986-11-29 | 1986-11-29 | Data processor |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28500586AJPS63137358A (en) | 1986-11-29 | 1986-11-29 | Data processor |
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|---|---|
| JPS63137358Atrue JPS63137358A (en) | 1988-06-09 |
| Application Number | Title | Priority Date | Filing Date |
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| JP28500586APendingJPS63137358A (en) | 1986-11-29 | 1986-11-29 | Data processor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011209924A (en)* | 2010-03-29 | 2011-10-20 | Fujitsu Ltd | Program and method for processing control data and transmission apparatus |
| US8793458B2 (en) | 2010-03-29 | 2014-07-29 | Fujitsu Limited | Transmission apparatus and control data processing method and program |
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