【発明の詳細な説明】産業上の利用分野本発明は、キャリア走行層を有する電子素子に関するも
のであり、更に詳述するならば、単原子層ドーピングに
より形成したポテンシャル井戸をキャリア走行チャネル
とする高移動度電子素子に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to an electronic device having a carrier transport layer, and more specifically, a potential well formed by monoatomic layer doping is used as a carrier transport channel. It relates to high mobility electronic devices.
従来の技術従来、キャリア走行層を有する電子素子としては、Ｓｉ
等の半導体の表面に形成される表面反転層をキャリアの
チャネルとする素子（ＭＯＳＦＥＴ。BACKGROUND OF THE INVENTION Conventionally, Si has been used as an electronic device having a carrier traveling layer.
A device (MOSFET) that uses a surface inversion layer formed on the surface of a semiconductor as a carrier channel.
５ＧＦＥＴ）や、ＧａＡｓ／ＡｌｘＧａ、−ｘＡｓへテ
ロ接合界面に形成される反転層をチャネルとする素子（
ＨＥＭＴ型ＦＥＴ）などがある。これらの素子構造では
、電子もしくは正孔のキャリアは、反転層に沿って走行
するため、それら反転層を画定する半導体表面やヘテロ
接合界面の平坦性が大きく影響する。略述するならば、
異種母材の境界にそってキャリアが走行するため、異種
母材による壁の影響は強く、その平坦性によりキャリア
の走行状態が著しく影響される。5GFET) and devices whose channel is an inversion layer formed at the GaAs/AlxGa, -xAs heterojunction interface (
HEMT type FET). In these device structures, since electron or hole carriers travel along the inversion layer, the flatness of the semiconductor surface or heterojunction interface that defines the inversion layer has a large influence. To summarize,
Since the carrier runs along the boundary between the different base materials, the influence of the wall due to the different base materials is strong, and the flatness of the wall significantly affects the running state of the carrier.
また、その界面に近接している絶縁物（ＭＯＳＦＥＴの
場合）あるいはＡ１．Ｇａ＋−ｘＡｓ （ＨＥ Ｍ Ｔ
型ＦＥＴの場合）等に内在する深い不純物準位からの生
成される電子または正孔が適当に長い時定数をもって変
化するために、光照射などによる素子特性の変化の問題
がある。そのため、従来のキャリア走行型素子では、そ
の速度すなわち高周波特性に限界があった。In addition, an insulator (in the case of MOSFET) or A1. Ga+-xAs (HE M T
Since electrons or holes generated from deep impurity levels inherent in FETs change with a suitably long time constant, there is a problem of changes in device characteristics due to light irradiation or the like. Therefore, conventional carrier traveling type devices have a limit in their speed, that is, in their high frequency characteristics.
更に、個々に検討するならば、半導体へテロ接合を用い
るＨＥＭＴ型ＦＥＴでは、２種類の半導体が適当なバン
ド構造を有している必要があり、さらにヘテロ界面の急
峻性及び界面での格子整合も要求されるため、構成材料
の組合せに制限がある。例えば、Ｓｉを母体材料とする
電子走行型素子では、格子整合する材料との間に伝導帯
の不連続性がないため実現が困難である。また、半導体
へテロ接合を用いる従来のＨＥＭＴ型ＦＥＴでは、ヘテ
ロ界面に形成されるポテンシャル井戸の形状がゲート電
位により影響を受けるため、素子設計に大きな制約があ
った。このようにＨＥＭＴ型ＦＥＴは、従来のＭＯＳＦ
ＥＴなどに比較して高速動作が可能な反面、材料の組合
せ及び製作上の制約が大きかった。Furthermore, if considered individually, in a HEMT type FET using a semiconductor heterojunction, the two types of semiconductors need to have appropriate band structures, and the steepness of the heterointerface and lattice matching at the interface are also required. There are also restrictions on the combinations of constituent materials. For example, it is difficult to realize an electron transit type device using Si as a host material because there is no discontinuity in the conduction band between the element and the lattice-matched material. Furthermore, in conventional HEMT type FETs using semiconductor heterojunctions, the shape of the potential well formed at the heterojunction is affected by the gate potential, which imposes significant restrictions on device design. In this way, the HEMT type FET is different from the conventional MOSFET.
Although it is capable of high-speed operation compared to ET and the like, there are significant restrictions on material combinations and manufacturing.
一方、現在広く使用されているＭＯＳＦＥＴでは、チャ
ネル長さを短くすると、いわゆる短チヤネル効果が生じ
るため、チャネル長を短くすることに限界があり、キャ
リアの走行時間を成る限界以上に短くすることができな
かった。On the other hand, in MOSFETs that are currently widely used, shortening the channel length causes a so-called short channel effect, so there is a limit to how short the channel length can be, and it is difficult to shorten the carrier transit time beyond the limit. could not.
発明が解決しようとする問題点そこで、本発明は、上述した従来の問題を解消したキャ
リア走行形電子素子を提供せんとするものである。Problems to be Solved by the Invention Therefore, it is an object of the present invention to provide a carrier traveling type electronic device that solves the above-mentioned conventional problems.
すなわち、本発明の目的は、半導体へテロ接合を用いず
に、極めて簡単な構造により、高移動度のキャリア走行
層を有する電子素子を提供することにある。That is, an object of the present invention is to provide an electronic device having a high-mobility carrier transport layer with an extremely simple structure without using a semiconductor heterojunction.
更に、本発明の目的は、材料の組み合わせ上、製作技術
上の制約や困難さなく、且つより短いチンネル長により
高速動作が可能な電子素子を提供せんとするものである
。A further object of the present invention is to provide an electronic device that is free from restrictions and difficulties in material combinations and manufacturing techniques and is capable of high-speed operation due to a shorter channel length.
問題点を解決するための手段すなわち、本発明によるならば、均一組成の半導体層の
内部にキャリア走行層が形成されている電子素子におい
て、前記半導体層内部に互に平行に、単原子層の厚さを
有する少なくとも第１、第２及び第３の不純物層が形成
される。そして、それら３つの不純物層は、それら層面
に直角な方向に互いに離隔しており、前記第１及び第３
の不純物層は、同一の導電形に形成され、第２の不純物
層は、前記第１及び第３の不純物層の導電形と異なる導
電形にされる。Means for Solving the Problems According to the present invention, in an electronic device in which a carrier transport layer is formed inside a semiconductor layer having a uniform composition, monoatomic layers are formed in parallel to each other inside the semiconductor layer. At least first, second and third impurity layers having a thickness are formed. The three impurity layers are spaced apart from each other in a direction perpendicular to the layer plane, and the first and third impurity layers are separated from each other in a direction perpendicular to the layer plane.
The impurity layers are formed to have the same conductivity type, and the second impurity layer is formed to have a conductivity type different from the conductivity types of the first and third impurity layers.
詐」以上のように構成される電子素子においては、前記第１
及び第３の不純物層の間にポテンシャル井戸が形成され
る。従って、そのポテンシャル井戸を電子または正孔の
ようなキャリアが走行する。In the electronic device configured as described above, the first
A potential well is formed between the third impurity layer and the third impurity layer. Therefore, carriers such as electrons or holes travel through the potential well.
すなわち、そのポテンシャル井戸がチャネル層を形成す
る。That is, the potential well forms a channel layer.
そして、３つの不純物層は、半導体層の内部に形成され
ているので、半導体層上に絶縁膜を介してゲート電極を
設けられても、チャネル層は絶縁膜に接することはない
ので、ポテンシャル井戸が絶縁膜中の電荷の影響は受け
にくく、また、ゲート電位の影響も受けにくい。従って
、安定したチャネルを得ることができる。Since the three impurity layers are formed inside the semiconductor layer, even if a gate electrode is provided on the semiconductor layer through an insulating film, the channel layer does not come into contact with the insulating film, so the potential well However, it is not easily affected by the charge in the insulating film, and is also not easily affected by the gate potential. Therefore, a stable channel can be obtained.
更に、本発明による電子素子では、材料選択もしくは特
性上問題の多い半導体へテロ接合を設ける必要がない。Further, in the electronic device according to the present invention, there is no need to provide a semiconductor heterojunction, which is problematic in terms of material selection or characteristics.
その代わり半導体に不純物を均一にドープせず単原子層
の厚さでドープした構造としているが、その単原子層の
厚さの不純物層は、不純物のドーピングにより容易に形
成できる。従って、本発明による電子素子は簡単なプロ
セスにより製造可能である。Instead, the structure is such that the semiconductor is not uniformly doped with impurities but is doped to a thickness of a monoatomic layer, but the impurity layer having the thickness of a monoatomic layer can be easily formed by doping with impurities. Therefore, the electronic device according to the present invention can be manufactured by a simple process.
以上の本発明による電子素子において、前記半導体層は
、単体半導体でも、化合物半導体でも構成でき、また、
前記第１及び第３の不純物層は、ｐ形不純物及びｎ形不
純物のいずれか一方で構成され、前記第２不純物層は、
前記ｐ形不純物及びｎ形不純物の他方で構成される。そ
して、前記第１、第２及び第３の不純物層の間隔は、ｌ
〇八へ１０００人の範囲内にあることが好ましい。この
１０人の下限値は、単原子層厚さが２八オーダであるの
で、多層構造とするために不純物層の間隔を確保するた
めの値であり、１０００への上限値は、ポテンシャル井
戸を形成する多層構造の利点が得られる限界である。In the above electronic device according to the present invention, the semiconductor layer can be composed of a single semiconductor or a compound semiconductor, and
The first and third impurity layers are composed of either a p-type impurity or an n-type impurity, and the second impurity layer is
The impurity is composed of the other of the p-type impurity and the n-type impurity. The distance between the first, second and third impurity layers is l
It is preferable that the number of people be within 1000 people. The lower limit of 10 is a value to ensure the spacing between impurity layers to create a multilayer structure, since the thickness of a single atomic layer is on the order of 28, and the upper limit of 1000 is a value to ensure the distance between the impurity layers to form a multilayer structure. This is the limit at which the advantages of the formed multilayer structure can be obtained.
また、第２の不純物層の不純物面密度は、１０１０〜１
０１１０１３Ｃの範囲内にあることが好ましい。この面
密度が１０１５ｃｍ−２程度になると完全に不純物のみ
の層となるので、不純物の比率でいうならば、０、００
１〜１％である。特に、第１及び第３の不純物層に含有
される不純物の合計量は、第２の不純物層に含有される
不純物の量にほぼ等しいことが好ましい。また、更に好
ましくは、前記第１及び第３の不純物層の各層の不純物
密度は、互いに等しい。Further, the impurity surface density of the second impurity layer is 1010 to 1
It is preferably within the range of 011013C. When this areal density becomes about 1015 cm-2, the layer becomes completely composed of only impurities, so in terms of impurity ratio, it is 0.00.
It is 1-1%. In particular, the total amount of impurities contained in the first and third impurity layers is preferably approximately equal to the amount of impurities contained in the second impurity layer. Further preferably, the impurity densities of each of the first and third impurity layers are equal to each other.
本発明の電子素子の１実施例では、前記第２の不純物層
は、単一の層から構成され、前記第１及び第３の不純物
層の間に三角形のポテンシャル井戸が形成される。また
、本発明の別の実施例では、前記第２の不純物層は、前
記層面に直角な方向に互いに離隔しており且つ前記第１
及び第３の不純物層からも離隔している２つの不純物層
から構成されて、前記第１及び第３の不純物層の間に台
形のポテンシャル井戸が形成される。この後者の場合、
前記第２の不純物層の２つの層の各々の不純物密度は互
いに等しいことが好ましい。In one embodiment of the electronic device of the present invention, the second impurity layer is composed of a single layer, and a triangular potential well is formed between the first and third impurity layers. Further, in another embodiment of the present invention, the second impurity layer is spaced apart from each other in a direction perpendicular to the layer surface, and
and a trapezoidal potential well formed between the first and third impurity layers. In this latter case,
Preferably, the impurity densities of the two layers of the second impurity layer are equal to each other.
実施例以下、添付図面を参照して本発明による電子素子の実施
例を説明する。Embodiments Hereinafter, embodiments of an electronic device according to the present invention will be described with reference to the accompanying drawings.
実施例１第１図は、本発明を実施したＭＯＳＦＥＴの構造を図解
した概略断面図である。Example 1 FIG. 1 is a schematic cross-sectional view illustrating the structure of a MOSFET embodying the present invention.
第１図のＭＯＳＦＥＴは、Ｓｉ単結晶基板１０を有して
おり、その基板ＩＯには、互いに離隔してｎ形のソース
領域１２及びドレイン領域１４が設けられている。その
ソース領域１２とドレイン領域１４との間の基板１０の
上にはゲート絶縁膜１６を介してゲート電極１８が設け
られている。そして、それらソース領域１２、ドレイン
領域１４及びゲート電極１８には、ソースコンタクト２
０、ドレインコンタクト２２及びゲートコンタクト２４
が設けられている。The MOSFET shown in FIG. 1 has a Si single crystal substrate 10, and an n-type source region 12 and a drain region 14 are provided in the substrate IO spaced apart from each other. A gate electrode 18 is provided on the substrate 10 between the source region 12 and the drain region 14 with a gate insulating film 16 interposed therebetween. A source contact 2 is connected to the source region 12, drain region 14, and gate electrode 18.
0, drain contact 22 and gate contact 24
is provided.
更に、ソース領域１２とドレイン領域１４との間で、ゲ
ート絶縁膜１６から下方に離れた基板内部に、単原子層
ドープによる高移動度のチャネル層２６が設けられてい
る。Further, a high-mobility channel layer 26 doped with a monoatomic layer is provided inside the substrate between the source region 12 and the drain region 14 and downwardly away from the gate insulating film 16.
このチャネル層２６は、層と直角な方向に互いに離隔し
てそれぞれ単原子層の厚さを有する少くとも３つの不純
物層を持つ構造となっている。その層関係を第２ａ図に
示す。The channel layer 26 has a structure including at least three impurity layers each having a thickness of a monoatomic layer and spaced apart from each other in a direction perpendicular to the layers. The layer relationship is shown in Figure 2a.
第２ａ図において、左側の縦の線が、基板１０の上表面
を示しており、横軸がその基板表面からの距離を示して
いる。そして、縦軸は、不純物濃度を示す、（黄軸より
上がｐ形不純物であり、横軸より下がｎ形不純物である
。In FIG. 2a, the vertical line on the left indicates the upper surface of the substrate 10, and the horizontal axis indicates the distance from the substrate surface. The vertical axis indicates the impurity concentration (above the yellow axis is the p-type impurity, and below the horizontal axis is the n-type impurity).
すなわち、基板表面から深さＬｌの部分に、単原子層に
相当する厚さのｓｂがドープされているｎ形不純物層３
０が設けられ、それから更に距離Ｌ２の深さの部分に、
単原子層に相当する厚さのＧａがドープされているｐ形
不純物層３２が設けられ、そして、その層３２から距離
Ｌ３の深さの部分に、単原子層に相当する厚さのｓｂが
ドープされているｎ形不純物層３０が設けられている。That is, the n-type impurity layer 3 is doped with sb to a thickness corresponding to a monoatomic layer at a depth Ll from the substrate surface.
0 is provided, and then further at a depth of distance L2,
A p-type impurity layer 32 doped with Ga with a thickness corresponding to a monoatomic layer is provided, and at a depth of a distance L3 from the layer 32, sb with a thickness corresponding to a monoatomic layer is provided. A doped n-type impurity layer 30 is provided.
そして、Ｌｌ及は、１０００八以下であり、Ｌ２及びＬ
３は、１０Å〜１００〇八程度であり、また、不純物層
３２のＧａの不純物面濃度は、ＩＱＩｏ〜ｌＱＩ３ｃｍ
−２程度であり、Ｓｂ不純物の総和はＧａ不純物総和に
等しくされている。And Ll and are less than 10008, and L2 and L
3 is about 10 Å to 10008, and the impurity surface concentration of Ga in the impurity layer 32 is IQIo to lQI3cm.
-2, and the sum of Sb impurities is made equal to the sum of Ga impurities.
このような多層不純物構造は、例えばＳｉ基板１０をＭ
ＢＥにより成長させるとき、Ｓｉの成長を停止して不純
物材料を上記した密度で付与し、その後、再びＳｉを成
長させるという工程を繰り返すことにより、実現するこ
とができる。Such a multilayer impurity structure, for example,
This can be achieved by repeating the process of stopping the growth of Si when growing by BE, applying the impurity material at the above density, and then growing Si again.
以上のような３層不純物層のエネルギーバンド構造を、
第２ａ図に対応させて示すと、第２ｂ図のようになる。The energy band structure of the three impurity layers as described above is
When shown in correspondence with FIG. 2a, it becomes as shown in FIG. 2b.
第２ｂ図において、線４０及び４２は、それぞれ伝導帯
及び価電子帯を示し、線４４はフェルミ準位を示してい
る。第２ｂ図から分かるように、３層不純物層によりポ
テンシャル井戸が形成されている。そしてそのポテンシ
ャル井戸の中に閉じ込められた２次元電子は量子化準位
４６を有している。In Figure 2b, lines 40 and 42 indicate the conduction band and valence band, respectively, and line 44 indicates the Fermi level. As can be seen from FIG. 2b, a potential well is formed by the three impurity layers. The two-dimensional electrons confined within the potential well have a quantization level 46.
しかし、実際には、そのような３層不純物層の上には、
第１図に示すようにゲート電極が設けられている。その
ゲート下部でのエネルギーバンド構造を示すと第３図の
ようになる。However, in reality, on top of such a three-layer impurity layer,
A gate electrode is provided as shown in FIG. The energy band structure below the gate is shown in FIG.
第３図に示すポテンシャル井戸４８により閉じ込められ
た２次元電子５０の濃度は、ポテンシャル井戸４８の電
位を媒介としてゲート電極１８の電位によって制御され
、この結果、ソース・ドレイン電流が制御されトランジ
スタ動作を行なう。The concentration of two-dimensional electrons 50 confined by the potential well 48 shown in FIG. 3 is controlled by the potential of the gate electrode 18 via the potential of the potential well 48, and as a result, the source-drain current is controlled and the transistor operates. Let's do it.
以上のように構成される本発明による電子素子は、従来
技術によるＭＯ３型ＦＥＴ素子と次の点が異なる。The electronic device according to the present invention configured as described above differs from the MO3 type FET device according to the prior art in the following points.
■ チャネル層２６が絶縁層１６に接していないために
、絶縁物１６中の電荷の影響を受けにくい。(2) Since the channel layer 26 is not in contact with the insulating layer 16, it is less susceptible to the influence of charges in the insulator 16.
■ チャネル層２６が絶縁層１６に接していないために
、従来のＨＥＭＴ型ＦＥＴのようにペテロ界面の厳密な
急峻性が要求されずに、ポテンシャル井戸によるチャネ
ルを形成できる。(2) Since the channel layer 26 is not in contact with the insulating layer 16, a channel using a potential well can be formed without requiring strict steepness of the Peter interface as in the conventional HEMT type FET.
■ チャネル層２６が絶縁層１６に接していないために
、チャネル層のポテンシャル井戸の形状が第３図かられ
かるようにゲート電位の影響を受けにくい。(2) Since the channel layer 26 is not in contact with the insulating layer 16, the shape of the potential well in the channel layer is not easily influenced by the gate potential, as can be seen from FIG.
■ ポテンシャル井戸の形状をゲート電位に無関係に設
計できる。■ The shape of the potential well can be designed regardless of the gate potential.
■ Ｓｉを母材料とし、チャネル層を（１００）面に平
行にとった場合には、バルク結晶より高い２次元電子移
動度が実現される。すなわち、バルクＳ１結晶の６個の
等価な伝導帯極小のうち、層に垂直方向に極小をもつ２
個の極小点が、最低のエネルギー状態を形成し、この極
小にある電子はバルク結晶の０．５５倍の実効質量をも
って層内をドリフトするため、バルク結晶より高い移動
度が実現される。(2) When Si is used as the base material and the channel layer is parallel to the (100) plane, a two-dimensional electron mobility higher than that of the bulk crystal is achieved. That is, of the six equivalent conduction band minima of the bulk S1 crystal, two have minima perpendicular to the layer.
The minimum points form the lowest energy state, and the electrons at these minimums drift within the layer with an effective mass 0.55 times that of the bulk crystal, resulting in higher mobility than in the bulk crystal.
■ 不純物は単原子層内に局所的にドープされるので、
均一ドープの従来素子に比較してイオン化不純物敗乱の
影響を受けにくい。■ Impurities are locally doped within the monoatomic layer, so
Less susceptible to ionized impurity destruction than uniformly doped conventional devices.
■ ゲートに対して反対側のポテンシャル障壁はビルト
インポテンシャルにより形成されているので、ゲート電
圧印加時でも急峻なポテンシャル障壁を維持し、その結
果、従来素子で問題となっていた短チヤネル効果が抑制
される。■ Since the potential barrier on the opposite side to the gate is formed by a built-in potential, a steep potential barrier is maintained even when gate voltage is applied, and as a result, the short channel effect, which was a problem with conventional devices, is suppressed. Ru.
■ 不純物層の平坦性の問題は、ヘテロ接合界面はど深
刻を問題にならない。上述したように、ヘテロ接合界面
の場合は、それが異種母材の境界であり、それ沿って走
行するキャリアは、その異種母材の壁に沿って走行する
のに対して、同−母材内に形成された不純物層に沿って
走行する場合は、そのような材料の相違による壁はなく
、平坦性の良否は、ヘテロ接合界面はど深刻な影響を及
ぼされない。■ The problem of flatness of the impurity layer is not as serious a problem as it is at the heterojunction interface. As mentioned above, in the case of a heterojunction interface, it is a boundary between dissimilar base materials, and a carrier running along it runs along the wall of the dissimilar base materials, whereas a carrier running along it runs along the wall of the dissimilar base materials. When traveling along an impurity layer formed within, there is no wall due to the difference in materials, and the flatness of the heterojunction interface is not seriously affected.
以上の効果により、従来技術による素子に比較して、よ
り短かいチャネル長での動作を実現し、その実効チャネ
ル移動度が高いために、高周波特性が改善できた。As a result of the above effects, compared to elements according to the prior art, operation with a shorter channel length was realized, and the effective channel mobility was high, so high frequency characteristics were improved.
実施例２第１図の構造において、チャネル層２６を、第４ａ図の
ドーピングプロフィールに構成した。この実施例２の電
子素子では、第２ａ図の不純物層３２の代わりに、Ｇａ
（ｐ型）不純物を等量ずつ２ケ所３２Ａ及び３２Ｂに分
けてドープした。その結果、第４ｂ図に示すバンド構造
が形成される。第４ｂ図においても、線４０及び４２は
、それぞれ伝導帯及び価電子帯を示し、線４４はフェル
ミ準位を示している。この第４ｂ図から分かるように、
４層不純物層の中央にポテンシャル井戸が形成され、そ
のポテンシャル井戸の中に閉じ込められた２次元電子は
量子化準位４６を持っている。そして、そのポテンシャ
ル井戸内の２次元電子の分布は、′曲線５２のようにな
っている。この２次元電子分布曲線５２から明らかな様
に、電子分布の最大となるポテンシャル井戸の中心部に
は不純物はドープされていないために、実施例１に比べ
更に不純物散乱が軽減され、高移動度のチャネル層が実
現される。Example 2 In the structure of FIG. 1, the channel layer 26 was configured with the doping profile of FIG. 4a. In the electronic device of Example 2, Ga is used instead of the impurity layer 32 in FIG. 2a.
Equal amounts of (p-type) impurities were doped into two locations 32A and 32B. As a result, a band structure shown in FIG. 4b is formed. Also in FIG. 4b, lines 40 and 42 indicate the conduction band and valence band, respectively, and line 44 indicates the Fermi level. As can be seen from this Figure 4b,
A potential well is formed in the center of the four-layer impurity layer, and two-dimensional electrons confined within the potential well have a quantization level 46. The two-dimensional electron distribution within the potential well is as shown by a 'curve 52. As is clear from this two-dimensional electron distribution curve 52, since no impurity is doped in the center of the potential well where the electron distribution is maximum, impurity scattering is further reduced compared to Example 1, resulting in high mobility. channel layer is realized.
以上、２つの実施例を説明したが、本発明による電子素
子は、Ｓｉ基板に形成できるだけでなく、ほかの単体半
導体基板や、ＧａＡｓなどの化合物半導体基板を使用し
ても実施できる。更に、上記した実施例は、ＭＯＳＦＥ
Ｔであるが、本発明による電子素子は、ＭＯＳＦＥＴに
限らず、均一組成の半導体領域をキャリアが走行する形
式の素子には広く適用できる。Although two embodiments have been described above, the electronic device according to the present invention can be formed not only on a Si substrate, but also on other single semiconductor substrates or compound semiconductor substrates such as GaAs. Furthermore, the above-mentioned embodiments are based on MOSFETs.
However, the electronic device according to the present invention is applicable not only to MOSFETs but also to a wide variety of devices in which carriers travel in a semiconductor region having a uniform composition.
また、上記実施例における３層または４層の不純物層の
内、外側の２層の不純物の濃度と、中央の１層または２
層の不純物の濃度とを同一にしている。しかし、第２ｂ
図及び第４ｂ図かられかるように、三角形のポテンシャ
ル井戸または台形のポテンシャル井戸が実現できれば十
分であるので、外側の２層の不純物の濃度と、中央の１
層または２層の不純物の濃度とは必ずしも同一である必
要はなく、また、外側の２層同士の不純物の濃度も同一
である必要はない。しかし、４層構造の場合は、中央の
２層の不純物層の不純物濃度は同一であることが好まし
い。Also, of the three or four impurity layers in the above example, the impurity concentration in the outer two layers and the central one or two
The concentration of impurities in the layer is made the same. However, the second b.
As can be seen from Fig. 4b and Fig. 4b, it is sufficient to realize a triangular potential well or a trapezoidal potential well.
The impurity concentrations of the layer or two layers do not necessarily need to be the same, and the impurity concentrations of the two outer layers do not necessarily need to be the same. However, in the case of a four-layer structure, it is preferable that the two central impurity layers have the same impurity concentration.
発明の詳細な説明したように、本発明による電子素子は、ヘテロ接
合構造もなく、簡単な単原子層の厚さの多層不純物層に
より、その間に形成されるポテンシャル井戸を介してキ
ャリアは走行する。そして、そのポテンシャル井戸によ
るチャネルは、絶縁物やゲート電位などの影響を受けに
くいので、従来に比較して短いチャネル長を実現でき、
高周波特性の優れた電子素子が得れる。As described in detail, the electronic device according to the present invention does not have a heterojunction structure, and carriers travel through potential wells formed between simple multilayer impurity layers with a thickness of a single atomic layer. . The channel formed by the potential well is not easily affected by the insulator or gate potential, so it is possible to achieve a shorter channel length than before.
An electronic device with excellent high frequency characteristics can be obtained.
更に、本発明による電子素子は°、キャリア（電子もし
くは正孔）の走行層近傍にヘテロ接合界面を有していな
いため、それに伴う材料や製作上に制約から開放される
。従って、Ｓｉ などを使用しても素子を製造できる。Further, since the electronic device according to the present invention does not have a heterojunction interface in the vicinity of the carrier (electron or hole) transport layer, it is free from constraints on materials and manufacturing. Therefore, the device can be manufactured using Si or the like.
また、本発明による電子素子は、走行層を形成するポテ
ンシャルの形は不純物のドーピングにより一義的に決定
され、不純物は単原子層内に局在している構造を素子の
活性層としている。従って、簡単なプロセスにより高移
動度を有する素子が実現できる。Further, in the electronic device according to the present invention, the shape of the potential forming the traveling layer is uniquely determined by the doping of impurities, and the active layer of the device has a structure in which the impurity is localized within the monoatomic layer. Therefore, a device with high mobility can be realized through a simple process.
第１図は、本発明を実施した電子素子の構造を示す概略
断面図、第２ａ図及び第２ｂ図は、本発明による電子素子の第１
の実施例におけるチャネル層のドーピングプロフィール
およびバンド構造をそれぞれ示す図、・ 第３図は、チャネル層が第２ａ図に示すドーピン
グプロフィールを有する第１図に示す構造の素子のゲー
ト下のバンド構造を示す図、第４ａ図及び第４ｂ図は、本発明による電子素子の第２
の実施例におけるチャネル層のドーピングプロフィール
およびバンド構造をそれぞれ示す図である。〔主な参照番号〕１０・・半導体基板１２・・ソース領域１４・・ドレイン領域１６・・ゲート絶縁膜１８・・ゲート電極２６・・チャネル層FIG. 1 is a schematic sectional view showing the structure of an electronic device according to the present invention, and FIG. 2a and FIG.
Figure 3 shows the band structure under the gate of a device with the structure shown in Figure 1, in which the channel layer has the doping profile shown in Figure 2a. Figures 4a and 4b show a second diagram of an electronic device according to the present invention.
FIG. 3 is a diagram showing a doping profile and a band structure of a channel layer in an example of FIG. [Main reference numbers] 10...Semiconductor substrate 12...Source region 14...Drain region 16...Gate insulating film 18...Gate electrode 26...Channel layer
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| JP60221605AJPH06101559B2 (en) | 1985-10-04 | 1985-10-04 | Superlattice electronic device |
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| JP60221605AJPH06101559B2 (en) | 1985-10-04 | 1985-10-04 | Superlattice electronic device |
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| JPS6281063Atrue JPS6281063A (en) | 1987-04-14 |
| JPH06101559B2 JPH06101559B2 (en) | 1994-12-12 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0604200A3 (en)* | 1992-12-23 | 1995-10-11 | Hitachi Europ Ltd | Complementary field effect transistor. |
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| JP2007521649A (en)* | 2003-06-26 | 2007-08-02 | アール．ジェイ． メアーズ エルエルシー | Semiconductor device having a band design superlattice |
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|---|---|---|---|---|
| US4942438A (en)* | 1987-09-25 | 1990-07-17 | Nec Corporation | Compound semiconductor field-effect transistor |
| EP0604200A3 (en)* | 1992-12-23 | 1995-10-11 | Hitachi Europ Ltd | Complementary field effect transistor. |
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| JP2007521647A (en)* | 2003-06-26 | 2007-08-02 | アール．ジェイ． メアーズ エルエルシー | Method for fabricating a semiconductor device having a band design superlattice |
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