【発明の詳細な説明】〔発明の利用分野〕本発明は、絶縁層上のシリコンを用いたＭＯ８集積回路
の分野に関し、更に詳細には、ディバイスの相互接続部
を基板に形成する方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to the field of MO8 integrated circuits using silicon on insulating layers, and more particularly to a method of forming device interconnects in a substrate.
本出願は、エピタキシャル状の層を絶縁層上に形成する
方法の改良に関するものであり、基板への相互接続部の
形成に関するものである。TECHNICAL FIELD This application relates to improvements in the method of forming epitaxial layers on insulating layers and to forming interconnects to substrates.
絶縁層上にエピタキシャル状の層を形成する方法につい
ては、本出願人に鎮護された、１９８５年２月１１日出
願の米国特許願第７（１０），６０７号１発明の名称［
シリコン基板上に絶縁されたシリコン領域と電界効果形
ディバイスを形成する方法」に述べられている。この出
願の方法では、絶縁層はシリコン基板上に形成され、か
つ開［］がこの絶縁層に形成される。その後、絶縁層上
にポリシリコン層が被着され、このポリシリコン層は開
口を通して基板と接触している。ここでは、基板の結晶
構造を開口を介してポリシリコン層に伝播することによ
りポリシリコン層を再結晶化する様々な処理工程が示さ
れている。シードウィンドウ（Ｓ・・ｄｗｉｎｄｏｗｓ
）上には比較的高品質な結晶シリコンが形成され、この
ウィンドウを通して再結晶化が行なわれる。これら領域
は、ＭＯ８電界効果形ディバイスのチャネル領域として
使用される。これらディバイスのソースおよびドレイン
領域は、絶縁層上で、シード・ウィンドウに隣接する再
結晶化ポリシリコン層に形成される。したがって、ソー
スおよびドレイン領域は、基板からは絶縁されている。A method of forming an epitaxial layer on an insulating layer is described in US patent application Ser.
"Method of Forming Insulated Silicon Regions and Field-Effect Devices on a Silicon Substrate". In the method of this application, an insulating layer is formed on a silicon substrate and an opening [ ] is formed in this insulating layer. A polysilicon layer is then deposited over the insulating layer and is in contact with the substrate through the opening. Various process steps are shown herein for recrystallizing a polysilicon layer by propagating the crystalline structure of the substrate through an opening into the polysilicon layer. Seed windows
) on which relatively high quality crystalline silicon is formed and recrystallization takes place through this window. These regions are used as channel regions for MO8 field effect devices. The source and drain regions of these devices are formed in a recrystallized polysilicon layer above the insulating layer and adjacent to the seed window. The source and drain regions are therefore insulated from the substrate.
本発明において形成される致互接続部の好ましい実施例
は、上記出願で示された方法と組合わされるものである
ので、それら方法の一部については、本発明に関連して
説明する。Preferred embodiments of the interconnects formed in the present invention are those that are combined with the methods set forth in the above-referenced applications, so some of those methods will be described in connection with the present invention.
ＭＯＢディバイスを製造する際、基板に相互接続部を形
成することは周知である。これら相互接続部は、クロス
アンダ−と呼称されることがあり、またポリシリコン層
からのドーパントを基板に打ち込んで、このクロスアン
ダ−を形成する場合も多い。基板に形成された相互接続
部すなわちクロスアンダ−は、米国特許第４，０１３，
４８９号および第第３．９６４．０９２号に述べられて
いる。これら方法では、基板自体が能動回路ディバイス
の一部を成している。絶縁回路上のシリコンに関する技
術では、基板から能動回路を分離する試みがある。本発
明は、能動ディバイス自体は絶縁層上の再結晶化層に形
成されるものにおいて、相互接続部を基板に形成する方
法に関するものでおる。It is well known to form interconnects on a substrate when manufacturing MOB devices. These interconnects are sometimes referred to as cross-unders, and dopants from a polysilicon layer are often implanted into the substrate to form the cross-unders. Interconnects or cross-unders formed in the substrate are described in U.S. Pat.
No. 489 and No. 3.964.092. In these methods, the substrate itself forms part of the active circuit device. Silicon-on-isolated circuit technology attempts to separate active circuitry from the substrate. The present invention relates to a method of forming interconnects in a substrate where the active device itself is formed in a recrystallized layer on an insulating layer.
〔発明の概要〕本発明は、シリコン基板上に形成された絶縁層上に半導
体層を形成する方法の改良に関し、でいる。[Summary of the Invention] The present invention relates to an improvement in a method for forming a semiconductor layer on an insulating layer formed on a silicon substrate.
更に詳細には、多結晶シリコン（ポリシリコン）のよう
な半導体層は、絶縁層における開［−１を通［２てシリ
コン基板の結晶構造を伝播することにより再結晶化され
る。ＭＯ８電界効果形ディバイスのよう彦ディバイスは
、半導体層に形成され、かつ絶縁層により基板から絶縁
されている。本発明は、上にある半導体層のディバイス
間に相互接続部を与えるため、基板自体に相互接続部を
形成することに関している。絶縁層上に半導体層を被着
する前に、ドープ領域は基板に形成される。このドープ
領域の少くとも一部上の絶縁層に開口を形成して、ドー
プ領域が半導体層に接触するようにしている。半導体層
はこの開口を通して再結晶化され、それにより、たとえ
は再結晶化層のソースおよびドレイン領域とクロスアン
ダ−とを接続している。More specifically, a semiconductor layer such as polycrystalline silicon (polysilicon) is recrystallized by propagating an open [-1 in an insulating layer through [2] through the crystal structure of a silicon substrate. The Yohiko MO8 field effect device is formed in a semiconductor layer and insulated from the substrate by an insulating layer. The present invention relates to forming interconnects in the substrate itself to provide interconnects between devices in overlying semiconductor layers. A doped region is formed in the substrate prior to depositing the semiconductor layer over the insulating layer. An opening is formed in the insulating layer over at least a portion of the doped region so that the doped region contacts the semiconductor layer. The semiconductor layer is recrystallized through this opening, thereby connecting, for example, the source and drain regions of the recrystallized layer and the cross-under.
本発明は、絶縁層上に形成された再結晶化半導＝１１一体層に集積回路を形成した集積回路構造に、相互接続部
を形成する方法である。以下の説明における詳細な記載
、たとえば特定な導電形勢は、本発明の理解を助けるた
めのものであって、本発明はこれら記載に限定されない
ことは、当業者には明白であろう。また、周知の工程な
どについては、本発明を不明瞭なものとしないよう、詳
細な説明は省略する。The present invention is a method of forming interconnects in an integrated circuit structure in which the integrated circuit is formed in a monolithic layer of recrystallized semiconductor formed on an insulating layer. It will be apparent to those skilled in the art that the details in the following description, such as specific conductive configurations, are provided to aid in understanding the invention, and the invention is not limited thereto. Further, detailed descriptions of well-known processes and the like will be omitted so as not to obscure the present invention.
前述したように、本発明は、本出願人に譲渡された、１
９８５年２月１１日出願の米国特許願第７（１０）．６
０７号、発明の名称「シリコン基板上に、絶縁されたシ
リコン領域と電界効果形ディバイスを形成する方法」の
改良に関する。この出願には、本発明におけるある工程
が詳細に示されている。As previously stated, the present invention is directed to
U.S. Patent Application No. 7(10) filed February 11, 1985. 6
No. 07 relates to an improvement in the invention entitled "Method for forming an insulated silicon region and a field effect device on a silicon substrate." This application describes certain steps in the invention in detail.
以下において、当該出願については１先行出願〃と言う
ことにする。後述するように、本発明は先行出願におけ
る再結晶化なしでも実施し得る。In the following, this application will be referred to as 1 prior application. As discussed below, the present invention may be practiced without recrystallization in the prior application.
本発明の方法は、相補形金属酸化膜半導体（０ＭＯ８）
集積回路の製造に適している。したがって、以下の説明
では、特定の導電形の電界効果形ディバイスを製造する
のに使用される領域（たとえば、ウェル）に関連して述
べられている。なお、本発明では他の技術を用いること
も可能であることは、当業者には明白であろう。The method of the present invention applies to complementary metal oxide semiconductors (0MO8).
Suitable for manufacturing integrated circuits. Accordingly, the following description is made with reference to regions (eg, wells) used to fabricate field effect devices of particular conductivity types. It will be apparent to those skilled in the art that other techniques may be used in the present invention.
以下、添付の図面に基づいて、本発明の実施例について
説明する。Embodiments of the present invention will be described below based on the accompanying drawings.
第１図は、ｎ−ウェル１３を含むＰ形単結晶シリコン基
板１０を示している。ｎ−ウェルは、集積回路のＰ−チ
ャネル・ディバイスの製造に部分的に使用される。基板
１０は、基板の表面全体をおおう二酸化シリコン層１６
を含んでいる。この表面上にフォト・レジスト層１４が
形成され、かつこの層１４に開口１５が形成される。開
口１５は、本発明により相互接続部を設けたい領域に形
成される。ドープ領域は、領域１２で示すように、開口
１５に整合して基板に形成される。この領域が、集積回
路の相互接続部すなわちクロスアンダ−となる。したが
って、この領域は細長い領域であるか、または幾可図形
的に複雑な形状の領域である。領域１２を形成するには
、二酸化シリコン層１６を介してイオンを注入する、通
常のイオン注入工程が用いられる。または、二酸化シリ
コン層１６を開口１５に整合してエツチングして、通常
の拡散］工程を用いてドープ領域１２を形成してもよい
。その後、フォト・レジスト層１４を除去する。FIG. 1 shows a P-type single crystal silicon substrate 10 including an n-well 13. FIG. N-wells are used in part in the fabrication of P-channel devices in integrated circuits. Substrate 10 includes a silicon dioxide layer 16 covering the entire surface of the substrate.
Contains. A photoresist layer 14 is formed on this surface and an opening 15 is formed in this layer 14. Openings 15 are formed in areas where it is desired to provide interconnections according to the invention. A doped region is formed in the substrate in alignment with opening 15, as shown by region 12. This area becomes the interconnect or cross-under of the integrated circuit. This region is therefore an elongated region or a region of geometrically complex shape. To form region 12, a conventional ion implantation process is used to implant ions through silicon dioxide layer 16. Alternatively, silicon dioxide layer 16 may be etched in alignment with opening 15 to form doped region 12 using a conventional diffusion process. Photoresist layer 14 is then removed.
次に、基板上に窒化シリコン層を形成し、かつ通常のマ
スキング工程を用いてこれをパターン化して、第２図に
示すようなマスキング部材１８を形成する。これらマス
キング部材の１つは、ドープ領域１２上に形成される。A silicon nitride layer is then formed over the substrate and patterned using conventional masking processes to form masking member 18 as shown in FIG. One of these masking members is formed over doped region 12.
領域１２の上の窒化シリコン部材１８は、ドープ領域１
２の全体の上に、または領域１２の一部の上に形成され
る（その後で成長させるフィールド酸化膜領域に対し領
域１２をクロスアンダ−とする可能性がある）。Silicon nitride member 18 over region 12 is doped with region 1
2 or over a portion of region 12 (possibly cross-under region 12 to a subsequently grown field oxide region).
一般に、その後に形成される上層の集積回路と接続する
だめの相互接続部として予定されている位置において、
領域１２上にマスキング部材１８を形成する。第２図に
示されている他のマスキング部材１８は、従来技術に基
づいて電界効果形トランジスタの予定されたチャネルの
位置におる。Generally, at locations intended for interconnections to subsequently formed overlying integrated circuits,
A masking member 18 is formed over region 12 . Another masking member 18 shown in FIG. 2 is located at the intended channel of the field effect transistor according to the prior art.
次に、比較的厚いフィールド酸化膜領域（二酸化シリコ
ン膜）が、窒化シリコン・マスキング部材に関し適当な
位置に成長される。第３図に示すように、フィールド酸
化膜領域２０は、窒化シリコン部材により保護されてい
彦い基板の表面上に成長される。なお、領域１２は、領
域１２の両側に配置されたフィールド酸化膜領域を有（
〜ている。A relatively thick field oxide region (silicon dioxide) is then grown in place with respect to the silicon nitride masking member. As shown in FIG. 3, a field oxide region 20 is grown on the surface of the substrate, which is protected by a silicon nitride material. Note that region 12 has field oxide film regions disposed on both sides of region 12 (
~ing.
本実施例において、窒化シリコン部材の除去の後、プレ
ーナ化工程を用いて、第４図に示すように基板の表面を
平坦にする。このプレーナ化は先行出願において詳細に
述べられている。基板を露出する開口２４を形成するの
に、このプレーナ化工程および分離エツチング工程また
はその一方を使用する。一般に、これら開口は、前に除
去された窒化シリコン部材１８の場所に形成される。し
たがって、第４図のこれら開口２４は、第２図の窒化シ
リコン部材１８に整合されている。このプレーナ化工程
は、本発明には必ずしも必要ではない。重要なことは、
ドープ領域１２上に開口があるということである。In this example, after removing the silicon nitride member, a planarization process is used to flatten the surface of the substrate as shown in FIG. This planarization is described in detail in the earlier application. This planarization and/or isolation etch step is used to form openings 24 exposing the substrate. Generally, these openings are formed at the location of the silicon nitride member 18 that was previously removed. These openings 24 of FIG. 4 are thus aligned with the silicon nitride member 18 of FIG. 2. This planarization step is not necessary for the present invention. the important thing is,
This means that there is an opening above the doped region 12.
次に、基板上にポリシリコン層２６が被着される。この
層は、第５図に示すように、開口２４においてドープ領
域１２と接触する。保護二酸化シリコン膜２７は、ポリ
シリコン層２６の露出面上に形成される。A polysilicon layer 26 is then deposited over the substrate. This layer contacts doped region 12 at opening 24, as shown in FIG. A protective silicon dioxide film 27 is formed on the exposed surface of polysilicon layer 26.
さらに、ポリシリコン層２６を再結晶化し、この層を基
板と同一の結晶構造にする。これは、基板に、走査レー
ザ（たとえば、ＣＷアルゴン・レーザ）、走査電子ビー
ノ・またはグラファイト・ストリップ・ヒータのような
ソースからの熱を与えることにより、行なうことができ
る。開口２４は、基板の結晶構造を層２０に伝播すなわ
ち成長させるシード・ウィンドウ（易・・ｄ ｗｉｎｄ
ｏｗｓ）として働く。したがって、ポリシリコン層２６
は第６図の層２６ａに示すような、エピタキシャル状の
層となる。この再結晶化については、先行出願において
も述べられている。Furthermore, the polysilicon layer 26 is recrystallized to make this layer have the same crystal structure as the substrate. This can be done by applying heat to the substrate from a source such as a scanning laser (eg, a CW argon laser), a scanning electronic vino, or a graphite strip heater. Opening 24 provides a seed window for propagating or growing the crystalline structure of the substrate into layer 20.
ows). Therefore, polysilicon layer 26
becomes an epitaxial layer as shown in layer 26a in FIG. This recrystallization is also described in the prior application.
本実施例では、ポリシリコン層の再結晶化を使用してい
るが、本発明の相互接続部は、再結晶化が起きなくても
、たとえば、トランジスタがポリシリコン層に形成され
ても形成することができる。Although this example uses recrystallization of a polysilicon layer, the interconnects of the present invention can be formed even if recrystallization does not occur, e.g., even if a transistor is formed in a polysilicon layer. be able to.
第７図には、再結晶化層２６ｍに電界効果形ディバイス
を形成した後の基板の拡大図が示されている。多結晶シ
リコンゲート４３とソースおよびドレイン領域３４．３
５を有するｎ形トランジスタ３１は、シード・ウィンド
ウの一つの上に形成されている。このトランジスタのチ
ャネル３９は、シード・ウィンドウ上に直接的に形成さ
れ、先行出願に述べられているように、これらシード・
ウィンドウに高品質の岸結晶シリコンができる。このト
ランジスタの領域３４は、領域１２に直接的に接続して
いる。したがって、このトランジスタの一つの端子は、
再結晶化層２６ａに形成された他のディバイスと相互接
続されている。なお、絶縁領域２０により、トランジス
タ３１のチャ木１９とウェル１３との間に比較的長い伝
導路が形成され、したがってラッチ・アップの可能性を
減少する。他のトランジスタ３２は、ｎ−ウェル１３上
に形成されている。このＰ形トランジスタはゲ−ト４４
を含んでいる。FIG. 7 shows an enlarged view of the substrate after the field effect device has been formed in the recrystallized layer 26m. Polycrystalline silicon gate 43 and source and drain regions 34.3
An n-type transistor 31 with 5 is formed over one of the seed windows. The channel 39 of this transistor is formed directly on the seed windows and these seed windows are formed directly on the seed windows as described in the prior application.
High quality Kishi crystal silicon can be made into windows. Region 34 of this transistor connects directly to region 12. Therefore, one terminal of this transistor is
It is interconnected with other devices formed in the recrystallized layer 26a. It should be noted that the insulating region 20 provides a relatively long conductive path between the transistor 31's structure 19 and the well 13, thus reducing the possibility of latch-up. Another transistor 32 is formed on the n-well 13. This P-type transistor has a gate 44.
Contains.
トランジスタ３１．３２は、酸化膜領域４８により再結
晶化層において互いに分離されている。Transistors 31 , 32 are separated from each other in the recrystallized layer by oxide regions 48 .
この領域の配置は先行出願において述べられている。The arrangement of this region is described in the earlier application.
第８図では、トランジスタは上述したように再結晶化層
に形成されている。ソースおよびドレイン領域３７．３
８は、絶縁層４２に形成され、かつシード争ウィンドウ
５１が開けられている。この領域は、前述したようにト
ランジスタのチャネルである。ゲー）４０は、このチャ
ネル上に位置している。層４２における他の開１１５０
は、本発明の相互接続部を含んでいる。この図に示すよ
うに、ドープ領域１２０は２つの方向に延びている。In FIG. 8, the transistor is formed in a recrystallized layer as described above. Source and drain region 37.3
8 is formed on the insulating layer 42, and a seed competition window 51 is opened. This region is the channel of the transistor as described above. 40 is located on this channel. Other openings 1150 in layer 42
includes the interconnect of the present invention. As shown in this figure, doped region 120 extends in two directions.
すなわち、領域１２０＆は、領域３７．３８に対して、
および領域３７の下の領域１２０の一部に対して直角に
延びている。ドープ領域１２０は、再結晶化層における
いくつかのディバイス間の共通接続部を提供する。That is, region 120& is, for region 37.38,
and extends perpendicularly to a portion of region 120 below region 37. Doped region 120 provides a common connection between several devices in the recrystallized layer.
以上のように、本発明は、絶縁体に形成された再結晶化
ポリシリコン層に集積回路を形成する、改良された方法
を提供する。すなわち、基板に形成された相互接続部は
、再結晶化層のディバイス間の接続部を形成する。Thus, the present invention provides an improved method of forming integrated circuits in a recrystallized polysilicon layer formed on an insulator. That is, the interconnects formed in the substrate form connections between devices of the recrystallized layer.
第１図は基板に形成されたｎ−ウェルとドープ領域を示
した、基板の一部断面図、第２図は基板上に窒化シリコ
ン部材を形成した後の第１図の基板断面図、第３図はフ
ィールド酸化膜領域の成長後の第２図の基板断面図、第
４図はフレーナ化工程の後の第３図の基板断面図、第５
図は基板上にポリシリコン層を形成した後の第４図の基
板断面図、第６図はポリシリコン層の再結晶化後の第５
図の基板断面図、第７図は再結晶化ポリシリコン層にデ
ィバイスを形成した後の第６図の基板の一部拡大断面図
、第８図は再結晶化層に形成されたディバイスを備えた
、本発明に基づいて形成されたクロスアンダ−の概要図
である。１Ｑ＊＊＊ｅ基板、１２．・・、ドープ領域、１３・・
・・ｎ−ウェル、１４１１・・響フォト−レジスト層、
１５・・・・開口、１６・・・ｅ−酸化シリコン層、１
８・・・・マスキング部側、２０・・・・フィールド酸
化膜領域、２４・・・・開１’：］、２６・・−・ポリ
シリコン層、２７＠−・・シリコン酸化膜、３１．３２
−・・・トランジスタ、３４・・・・ンース領斌、３５
・・・・ドレイン領域、３９−・・・チャネル、４３．
４４・ ・ ・ ・ゲート。FIG. 1 is a partial cross-sectional view of the substrate showing an n-well and doped regions formed in the substrate; FIG. 2 is a cross-sectional view of the substrate of FIG. 1 after forming a silicon nitride member on the substrate; 3 is a cross-sectional view of the substrate of FIG. 2 after growth of the field oxide film region, FIG. 4 is a cross-sectional view of the substrate of FIG. 3 after the flanning process, and FIG.
The figure shows a cross-sectional view of the substrate in Fig. 4 after forming a polysilicon layer on the substrate, and Fig. 6 shows the cross-sectional view of the substrate in Fig. 5 after recrystallization of the polysilicon layer.
7 is a partially enlarged sectional view of the substrate of FIG. 6 after forming devices in the recrystallized polysilicon layer, and FIG. 8 is a cross-sectional view of the substrate shown in FIG. In addition, it is a schematic diagram of a cross under formed based on the present invention. 1Q***e board, 12. ..., doped region, 13...
... n-well, 1411... Hibiki photo-resist layer,
15...opening, 16...e-silicon oxide layer, 1
8... Masking part side, 20... Field oxide film region, 24... Open 1':], 26... Polysilicon layer, 27@-... Silicon oxide film, 31. 32
-...Transistor, 34...Nose Lingbin, 35
...Drain region, 39-...Channel, 43.
44. . . . Gate.
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