【発明の詳細な説明】〔産業上の利用分野〕 本発明は計算機システムに利用する。本発明は
命令の割込その他で起動されるプロセスの切替処
理に利用する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention is applied to a computer system. The present invention is utilized for processing for switching processes activated by instruction interrupts or the like.
本発明は、計算機システムの中央処理装置で演
算に使用されるレジスタ群が、プログラムの処理
単位であるプロセス毎に１組ずつ定義されて、そ
れぞれ主記憶装置内のプロセスごとに対応して設
けられたレジスタ退避エリアに退避格納が可能で
あり、複数個の実行可能状態にあるプロセスのう
ち、同時には１個のプロセスを実行する計算機シ
ステムにおけるレジスタ群貯蔵装置に関する。特
に、プロセス切替時のレジスタ群に対する制御に
関する。 In the present invention, a group of registers used for calculations in a central processing unit of a computer system is defined for each process, which is a processing unit of a program, and is provided corresponding to each process in the main memory. The present invention relates to a register group storage device in a computer system in which one process among a plurality of processes in an executable state is executed at the same time, and which can be saved in a register save area. In particular, it relates to control of register groups during process switching.
従来のシステムは第１図に示すように構成され
ている。すなわち、主記憶装置１は、命令および
オペランドと、複数組のレジスタ群の各内容に対
する退避データとを記憶している。この複数組の
レジスタ群のうちの１組のレジスタ群の内容は１
つのプロセスに対応している。中央処理装置２
は、命令フエツチ装置３、命令実行装置４および
レジスタ群貯蔵装置５を含む。レジスタ群貯蔵装
置５は、実行中のプロセスに対応して１組のレジ
スタ群を貯蔵するレジスタスタツク５１と、この
レジスタスタツク５１の読出しおよび書込みのた
めのアドレスを供給するアドレスレジスタ５２と
から構成されている。上記レジスタスタツク５１
は、通常主記憶アドレスのベースアドレスを保持
する16個のベースレジスタ（BR０〜BR１５）
と、主記憶アドレスの指標アドレスおよび演算に
使用されるデータを保持する16個の汎用レジスタ
（GR０〜GR１５）とを有する。 A conventional system is configured as shown in FIG. That is, the main memory device 1 stores instructions, operands, and save data for each content of a plurality of register groups. The content of one register group among these multiple register groups is 1.
It corresponds to one process. Central processing unit 2
includes an instruction fetch device 3, an instruction execution device 4, and a register group storage device 5. The register group storage device 5 includes a register stack 51 that stores a set of register groups corresponding to a process that is being executed, and an address register 52 that supplies addresses for reading and writing to this register stack 51. It is configured. The above register stack 51
usually has 16 base registers (BR0 to BR15) that hold the base address of the main memory address.
and 16 general-purpose registers (GR0 to GR15) that hold index addresses of main memory addresses and data used in calculations.
前記命令フエツチ装置３は命令を主記憶装置１
よりフエツチするとともに解読し、メモリオペラ
ンドおよびレジスタオペランドを準備する。メモ
リオペランドの準備とは、命令で指定されたベー
スレジスタおよび汎用レジスタの内容をアドレス
レジスタ５２を介してレジスタスタツク５１から
読出し、これらの内容と命令内の変位フイールド
の内容との３個のデータを演算することにより主
記憶アドレスを求め、主記憶装置１へロードアク
セス要求を発生することである。また、レジスタ
オペランドの準備とは、命令で指定された汎用レ
ジスタの内容をアドレスレジスタ５２を介してレ
ジスタスタツク５１から読出し、この読出しデー
タが命令実行装置４で受け取られることである。
命令実行装置４での演算結果は、命令フエツチ装
置３からアドレスレジスタ５２を介して与えられ
たレジスタスタツク５１のアドレス位置へ格納さ
れる。 The instruction fetch device 3 stores the instructions in the main memory 1.
Fetch and decode the data to prepare memory and register operands. Preparation of the memory operand means reading out the contents of the base register and general-purpose register specified by the instruction from the register stack 51 via the address register 52, and combining these contents with the contents of the displacement field in the instruction. The main memory address is calculated by calculating the main memory address, and a load access request is generated to the main memory device 1. Preparing a register operand means reading the contents of a general-purpose register designated by an instruction from the register stack 51 via the address register 52, and receiving this read data by the instruction execution device 4.
The result of the operation in the instruction execution device 4 is stored in the address position of the register stack 51 given from the instruction fetch device 3 via the address register 52.
命令フエツチ装置３において、入出力制御装置
などの他プロセツサからの割込み、もしくは命令
実行中の例外検出による割込または命令解読等に
より、プロセスの切替えが必要になつた場合は、
まず実行中であつたプロセスに対応したレジスタ
群であるレジスタスタツク５１の内容を、主記憶
装置１内のあらかじめプロセス対応に定められた
エリアへ退避させ、次に新しく実行すべきプロセ
スに対応したレジスタ群の内容を、主記憶装置１
内の該当退避エリアからレジスタスタツク５１へ
移す（すなわち回復する）ことが必要である。 In the instruction fetch device 3, if it becomes necessary to switch processes due to an interrupt from another processor such as an input/output control device, an interrupt due to exception detection during instruction execution, or instruction decoding, etc.
First, the contents of the register stack 51, which is a group of registers corresponding to the process that was being executed, are saved to an area in the main memory 1 that is predetermined to correspond to the process. The contents of the register group are stored in main memory 1.
It is necessary to move (that is, restore) the data from the corresponding save area in the register stack 51.
このレジスタ群の退避および回復の動作を第２
図に示すタイムチヤートを参照して説明する。 The operation of saving and restoring this register group is
This will be explained with reference to the time chart shown in the figure.
まず、レジスタスタスタツク５１の16個のベー
スレジスタ（BR０〜BR１５）および16個の汎用
レジスタ（GR０〜GR１５）、合計32個のレジス
タの内容を順次主記憶装置１へ書込み退避させ
る。次いで主記憶装置１からレジスタスタツク５
１の32個のレジスタ（BR０〜BR１５、GR０〜
GR１５）へ、新しいプロセスに対応する主記憶
装置の退避エリアから順次書込み回復する。すな
わち、退避処理および回復処理のために、32回の
主記憶装置への書込みと、32回の主記憶装置から
の読出し動作が必要である。 First, the contents of the 16 base registers (BR0 to BR15) and 16 general purpose registers (GR0 to GR15) of the register stack 51, a total of 32 registers, are sequentially written and saved in the main memory 1. Next, from main memory 1 to register stack 5
1 32 registers (BR0~BR15, GR0~
GR15) from the main storage save area corresponding to the new process. That is, 32 write operations to the main memory and 32 read operations from the main memory are required for the save process and the recovery process.
このように、第１図に示したような従来のレジ
スタ群貯蔵装置５を用いた計算機システムでは、
プロセスの切替えに多大の時間を要するという欠
点がある。このプロセス切替えに要する時間は、
基本命令の処理に要する時間に比して、10〜100
倍程度を要し、システムの性能を著しく低下させ
る要因となる。 In this way, in a computer system using the conventional register group storage device 5 as shown in FIG.
The drawback is that it takes a lot of time to switch processes. The time required for this process switch is
10-100 compared to the time required to process basic instructions.
This requires approximately double the amount of time required, which causes a significant deterioration in system performance.
一方、上述の欠点を改良し、プロセス処理の切
替えに際し、レジスタ群の退避処理に要する時間
を実質的に零とすることが可能なレジスタ群貯蔵
装置に係る発明をこの出願と同時に特許出願する
（特願昭56−142515）。 On the other hand, a patent application will be filed at the same time as this application for an invention related to a register group storage device that can improve the above-mentioned drawbacks and reduce the time required for register group saving processing to substantially zero when switching processes. Patent application 1984-142515).
この上記出願の発明は、実行中のプロセスに対
応する１組の前記レジスタ群の内容を貯蔵する第
１のレジスタスタツクと、上記実行中のプロセス
に対応する１組のレジスタ群の内容および以前に
実行中であつた１組のレジスタ群の内容とを貯蔵
できる２つのエリアを有する第２のレジスタスタ
ツクと、これら第１および第２のレジスタスタツ
クへの読出し書込みのためのアドレス情報、退避
先エリア先頭アドレス情報、回復開始指示信号等
を前記命令フエツチ装置から受けてこれらの動作
を制御するレジスタ群制御回路とを備えて、命令
の実行に使用されるレジスタオペランドは前記命
令フエツチ装置から与えられるレジスタアドレス
情報により前記第１のレジスタスタツクから前記
命令実行装置に読出され、演算結果は前記命令フ
エツチ装置から与えられるレジスタアドレス情報
により前記第１のレジスタスタツクおよび第２の
レジスタスタツクの１つのエリアの対応位置に同
時に格納され、前記命令フエツチ装置からプロセ
ス切替処理のための回復開始指示信号が与えられ
ると、前記主記憶装置の該当退避エリアから読出
された対応する１組のレジスタ群内容を前記第１
のレジスタスタツクおよび第２のレジスタスタツ
クの上記と異なるもう１つのエリアに同時に格納
し、前記命令フエツチ装置から与えられるプロセ
ス切替終了信号により、新しいプロセスに対する
命令の実行と並行して前記第２のレジスタスタツ
クの以前実行中であつたプロセスに対応した１つ
のエリアに格納されている１組のレジスタ群の内
容を順次送出して前記主記憶装置の該当退避エリ
アへ退避させるように構成されている。 The invention of the above-mentioned application includes a first register stack that stores the contents of a set of the register groups corresponding to the executing process; a second register stack having two areas capable of storing the contents of a set of registers that were being executed; and address information for reading and writing to the first and second register stacks; A register group control circuit receives save destination area start address information, recovery start instruction signal, etc. from the instruction fetch device and controls these operations, and register operands used for executing instructions are received from the instruction fetch device. The instruction is read from the first register stack to the instruction execution device according to the register address information given, and the operation result is read out from the first register stack and the second register stack according to the register address information given from the instruction fetch device. When a recovery start instruction signal for process switching processing is given from the instruction fetch device, a corresponding set of registers are read from the corresponding save area of the main memory. The group contents are
and another area different from the above in the second register stack, and in response to a process switching end signal given from the instruction fetch device, the second The contents of a set of registers stored in one area of the register stack corresponding to a previously executing process are sequentially sent out and saved to the corresponding save area of the main memory. ing.
第３図は上述の改良された貯蔵装置の一例を示
すブロツク図である。すなわち、レジスタ群貯蔵
装置６は、32個のレジスタを有する第１のレジス
タスタツク６１と、64個のレジスタを有する第２
のレジスタスタツク６２と、これらレジスタの内
容の退避、回復を制御するレジスタ群制御回路６
３とから構成される。上記第１のレジスタスタツ
ク６１は、実行中のプロセスに対応した１組のレ
ジスタ群の内容を格納する16個のベースレジスタ
と16個の汎用レジスタとを有し、32ワード×４バ
イトのデータを貯蔵することができる。また、第
２のレジスタスタツク６２は、64ワード×４バイ
トのデータを貯蔵することが可能であり、上述の
実行中のプロセスに対応する１組のレジスタ群お
よび直前の実行プロセスに対応する１組のレジス
タ群の内容を貯蔵する２つのエリアを有する。 FIG. 3 is a block diagram illustrating an example of the improved storage device described above. That is, the register group storage device 6 includes a first register stack 61 having 32 registers and a second register stack 61 having 64 registers.
register stack 62 and a register group control circuit 6 that controls the saving and recovery of the contents of these registers.
It consists of 3. The first register stack 61 has 16 base registers and 16 general-purpose registers that store the contents of a set of registers corresponding to the running process, and has 32 words x 4 bytes of data. can be stored. Further, the second register stack 62 is capable of storing 64 words x 4 bytes of data, and has one set of registers corresponding to the process currently being executed, and one set of registers corresponding to the immediately preceding process. It has two areas for storing the contents of a set of registers.
レジスタ群制御回路６３は、これらのレジスタ
スタツク６１および６２への命令実行に使用され
るレジスタオペランドの読出しおよび書込みのた
めのアドレスを供給し、プロセス切替処理の終了
後に通常の命令の処理と並行して第２のレジスタ
スタツク６２の１つのエリアに格納されている旧
プロセスに対応したレジスタ群の内容を主記憶装
置１へ退避させるように制御する。 The register group control circuit 63 supplies addresses for reading and writing register operands used for instruction execution to these register stacks 61 and 62, and performs processing in parallel with normal instruction processing after the process switching process is completed. Then, the contents of the register group corresponding to the old process stored in one area of the second register stack 62 are controlled to be saved to the main storage device 1.
上述の貯蔵装置は、通常の命令の処理中には、
レジスタ内容の読出しは第１のレジスタスタツク
６１から行われ、命令実行装置４での演算結果
は、第１および第２のレジスタスタツクの双方へ
書き込まれる。第２のレジスタスタツク６２は、
前述のように２つのエリアを有し、いずれか一方
のエリアは実行中のプロセスに対応していて第１
のレジスタスタツク６１と同じ内容を有し、第１
のスタツク６１と同時に内容が書き替えられる。
他方のエリアには１回前に実行中であつたプロセ
スに対応したレジスタ群の内容が貯蔵されてい
る。上記２つのエリアは、プロセスの切替えごと
に交互に切替えられる。 The storage device described above, during normal instruction processing,
The contents of the register are read from the first register stack 61, and the results of operations in the instruction execution device 4 are written to both the first and second register stacks. The second register stack 62 is
As mentioned above, it has two areas, one of which corresponds to the running process, and the first
It has the same contents as the register stack 61 of
The contents are rewritten at the same time as the stack 61.
The other area stores the contents of the register group corresponding to the process that was being executed one time ago. The above two areas are alternately switched each time a process is switched.
第４図はプロセス切替時における上記レジスタ
群貯蔵装置の動作を示すタイムチヤートである。
プロセス切替処理時（同図時刻〜）におい
て、主記憶装置１内の新しく実行するプロセスに
対応したレジスタ群の内容は、BR0から順次読み
出され、第３図に示す命令実行装置４を介して、
第１および第２のレジスタスタツク６１および６
２（一方のエリア）に書き込まれる。すなわち、
レジスタの回復処理が行われる。このとき第２の
レジスタスタツク６２の他方のエリアには、直前
に実行されていたプロセスに対応するレジスタ群
の内容が残されている。そして、時刻でレジス
タの回復処理が完了したのち、命令の実行と平行
して、第２のレジスタ６２の上記他方のエリアに
格納されている直前のプロセスに対応するレジス
タ群の内容の退避が行われる。すなわち、時刻
〜の間に上記エリアの内容がBR0から順次主記
憶装置１内の対応エリアへ転送される。上述の動
作によりプロセス切替処理に要する時間が、実質
的にはレジスタの回復処理に要する時間のみとな
り、退避動作の時間は考慮する必要がない。 FIG. 4 is a time chart showing the operation of the register group storage device during process switching.
During process switching processing (from time in the figure), the contents of the register group corresponding to the newly executed process in the main storage device 1 are sequentially read from BR0 , and are sent via the instruction execution device 4 shown in FIG. hand,
First and second register stacks 61 and 6
2 (one area). That is,
Register recovery processing is performed. At this time, the contents of the register group corresponding to the process that was executed immediately before remain in the other area of the second register stack 62. After the register recovery process is completed at the specified time, the contents of the register group corresponding to the previous process stored in the other area of the second register 62 are saved in parallel with the execution of the instruction. be exposed. That is, the contents of the above areas are sequentially transferred from BR0 to the corresponding areas in the main storage device 1 between times. Due to the above-described operation, the time required for the process switching process is essentially only the time required for the register recovery process, and there is no need to consider the time for the save operation.
〔発明が解決しようとする問題点〕 すなわち、前述の従来例に比してこの改良では
約２倍の高速化が達成される。しかし、基本命令
の実行時間との間には未だ大きな差があり、シス
テムの性能を劣化させる大きな要因となつてい
る。[Problems to be Solved by the Invention] In other words, this improvement achieves approximately twice the speed as compared to the conventional example described above. However, there is still a large difference in the execution time of basic instructions, which is a major factor in deteriorating system performance.
本発明の目的は、上述の従来の欠点を解決し、
プロセス切替処理におけるレジスタ群の回復処理
を可能な限り高速化し、システム性能への影響を
最小限にすることができるレジスタ群貯蔵装置を
備えた電子計算機を提供することにある。 The purpose of the present invention is to solve the above-mentioned conventional drawbacks and
An object of the present invention is to provide an electronic computer equipped with a register group storage device capable of speeding up register group recovery processing in process switching processing as much as possible and minimizing the influence on system performance.
本発明は命令フエツチ装置と、命令実行装置
と、レジスタ群貯蔵装置とを内蔵し、主記憶装置
から命令をフエツチし、解読し、命令の実行およ
び命令の解読や割込により起動されるプロセスの
切替処理を行う手段と、プログラムの処理単位で
あるプロセス毎に演算に使用される１組のレジス
タ群の内容を主記憶装置の各プロセスに対応して
設けられたレジスタ退避エリアから読出して前記
レジスタ群貯蔵装置に格納させる手段と、このレ
ジスタ群貯蔵装置に格納されていた以前に実行中
のプロセスに対する１組のレジスタ群の内容を前
記主記憶装置の対応するレジスタ退避エリアに退
避させるようにして、実行可能状態にある複数の
プロセスのうち同時には１個のプロセスを実行す
る手段とを含む中央処理装置とを備えた電子計算
機において、前記レジスタ群貯蔵装置は、実行中
のプロセスに対応する１組の前記レジスタ群の内
容を貯蔵する第１のレジスタスタツクと、上記実
行中のプロセスに対応する１組のレジスタ群の内
容および以前に実行中であつた１組のレジスタ群
の内容並びに次に実行すべきプロセスに対応する
レジスタ群の内容とを貯蔵できる複数のエリアを
有する第２のレジスタスタツクと、前記命令フエ
ツチ装置からのレジスタアドレス情報によつて前
記第１および第２のレジスタスタツクへのアドレ
ス指示を行う制御回路と、この制御回路からの回
復終了信号によりメモリアクセス信号を送出し上
記回復終了後に主記憶装置からのメモリ終了信号
を受けると次のプロセス決定信号を送出する次プ
ロセス決定回路と、前記第２のレジスタスタツク
の複数のエリアに対応して設けられこれらの各エ
リアに格納されているレジスタ群に対応するプロ
セス番号を登録する複数のスタツク管理レジスタ
を内蔵し命令フエツチ装置からのプロセス情報ま
たは主記憶装置からの読出しデータ中のプロセス
番号と上記スタツク管理レジスタの内容とをプロ
セス切替指示信号または前記次プロセス決定信号
により比較した結果により実行エリアアドレス情
報および回復指示信号または転送エリアアドレス
情報および転送指示信号を前記制御回路へ送出す
る管理回路とを備え、前記制御回路は、この管理
回路からの実行エリアアドレス情報または転送エ
リアアドレス情報によつて前記第２のレジスタス
タツクのエリアを指示して前記第２のレジスタス
タツクの書込みまたは読出しを制御する手段と、
前記第２のレジスタスタツクから前記第１のレジ
スタスタツクへの回復動作の終了により前記回復
終了信号を送出し前記第２のレジスタスタツクへ
の主記憶装置からの転送終了により転送終了信号
を送出する手段とを含むことを特徴とする。 The present invention incorporates an instruction fetch device, an instruction execution device, and a register group storage device, and fetches and decodes instructions from main memory, executes instructions, decodes instructions, and processes activated by interrupts. A means for performing switching processing, and a means for reading out the contents of a set of registers used for calculations for each process, which is a processing unit of a program, from a register save area provided corresponding to each process in the main memory, and storing the contents in the registers. means for storing the contents in a register group storage device; and a means for saving the contents of a set of register groups for a previously executing process stored in the register group storage device to a corresponding register save area of the main storage device. , and a central processing unit including means for simultaneously executing one process out of a plurality of processes in an executable state, the register group storage device includes one register group storage device corresponding to one process being executed. a first register stack storing the contents of a set of said register groups; a first register stack storing the contents of a set of register groups corresponding to said executing process; and a first register stack storing the contents of a set of register groups corresponding to said executing process; a second register stack having a plurality of areas capable of storing the contents of a register group corresponding to a process to be executed; A control circuit that instructs an address to the main memory, and a control circuit that sends out a memory access signal in response to a recovery end signal from this control circuit, and sends out a next process determination signal when it receives a memory end signal from the main memory after the recovery is completed. It includes a process determination circuit and a plurality of stack management registers that are provided corresponding to a plurality of areas of the second register stack and register process numbers corresponding to register groups stored in each of these areas. Execution area address information and recovery instructions are generated based on the result of comparing the process information from the fetch device or the process number in the read data from the main storage device with the contents of the stack management register using the process switching instruction signal or the next process determination signal. a management circuit that sends a signal or transfer area address information and a transfer instruction signal to the control circuit, and the control circuit controls the second register according to the execution area address information or transfer area address information from the management circuit. means for controlling writing or reading of the second register stack by specifying an area of the stack;
The recovery end signal is sent when the recovery operation from the second register stack to the first register stack is completed, and the transfer end signal is sent when the transfer from the main memory to the second register stack is completed. and means for transmitting.
通常の命令実行時には第１のレジスタスタツク
から読出して命令が実行され、演算結果はこの第
１のレジスタスタツクおよび第２のレジスタスタ
ツクの１つのエリアに同時に格納する。プロセス
切替時においては、前記第２のレジスタスタツク
の１つのエリアに格納されている次プロセスに対
応するレジスタ群の内容を第１のレジスタスタツ
クへ転送して回復処理を完了する。その後このプ
ロセスの実行と平行してその次に実行すべき次プ
ロセス番号を主記憶装置から読み出し、そのプロ
セス番号と前記複数のスタツク管理レジスタの一
致の有無を検出し、いずれとも不一致であるとき
は当該プロセスのレジスタ群が退避されている主
記憶装置の退避エリア先頭アドレスから順次対応
するレジスタ群の内容を読出して、第２のレジス
タスタツクのもう１つ別のエリアに格納する。 During normal instruction execution, the instruction is read from the first register stack and executed, and the operation result is stored simultaneously in one area of the first register stack and the second register stack. At the time of process switching, the contents of the register group corresponding to the next process stored in one area of the second register stack are transferred to the first register stack to complete the recovery process. Then, in parallel with the execution of this process, the next process number to be executed next is read from the main memory, and it is detected whether or not the process number matches the plurality of stack management registers. The contents of the corresponding register group are sequentially read from the start address of the save area of the main memory where the register group of the process is saved, and stored in another area of the second register stack.
次に、本発明について図面を参照して詳細に説
明する。 Next, the present invention will be explained in detail with reference to the drawings.
第５図は本発明の一実施例装置構成図である。
この図はレジスタ群貯蔵装置６、命令フエツチ装
置３、命令実行装置４および主記憶装置１を含む
計算機システムを示す。すなわちこのシステム
は、主記憶装置１と中央処理装置２とからなり、
中央処理装置２は、命令フエツチ装置３と、命令
実行装置４と、レジスタ群貯蔵装置６とを含む。
レジスタ群貯蔵装置６を除いた構成は、前述の第
１図または第３図に示された従来例と同様であ
る。レジスタ群貯蔵装置６に本発明の特徴があ
る。 FIG. 5 is a diagram showing the configuration of an apparatus according to an embodiment of the present invention.
This figure shows a computer system including a register group storage device 6, an instruction fetch device 3, an instruction execution device 4, and a main memory device 1. That is, this system consists of a main storage device 1 and a central processing unit 2,
Central processing unit 2 includes an instruction fetch unit 3, an instruction execution unit 4, and a register group storage unit 6.
The configuration except for the register group storage device 6 is the same as the conventional example shown in FIG. 1 or FIG. 3 described above. The register group storage device 6 is a feature of the present invention.
このレジスタ群貯蔵装置６は、第１のレジスタ
スタツク６１、第２のレジスタスタツク６２、制
御回路６３、次プロセス決定回路６５、管理回路
６６、選択回路６０１，６０２とを含。 This register group storage device 6 includes a first register stack 61, a second register stack 62, a control circuit 63, a next process determining circuit 65, a management circuit 66, and selection circuits 601 and 602.
第１のレジスタスタツク６１は、実行中のプロ
セスに対応するレジスタ群を貯蔵するレジスタ
で、 32ワード×４バイドの構成を持つ。そして、制御回路６３から指示さ
れるアドレスの内容を読出して命令フエツチ装置
３および命令実行装置４に送り、選択回路６０１
で選択された命令実行装置４の出力または第２の
レジスタスタツク６２の読出しデータを指示され
たアドレスに書込む。 The first register stack 61 is a register that stores a group of registers corresponding to the process being executed, and has a configuration of 32 words x 4 bytes. Then, the content of the address specified by the control circuit 63 is read out and sent to the instruction fetch device 3 and the instruction execution device 4, and the selection circuit 601
The output of the instruction execution device 4 selected in or the read data of the second register stack 62 is written to the designated address.
第２のレジスタスタツク６２は、上記の第１の
レジスタスタツク６２の４倍の容量、すなわち
128ワード×４バイトの構成を持ち、４つのエリ
アに分割されている。各エリアの容量は、 32ワード×４バイトであり、それぞれのエリアに対して２ビツトのア
ドレスが割り当てられている。上記４つのエリア
のうち、１つは実行中のプロセスに対応するレジ
スタ群を貯蔵するエリアであり、前記第１のレジ
スタスタツクと同時に書き替えられる。他の１つ
は直前に実行されたプロセスのレジスタ群貯蔵エ
リアであり、残りの２つのエリアは、次に実行す
べきプロセスのレジスタ群をあらかじめ貯蔵する
ために使用される。 The second register stack 62 has a capacity four times that of the first register stack 62, i.e.
It has a structure of 128 words x 4 bytes and is divided into 4 areas. The capacity of each area is 32 words x 4 bytes, and a 2-bit address is assigned to each area. Of the four areas mentioned above, one is an area for storing a group of registers corresponding to the process being executed, and is rewritten at the same time as the first register stack. The other area is a storage area for the register group of the process executed immediately before, and the remaining two areas are used to store the register group of the process to be executed next.
選択回路６０２は、命令実行装置４の出力また
は主記憶装置１からの読出しデータを択一的に選
択して上記第２のレジスタスタツク６２に与え
る。第２のレジスタスタツク６２に書込むべき番
地およびエリア指定は、制御回路６３から与えら
れる。そして、次に実行すべきプロセスに対応す
るレジスタ群の内容は、あらかじめ主記憶装置１
から転送されて１つのエリアに記憶しておいて、
プロセス切替時に選択回路６０１を介して第１の
レジスタスタツク６１へ転送する。これらの動作
は制御回路６３、次プロセス決定回路６５、管理
回路６６等の協動によつて行う。 The selection circuit 602 selectively selects the output of the instruction execution device 4 or the read data from the main memory device 1 and applies it to the second register stack 62 . The address and area designation to be written to the second register stack 62 are given from the control circuit 63. The contents of the register group corresponding to the process to be executed next are stored in advance in the main memory.
It is transferred from and stored in one area,
At the time of process switching, the data is transferred to the first register stack 61 via the selection circuit 601. These operations are performed in cooperation with the control circuit 63, next process determining circuit 65, management circuit 66, and the like.
制御回路６３は、第１および第２のレジスタス
タツク６１および６２に対するアドレス制御およ
び命令の実行とは独立に、主記憶装置１へアクセ
スするための制御を行う回路であつて、詳しくは
第６図に示すように構成されている。すなわち、
命令フエツチ装置３からのレジスタアドレス情報
７１をレジスタアクセス指示信号７２によつて格
納するアドレスレジスタ６３１を備える。また回
復動作時等の第２のレジスタスタツクのアドレス
を与えるための回復アドレスレジスタ６３７を備
える。また、上記両レジスタの出力を択一的に選
択して第１のレジスタスタツク６１に供給する選
択回路６３２、第２のレジスタスタツク６２に供
給するアドレスを選択する選択回路６３３を備え
る。管理回路６６から与えられる実行エリアアド
レス情報８８または転送エリアアドレス情報８９
（２ビツト）を択一的に選択出力して第２レジス
タスタツク６２の４つのエリアのうちの１つを指
定する選択回路６３４、管理回路６６から与えら
れる回復指示信号７４をセツトする回復指示レジ
スタ６３５、同じく管理回路６６から与えられる
転送指示信号８１をセツトする転送指示レジスタ
６４５を備える。また主記憶装置１からの読出し
データ８５の下位24ビツト７９および固定値Ａ並
びに「＋４」回路６４４の出力を入力し、次プロ
セス決定回路６５から与えられる次プロセス決定
信号８０またはアンド回路６４１を介して与えら
れる回復完了信号によつて、上記入力信号を択一
的に選択出力してメモリアドレスレジスタ６４２
に供給する選択回路６４３を備える。上記メモリ
アドレスレジスタ６４２、このレジスタ６４２の
内容を＋４する回路６４４、回復アドレスレジス
タ６３７のオール「１」を検出し、アンド回路６
４１を介して回復終了信号７５を出力させるオー
ル「１」検出回路６４０を備える。さらに上記各
種信号のアンドまたはオアにより各種レジスタの
セツト、リセツトまたは外部装置に対する各種信
号を出力する多数のオア回路およびアンド回路を
含む。 The control circuit 63 is a circuit that performs address control for the first and second register stacks 61 and 62 and control for accessing the main storage device 1 independently of instruction execution. It is configured as shown in the figure. That is,
An address register 631 is provided for storing register address information 71 from the instruction fetch device 3 in response to a register access instruction signal 72. It also includes a recovery address register 637 for giving the address of the second register stack during recovery operations. It also includes a selection circuit 632 that selectively selects the outputs of both of the registers and supplies it to the first register stack 61, and a selection circuit 633 that selects an address to be supplied to the second register stack 62. Execution area address information 88 or transfer area address information 89 given from the management circuit 66
A selection circuit 634 that selectively outputs (2 bits) to specify one of the four areas of the second register stack 62, and a recovery instruction that sets a recovery instruction signal 74 given from the management circuit 66. A register 635 and a transfer instruction register 645 for setting a transfer instruction signal 81 also provided from the management circuit 66 are provided. It also inputs the lower 24 bits 79 of the read data 85 from the main memory device 1, the fixed value A, and the output of the "+4" circuit 644, and outputs the next process decision signal 80 given from the next process decision circuit 65 or the AND circuit 641. The input signal is selectively output by the recovery completion signal given by the memory address register 642.
A selection circuit 643 is provided. The memory address register 642, a circuit 644 that increases the contents of this register 642 by 4, and an AND circuit 644 that detects all "1"s in the recovery address register 637.
An all "1" detection circuit 640 is provided which outputs a recovery end signal 75 via a signal line 41. Furthermore, it includes a large number of OR circuits and AND circuits that set and reset various registers or output various signals to external devices by ANDing or ORing the various signals mentioned above.
オア回路６４８は、次プロセス決定回路６５か
らの次プロセス決定信号８０、アンド回路６４１
の出力する回復終了信号７５およびアンド回路６
４７の出力信号を入力するオア回路であり、それ
らの信号を前記メモリアドレスレジスタ６４２の
セツト端子Ｓに与える。アンド回路６４７は、主
記憶装置１からのメモリ終了信号７８と転送指示
レジスタ６４５の出力とを入力し、出力を前記オ
ア回路６４８およびアンド回路６５０の入力に接
続する。アンド回路６５０は、アンド回路６４７
の出力とオール「１」検出回路６４０の出力を入
力し、転送終了信号８２を送出して管理回路６６
に送る。また、メモリ終了信号７８とオール
「１」検出回路６４０をアンド回路６５１に入力
させ、その出力で転送指示レジスタ６４５をリセ
ツトさせる。 The OR circuit 648 receives the next process determination signal 80 from the next process determination circuit 65, and the AND circuit 641.
Recovery end signal 75 and AND circuit 6 output by
This is an OR circuit which inputs the output signals of 47, and applies these signals to the set terminal S of the memory address register 642. The AND circuit 647 inputs the memory end signal 78 from the main memory device 1 and the output of the transfer instruction register 645, and connects the output to the inputs of the OR circuit 648 and the AND circuit 650. AND circuit 650 is AND circuit 647
, and the output of the all "1" detection circuit 640 are input, and the transfer end signal 82 is sent to the management circuit 66.
send to Further, the memory end signal 78 and the all "1" detection circuit 640 are inputted to an AND circuit 651, and the transfer instruction register 645 is reset by its output.
転送指示レジスタ６４５の出力と次プロセス決
定回路６５からのメモリアクセス信号７６とは、
オア回路６４６を介して主記憶装置１へのメモリ
リクエスト信号７７とされる。また転送指示レジ
スタ６４５の出力および回復指示レジスタ６３５
の出力はオア回路６３９を介して切替回路６３３
の切替制御信号とされる。アンド回路６４１はオ
ール「１」検出回路６４０と回復指示レジスタ６
３５の出力を入力とし、その出力は前述の回復終
了信号７５とされる。回復アドレスレジスタ６３
７の出力は、＋１回路６３８によつて＋１されて
レジスタ内容が＋１される。 The output of the transfer instruction register 645 and the memory access signal 76 from the next process determination circuit 65 are as follows.
The memory request signal 77 is sent to the main storage device 1 via the OR circuit 646. In addition, the output of the transfer instruction register 645 and the recovery instruction register 635
The output of is sent to the switching circuit 633 via the OR circuit 639.
This is the switching control signal. AND circuit 641 connects all "1" detection circuit 640 and recovery instruction register 6
35 is input, and its output is used as the aforementioned recovery end signal 75. Recovery address register 63
The output of 7 is incremented by +1 by +1 circuit 638 to increment the contents of the register by +1.
以上の構成により、制御回路６３の動作は以下
のようになる。常時は、命令フエツチ装置３から
のレジスタアドレス情報７１によつて第１のレジ
スタスタツク６１の書込み読出しアドレスとし、
かつ第２のレジスタスタツク６２の書込みアドレ
スの下位５ビツトとする。第２のレジスタスタツ
ク６２の上位２ビツトすなわち前記４つのエリア
は管理回路６６から実行エリアアドレス情報８８
によつて指示されている。 With the above configuration, the operation of the control circuit 63 is as follows. Normally, the read/write address of the first register stack 61 is set according to the register address information 71 from the instruction fetch device 3,
and the lower five bits of the write address of the second register stack 62. The upper two bits of the second register stack 62, that is, the four areas mentioned above, are transferred from the management circuit 66 to the execution area address information 88.
Directed by.
プロセス切替時に管理回路６６からの回復指示
信号７４により選択回路６３２および６３３を介
して、回復アドレスレジスタの出力が第１および
第２レジスタスタツク６１および６２に与えら
れ、管理回路６６からの実行エリアアドレス情報
８８の指示する該当エリアに貯蔵されているレジ
スタ群の内容を０番地から順次読出して、第１の
レジスタスタツク６１へ転送させる。回復アドレ
スレジスタ６３７の初期状態は「０」であり、順
次＋１される。すなわち新しく実行すべきプロセ
スに対応したエリアの内容が第１のレジスタスタ
ツク６１に格納される。回復アドレスレジスタの
出力がオール「１」になると、アンド回路６４１
の出力により回復終了信号７５が次プロセス決定
回路６５へ送出される。またオール「１」検出回
路６４０の出力により回復指示レジスタ６３５が
リセツトされる。 At the time of process switching, the output of the recovery address register is given to the first and second register stacks 61 and 62 via the selection circuits 632 and 633 in response to the recovery instruction signal 74 from the management circuit 66, and the execution area from the management circuit 66 is The contents of the register group stored in the corresponding area indicated by the address information 88 are sequentially read out from address 0 and transferred to the first register stack 61. The initial state of the recovery address register 637 is "0" and is sequentially incremented by +1. That is, the contents of the area corresponding to the process to be newly executed are stored in the first register stack 61. When the output of the recovery address register becomes all “1”, the AND circuit 641
A recovery end signal 75 is sent to the next process determining circuit 65 by the output. Furthermore, the recovery instruction register 635 is reset by the output of the all "1" detection circuit 640.
一方、アンド回路６４１の出力がオア回路６４
８を介してメモリアドレスレジスタ６４２のセツ
ト入力Ｓに与えられ、レジスタ６４２は選択回路
６４３を介して与えられる固定値Ａがセツトされ
る。そして、次プロセス決定回路６５からのメモ
リアクセス信号７６、オア回路６４６を介して主
記憶装置１へのメモリリクエスト信号７７とな
り、前記固定値Ａを主記憶アドレス８３として主
記憶装置１へ読出しアクセス要求が行われる。主
記憶装置のＡ番地には、第９図に示すように上位
８ビツトにプロセス番号が、下位24ビツトにレジ
スタ群退避エリア先頭アドレスが記憶させてい
る。Ａ＋４、Ａ＋８、………番地にも同様に各プ
ロセスの番号および退避エリア先頭アドレスが記
憶されている。これらは優先度の高いプロセスか
ら順に記憶されていて次プロセスに対応するもの
はＡ番地にくり上げられるものとする。そして、
主記憶装置のＡ番地からの読出しデータ８５が送
られてくると、その下位24ビツト（退避エリア先
頭アドレス）が選択回路６４３に入力し、次プロ
セス決定レジスタ６５からの次プロセス決定信号
８０により、上記退避エリア先頭アドレスが選択
されてメモリアドレスレジスタ６４２にセツトさ
れる。 On the other hand, the output of the AND circuit 641 is output from the OR circuit 64
A fixed value A is applied to the register 642 through a selection circuit 643. Then, the memory access signal 76 from the next process determination circuit 65 becomes a memory request signal 77 to the main memory device 1 via the OR circuit 646, and a read access request is made to the main memory device 1 with the fixed value A as the main memory address 83. will be held. At address A in the main memory, as shown in FIG. 9, the process number is stored in the upper 8 bits and the register group save area start address is stored in the lower 24 bits. Similarly, the number of each process and the start address of the save area are stored at the addresses A+4, A+8, . . . . These are stored in order of priority, starting with the process with the highest priority, and the one corresponding to the next process is moved up to address A. and,
When the read data 85 from address A of the main storage device is sent, its lower 24 bits (the save area start address) are input to the selection circuit 643, and the next process determination signal 80 from the next process determination register 65 is used to select the next process. The start address of the save area is selected and set in the memory address register 642.
次に、管理回路６６から転送指示信号８１が与
えられたとき（後述するように必ず与えられると
は限らない）、転送指示レジスタ６４５がセツト
され、オア回路６４６を介してメモリリクエスト
信号７７が主記憶装置１へ出力される。 Next, when the transfer instruction signal 81 is given from the management circuit 66 (as will be described later, it is not always given), the transfer instruction register 645 is set, and the memory request signal 77 is sent to the main memory via the OR circuit 646. It is output to the storage device 1.
主記憶装置１の退避エリア先頭アドレスから１
ワードの読出しが終了するごとにメモリ終了信号
７８が入力し、メモリアドレスレジスタ６４２は
＋４回路によつて＋４されたアドレスを送出す
る。一方、上記メモリ終了信号によりフリツプフ
ロツプ６４９がセツトされ、回復アドレスレジス
タ６３７は「＋１」回路６３８によつて「＋１」
されたアドレスを出力し、選択回路６３３を介し
て第２のレジスタスタツク６２へ送る。第２のレ
ジスタスタツク６２の上位２ビツトのアドレスは
選択回路６３４で管理回路６６からの転送エリア
アドレス情報８９が選択出力されている。したが
つて、第２のレジスタスタツク６２の上記転送エ
リアアドレス情報８９で指定されるエリアに０番
地から、順次次プロセスに対応するレジスタ群の
内容が書込まれる。書込みが終了し、オール
「１」検出回路６４０の出力が「１」となり、主
記憶装置１からメモリ終了信号７８がくると、ア
ンド回路６５１の出力により転送指示レジスタ６
４５がリセツトされ、またアンド回路６５０の出
力が「１」となり、転送終了信号８２が管理回路
６６へ送られる。 1 from the start address of the save area of main storage device 1
Every time reading of a word is completed, a memory end signal 78 is input, and the memory address register 642 sends out an address incremented by +4 by the +4 circuit. On the other hand, the flip-flop 649 is set by the memory end signal, and the recovery address register 637 is set to "+1" by the "+1" circuit 638.
The selected address is output and sent to the second register stack 62 via the selection circuit 633. As the upper two bits of the second register stack 62, the transfer area address information 89 from the management circuit 66 is selectively output by a selection circuit 634. Therefore, the contents of the register group corresponding to the process are sequentially written into the area designated by the transfer area address information 89 of the second register stack 62, starting from address 0. When the writing is completed and the output of the all "1" detection circuit 640 becomes "1" and the memory end signal 78 is received from the main storage device 1, the transfer instruction register 6 is output by the output of the AND circuit 651.
45 is reset, the output of the AND circuit 650 becomes "1", and the transfer end signal 82 is sent to the management circuit 66.
次プロセス決定回路６６は、実行待ちの状態に
あるプロセスのうち最も高い優先度をもつ次プロ
セスを決定する回路であつて、第７図に示すよう
に構成されている。すなわち、制御回路６３から
与えられる回復終了信号７５をセツトする回復終
了レジスタ６５５と、このレジスタ６５５の出力
および主記憶装置１からのメモリ終了信号７８を
入力とするアンド回路６５６から構成される。前
記回復終了レジスタ６５５の出力は制御回路６３
へのメモリアクセス信号７６とされ、前記アンド
回路６５６の出力は次プロセス決定信号８０とし
て制御回路６３および管理回路６６へ送られる。
なお、レジスタ６５５はメモリ終了信号７８によ
つてリセツトされる。上述の構成によりメモリ終
了信号７８が入力すると、アンド回路６５６を介
して次プロセス決定信号８０を送出するとともに
回復終了レジスタ６５５をリセツトし、メモリア
クセス信号７６の送出を停止する。 The next process determining circuit 66 is a circuit that determines the next process with the highest priority among the processes waiting to be executed, and is configured as shown in FIG. That is, it is comprised of a recovery end register 655 that sets the recovery end signal 75 given from the control circuit 63, and an AND circuit 656 which receives the output of this register 655 and the memory end signal 78 from the main memory device 1 as inputs. The output of the recovery end register 655 is sent to the control circuit 63.
The output of the AND circuit 656 is sent to the control circuit 63 and the management circuit 66 as a next process determination signal 80.
Note that the register 655 is reset by the memory end signal 78. With the above configuration, when the memory end signal 78 is input, the next process determination signal 80 is sent out via the AND circuit 656, the recovery end register 655 is reset, and the sending of the memory access signal 76 is stopped.
管理回路６６は、第８図に示すように構成され
ている。この回路は第２のレジスタスタツク６２
の貯蔵内容を管理し、次プロセスに対応したレジ
スタ群の内容を主記憶装置１から転送する必要性
の有無の判断をし、かつ、プロセス切替時のレジ
スタ回復処理の方法を決定する回路である。すな
わち、制御回路６３から与えられる読出しデータ
上位８ビツト87（次プロセス番号）と、命令フエ
ツチ装置３から与えられるプロセス番号情報８
９′とを入力し、プロセス切替指示信号７３によ
つて前記番号情報８９′を選択してプロセス番号
レジスタ６６５に入力させる選択回路６６４、お
よび上記プロセス番号レジスタ６６５、上記プロ
セス切替指示信号７３および次プロセス決定回路
６５からの次プロセス決定信号８０を入力し前記
レジスタ６５５のセツト端子へ出力するオア回路
６６３を備える。前記プロセス切替指示信号７３
をセツトするプロセス切替指示レジスタ６６１、
前記次プロセス決定信号８０をセツトする次プロ
セス決定レジスタ６６２、レジスタ６６１および
６６２の両出力を入力するオア回路６７６、第２
のレジスタスタツク６２の４つのエリアにそれぞ
れ対応して設けられ、それぞれのエリアに貯蔵し
ているレジスタ群に対応するプロセス番号および
有効性を表示するＶビツトを格納するスタツク管
理レジスタ６６６〜６６９を備える。このレジス
タ６６６〜６６９の内容と前記レジスタ６６５の
内容とをそれぞれ比較し、内容が一致しかつ前記
Ｖビツトが「１」のとき「１」を出力する比較回
路６７０〜６７３を備える。上記各比較回路の出
力を保持する４ビツトの実行中エリア表示レジス
タ６７８、前記比較回路６７０〜６７３の出力を
入力するオア回路６７４、オア回路６７４を備え
る。このオア回路６７４の出力および前記レジス
タ６６１の出力を入力し、回復指示信号７４を制
御回路６３へ送出するアンド回路６７５、前記オ
ア回路６７４の否定出力と前記オア回路６７６の
出力とを入力し転送指示信号８１を送出するアン
ド回路６７７を備える。前記レジスタ６７８の出
力をエンコードし、２ビツトの実行中エリアアド
レス情報８８を出力するエンコーダ６７９を備え
る。前記レジスタ６７８の出力の順序を右回転し
てセツトする転送エリア表示レジスタ６８１を備
える。このレジスタの出力をエンコードして２ビ
ツトの転送エリアアドレス情報８９を出力するエ
ンコーダ６８２、前記レジスタ６８１の各ビツト
出力をそれぞれ入力し、転送終了信号８２とのア
ンドを取つて前記スタツク管理レジスタ６６６〜
６６９へのセツト信号をそれぞれ出力するアンド
回路６８３〜６８６を備える。 The management circuit 66 is configured as shown in FIG. This circuit is connected to the second register stack 62.
This circuit manages the stored contents of the register group, determines whether or not it is necessary to transfer the contents of the register group corresponding to the next process from the main memory device 1, and determines the method of register recovery processing when switching processes. . That is, the upper 8 bits of read data 87 (next process number) given from the control circuit 63 and the process number information 8 given from the instruction fetch device 3
9', selects the number information 89' according to the process switching instruction signal 73, and inputs it to the process number register 665; An OR circuit 663 is provided which inputs the next process determination signal 80 from the process determination circuit 65 and outputs it to the set terminal of the register 655. The process switching instruction signal 73
A process switching instruction register 661 that sets
A next process determination register 662 that sets the next process determination signal 80, an OR circuit 676 that inputs both outputs of registers 661 and 662, and a second
Stack management registers 666 to 669 are provided corresponding to each of the four areas of the register stack 62, and store V bits indicating the process number and validity corresponding to the register group stored in each area. Be prepared. Comparing circuits 670 to 673 are provided which respectively compare the contents of the registers 666 to 669 and the contents of the register 665 and output "1" when the contents match and the V bit is "1". It includes a 4-bit active area display register 678 that holds the outputs of the comparison circuits, an OR circuit 674 that inputs the outputs of the comparison circuits 670 to 673, and an OR circuit 674. An AND circuit 675 inputs the output of this OR circuit 674 and the output of the register 661 and sends the recovery instruction signal 74 to the control circuit 63, inputs and transfers the negative output of the OR circuit 674 and the output of the OR circuit 676. An AND circuit 677 that sends out an instruction signal 81 is provided. An encoder 679 is provided which encodes the output of the register 678 and outputs 2-bit execution area address information 88. A transfer area display register 681 is provided for setting the output order of the register 678 by rotating it clockwise. An encoder 682 encodes the output of this register and outputs 2-bit transfer area address information 89, inputs each bit output of the register 681, ANDs it with the transfer end signal 82, and outputs the stack management registers 666 to 666.
AND circuits 683 to 686 are provided, each outputting a set signal to 669.
管理回路６６の動作は次のとおりである。 The operation of the management circuit 66 is as follows.
通常の命令実行時においては、命令フエツチ装
置３から与えられたプロセス番号情報８９′をレ
ジスタ６６５に保持していて、比較回路６７０〜
６７３で検出した該当プロセス番号に対応するレ
ジスタ群を貯蔵している。第２のレジスタスタツ
ク６２のエリアが実行中エリア表示レジスタ６７
８に保持されている。そして、エンコーダ６７９
から実行中エリアアドレス情報８８が制御回路６
３へ送出されている。 During normal instruction execution, the process number information 89' given from the instruction fetch device 3 is held in the register 665, and the comparison circuits 670 to
A register group corresponding to the corresponding process number detected in step 673 is stored. Area of second register stack 62 is being executed area display register 67
It is held at 8. And encoder 679
The area address information 88 under execution from the control circuit 6
It is sent to 3.
プロセス切替処理時においては、命令フエツチ
装置からプロセス番号情報８９′およびプロセス
切替指示信号７３が与えられる。選択回路６６４
は、上記プロセス番号情報８９′を選択してレジ
スタ６６５へ供給する。プロセス切替指示信号７
３はオア回路６６３を介してレジスタ６６５のセ
ツト指示信号となり、レジスタ６６５に上記プロ
セス番号情報８９′がセツトされる。また、レジ
スタ６６１もセツトされる。比較回路６７０〜６
７３はスタツク管理レジスタ６６６〜６６９の内
容をそれぞれレジスタ６６５の内容と比較し、一
致したスタツク管理レジスタのＶビツトが「１」
の場合に「１」を出力する。いずれか１つの比較
回路から「１」が出力されるとオア回路６７４お
よびアンド回路６７５を介して回復指示信号７４
が制御回路６３へ送出される。同時に実行中エリ
ア表示レジスタ６７８の対応するビツトが「１」
にセツトされる。 During process switching processing, process number information 89' and process switching instruction signal 73 are supplied from the instruction fetch device. Selection circuit 664
selects the process number information 89' and supplies it to the register 665. Process switching instruction signal 7
3 becomes a set instruction signal for the register 665 via the OR circuit 663, and the process number information 89' is set in the register 665. Register 661 is also set. Comparison circuit 670-6
73 compares the contents of stack management registers 666 to 669 with the contents of register 665, and determines that the V bit of the matched stack management register is "1".
Outputs "1" in this case. When “1” is output from any one comparison circuit, the recovery instruction signal 74 is sent via the OR circuit 674 and the AND circuit 675.
is sent to the control circuit 63. At the same time, the corresponding bit of the executing area display register 678 becomes “1”.
is set to
以上要約すると、第５図の第２のレジスタスタ
ツク６２内に新しく実行すべきプロセスに対応し
たレジスタ群が既に貯臓されている場合は、制御
回路６３に回復指示信号７４を送出する。また、
実行中エリア表示レジスタ６７８の内容はエンコ
ーダ６７９で２ビツトに変換された実行エリアア
ドレス情報８８として送出される。 In summary, if a register group corresponding to a process to be newly executed is already stored in the second register stack 62 of FIG. 5, a recovery instruction signal 74 is sent to the control circuit 63. Also,
The contents of the execution area display register 678 are converted into 2-bit data by an encoder 679 and sent as execution area address information 88.
上記回復指示信号７４と実行エリアアドレス情
報８８により前記制御回路６３の制御で回復処理
が行われ、回復完了後主記憶装置１のアドレスＡ
から読出された読出しデータの上位８ビツト８７
（次プロセス番号）が選択回路６６４に入力し、
選択回路６６４で選択されてレジスタ６６５へ入
力する。レジスタ６６５は、次プロセス決定回路
６５からの次プロセス決定信号８０によつて上記
の８ビツト８７をセツトする。また、次プロセス
決定レジスタ６６２もセツトされる。 Recovery processing is performed under the control of the control circuit 63 using the recovery instruction signal 74 and the execution area address information 88, and after the recovery is completed, the address A of the main storage device 1 is
Upper 8 bits 87 of read data read from
(next process number) is input to the selection circuit 664,
It is selected by the selection circuit 664 and input to the register 665. The register 665 sets the above-mentioned 8 bits 87 by the next process decision signal 80 from the next process decision circuit 65. Further, the next process determination register 662 is also set.
一方、上記レジスタ６６５の内容をスタツク管
理レジスタ６６６〜６６９の内容と比較し、いず
れの比較回路６７０〜６７３でも一致が検出され
ない場合は、オア回路６７４の否定出力が「１」
となり、アンド回路６７７を介して転送指示信号
８１が制御回路６３へ送られる。比較回路６７０
〜６７３のいずれかで一致が検出されれば、次プ
ロセスがすでに第２のレジスタスタツク６２内に
存在するということであるから、上記転送指示は
不要である。制御回路６３が転送動作を制御し、
その終了により転送終了信号８２が送られてくる
と、アンド回路６８３〜６８６が開かれて転送エ
リア表示レジスタ６８１の「１」を出力している
ビツトに対応するスタツク管理レジスタ６６６〜
６６９にセツト信号が与えられ、当該レジスタに
はレジスタ６６５の出力およびＶビツトがセツト
される。すなわち次プロセス番号がセツトされ
る。これにより次にプロセス切替指示信号がきた
とき、前述のように当該エリアのアドレス情報、
すなわち実行エリアアドレス情報８８および回復
指示信号７４を出すことができる。 On the other hand, the contents of the register 665 are compared with the contents of the stack management registers 666 to 669, and if no match is detected in any of the comparison circuits 670 to 673, the negative output of the OR circuit 674 is "1".
Then, the transfer instruction signal 81 is sent to the control circuit 63 via the AND circuit 677. Comparison circuit 670
If a match is detected in any of steps 673 to 673, it means that the next process already exists in the second register stack 62, so the above transfer instruction is not necessary. A control circuit 63 controls the transfer operation,
When the transfer end signal 82 is sent as a result of the completion, the AND circuits 683 to 686 are opened and the stack management registers 666 to 686 corresponding to the bit outputting "1" in the transfer area display register 681 are opened.
A set signal is applied to 669, and the output of register 665 and the V bit are set in the register. That is, the next process number is set. As a result, the next time the process switching instruction signal comes, the address information of the area, as described above,
That is, execution area address information 88 and recovery instruction signal 74 can be issued.
第１０図はプロセス切替処理時および次プロセ
ス決定処理時並びにメモリ内容転送処理時におけ
る転送状況を説明するための図である。次に、第
５図〜第８図および第１０図を参照して、各時点
における動作を説明する。 FIG. 10 is a diagram for explaining the transfer status during process switching processing, next process determination processing, and memory content transfer processing. Next, the operation at each point in time will be explained with reference to FIGS. 5 to 8 and 10.
通常の命令実行中は、レジスタオペランドの読
出しは第１のレジスタスタツク６１から命令フエ
ツチ装置３および命令実行装置４へ行われ、命令
実行装置４での演算結果は第１および第２のレジ
スタスタツク６１および６２の両方へ書込まれ
る。この場合第２のレジスタスタツクの上位２ビ
ツトは管理回路６６からの実行エリアアドレス情
報８８が制御回路６３を介して与えられる。 During normal instruction execution, register operands are read from the first register stack 61 to the instruction fetch device 3 and instruction execution device 4, and the operation results in the instruction execution device 4 are read from the first register stack 61 to the instruction execution device 4. 61 and 62. In this case, the upper two bits of the second register stack are given execution area address information 88 from the management circuit 66 via the control circuit 63.
次に、プロセス切替処理は第１０図の時刻に
おいて、命令フエツチ装置３からプロセス切替指
示信号７３およびプロセス番号情報８９′が管理
回路６６に与えられ、そのプロセスに対応するレ
ジスタ群を貯蔵している第２のレジスタスタツク
のエリアを示す実行中エリアアドレス情報８８お
よび回復指示信号７４が管理回路６６から制御回
路６３へ送られる。これにより、制御回路６３
は、第２のレジスタスタツク６２の当該エリアの
０番地から順次読出して第１のレジスタスタツク
６１へ転送させ書込ませる。すなわち、BR0から
BR15およびGR0からGR15までの32ワードが転送
される。第１０図の時刻で点送が終わりプロセ
ス切替処理が完了すると制御回路６３から回復終
了信号７５が次プロセス決定回路６５へ送られ
る。 Next, in the process switching process, at the time shown in FIG. 10, the process switching instruction signal 73 and process number information 89' are given from the instruction fetch device 3 to the management circuit 66, and the register group corresponding to the process is stored. Execution area address information 88 indicating the area of the second register stack and recovery instruction signal 74 are sent from management circuit 66 to control circuit 63. As a result, the control circuit 63
The data is sequentially read from address 0 of the corresponding area of the second register stack 62 and transferred to the first register stack 61 for writing. i.e. from BR0
BR15 and 32 words from GR0 to GR15 are transferred. When the point transfer ends and the process switching process is completed at the time shown in FIG. 10, a recovery end signal 75 is sent from the control circuit 63 to the next process determining circuit 65.
次プロセス決定回路６５は、回復終了信号７５
を回復終了レジスタ６５５にセツトし、メモリア
クセス信号７６を制御回路６３へ送る。このメモ
リアクセス信号７６は、制御回路６３のオア回路
６４６を介してメモリリクエスト信号７７として
主記憶装置１に送られ、一方、制御回路６３のメ
モリアドレスレジスタ６４から固定値Ａが主記憶
アドレス８３として送出される。すなわち主記憶
装置１へ読出しアクセス要求が行われ、主記憶装
置からの読出しデータ８５が返送される。この読
出しデータの下位24ビツト７９（レジスタ群退避
エリア先頭アドレス）は制御回路６３の選択回路
６４３を介してメモリアドレスレジスタ６４２に
セツトされる。上位８ビツト８７（プロセス番
号）は管理回路６６の選択回路６６４に入力させ
る。そして、主記憶装置１からのメモリ終了信号
７８が次プロセス決定回路６５に与えられると、
メモリアクセス信号７６が消失し、次プロセス決
定信号８０が出力される。管理回路６６はこの信
号８０により次プロセス決定レジスタ６６２をセ
ツトし、前記読出しデータ上位８ビツト８７（次
プロセス番号）をレジスタ６６５にセツトする。 The next process determining circuit 65 receives a recovery end signal 75
is set in the recovery end register 655 and a memory access signal 76 is sent to the control circuit 63. This memory access signal 76 is sent to the main memory device 1 as a memory request signal 77 via the OR circuit 646 of the control circuit 63, while the fixed value A is sent from the memory address register 64 of the control circuit 63 as the main memory address 83. Sent out. That is, a read access request is made to the main memory device 1, and read data 85 from the main memory device is returned. The lower 24 bits 79 (register group save area start address) of this read data are set in the memory address register 642 via the selection circuit 643 of the control circuit 63. The upper 8 bits 87 (process number) are input to the selection circuit 664 of the management circuit 66. Then, when the memory end signal 78 from the main storage device 1 is given to the next process determining circuit 65,
The memory access signal 76 disappears and the next process determination signal 80 is output. The management circuit 66 sets the next process determination register 662 in response to this signal 80, and sets the upper 8 bits 87 (next process number) of the read data in the register 665.
このレジスタ６６５の内容がスタツク管理レジ
スタのいずれにも一致しないときは、管理回路６
６から転送指示信号８１が制御回路６３へ送出さ
れる。また、転送エリアアドレス情報８９は、第
２のレジスタスタツク６２内において、実行中の
エリアの次のエリアを指定する２ビツト情報を出
力している。上記レジスタ６６５の内容がいずれ
かのスタツク管理レジスタと一致したときは転送
指示信号８１は出力されない。 When the contents of this register 665 do not match any of the stack management registers, the management circuit 665
6, a transfer instruction signal 81 is sent to the control circuit 63. Further, the transfer area address information 89 outputs 2-bit information specifying the next area of the area under execution in the second register stack 62. When the contents of the register 665 match those of any stack management register, the transfer instruction signal 81 is not output.
制御回路６３は、転送指示信号８１が入力する
と、メモリリクエスト信号７７を主記憶装置１に
送り、先にメモリアドレスレジスタ６４２にセツ
トされている次プロセスの退避エリア先頭アドレ
スに対する読出し要求を行う。主記憶装置１から
の読出しデータ８５すなわちBR0の内容が選択回
路６０２を介して第２のレジスタスタツク６２に
書込まれる。このときの第２のレジスタスタツク
６２のエリアすなわち上位２ビツトは、管理回路
６６から与えられた転送エリアアドレス情報８９
が選択されている。また下位５ビツトは回復アド
レスレジスタ６３７の出力が選択されている。上
記BR0の内容が転送されて、メモリ終了信号７８
がくると、メモリアドレスレジスタ６４２の内容
が＋４され、かつ、回復アドレスレジスタ６３７
の内容が＋１されて、順次BR0〜BR15およびGR0
〜GR15の内容が転送される（第１０図時刻〜
）。 When the transfer instruction signal 81 is input, the control circuit 63 sends a memory request signal 77 to the main storage device 1, and makes a read request for the first address of the save area for the next process, which has been previously set in the memory address register 642. Read data 85 from main memory 1, ie, the contents ofBR0 , is written to second register stack 62 via selection circuit 602. The area of the second register stack 62 at this time, that is, the upper two bits, is the transfer area address information 89 given from the management circuit 66.
is selected. Furthermore, the output of the recovery address register 637 is selected for the lower 5 bits. The contents of BR0 above are transferred and the memory end signal 78
When , the contents of the memory address register 642 are incremented by 4 and the contents of the recovery address register 637 are
The contents of BR0 to BR15 and GR0 are incremented by +1.
~The contents of GR15 are transferred (Figure 10 time~
).
転送が終了し、オール「１」検出回路６４０の
出力が「１」となり、メモリ終了信号７８とのア
ンドにより転送終了信号８２が管理回路６６へ送
られ、かつ、転送指示レジスタ６４５がリセツト
され、メモリリクエスト信号７７が消失する。管
理回路６６は、転送終了信号８２を受けると、転
送エリアに対応したスタツク管理レジスタ６６６
〜６６９のうちの１つに、Ｖビツトおよびプロセ
ス番号レジスタ６６５の内容（次プロセス番号）
をセツトする。前述のプロセス切替処理終了時点
すなわち回復完了時点（第１０図の時刻）以後
は、通常の命令の実行が平行して行われているか
ら、上述の次プロセス決定処理（時刻〜）お
よびメモリ内容転送処理（時刻〜）は、命令
の実行と平行して行われる。 The transfer is completed, the output of the all "1" detection circuit 640 becomes "1", the transfer end signal 82 is sent to the management circuit 66 by AND with the memory end signal 78, and the transfer instruction register 645 is reset. Memory request signal 77 disappears. Upon receiving the transfer end signal 82, the management circuit 66 registers a stack management register 666 corresponding to the transfer area.
~669, the V bit and the contents of the process number register 665 (next process number)
Set. After the end of the process switching process described above, that is, the time when the recovery is completed (time in FIG. 10), normal instructions are executed in parallel, so the next process determination process (from time) and the memory content transfer described above are carried out in parallel. The processing (from time to time) is performed in parallel with the execution of the instruction.
またプロセス切替処理（時刻〜）は、第２
のレジスタスタツクの内容を第１のレジスタスタ
ツクへ転送するのみであり、第２のレジスタスタ
ツクへの主記憶装置１からの読出しはあらかじめ
時刻〜の間に行われているから切替処理は迅
速になされる。 In addition, the process switching process (time ~) is the second
The contents of the first register stack are only transferred to the first register stack, and reading from the main memory device 1 to the second register stack has already been carried out between time ~, so the switching process is simple. done quickly.
次に、再びプロセス切替えを行うには、上述と
同様に処理され、第２のレジスタスタツク６２の
残りのエリアに次プロセスに対応するレジスタ群
が書き込まれる。さらに、次のプロセス切替え時
に、次プロセスの書込みが必要とされるときは、
最小のプロセスに対応したレジスタ群の内容を貯
蔵している第２のレジスタスタツク６２の１つの
エリアの内容を主記憶装置１へ退避させたのち
に、このエリアに次プロセスのレジスタ群を貯蔵
させればよい。 Next, in order to perform process switching again, processing is performed in the same manner as described above, and the register group corresponding to the next process is written into the remaining area of the second register stack 62. Furthermore, when writing to the next process is required when switching to the next process,
After the contents of one area of the second register stack 62, which stores the contents of the register group corresponding to the smallest process, are saved to the main memory 1, the register group of the next process is stored in this area. Just let it happen.
プロセス切替処理時に、新プロセスに対応する
レジスタ群の内容が第２のレジスタスタツク６２
内に存在しない場合は、まず転送指示信号８１に
よつて主記憶装置１から第２のレジスタスタツク
６２へメモリ内容の転送が32回行われた後に、回
復指示信号７４により第２のレジスタスタツク６
２から第１のレジスタスタツク６１への転送が行
われる。しかし、このような場合は、割込み処理
のときに発生する可能性があるのみでほとんど生
じない。 During process switching processing, the contents of the register group corresponding to the new process are stored in the second register stack 62.
If it does not exist in the register stack, the memory contents are first transferred from the main memory device 1 to the second register stack 62 32 times by the transfer instruction signal 81, and then the memory contents are transferred to the second register stack by the recovery instruction signal 74. Tsuk 6
2 to the first register stack 61. However, such a case rarely occurs except that it may occur during interrupt processing.
本実施例では、第２のレジスタスタツク６２の
容量をレジスタ群４個分としたが、さらに容量を
増加することも可能である。プロセツサが使用さ
れる環境条件などによるプロセスの個数分布や、
切替頻度または必要とするハードウエアの量など
により任意に設計すればよい。 In this embodiment, the capacity of the second register stack 62 is set to four register groups, but it is also possible to further increase the capacity. The distribution of the number of processes depending on the environmental conditions in which the processor is used,
It may be designed arbitrarily depending on the switching frequency or the amount of hardware required.
以上のように、本発明においては、複数のレジ
スタ群を貯蔵可能な第２のレジスタスタツクを設
けて、以前に命令実行したプロセスのレジスタ群
および現在実行中のプロセスのレジスタ群および
次に実行すべきプロセスのレジスタ群の内容を貯
蔵し、通常の命令実行時には、第１のレジスタス
タツクからの読出し書込みによつて命令を実行す
るとき、前記第２のレジスタスタツクへ演算結果
を同時に書き込ませ、プロセス切替時には、あら
かじめ前記第２のレジスタスタツクの他のエリア
に貯蔵している次プロセスのレジスタ群の内容を
前記第１のレジスタスタツクに転送して命令を実
行し、命令の実行と平行してさらに次のプロセス
に対応するレジスタ群の内容を主記憶装置の該当
退避エリアから第２のレジスタスタツクの別のエ
リアに書き込ませるように構成したから、プロセ
ス切替時における第１のレジスタスタツクへのレ
ジスタ群の内容転送が迅速に行われる効果があ
る。また、次プロセスに対応するレジスタ群の内
容を主記憶装置から読出して前記第２のレジスタ
スタツクへ書き込む動作および必要なときの主記
憶装置への退避動作は、命令実行と平行して行わ
れるから、実質的にはプロセス切替処理の時間は
延長しない。すなわち、プロセス切替処理は、第
２のレジスタスタツクから前記第１のレジスタス
タツクへの転送時間のみとなり、迅速に完了する
ことが可能である。 As described above, in the present invention, a second register stack capable of storing a plurality of register groups is provided, and a register group of a process that previously executed an instruction, a register group of a currently executing process, and a register group of a process that is currently executing an instruction are stored. During normal instruction execution, when an instruction is executed by reading and writing from the first register stack, the operation result is simultaneously written to the second register stack. At the time of process switching, the contents of the register group of the next process stored in another area of the second register stack are transferred to the first register stack and the instruction is executed. In parallel with this, the contents of the register group corresponding to the next process are written from the corresponding save area of the main memory to another area of the second register stack. This has the effect of quickly transferring the contents of the register group to the register stack. Further, the operation of reading the contents of the register group corresponding to the next process from the main memory and writing them to the second register stack, and the operation of saving the contents to the main memory when necessary, are performed in parallel with the execution of instructions. Therefore, the time for process switching processing is not substantially extended. That is, the process switching process requires only the transfer time from the second register stack to the first register stack, and can be completed quickly.
第１図は従来例レジスタ群貯蔵装置を使用した
計算機システムを示すブロツク図。第２図は上記
従来例を説明するためのタイムチヤート。第３図
は改良された別のレジスタ群貯蔵装置を使用した
計算機システムの従来例を示すブロツク図。第４
図はその動作を説明するためのタイムチヤート。
第５図は本発明の一実施例を示すブロツク図。第
６図は上記実施例の制御回路の構成の一例を示す
ブロツク図。第７図は上記実施例の次プロセス決
定回路の構成例を示すブロツク図。第８図は上記
実施例の管理回路の構成例を示すブロツク図。第
９図は主記憶装置内のプロセス番号およびレジス
タ群退避エリア先頭アドレスの格納フオーマツ
ト。第１０図は第５図に示す実施例の動作を説明
するためのタイムチヤート。 １……主記憶装置、２……中央処理装置、３…
…命令フエツチ装置、４……命令実行装置、５，
６……レジスタ群貯蔵装置、５１……レジスタス
タツク、５２……アドレスレジスタ、６１……第
１のレジスタスタツク、６２……第２のレジスタ
スタツク、６３……制御回路、６５……次プロセ
ス決定回路、６６……管理回路、６０１，６０２
……選択回路。 FIG. 1 is a block diagram showing a computer system using a conventional register group storage device. FIG. 2 is a time chart for explaining the above conventional example. FIG. 3 is a block diagram showing a conventional example of a computer system using another improved register group storage device. Fourth
The figure is a time chart to explain its operation.
FIG. 5 is a block diagram showing one embodiment of the present invention. FIG. 6 is a block diagram showing an example of the configuration of the control circuit of the above embodiment. FIG. 7 is a block diagram showing an example of the configuration of the next process determining circuit of the above embodiment. FIG. 8 is a block diagram showing an example of the configuration of the management circuit of the above embodiment. FIG. 9 shows the storage format of the process number and register group save area start address in the main memory. FIG. 10 is a time chart for explaining the operation of the embodiment shown in FIG. 1...Main storage device, 2...Central processing unit, 3...
...Instruction fetch device, 4...Instruction execution device, 5,
6... Register group storage device, 51... Register stack, 52... Address register, 61... First register stack, 62... Second register stack, 63... Control circuit, 65... Next process determination circuit, 66... Management circuit, 601, 602
...Selection circuit.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051681AJPS5894038A (en) | 1981-11-30 | 1981-11-30 | Storing device of register group |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051681AJPS5894038A (en) | 1981-11-30 | 1981-11-30 | Storing device of register group |
| Publication Number | Publication Date |
|---|---|
| JPS5894038A JPS5894038A (en) | 1983-06-04 |
| JPS6240736B2true JPS6240736B2 (en) | 1987-08-29 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19051681AGrantedJPS5894038A (en) | 1981-11-30 | 1981-11-30 | Storing device of register group |
| Country | Link |
|---|---|
| JP (1) | JPS5894038A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146387A (en)* | 1983-02-10 | 1984-08-22 | Fujitsu Ltd | Stack control system of multiprocessing |
| JPH0740234B2 (en)* | 1985-09-04 | 1995-05-01 | 日本電気株式会社 | Trace circuit |
| JPS6380332A (en)* | 1986-09-24 | 1988-04-11 | Mitsubishi Electric Corp | Microprocessor |
| US4853849A (en)* | 1986-12-17 | 1989-08-01 | Intel Corporation | Multi-tasking register set mapping system which changes a register set pointer block bit during access instruction |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5398753A (en)* | 1977-02-09 | 1978-08-29 | Nippon Telegr & Teleph Corp <Ntt> | Interrupt processing system |
| Publication number | Publication date |
|---|---|
| JPS5894038A (en) | 1983-06-04 |
| Publication | Publication Date | Title |
|---|---|---|
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