【発明の詳細な説明】［発明の技術分野］この発明は、ローカルエリアネットワークなどのデータ
伝送システムに好適する受信制御方式に関する。Detailed Description of the Invention [Technical Field of the Invention] The present invention relates to a reception control method suitable for a data transmission system such as a local area network.
［発明の技術的背景とその問題点］一般に、この種システムでのデータ伝送における受信制
御方式には、次の２つが知られている。[Technical background of the invention and its problems] Generally, the following two reception control methods for data transmission in this type of system are known.
■ １文字毎のデータ受信による割込みを受け、ＣＰＵ
が割込み処理にてデータ転送を行なう方式。■ In response to an interrupt due to data reception for each character, the CPU
A method in which data is transferred using interrupt processing.
■ データ受信によるデータ転送要求を受け、ＤＭＡ
（ダイレクト・メモリ・アクセス）コントローラがＣＰ
Ｕから独立に直接メモリに書込む方式。■ In response to a data transfer request due to data reception, DMA
(Direct memory access) Controller is CP
A method of writing directly to memory independently from U.
■の方式では、チャネルからデータ受信の割込みを受け
たＣＰＵがデータをメモリに転送する。In the method (2), the CPU receives an interrupt for data reception from the channel and transfers the data to the memory.
この場合、１文字毎にＣＰＵが割込み処理を行なうため
、ＣＰＵの負担が大きくなる。In this case, the CPU performs interrupt processing for each character, which increases the load on the CPU.
一方■の方式では、チャネルからデータ受信によるデー
タ転送要求を受けたＤＭＡコントローラがデータを直接
メモリに転送する。したがって■の方式はＣＰＵの負荷
を低減できるものの、デ−タ量が不明のため、大きな受
信バッファ領域をメモリ内に固定的に確保しておかなけ
ればならない。On the other hand, in the method (2), the DMA controller receives a data transfer request from the channel by receiving data, and directly transfers the data to the memory. Therefore, although the method (2) can reduce the load on the CPU, since the amount of data is unknown, a large receiving buffer area must be fixedly secured in the memory.
［発明の目的］この発明は上記事情に鑑みてなされたものでその目的は
、受信データ量を予め知ることにより必要分の受信バッ
ファ領域を確保し、その領域を対象としてＤＭＡ転送す
ることにより、効率のよいデータ受信を図りながらメモ
リ使用効率が向上できる受信制御方式を提供することに
ある。[Purpose of the Invention] This invention was made in view of the above circumstances, and its purpose is to secure a necessary reception buffer area by knowing the amount of received data in advance, and perform DMA transfer using that area. It is an object of the present invention to provide a reception control method that can improve memory usage efficiency while achieving efficient data reception.
［発明の概要］この発明では、フレーム受信を行なうチャネルは、転送
テキストデータ量を指定するデータ量指定データを受信
するとＣＰＵに割込みを発生する。[Summary of the Invention] In the present invention, when a channel that receives frames receives data amount designation data that designates the amount of text data to be transferred, it generates an interrupt to the CPU.
ＣＰＵはチャネルからの割込みがあると、データ量指定
データの指定するデータ量分の受信バッファ領域をメモ
リ内に確保し、ＤＭＡコントローラに対してＤＭＡ転送
指示を発する。ＤＭＡコントローラはＣＰＵからの指示
によって起動され、チャネルで・受信されるテキストデ
ータ、即ちデータ量指定データに後続するテキストデー
タを上記確保された受信バッファ領域にＤＭＡ転送する
。When the CPU receives an interrupt from the channel, it reserves a receive buffer area in memory for the amount of data specified by the data amount designation data, and issues a DMA transfer instruction to the DMA controller. The DMA controller is activated by an instruction from the CPU, and DMA transfers the text data received on the channel, that is, the text data following the data amount designation data, to the above-mentioned reserved reception buffer area.
［発明の実施例］第１図はこの発明の一実施例を示すブロック構成図であ
る。同図において、１１は外部からの信号（受信信号）
を伝える受信信号線１１であり、受信信号線１１にはデ
ータ受信機能を有するチャネル１２が接続されている。[Embodiment of the Invention] FIG. 1 is a block diagram showing an embodiment of the invention. In the same figure, 11 is an external signal (received signal)
A channel 12 having a data receiving function is connected to the receiving signal line 11.
チャネル１２は、割込み要求伝達用の割込み制御線１３
を介してＣＰＵ１４と、ＤＭＡ制御線１５を介してＤＭ
Ａコントローラ（以下ＤＭＡＣと称する）１Ｂと、それ
ぞれ接続されている。The channel 12 is connected to an interrupt control line 13 for transmitting an interrupt request.
and the DM via the DMA control line 15.
A controller (hereinafter referred to as DMAC) 1B is connected to each other.
このＤＭＡＣＩＥｉは、同ＤＭＡＣ１６制御用のＤＭＡ
Ｃ制御線１７を介してＣＰＵ１４と、メモリ制御線１８
を介してメモリ例えば主メモリ１９と接続されている。This DMACIEi is a DMA for controlling the same DMAC16.
The CPU 14 and the memory control line 18 are connected via the C control line 17.
The main memory 19 is connected to a memory such as a main memory 19 via the main memory 19 .
チャネル１２、ＣＰＵ１４、ＤＭＡＣ１Ｇおよび主メモ
リ１９はデータバス２０により相互接続されている。Channel 12, CPU 14, DMAC 1G, and main memory 19 are interconnected by data bus 20.
次に第１図の構成の動作を説明する。Next, the operation of the configuration shown in FIG. 1 will be explained.
今、外部からの送信フレームが受信信号線１１経由でチ
ャネル１２に到達したものとする。これによりチャネル
１２はフレーム受信処理を開始する。チャネル１２は、
この受信処理において、受信信号線１１からのフレーム
に含まれるデータフィールドの先頭データを受信すると
、割込み制御線１３を介してＣＰＵ１４に割込みをかけ
る。Assume now that a transmission frame from the outside has arrived at the channel 12 via the reception signal line 11. As a result, channel 12 starts frame reception processing. Channel 12 is
In this reception process, when the first data of the data field included in the frame is received from the reception signal line 11, an interrupt is issued to the CPU 14 via the interrupt control line 13.
ＣＰＵ１４はチャネル１２からの割込みを受付けると割
込み処理を行ない、その割込み処理において、データフ
ィールドの先頭データをデータバス２ｏ経由でチャネル
１２より受取る。データフィールドは、データ量指定デ
ータとテキストデータとから成る。When the CPU 14 receives an interrupt from the channel 12, it processes the interrupt, and in the interrupt process, receives the first data of the data field from the channel 12 via the data bus 2o. The data field consists of data amount specification data and text data.
データ量指定データはデータフィールドの先頭データで
あり、後続データであるテキストデータのデータ量を指
定する。ＣＰＵ１４は、データフィールドの先頭データ
（即ちデータ量指定データ）を受取ると、同データの指
定するデータ量分の領域を受信バッファ領域として主メ
モリ１９内に確保する。これは、受信バッファ領域の主
メモリ１９内先頭アドレスおよびそのサイズをＤＭＡＣ
１Ｂに設定することにより行なわれる。ＣＰＵ１４は受
信バッファ領域を確保すると、ＤＭＡＣ制御線１７を介
してＤＭＡＣ１６を起動する。The data amount specification data is the first data of the data field and specifies the amount of text data that is the subsequent data. When the CPU 14 receives the first data of the data field (ie, data amount designation data), it reserves an area corresponding to the amount of data specified by the data in the main memory 19 as a reception buffer area. This sets the start address in the main memory 19 of the receive buffer area and its size by DMAC.
This is done by setting it to 1B. After securing the reception buffer area, the CPU 14 activates the DMAC 16 via the DMAC control line 17.
ＤＭＡＣ１６は、ＣＰＵ１４によりＤＭＡ起動がかけら
れると、ＤＭＡ制御線１５およびメモリ制御線１８を制
御して、チャネル１２で受信されたテキスト ゛
データをデータバス２０経由で主メモリ１９に転送し、
同テキストデータを主メモリ１９内に確保された受信バ
ッファ領域にその先頭アドレスから順に格納する。When the CPU 14 activates the DMA, the DMAC 16 controls the DMA control line 15 and the memory control line 18 to transfer the text data received on the channel 12 to the main memory 19 via the data bus 20.
The text data is sequentially stored in a reception buffer area secured in the main memory 19 starting from its first address.
［発明の効果］以上詳述したようにこの発明によれば、データフィール
ドの先頭データであるデータ量指定データについてはＣ
ＰＵが割込み処理で受信し、その受信データによりＣＰ
Ｕが受信データ量を予め知ることで必要分の受信バッフ
ァ領域を確保し、その領域を対象としてＤＭＡコントロ
ーラが後続のテキストデータをＤＭＡ転送するようにし
たので、効率のよいデータ受信を行ないながらメモリ使
用効率の向上を図ることができる。[Effects of the Invention] As detailed above, according to the present invention, the data amount specification data which is the first data of the data field is
The PU receives the interrupt processing, and the received data causes the CP to
By knowing the amount of data to be received in advance, U can secure the necessary amount of reception buffer area, and the DMA controller can transfer subsequent text data to that area by DMA, allowing efficient data reception while saving memory space. Usage efficiency can be improved.
第１図はこの発明の一実施例を示すブロック構成図であ
る。ｌ２・・・チャネル、１３・・・割込み制御線、１４・
・・ＣＰＵ。１Ｂ・・・ＤＭＡコントローラ（ＤＭＡＣ） 、１７・
・・ＤＭＡＣ制御線、１９・・・メモリ。出願人代理人 弁理士 鈴江武彦第１図FIG. 1 is a block diagram showing an embodiment of the present invention. l2...Channel, 13...Interrupt control line, 14.
...CPU. 1B...DMA controller (DMAC), 17.
...DMAC control line, 19...memory. Applicant's agent Patent attorney Takehiko Suzue Figure 1
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142123AJPS622747A (en) | 1985-06-28 | 1985-06-28 | Reception control system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142123AJPS622747A (en) | 1985-06-28 | 1985-06-28 | Reception control system |
| Publication Number | Publication Date |
|---|---|
| JPS622747Atrue JPS622747A (en) | 1987-01-08 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142123APendingJPS622747A (en) | 1985-06-28 | 1985-06-28 | Reception control system |
| Country | Link |
|---|---|
| JP (1) | JPS622747A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276345A (en)* | 1987-05-08 | 1988-11-14 | Nippon Telegr & Teleph Corp <Ntt> | Reception control system for communication control equipment |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1422628B1 (en) | Host apparatus, electronic device, and transmission system control method | |
| JPS6260043A (en) | Communication control device | |
| JPS61250758A (en) | Communication controller | |
| JP2560476B2 (en) | Communication control device | |
| JP2000148216A (en) | Plant controller communication device | |
| JPH0342741B2 (en) | ||
| JPH0418652A (en) | data communication system | |
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| JPH02149049A (en) | Communication control method | |
| JPH0865316A (en) | Data transmission/reception equipment | |
| JPH02287750A (en) | Address conversion system of channel device | |
| JPH05265923A (en) | Data transfer equipment | |
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| JPH0243655A (en) | data transfer device | |
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